JP3793050B2

JP3793050B2 - 倍数演算回路

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Publication number: JP3793050B2
Application number: JP2001203530A
Authority: JP
Inventors: 孝西町; 圭二中村; 嘉之中井; 洋田中; 剛村上; 時行岡野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-07-04
Filing date: 2001-07-04
Publication date: 2006-07-05
Anticipated expiration: 2021-07-04
Also published as: JP2003015864A

Description

【０００１】
【発明の属する技術分野】
本発明は、任意の被演算値が５の整数倍であるか否かを判定する倍数演算回路に関する。
【０００２】
【従来の技術】
一般に、パターンマッチング等の画像処理においては、自然数ａが特定の整数値の整数倍であるか否かを判定することが多い。例えば、自然数ａが２ⁿの整数倍であるか否かを判定することがある。この場合は、自然数ａを示すビット列の下位のｎビットが全て０であるか否かにより判定を行う。
【０００３】
ただし、通常は、その様な簡単な処理だけでは、判定を行うことができない。例えば、自然数ａが５の整数倍であるか否かを判定する場合は、除算回路によって自然数ａを５で除算し、その剰余（あまり）が０であるか否かにより判定を行う。
【０００４】
【発明が解決しようとする課題】
しかしながら、除算回路（あるいは乗算回路）の回路規模は、加算回路の１００倍程度である。このため、自然数ａが特定の整数値の整数倍であるか否かを判定するための回路規模が大きくなり、製造コスト及び運転コスト（消費電力等）が高くなるという問題があった。また、回路構成も複雑化するので、回路設計のミスが多くなったり、製品のバグが出易くなった。更に、回路構成の複雑化により、信号の入力から演算結果の出力までの時間が非常に長くなり、回路の動作クロックを高速化したとしても、演算時間を満足し得る程には短くすることはできなかった。
【０００５】
このため、従来より、除算回路の回路規模を低減するための種々の提案がなされている。例えば、特開昭６１−９５４４４号公報に記載の装置では、ガウス関数を用いて、ｎビットの列をｍ桁のビット列部分に分解し、各ビット列部分毎に演算を行うことにより、ｎビットの列をｍで割ったときの剰余を求めている。
【０００６】
また、特開平８−２０２５３３号公報に記載の装置では、被除数をｎビットずつに区画し、それぞれのｎビット毎に、ｎビットに全て０の幾つかの下位ビットを連結したビット列を生成し、このビット列を（２ⁿ−１）の値を持つ除数で割って、その商及び剰余を求め、それぞれのｎビット毎に求められた各商を加算し、また各剰余を加算することにより、各商の加算値の桁上げ値を算出し、各商の加算値と桁上げ値を加算することにより、被除数を（２ⁿ−１）の値を持つ除数で割ったときの商を求めている。
【０００７】
ところが、この様な従来の回路は、任意の被演算値が特定値の整数倍であるか否かを判定するだけのものではないため、この判定のために適用するならば、無駄な回路部分が多く、演算動作の高速化やコストの点で好ましくなかった。
【０００８】
そこで、本発明は、上記従来の問題点に鑑みてなされたものであり、任意の被演算値が５の整数倍であるか否かを判定することを前提とし、回路規模が小さく、回路構成が簡単であり、コストの低減や高速動作を実現することが可能な倍数演算回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明は、被演算値を示す２進数のビット列をｎビットの各ビット列部分に区切る区画手段と、各ビット列部分によって示されるそれぞれの値の総和を求める加算手段と、この総和が予め設定された基準値以下であるか否かを判定し、基準値以下である場合は、この総和と予め設定された倍数情報とを比較して、被演算値が５の整数倍であるか否かを判定し、基準値以下でない場合は、この総和を新たな被演算値として加算手段に与えるデコーダ手段とを備えている。
【００１０】
この様な構成の本発明によれば、加算手段による加算を行っているものの、除算や乗算を行っていない。また、デコーダ手段は、加算手段によって求められた総和と倍数情報を比較するだけであって、複雑な処理を行っていない。このため、回路規模を小さくしたり、処理速度を高速化することができる。
【００１１】
また、本発明においては、区画手段は、加算手段において扱い得るビット幅以下のｎビットを設定している。
【００１２】
この様に加算手段において扱い得るビット幅以下のｎビットを設定すれば、加算手段による処理に無駄が無くなり、加算処理の効率を向上させることができる。
【００１３】
更に、本発明においては、加算手段は、各ビット列部分によって示されるそれぞれの値の重み付けを行ってから、重み付けされた該各値の総和を求めて、この総和をデコーダ手段に与えている。
【００１４】
この様な重み付けを行なえば、被演算値が５の整数倍であるときに、各ビット列部分によって示される各値の総和が５の倍数となる。これにより、加算手段によって求められた総和と比較される倍数情報の情報量を少なくすることができる。
【００１５】
また、本発明においては、デコーダ手段は、基準値以下の５の倍数の全てを倍数情報として記憶する記憶手段を備え、総和が基準値以下である場合は、この総和が記憶手段内の各倍数のいずれかに一致するか否かにより、被演算値が５の整数倍であるか否かを判定している。
【００１６】
この様に基準値以下の５の倍数の全てを倍数情報として記憶するのであれば、倍数情報の情報量が少なく、記憶手段の記憶容量が小さくて済む。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して詳細に説明する。
【００１８】
図１は、本発明の倍数演算回路の一実施形態を適用したディジタル複写機を示す側面図である。図１に示す様に、このディジタル複写機３０は、スキャナ部３１とレーザー記録部３２から構成されている。
【００１９】
スキャナ部３１は、透明ガラスからなる原稿載置台３５、原稿を原稿載置台３５へと自動的に搬送するための両面対応自動原稿送り装置（ＲＡＤＦ）３６、及び原稿載置台３５上の原稿の画像を走査して読み取るためのスキャナユニット４０を備えている。
【００２０】
両面対応自動原稿送り装置３６は、図示しない原稿トレイ上に複数枚の原稿を置くと、これらの原稿を１枚ずつ自動的に引き出して原稿載置台３５へと搬送する。また、この両面対応自動原稿送り装置３６は、いずれも図示していないが、２つの搬送経路を選択的に切り替える搬送経路切替え手段、これらの搬送経路を通過する原稿を検出するセンサー群、この装置３６を制御する制御部等を備えている。２つの搬送経路は、オペレータによって選択され、一方が原稿の片面のみを読み取るときに選択され、他方が原稿の両面を読み取るときに選択される。
【００２１】
スキャナユニット４０は、第１走査ユニット４０ａ、第２走査ユニット４０ｂ、光学レンズ４３及びＣＣＤ４４を備えている。第１走査ユニット４０ａは、原稿載置台３５上の原稿面を露光するランプリフレクターアッセンブリ４１と、原稿からの反射光を反射する第１ミラー４２ａとを含む。第２走査ユニット４０ｂは、第１ミラー４２ａからの反射光を更に反射する第２及び第３ミラー４２ｂ、４２ｃを含む。光学レンズ４３は、第１、第２及び第３ミラー４２ａ、４２ｂ、４２ｃによって反射された反射光を集光して、光像（原稿画像）をＣＣＤ４４の受光面に形成する。ＣＣＤ４４は、この光像を読み取って、原稿画像を示す画像信号を出力する。
【００２２】
スキャナユニット４０と両面対応自動原稿送り装置３６は、相互に関連して動作している。これにより、原稿載置台３５に原稿が載置される度に、この原稿載置台３５の下面に沿ってスキャナユニット４０が移動され、この原稿の画像が読み取られる。
【００２３】
第１走査ユニット４０ａは、原稿載置台３５に沿って、図面上左から右へと一定速度Ｖで移動し、また第２走査ユニット４０ｂは、速度１／２Ｖで同一方向に移動する。これに伴い、ＣＣＤ４４による各主走査ラインの読み取りが繰り返され、ＣＣＤ４４からは原稿画像を示す画像信号が順次出力される。
【００２４】
この画像信号は、Ａ／Ｄ変換されてから、画像データとして後述する画像処理部へと送られ、各種の処理を施されてからメモリに一旦記憶される。そして、画像データがメモリから適宜に読み出されてレーザプリンター部３２に与えられる。レーザプリンター部３２は、この画像データによって示される画像を記録用紙に記録する。
【００２５】
このレーザープリンター部３２は、記録用紙を搬送する搬送機構５０、レーザー書き込みユニット（ＬＳＵ）４６、及び電子写真プロセス部４７を備えている。レーザー書き込みユニット４６は、いずれも図示していないが、レーザー光を出射する半導体レーザ光源、このレーザー光を等角速度で偏向するポリゴンミラー、及びこの偏向されたレーザー光が電子写真プロセス部４７の感光体ドラム４８１上で等角速度で移動する様に補正するｆ−θレンズ等を備えている。このレーザー書き込みユニット４６では、メモリから読み出された画像データ、又は外部装置から転送されてきた画像データを受け取り、この画像データに応じて半導体レーザ光源から出射されるレーザー光の強度を制御する。
【００２６】
電子写真プロセス部４７は、静電潜像を形成する感光体ドラム４８１、感光体ドラム４８１を一様に帯電させる帯電器４８２、感光体ドラム４８１の静電潜像にトナーを付着させる現像器４８３、感光体ドラム４８１のトナー像を記録用紙に転写する転写器４８４、感光体ドラム４８１から記録用紙を剥離する剥離器、感光体ドラム４８１の残留トナーを除去するクリーニング器４８６、及び感光体ドラム４８１を除電する除電器等を備えている。
【００２７】
尚、電子写真プロセス部４７による記録画素密度は、１０００×１０００ｄｐｉである。
【００２８】
記録用紙を搬送する搬送機構５０は、記録用紙を収納する各カセット給紙装置５１、５２、５３、手差しされた記録用紙を供給する手差し供給装置５４、各カセット給紙装置５１、５２、５３及び手差し供給装置５４のいずれかからの記録用紙を電子写真プロセス部４７の転写器４８４へと導く搬送部５６、電子写真プロセス部４７によって記録用紙に転写されたトナー像を定着させる定着器４９、及び記録用紙の裏面にも画像を記録するときに、記録用紙を電子写真プロセス部４７に再度導く再供給部５５を備えている。
【００２９】
更に、定着器４９の下流側には、画像が記録された記録用紙を受け取り、この記録用紙を処理するフィニッシャー３４が配置されている。
【００３０】
ここで、レーザー書き込みユニット４６は、メモリから読み出された画像データを与えられ、この画像データに応じてレーザー光の強度を制御しつつ、このレーザー光によって電子写真プロセス部４７の感光体ドラム４８１を繰り返し主走査する。これによって感光体ドラム４８１に静電潜像が形成され、この静電潜像が現像されてトナー像となり、このトナー像が記録用紙に転写されて、記録用紙上のトナー像が定着される。そして、この記録用紙は、定着器４９から排紙ローラ５７を経由してフィニッシャー３４へと搬送される。
【００３１】
一方、ディジタル複写機３０は、ファクシミリ受信装置１０１を有している。このファクシミリ受信装置１０１は、回線網を通じてファクシミリ通信されてきた画像データを受信したり、レーザー制御部３２を制御して、画像データによって示される画像を記録用紙に記録して出力させる。
【００３２】
図２は、ファクシミリ受信装置１０１の構成を示すブロック図である。図２に示す様に、このファクシミリ受信装置１０１は、ファクシミリインターフェース（ファクシミリＩ／Ｏ）１０２、入力データ処理部１０３、第１バッファ１０４、パターンマッチング部１０５、第２バッファ１０６、及び微調整部１０７を備えている。
【００３３】
ファクシミリＩ／Ｏ１０２は、回線網を通じてファクシミリ通信されてきた画像データ（例えばＧIII ；２０４×１９６ｄｐｉ）を受信するためのインターフェースである。入力データ処理部１０３は、この受信した画像データを該ファクシミリ受信装置１０１において扱い易い形態に変換する。
【００３４】
第１バッファ１０４は、入力データ処理部１０３とパターンマッチング部１０５との間に処理速度の差があっても、パターンマッチング部１０５による処理が滞りなく行われる様に、画像データを一時的に記憶する。従って、第１バッファ１０４は、画像データを入力データ処理部１０３から受け取って記憶し、パターンマッチング部１０５の処理速度に応じて、この画像データをパターンマッチング部１０５に順次出力する。
【００３５】
パターンマッチング部１０５は、２０４×１９６ｄｐｉの画像データをパターンマッチング手法を用いた変倍処理によって５×５倍に拡大し、１０２０×９８０ｄｐｉの拡大画像データを生成する。この変倍処理については、後で詳しく述べる。
【００３６】
第２バッファ１０６は、パターンマッチング部１０５と微調整部１０７との間に処理速度の差があっても、微調整部１０７による処理が滞りなく行われる様に、拡大画像データを一時的に記憶する。従って、第２バッファ１０６は、拡大画像データをパターンマッチング部１０５から受け取って記憶し、微調整部１０７の処理速度に応じて、この拡大画像データを微調整部１０７に順次出力する。
【００３７】
微調整部１０７は、拡大画像データを変倍し、電子写真プロセス部４７による記録画素密度に整合する様に、拡大画像データを１０００×１０００ｄｐｉの記録画像データに変換する。そして、微調整部１０７は、記録画像データをレーザプリンター部３２のＬＳＵ４６に出力する。この変換処理については、後で詳しく述べる。
【００３８】
ＬＳＵ４６は、記録画像データに応じて半導体レーザ光源から出射されるレーザー光の強度を制御し、感光体ドラム４８１上に静電潜像を形成する。
【００３９】
次に、パターンマッチング部１０５による画像データの変倍処理について詳しく説明する。
【００４０】
パターンマッチング部１０５は、例えば図３に示す様な画像を示す画像データを入力して、この画像の各画素毎に、画素を５×５の画素群に拡張するという処理を画像データに施し、これによって拡大画像を示す拡大画像データを生成する。また、元の画像の注目画素の色（白又は黒）と、その周囲の他の各画素の色に基づいて、５×５の各画素の色を求めて設定する。
【００４１】
ここで、例えば図３に示す画像の画素Ａに注目し、この注目画素Ａを５×５の画素群に拡張する。この場合は、まず注目画素Ａの周辺領域１２１に含まれる３２の各画素を抽出する。図４は、注目画素Ａ及び周辺領域１２１に含まれる３２の各画素を拡大して示している。そして、黒の画素を１と認識し、白の画素を０と認識して、注目画素Ａの値及び３２の各画素の値にそれぞれの重み付けを行い、図５に示す様な３３ビットのデータを生成する。
【００４２】
また、重み付けされた３３ビットのデータとして、多様なデータパターンを予め想定し、各データパターンに対応する５×５の画素群のそれぞれのパターンを予め設定しておく。図６は、重み付けされた３３ビットの多様なデータパターンと、各データパターンに対応するそれぞれの識別番号を記録したルックアップテーブルを示している。図７は、各識別番号に対応する５×５の画素群のそれぞれのパターンを記録したパターンテーブルを示している。
【００４３】
パターンマッチング部１０５は、図５に示す３３ビットのデータを図６に示すルックアップテーブルの各データパターンと照合し、各データパターンのうちから図５に示す３３ビットのデータに一致するものを検索し、一致したデータパターンに対応する識別番号を図６に示すルックアップテーブルから読み出し、この識別番号に対応する５×５の画素群のパターンを図７に示すパターンテーブルから読み出す。
【００４４】
例えば、図５に示す３３ビットのデータ（S8,S7,S6,S5,S4,S3,S2,S1,S0,T5,T4,T3,T2,T1,T0,B5,B4,B3,B2,B1,B0,L5,L4,L3,L2,L1,L0,R5,R4,R3,R2,R1,R0）＝（0,0,1,0,1,1,0,1,1,0,0,0,0,0,1,0,1,1,1,1,1,0,0,0,0,0,0,1,0,1,0,0,0 ）とすると、このデータパターンに対応する識別番号１５を図６に示すルックアップテーブルから読み出し、この識別番号１５に対応する５×５の画素群のパターンを図７に示すパターンテーブルから読み出す。
【００４５】
こうしてパターンマッチング部１０５は、各画素を順次注目し、各注目画素毎に、注目画素を５×５の画素群に拡張し、５×５の画素群のパターン（各画素の値）を第２バッファ１０６に出力する。
【００４６】
次に、微調整部１０７による画像データの変換処理について詳しく説明する。
【００４７】
微調整部１０７は、電子写真プロセス部４７による記録画素密度に整合する様に、１０２０×９８０ｄｐｉの拡大画像データに対して補間及び間引き処理を施して、１０００×１０００ｄｐｉの記録画像データを生成する。すなわち、横方向には、拡大画像データをＢＸ倍率（ＢＸ＝１０００／１０２０）だけ縮小し、縦方向には、拡大画像データをＢＹ倍率（ＢＹ＝１０００／９８０）だけ拡大し、これにより記録画像データを生成する。
【００４８】
ここで、微調整部１０７は、図８に示す様な座標系を有している。この座標系は、それぞれの基準位置に配置された各○の間を４０９６分割したＸＹ座標系である。
【００４９】
微調整部１０７は、次式（１）、次式（２）、ＢＸ倍率、及びＢＹ倍率に基づいて、解像度を変換された記録画像データによって示される各記録画素の位置（ＨＸ，ＨＹ）を設定する。
【００５０】
ＨＸ＝ｎ・４０９６／ＢＸ（ｎは整数） …（１）
ＨＹ＝ｍ・４０９６／ＢＹ（ｍは整数） …（２）
ただし、実際には、４０９６／ＢＸの値及び４０９６／ＢＹの値をそれぞれの整数値に丸め込む。
【００５１】
ここでは、ＢＸ＝１０００／１０２０であるから、上式（１）により、各記録画素の位置ＨＸ＝０、４１７８、８３５６、１２５３４、１６７１２、…となる。また、ＢＹ＝１０００／９８０であるから、上式（２）により、各記録画素の位置ＨＹ＝０、４０１４、８０２８、１２０４２、１６０５６、…となる。
【００５２】
微調整部１０７は、拡大画像データを先に述べた拡張された５×５の画素群の単位で第２バッファ１０６から順次読み出し、５×５の各画素を図８に示す座標系の各○の基準位置に配置する。また、微調整部１０７は、各記録画素を図８に示す座標系の各□の位置（ＨＸ，ＨＹ）に配置しつつ、各記録画素の色を最寄りの○の画素と同一色に設定する。例えば、記録画素の位置が（４１７８，０）であれば、最も近い基準位置が（４０９６，０）であるので、記録画素の色を該基準位置の画素と同一色に設定する。同様に、記録画素の位置が（８３５６，０）であれば、記録画素の色を最も近い基準位置（８１９２，０）の画素と同一色に設定し、記録画素の位置が（４１７８，４０１５）であれば、記録画素の色を最も近い基準位置（４０９６，４０９６）の画素と同一色に設定する。
【００５３】
一方、５×５の画素群を第２バッファ１０６から順次読み出しつつ、各記録画素の色を設定するに際しては、記録画素に最も近い基準位置の画素が読み出されていなければ、記録画素の色を設定することができない。そこで、記録画素に最も近い基準位置の座標を４０９６で割って、その商が５の倍数であるか否かを判定し、５の倍数であれば、次の５×５の画素群のうちに記録画素に最も近い基準位置の画素が含まれるので、次の５×５の画素群を第２バッファ１０６から読み出している。
【００５４】
こうして生成された各記録画素を示す記録画像データは、微調整部１０７からレーザプリンター部３２のＬＳＵ４６に送出され、記録画像データに応じたレーザー光がＬＳＵ４６から感光体ドラム４８１上に照射される。
【００５５】
ところで、本実施形態の倍数演算回路は、ディジタル複写機３０におけるファクシミリ受信装置１０１の微調整部１０７に内蔵されており、先に述べた記録画素に最も近い基準位置の座標を４０９６で割った商が５の倍数であるか否かを判定するために用いられている。
【００５６】
図９は、本実施形態の倍数演算回路１０８の構成を示すブロック図である。尚、この倍数演算回路１０８においては、２進数のビット列を扱う。
【００５７】
図９に示す様に、この倍数演算回路１０８は、区画設定部１０９と、加算回路１１０と、デコーダ部１１１とを備えている。
【００５８】
区画設定部１０９は、記録画素に最も近い基準位置の座標値をｎビット単位（例えばｎ＝４）で区切り、４ビットの各ビット列を生成し、これらのビット列を加算回路１１０に出力する。
【００５９】
加算回路１１０は、４ビットの各ビット列によって示されるそれぞれの値の総和を求め、この総和をデコーダ部１１１に出力する。
【００６０】
デコーダ部１１１は、予め設定された基準値「１１１１０００」（１０進数で１２０）以下であって、かつ値「１０１」（１０進数で５）の倍数の全て（１０進数で５、１０、１５、２０、……、１１５、１２０）を記憶部１１２に予め記憶している。そして、デコーダ部１１１は、加算回路１１０によって求められた総和が基準値以下であるか否かを判定し、基準値以下であれば、この総和を記憶部１１２内の各倍数と照合して、この総和が各倍数のいずれかに一致すると、記録画素に最も近い基準位置の座標値が５の倍数であると判定し、この総和が各倍数のいずれにも一致しなければ、記録画素に最も近い基準位置の座標値が５の倍数でないと判定し、この５の倍数であるか否かの判定結果を出力する。
【００６１】
また、デコーダ部１１１は、総和が基準値以下でなければ、この総和を区画設定部１０９に出力する。この場合、この総和が区画設定部１０９によって４ビット単位の各ビット列に区切られ、加算回路１１０によって４ビットの各ビット列の値の総和が再び求められ、この総和がデコーダ部１１１に与えられる。従って、総和が基準値以下となるまで、この総和がデコーダ部１１１から区画設定部１０９に戻され、区画設定部１０９及び加算回路１１０による処理が繰り返される。
【００６２】
図１０は、倍数演算回路１０８による演算処理過程を例示している。ここでは、記録画素に最も近い基準位置の座標値として、２進数の「１１００１０００」が区画設定部１０９に与えれられる。区画設定部１０９は、この座標値を４ビットの各ビット列「１１００」と「１０００」（１０進数で１２と８）に区画する。そして、加算回路１１０は、各ビット列「１１００」と「１０００」によって示されるそれぞれの値の総和として「１０１００」（１０進数で２０）を求める。更に、デコーダ部１１１は、この総和「１０１００」が基準値「１１１１０００」以下であると判定し、この総和を記憶部１１２内の各倍数と照合して、この総和「１０１００」が記憶部１１２内の１つの倍数「１０１００」（１０進数で２０）に一致することから、記録画素に最も近い基準位置の座標値が５の倍数であると判定する。
【００６３】
この様に本実施形態の倍数演算回路１０８では、座標値を４ビットの各ビット列に区画し、各ビット列の値の総和を求め、この総和を予め設定された各倍数と照合することにより、座標値が５の倍数であるか否かを判定している。このため、除算回路や乗算回路を用いたり、商及び剰余を求める従来の演算回路と比較すると、回路規模が極めて小さく、回路構成が簡単であり、製造コスト及び運転コストが低く、処理の高速動作を実現することができる。
【００６４】
尚、本発明は、上記実施形態に限定されるものではなく、多様に変形することができる。例えば、デコーダ部１１１の記憶部１１２の記憶容量に応じて、記憶部１１２に予め記憶しておく５の倍数の個数を増減しても良い。例えば、８ビットで表わし得る５の倍数の全てを記憶部１１２に記憶しても良い。５の倍数の個数を減少すれば、記憶部１１２の記憶容量が小さくて済み、また５の倍数の個数を増大すれば、総和を区画設定部１０９に戻す回数が減少し、演算量が減って、処理動作が高速化する。
【００６５】
また、倍数演算回路と他の簡単な演算回路との組みあわせにより、５以外の倍数を判定することができる。例えば、被演算値の最下位ビットが０であるか否かを判定する他の演算回路を組みあわせれば、被演算値が偶数及び奇数のいずれであるかを判定することができるので、被演算値が１０の倍数であるか否かを判定することが可能になる。
【００６６】
更に、区画設定部１０９においては、被演算値を４ビットの各ビット列に区画するのではなく、加算回路１１０により扱い得るビット幅の各ビット列に区画しても良い。例えば、被演算値を６ビットの各ビット列に区画しても構わない。この場合は、各ビット列に対して、その最下位ビットから４、１、４、１、…という重み付け、あるいは１、４、１、４、…という重み付けを行ない、この重み付けをなされた各ビット列の値の総和を加算回路１１０により求める。これにより、被演算値が５の倍数であるか否かの判定をデコーダ部１１１により行なうことが可能になる。ただし、被演算値を４ビットの各ビット列に区画した場合は、その様な重み付けを行なう必要がない。
【００６７】
更に、ここでは、倍数演算回路をファクシミリ受信装置１０１の微調整部１０７に適用しているが、これに限定されるものではなく、その用途は多様である。例えば、複数のメモリＡ〜Ｅのアドレスとして、メモリＡのアドレス０〜４、メモリＢのアドレス５〜９、メモリＣのアドレス１０〜１４、メモリＤのアドレス１５〜１９、メモリＥのアドレス２０〜２４が設定されている場合は、倍数演算回路によってアドレスが５の倍数であるか否かを判定し、５の倍数であれば、メモリを切り替えるという用途がある。
【００６８】
【発明の効果】
以上説明した様に本発明によれば、加算手段による加算を行っているものの、除算や乗算を行っていない。また、デコーダ手段は、加算手段によって求められた総和と倍数情報を比較するだけであって、複雑な処理を行っていない。このため、回路規模を小さくしたり、処理速度を高速化することができる。
【００６９】
また、本発明によれば、加算手段において扱い得るビット幅以下のｎビットを設定することにより、加算手段による処理に無駄を無くして、加算処理の効率を向上させている。
【００７０】
更に、本発明によれば、加算手段は、各ビット列部分によって示されるそれぞれの値の重み付けを行ってから、重み付けされた該各値の総和を求めて、この総和をデコーダ手段に与えている。この様な重み付けを行なえば、被演算値が５の整数倍であるときに、各ビット列部分によって示される各値の総和が５の倍数となる。これにより、加算手段によって求められた総和と比較される倍数情報の情報量を少なくすることができる。
【００７１】
また、本発明によれば、デコーダ手段は、基準値以下の５の倍数の全てを倍数情報として記憶する記憶手段を備え、この総和が記憶手段内の各倍数のいずれかに一致するか否かにより、被演算値が５の整数倍であるか否かを判定している。この様に基準値以下の５の倍数の全てを倍数情報として記憶するのであれば、倍数情報の情報量が少なく、記憶手段の記憶容量が小さくて済む。
【図面の簡単な説明】
【図１】本発明の倍数演算回路の一実施形態を適用したディジタル複写機を示す側面図である。
【図２】図１のディジタル複写機におけるファクシミリ受信装置の構成を示すブロック図である。
【図３】画像を例示する図である。
【図４】図３の画像を部分的に拡大して示す図である。
【図５】図４の画像部分の各画素のビットを示す図である。
【図６】重み付けされた３３ビットの多様なデータパターンと、各データパターンに対応するそれぞれの識別番号を記録したルックアップテーブルを示す図である。
【図７】各識別番号に対応する５×５の画素群のそれぞれのパターンを記録したパターンテーブルを示す図である。
【図８】図２のファクシミリ受信装置における微調整部により扱われる座標系を示す図である。
【図９】本実施形態の倍数演算回路の構成を示すブロック図である。
【図１０】図９の倍数演算回路による演算処理過程を例示する図である。
【符号の説明】
１０１ファクシミリ受信装置
１０２ファクシミリインターフェース（ファクシミリＩ／Ｏ）
１０３入力データ処理部
１０４第１バッファ
１０５パターンマッチング部
１０６第２バッファ
１０７微調整部
１０８倍数演算回路
１０９区画設定部
１１０加算回路
１１１デコーダ部

Claims

被演算値を示す２進数のビット列をｎビットの各ビット列部分に区切る区画手段と、
各ビット列部分によって示されるそれぞれの値の総和を求める加算手段と、
この総和が予め設定された基準値以下であるか否かを判定し、基準値以下である場合は、この総和と予め設定された倍数情報とを比較して、被演算値が５の整数倍であるか否かを判定し、基準値以下でない場合は、この総和を新たな被演算値として加算手段に与えるデコーダ手段と
を備えることを特徴とする倍数演算回路。
区画手段は、加算手段において扱い得るビット幅以下のｎビットを設定することを特徴とする請求項１に記載の倍数演算回路。
加算手段は、各ビット列部分によって示されるそれぞれの値の重み付けを行ってから、重み付けされた該各値の総和を求めて、この総和をデコーダ手段に与えることを特徴とする請求項１に記載の倍数演算回路。
デコーダ手段は、基準値以下の５の倍数の全てを倍数情報として記憶する記憶手段を備え、総和が基準値以下である場合は、この総和が記憶手段内の各倍数のいずれかに一致するか否かにより、被演算値が５の整数倍であるか否かを判定することを特徴とする請求項１に記載の倍数演算回路。