JP3753972B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3753972B2 JP3753972B2 JP2001354302A JP2001354302A JP3753972B2 JP 3753972 B2 JP3753972 B2 JP 3753972B2 JP 2001354302 A JP2001354302 A JP 2001354302A JP 2001354302 A JP2001354302 A JP 2001354302A JP 3753972 B2 JP3753972 B2 JP 3753972B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- precharge
- bit line
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特に、ＤＲＡＭ（ダイナミック・ランダム・アクセスメモリ）において、ビット線のプリチャージ電位が、ビット線対の電位の中間電位と異なる場合に、プリチャージ動作を高速に行なうことが可能なビット線プリチャージ電圧発生装置を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
従来のビット線プリチャージ電圧発生装置が搭載される、半導体記憶装置の回路構成および動作について図面を参照しながら説明する。
【０００３】
図１９は、一般的なＤＲＡＭ５０００の機能ブロック図を示す。４０００はメモリアレイ、４００１はメモリアレイブロック、４００２は電源ブロック、４００３はロウコントローラ、４００４はカラムコントローラ、４００５は制御回路、４００６はＩ／Ｏバッファーである。
【０００４】
メモリアレイ４０００は、複数のメモリアレイブロック４００１を含む。各メモリアレイブロック４００１には、電源ブロック４００２よりビット線プリチャージ電圧ＶＢＰおよび、メモリセルプレート電圧ＶＣＰ等のメモリアレイ４０００に必要な電圧が供給される。各メモリアレイブロック４００１は、ロウコントローラ４００３より入力される、ビット線プリチャージ信号ＮＥＱ、センスアンプ起動信号ＳＡＮ、ＳＡＰ、およびワード線駆動信号ＷＬ［６３：０］により制御される。また、各メモリアレイブロック４００１には、カラムコントローラー４００４が接続される。
【０００５】
ロウコントローラ４００４には制御回路４００５より、アクセスコントロール信号ＳＥ、ロウアドレス信号ＲＡＤが入力される。カラムコントローラー４００４には制御回路４００５より、ライトイネーブル信号ＷＥＮ、カラムアドレス信号ＣＡＤが入力される。
【０００６】
制御回路４００５には外部クロック信号ＣＬＫ、ロウアドレスストローブ信号ＮＲＡＳ、カラムアドレスストローブ信号ＮＣＡＳ、ライト制御信号ＮＷＥ、アドレスＡＤＤＲ、リフレッシュ制御信号ＲＥＦが入力される。
【０００７】
カラムコントローラー４００４は、Ｉ／Ｏバッファー４００６に接続される。Ｉ／Ｏバッファー４００６には、データ入力信号ＤＩが入力され、データ出力信号ＤＯを出力する。
【０００８】
図２０は、メモリアレイブロック４００１の回路図を示す。４１００はメモリセル、４１０１はセンスアンプ、４１０２はプリチャージ回路、ＢＬ［ｎ］（ｎ＝０、１、・・・）はビット線、／ＢＬ［ｎ］（ｎ＝０、１、・・・）は、ＢＬ［ｎ］と対となるビット線である。メモリセル４１００は、Ｐチャネルトランジスタである１つのアクセストランジスタ４１０３とキャパシタ４１０４で構成される。アクセストランジスタ４１０３は、ソースがビット線ＢＬ［ｎ］または、／ＢＬ［ｎ］に、ドレインがキャパシタ４１０４に、ゲートがワード線駆動信号ＷＬ［ｎ］線に接続される。キャパシタ４１０４の他方のノードは、メモリセルプレート電圧ＶＣＰに接続される。
【０００９】
センスアンプ４１０１は一般的なクロスカップル方式のセンスアンプであり、対となるビット線ＢＬ［ｎ］、／ＢＬ［ｎ］に接続される。センスアンプ４１０１は、センスアンプ起動信号ＳＡＮ、ＳＡＰで制御される。プリチャージ回路４１０２は、３つのＰチャネルトランジスタ、すなわち、ソースがビット線ＢＬ［ｎ］に、ドレインがビット線／ＢＬ［ｎ］に、ゲートがビット線プリチャージ信号ＮＥＱ線に接続されるトランジスタと、ソースがビット線ＢＬ［ｎ］に、ドレインがビット線プリチャージ電圧ＶＢＰに、ゲートがビット線プリチャージ信号ＮＥＱ線に接続されるトランジスタと、ソースがビット線プリチャージ電圧ＶＢＰに、ドレインがビット線／ＢＬ［ｎ］に、ゲートがビット線プリチャージ信号ＮＥＱ線に接続されるトランジスタで構成される。
【００１０】
図２１は、ビット線プリチャージ電圧ＶＢＰの電源配線ネットの図を示す。メモリセルアレイ４０００上には、複数配置されるメモリアレイブロック４００１内に配置される、プリチャージ回路４１０２にビット線プリチャージ電圧ＶＢＰを供給するためのビット線プリチャージ電源配線ＶＢＰ［ｎ］が配置される。ビット線プリチャージ電源配線ＶＢＰ［ｎ］は、プリチャージ電圧発生回路４２００に近い側から、ＶＢＰ［０］、ＶＢＰ［１］、・・・・ＶＢＰ［ｎ］とする。ビット線プリチャージ電源配線ＶＢＰ［ｎ］は、各メモリアレイブロック４００１の上層の配線層でカラム方向に配置される（図上では実線で示される）。各ビット線プリチャージ電源配線ＶＢＰ［ｎ］はインピーダンスを下げるために、それぞれロウ方向に金属配線で接続される（図上では破線で示される）。このようにメッシュ状に配置され、またできるだけ太い配線が使用される。ビット線プリチャージ電源配線ＶＢＰ［０］は、プリチャージ電圧発生回路４２００に接続される。
【００１１】
図２２は、従来のプリチャージ電圧発生回路４２００の回路構成を示す。４３００は基準電圧発生回路、４３０１はオペアンプ、４３０２はＰチャネルトランジスタである。ＶＢＰＲＥＦはビット線プリチャージ基準電圧、ＶＯＵＴはビット線プリチャージ保持電圧、ＰＥＮはドライバーイネーブル信号である。基準電圧発生回路４３００は、ビット線プリチャージ基準電圧ＶＢＰＲＥＦおよびビット線プリチャージ保持電圧ＶＯＵＴを発生する構成である。ビット線プリチャージ基準電圧ＶＢＰＲＥＦはオペアンプ４３０１の−入力に、ビット線プリチャージ保持電圧ＶＯＵＴは、ビット線プリチャージ電源配線ＶＢＰ［０］に接続される。オペアンプ４３０１の＋入力にはビット線プリチャージ電源配線ＶＢＰ［０］が接続され、出力はドライバーイネーブル信号ＰＥＮであり、Ｐチャネルトランジスタ４３０２のゲートに入力される。Ｐチャネルトランジスタ４３０２のソースはＶＤＤに、ドレインはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。
【００１２】
図２３は、基準電圧発生回路４３００の回路図を示す。４４００は抵抗（抵抗値Ｒ１）、４４０１は抵抗（抵抗値Ｒ２）である。回路構成は一般的な１／２ＶＤＤ発生回路であり、例えば超ＬＳＩメモリ（伊藤清男著、培風館）に詳しく説明されているので詳細な説明は省略する。出力段は、ビット線プリチャージ基準電圧ＶＢＰＲＥＦ発生用、およびビット線プリチャージ保持電圧ＶＯＵＴ用に２つ用意される。出力される電圧は、ＶＯＵＴ＝ＶＢＰＲＥＦ＝Ｒ２／（Ｒ１＋Ｒ２）×ＶＤＤとなる。Ｒ１およびＲ２の値としては、この回路を構成するトランジスタのオン抵抗よりも十分に大きい抵抗値が用いられる。
【００１３】
オペアンプ４３０１は、図２４に示すような一般的なカレントミラー負荷型差動オペアンプ回路である。ＡＭＰＥＮは差動アンプ制御信号である。差動入力として−入力にビット線プリチャージ基準電圧ＶＢＰＲＥＦが、＋入力にビット線プリチャージ電源配線ＶＢＰ［０］が接続される。出力はドライバーイネーブル信号ＰＥＮである。差動アンプ制御信号ＡＭＰＲＥＮがＶＤＤレベルの場合にはオペアンプ４３０１は動作状態で、ＶＳＳレベルの場合にはオペアンプ４３０１は停止状態となり、消費電流を減らすことができる。本回路は一般的に知られている回路であり、その他詳しい動作原理は省略する。
【００１４】
図２５は、このＤＲＡＭの動作タイミングおよび内部電圧タイミングを示す。ここではリード動作のみが示される。非動作状態（スタンバイ状態）では全てのワード線ＷＬ［ｎ］はハイレベルであり、全てのアクセストランジスタ４１０３はオフ状態であり、キャパシタ４１０４には任意の電圧が保持されている。またビット線プリチャージ信号ＮＥＱはローレベルで、全てのプリチャージ回路４１０２は動作状態であり、全てのビット線ＢＬ［ｎ］、／ＢＬ［ｎ］はビット線プリチャージ電圧ＶＢＰにチャージされている。
【００１５】
外部クロック信号ＣＬＫの立ち上がりエッジで、ロウアドレスストローブ信号ＮＲＡＳをローレベルにし、アドレスＡＤＤＲとしてロウアドレスを入力することで、ワード線選択動作が開始される。ワード線選択動作が開始されると、入力されたロウアドレスで決まる任意のメモリアレイブロック４００１に入力されるビット線プリチャージ信号ＮＥＱがハイレベルにされる。ビット線プリチャージ信号ＮＥＱがハイレベルにされると、当該プリチャージ回路４１０２は停止する。また、差動アンプ制御信号ＡＭＰＲＥＮがハイレベルにされ、オペアンプが活性化され、プリチャージ動作に備えられる。
【００１６】
その後、入力されたロウアドレスで決まる任意のワード線ＷＬ［ｎ］１本がローレベル（ＶＳＳ）にされ、接続された複数のメモリセル４１００がオン状態となり、キャパシタ４１０４に保持されている電圧が、接続されたビット線ＢＬ［ｎ］もしくは／ＢＬ［ｎ］に読み出される。その後、センスアンプ起動信号ＳＡＮがローレベル（ＶＳＳ）にＳＡＰがハイレベル（ＶＤＤ）にされ、センスアンプ４１０１は活性化状態となる。センスアンプ４１０１が活性化状態とされると、ビット線ＢＬ［ｎ］もしくは／ＢＬ［ｎ］に読み出された任意の電位に基づいて、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］がハイレベル（ＶＤＤ）もしくはローレベル（ＶＳＳ）にチャージされる。
【００１７】
ここで、読み出されたメモリセル４１００が接続されたワード線ＷＬ［ｎ］はローレベル（ＶＳＳ）とされているので、接続されたビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の電位がキャパシタ４１０４に再書き込みされる。アクセストランジスタ４１０３はＰチャネルトランジスタであるため、ローレベルとしてはＶｔｐ（ＶｔｐはＰチャネルトランジスタのしきい値電圧）の電位が、ハイレベルとしてはＶＤＤが書き込まれる。すなわち、キャパシタ４１０４に書き込まれる電位として、ハイレベルの場合はＶＤＤが、ローレベルの場合はＶｔｐが書き込まれる。ハイレベル読み出し、ローレベル読み出しの電位を共に最適なマージンで読み出すためには、ビット線プリチャージ電圧ＶＢＰは、その中間の値である１／２（ＶＤＤ＋Ｖｔｐ）が最適となる。
【００１８】
その後、外部クロック信号ＣＬＫの立ち上がりエッジに同期してカラムアドレスストローブ信号ＮＣＡＳをローレベルにし、アドレスＡＤＤＲとしてカラムアドレスを入力することで、カラムコントローラー４００４が活性化され、データがデータ出力信号ＤＯとして出力される。
【００１９】
その後、外部クロック信号ＣＬＫの立ち上がりエッジに同期して、ロウアドレスストローブ信号ＮＲＡＳ、カラムアドレスストローブ信号ＮＣＡＳをハイレベルにすることで、プリチャージ動作が開始される。プリチャージ動作が開始されると、ローレベルとなっていたワード線ＷＬ［ｎ］がハイレベルにされ、アクセストランジスタ４１０３がオフし、キャパシタ４１０４に電荷が保持される。その後次の読み出し動作に備えるために、ビット線プリチャージ信号ＮＥＱがローレベルにされ、プリチャージ回路４１０２が活性化される。
【００２０】
プリチャージ回路４１０２が活性化されると、センスアンプ４１０１により電位をＶＤＤ、ＶＳＳにされていたビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の電位がイコライズされ、１／２ＶＤＤの電位にチャージされようとする。プリチャージ回路４１０２は同時に、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］を対応するビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続し、ビット線プリチャージ電圧ＶＢＰにチャージしようとする。
【００２１】
図２６は、従来の構成によるビット線プリチャージ電源配線ＶＢＰ［ｎ］の、プリチャージ回路４１０２の活性時における動作を示す。前述のようにビット線プリチャージ信号ＮＥＱがローレベルにされ、プリチャージ回路４１０２が活性化されると、活性化されていたビット線ＢＬ［ｎ］、／ＢＬ［ｎ］が、ビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続されるが、その際に電流が消費され、電圧降下が発生する。ビット線プリチャージ電源配線ＶＢＰ［ｎ］と、ビット線プリチャージ電源配線ＶＢＰ［０］は、インピーダンスを下げるようにメッシュ状に接続されているが、電圧の伝達は数ｎｓ程度の遅れを生じる。
【００２２】
ビット線プリチャージ電源配線ＶＢＰ［０］は、プリチャージ電圧発生回路４２００に接続されており、ビット線プリチャージ電源配線ＶＢＰ［０］がビット線プリチャージ基準電圧ＶＢＰＲＥＦより低い電圧になった時点で、オペアンプ４３０１の出力であるドライバーイネーブル信号ＰＥＮがローレベル方向に下がり、Ｐチャネルトランジスタ４３０２がオンになり、ビット線プリチャージ電源配線ＶＢＰ［０］にハイレベル電圧が供給される。ハイレベル電圧が供給され、ビット線プリチャージ電源配線ＶＢＰ［０］が、ビット線プリチャージ基準電圧ＶＢＰＲＥＦより高い電圧になった時点で、オペアンプ４３０１の出力であるドライバーイネーブル信号ＰＥＮがハイレベル方向に上がり、Ｐチャネルトランジスタ４３０２がオフになる。
【００２３】
Ｐチャネルトランジスタ４３０２が電流能力を必要とし、比較的大きなサイズ（Ｗ＝５０μｍ以上）が用いられるため、ドライバーイネーブル信号ＰＥＮは、ビット線プリチャージ電源配線ＶＢＰ［０］と、ビット線プリチャージ基準電圧ＶＢＰＲＥＦの関係に対して遅れを生じ、図に示すようにＰチャネルトランジスタ４３０２の流す電流ｉａも遅れを生ずる。
【００２４】
【発明が解決しようとする課題】
次の読み出し動作の際に安定して読み出すためには、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の電圧を所定の範囲内に収める必要があるが、従来のビット線プリチャージ電圧発生装置４２００では、オペアンプ４３０１の動作が遅く、プリチャージ動作を高速化することが困難であり、問題である。オペアンプ４３０１の消費電流を増加させることで、プリチャージ動作を高速化することは可能となるが、消費電力の増加が問題となる。
【００２５】
本発明は、ビット線のプリチャージ動作を高速・高精度に行なうことを可能とした半導体記憶装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数のメモリセルと、前記メモリセルが接続されたビット線対と、第１の制御信号に応じて前記ビット線対を第１の電圧にプリチャージするための複数のプリチャージ回路と、前記プリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線のイコライズ電圧と前記第１の電圧が異なる。前記ビット線プリチャージ電圧発生装置は、前記第１の電圧を発生して前記プリチャージ回路に供給するプリチャージ電圧発生回路と、第１のキャパシタと、前記第１のキャパシタと外部電源との間に接続され前記第１のキャパシタを前記外部電源のレベルに充電する充電手段と、前記第１のキャパシタと前記プリチャージ回路との接続・切断を制御するトランスファーゲート回路と、前記充電手段と前記トランスファーゲート回路を制御する第１の制御回路とを具備する。前記第１の制御回路は、前記ビット線のプリチャージ時に前記第１のキャパシタと前記プリチャージ回路とを接続するように前記トランスファーゲート回路を制御する。
【００２７】
この構成によれば、プリチャージ動作時に第１のキャパシタの電荷を放出することにより、ビット線のプリチャージ動作を高速に行なうことができる。
【００２８】
上記構成において、前記プリチャージ電圧発生回路は、第２の電圧を発生する基準電圧発生装置と、前記第１の電圧を前記第２の電圧と等しい電圧に駆動するドライバー回路とを備え、前記ドライバー回路の出力と、前記プリチャージ回路とが接続されている構成とすることができる。
【００２９】
また、上記構成において好ましくは、前記第１のキャパシタはソース・ドレインが接地された第１のＭＯＳトランジスタで構成され、前記充電手段はゲートが第２の制御信号に、ソースが第１の外部電源に、ドレインが前記第１のＭＯＳトランジスタのゲートに接続された第１のＰチャネルＭＯＳトランジスタで構成され、前記トランスファーゲート回路は、ゲートに第２の制御信号が入力され、ソースを前記第１のＭＯＳトランジスタのゲートに、ドレインをプリチャージ回路に接続された第１のＮチャネルＭＯＳトランジスタと、入力に前記第２の制御信号が供給される第１のインバータと、ゲートに前記第１のインバータの出力が入力され、ソースを前記第１のＭＯＳトランジスタのゲートに、ドレインを前記プリチャージ回路に接続された第２のＰチャネルＭＯＳトランジスタで構成される。
【００３０】
それにより、最小の回路構成で高速にビット線のプリチャージ動作を高速に行なうことができる。
【００３１】
また、前記第１の制御回路は、前記第１の制御信号が、前記プリチャージ回路を活性化する電圧にされてから第１の遅延時間の後に前記第２の制御信号を第１の電圧レベルに制御し、さらに第２の遅延時間の後に、前記第２の制御信号を第１の電圧レベルと逆相の電圧に制御する構成とすることができる。
【００３２】
この構成によれば、ドライバー回路が活性化された後に、第１のキャパシタより電流が供給されるため、ビット線のプリチャージ動作を高速に行なうことができる。
【００３３】
また、第１の外部電源電圧と前記第２の電圧との差を第１の電圧差とし、前記ビット線対の各電圧の平均の電圧と前記第２の電圧との差を第２の電圧差とし、同時にプリチャージする前記ビット線対の総静電容量を第１の静電容量とするとき、前記第１のキャパシタの静電容量は、前記第１の電圧差に対する前記第２の電圧差の比に前記第１の静電容量を乗じた第２の静電容量に等しい構成とすることができる。
【００３４】
また好ましくは、第１の外部電源電圧と前記第２の電圧との差を第１の電圧差とし、前記ビット線対の各電圧の平均の電圧と前記第２の電圧との差を第２の電圧差とし、同時にプリチャージする前記ビット線対の総静電容量を第１の静電容量とするとき、前記第１のキャパシタの静電容量は、前記第１の電圧差に対する前記第２の電圧差の比に前記第１の静電容量を乗じた第２の静電容量の約５０％から８０％の値である構成とする。
【００３５】
それにより、第１のキャパシタの放電による第１の電圧の上昇と、ドライバー回路からの上昇による電圧の上昇による電圧の過上昇を防ぎ、高精度にビット線のプリチャージ動作を高速に行なうことができる。
【００３６】
本発明の他の構成の半導体記憶装置は、複数のメモリセルと、前記メモリセルが接続されたビット線対と、第１の制御信号に応じて前記ビット線対を第１の電圧にプリチャージするための複数のプリチャージ回路と、前記プリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線のイコライズ電圧と前記第１の電圧が異なり、前記複数のメモリセルのデータを、リフレッシュ制御信号に応じてリフレッシュするための機能を有し、前記複数のメモリセルは複数のメモリブロックに分割され、リフレッシュ動作時には、通常動作より多くの前記メモリブロックを活性化するように構成される。前記ビット線プリチャージ電圧発生装置は、前記第１の電圧を発生して前記プリチャージ回路に供給するプリチャージ電圧発生回路と、第１のキャパシタと、前記第１のキャパシタと外部電源との間に接続され前記第１のキャパシタを前記外部電源のレベルに充電する充電手段と、前記第１のキャパシタと前記プリチャージ回路との接続・切断を制御するトランスファーゲート回路と、前記充電手段と前記トランスファーゲート回路を制御する第１の制御回路とを具備する。前記第１の制御回路は前記リフレッシュ制御信号がリフレッシュ動作時を示すレベルの時のみに、前記第１の制御信号に応じて前記トランスファーゲート回路を開放する。
【００３７】
この構成によれば、リフレッシュ動作時にビット線のプリチャージ動作を高速に行なうことができる。また、第１のキャパシタの静電容量をリフレッシュ動作時のみに必要な大きさとすることが可能となり、回路面積を削減でき、回路構成を単純化することが可能となる。
【００３８】
また、上記構成において、テスト信号が入力されることによりテストモードに入る機能を有し、前記テストモードでない場合には、前記第１の制御信号に応じて前記トランスファーゲート回路を開放し、前記テストモードの場合には、前記ドライバー回路が停止し、前記ドライバー回路の出力がハイインピーダンスとなり、前記トランスファーゲート回路を閉じている構成とすることができる。
【００３９】
この構成によれば、例えば検査時など、外部よりビット線のプリチャージ動作を印加し、動作のマージン等の確認を行なう際に、容易に、所望の電圧を実現することが可能となる。
【００４０】
また、前記プリチャージ電圧発生回路は、前記複数のプリチャージ回路のうち、最遠部近傍に配置された前記プリチャージ回路に供給される前記第１の電圧を前記第２の電圧と比較し、その比較結果に基づいて、最近部近傍に配置された前記プリチャージ回路に供給される前記第１の電圧を駆動する構成とすることができる。
【００４１】
この構成によれば、供給されるメモリアレイ全体に対して、ビット線プリチャージ電圧発生装置より遠いメモリアレイに対しても、比較的高速にビット線のプリチャージ動作を行なうことができる。
【００４２】
また、前記複数のメモリセルは複数のメモリアレイブロックに区分され、各々の前記メモリアレイブロックは、前記第１の制御信号によって同時に駆動される前記複数のプリチャージ回路に接続された前記複数のメモリセルを含み、前記メモリアレイブロックごとにノイズキャンセラーが配置され、前記ノイズキャンセラーは、第２のインバータと、第２のキャパシタで構成され、前記第１の制御信号が前記第２のインバータに入力され、前記第２のインバータの出力が、前記第２のキャパシタの１端子に入力され、前記第２のキャパシタの別端子に、前記プリチャージ用の電圧が供給される構成とすることができる。
【００４３】
この構成によれば、第１の制御信号による、ビット線のプリチャージ電圧へのカップリングノイズの影響を相殺することが可能となり、高精度・高速にビット線のプリチャージ動作を行なうことができる。
【００４４】
また、本発明の更に他の構成の半導体記憶装置は、複数のメモリセルと、前記メモリセルが接続されたビット線対と、第１の制御信号に応じて前記ビット線対を第１の電圧にプリチャージするための複数のプリチャージ回路と、前記プリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線のイコライズ電圧と前記第１の電圧が異なり、前記複数のメモリセルは複数のメモリブロックに分割され、さらに第３の制御信号に応じて同時に活性化させる前記メモリブロックの数を変更する機能を有する。前記ビット線プリチャージ電圧発生装置は、前記第１の電圧を発生して前記プリチャージ回路に供給するプリチャージ電圧発生回路と、複数のキャパシタ制御回路と、前記複数のキャパシタ制御回路を制御する第２の制御回路とを具備する。各々の前記キャパシタ制御回路は、第３のキャパシタと、前記第３のキャパシタと外部電源との間に接続され前記第３のキャパシタを前記外部電源のレベルに充電する充電手段と、前記第３のキャパシタと前記プリチャージ回路との接続・切断を制御するトランスファーゲート回路から構成される。前記第２の制御回路は、前記第３の制御信号に応じて、制御する前記複数のキャパシタ制御回路の数を、同時に活性化される前記メモリブロックの数が多くなる場合には増やし少なくなる場合には減らす機能を具備する。
【００４５】
この構成によれば、第２の制御信号により、活性化ブロックを変更可能な半導体記憶装置において、活性化ブロックの大きさによらず高速にビット線のプリチャージ動作を行なうことが可能となり、最適なビット線プリチャージ電圧発生装置を提供することが可能となる。
【００４６】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態におけるビット線プリチャージ電圧発生装置が搭載された半導体記憶装置の回路ブロック図を示す。メモリアレイ４０００、電源ブロック４００２、プリチャージ電圧発生回路４２００、およびビット線プリチャージ電源配線ＶＢＰ［ｎ］は、従来例の構成と同じである。半導体記憶装置の機能ブロック構成は、図１９に示した従来の構成と同様である。また、メモリアレイ４０００を構成するメモリアレイブロック４００１（図１９参照）の回路構成も、図２０に示した従来の構成と同様である。
【００４７】
１００はビット線プリチャージ電圧発生装置である。ビット線プリチャージ電圧発生装置１００内には、従来と同じ構成のプリチャージ電圧発生回路４２００に加えて、チャージタンク回路１０１、および充放電制御回路１０２が含まれる。ビット線プリチャージ電圧発生装置１００は、ビット線プリチャージ電源配線ＶＢＰ［ｎ］のうち、もっとも近接するビット線プリチャージ電源配線ＶＢＰ［０］に接続される。
【００４８】
図２は、プリチャージ電圧発生回路４２００、およびチャージタンク回路１０１の回路図を示す。チャージタンク回路１０１は、第１のキャパシタ２００、第１のＰチャネルトランジスタ２０１、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３、第１のインバータ２０４、バッファインバータ２０５から構成される。ＣＰＮＤは電荷蓄積ノード、ＡＰ、ＮＡＰ、ＡＣＰはトランスファゲート接続信号を示す。プリチャージ電圧発生回路４２００の回路構成は、従来例の構成と同じである。
【００４９】
第１のキャパシタ２００の１端子は、第１のＰチャネルトランジスタ２０１、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３のドレインに接続され、他方の端子は接地される。第１のキャパシタ２００の静電容量Ｃｃａｐは、同時にプリチャージされるビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の総容量をＣｂｌとしたときに、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の電位をビット線プリチャージ基準電圧ＶＢＰＲＥＦまでチャージするのに必要な電荷と等しくなる（ＶＢＰＲＥＦ−１／２ＶＤＤ）×Ｃｂｌを蓄積できるような大きさが必要となる。動作時にはオペアンプ４３０１により供給される電荷分を考慮し、静電容量Ｃｃａｐ＜（ＶＢＰＲＥＦ−１／２ＶＤＤ）／（ＶＤＤ−ＶＢＰＲＥＦ）×Ｃｂｌが用いられる。
【００５０】
第１のＰチャネルトランジスタ２０１のゲートにはトランスファゲート接続信号ＡＰが入力され、ソースは外部電源ＶＤＤに接続される。第２のＰチャネルトランジスタ２０２のゲートにはトランスファゲート接続信号ＮＡＰが入力され、ソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。第１のＮチャネルトランジスタ２０３のゲートにはトランスファゲート接続信号ＡＰが入力され、ソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。第１のインバータ２０４の入力にはトランスファゲート接続信号ＡＰが供給され、出力はトランスファゲート接続信号ＮＡＰを構成する。バッファインバータ２０５は、偶数段のインバータの直列接続で構成され、入力にはトランスファゲート接続信号ＡＣＰが供給され、出力はトランスファゲート接続信号ＡＰを構成する。
【００５１】
図３は、充放電制御回路１０２の回路図を示す。３００は第１の遅延素子、３０１は第２の遅延素子、３０２は第２のインバータ、３０３は第１のＮＯＲ素子である。第１の遅延素子３００の遅延時間はτ１であり、入力はビット線プリチャージ信号ＮＥＱ、出力は第２の遅延素子３０１、第１のＮＯＲ素子３０３に入力される。第２の遅延素子３０１の遅延時間はτ２であり、出力は第２のインバータ３０２の入力に接続される。第２のインバータ３０２の出力は第１のＮＯＲ素子３０３に入力され、第１のＮＯＲ素子３０３の出力はトランスファゲート接続信号ＡＣＰとなる。
【００５２】
図４は、ビット線プリチャージ電圧発生装置１００のプリチャージ動作時における動作タイミング、および主要ノードの電圧を示す。この図を参照しながら動作の説明を行なう。本発明によるビット線プリチャージ電圧発生装置が搭載される半導体記憶装置の動作タイミングは、図２５に示されるものと同じである。
【００５３】
ビット線プリチャージ信号ＮＥＱがローレベルにされ、プリチャージ回路４１０２（図２０参照）が活性化されると、センスアンプ４１０１により電位をＶＤＤ、ＶＳＳにされていたビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の電位がイコライズされ、１／２ＶＤＤの電位にチャージされようとする。プリチャージ回路４１０２は同時に、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］を対応するビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続し、ビット線プリチャージ電圧ＶＢＰにチャージしようとする。その際に電流が消費され、電圧降下が発生する。
【００５４】
ビット線プリチャージ電源配線ＶＢＰ［ｎ］に電圧降下が発生すると、メッシュ状に接続される配線を通して、ビット線プリチャージ電源配線ＶＢＰ［０］にも電圧降下が伝達される。それを検知してオペアンプ４３０１が活性化するが、Ｐチャネルトランジスタ４３０２の流す電流ｉａが大きくなるまでには時間を要する。
【００５５】
ビット線プリチャージ信号ＮＥＱがハイレベルの場合には、トランスファゲート接続信号ＡＰはローレベルで、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３はオフであり、また第１のＰチャネルトランジスタ２０１はオンであり、電荷蓄積ノードＣＰＮＤはハイレベルにチャージされており、第１のキャパシタ２００には電荷が蓄積されている。
【００５６】
ビット線プリチャージ信号ＮＥＱがローレベルにされると、第１の遅延素子３００で決まる遅延時間τ１の後にトランスファゲート接続信号ＡＰはハイレベルとなり、第１のＰチャネルトランジスタ２０１はオフとなり、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３がオンする。これにより、第１のキャパシタ２００と、ビット線プリチャージ電源配線ＶＢＰ［０］が電気的に接続されて、電流ｉｂが流れる。電荷蓄積ノードＣＰＮＤにはハイレベルが接続されており、電流ｉｂにより、ビット線プリチャージ電源配線ＶＢＰ［０］は急速に電圧レベルが上昇する。
【００５７】
レベルの上昇を受けてオペアンプ４３０１はＰチャネルトランジスタ４３０２をオフする方向に動作を変えるが、流す電流ｉａが小さくなるまでには時間を要する。
【００５８】
その後、第２の遅延素子３０１で決まる遅延時間τ２の後にトランスファゲート接続信号ＡＰがローレベルとなり、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３がオフし、また第１のＰチャネルトランジスタ２０１がオンし、電荷蓄積ノードＣＰＮＤはハイレベルにチャージされ、次のプリチャージ動作に備えられる。
【００５９】
以上のように、本実施形態によれば、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］をハイレベルにプリチャージする際に、動作の遅れを生じるオペアンプ４３０１に、第１のキャパシタ２００に蓄積された電荷を放電する機能を追加することで、急速に、プリチャージ動作を終了することが可能となり、半導体記憶装置の動作を高速に行なうことが可能となる。
【００６０】
（第２の実施形態）
図５は、本発明の第２の実施形態におけるビット線プリチャージ電圧発生装置が搭載された半導体記憶装置５００の機能ブロック図を示す。従来の半導体記憶装置に関して説明した要素と同様の要素については、同一の参照番号を付して説明を省略する。５０１は制御回路、５０２はロウコントローラ、５０３は電源ブロックである。ＲＥＦＥＮは、リフレッシュ動作イネーブル信号である。以下の記載においては、従来と異なる部分を中心として説明する。
【００６１】
制御回路５０１には、外部クロック信号ＣＬＫ、ロウアドレスストローブ信号ＮＲＡＳ、カラムアドレスストローブ信号ＮＣＡＳ、ライト制御信号ＮＷＥ、アドレスＡＤＤＲ、リフレッシュ制御信号ＲＥＦが入力される。制御信号５０１から出力されるリフレッシュ動作イネーブル信号ＲＥＦＥＮが、ロウコントローラ５０２、電源ブロック５０３に入力される。
【００６２】
図６は、本実施形態によるビット線プリチャージ電圧発生装置が搭載された半導体記憶装置のノーマル動作及びリフレッシュ動作時において、それぞれ活性されるメモリアレイブロック４００１の状態を示す。リフレッシュ動作イネーブル信号ＲＥＦＥＮがローレベルの場合にはノーマル動作となり、図６（ａ）に示すように、ロウコントローラ５０２からは、１つのメモリアレイブロック４００１に対してビット線プリチャージ信号ＮＥＱ、センスアンプ起動信号ＳＡＮ、ＳＡＰ、ワード線駆動信号ＷＬ［６３：０］が出力される。リフレッシュ動作イネーブル信号ＲＥＦＥＮがハイレベルの場合にはリフレッシュ動作となり、図６（ｂ）に示すように、ロウコントローラ５０２からは、複数のメモリアレイブロック４００１に対してビット線プリチャージ信号ＮＥＱ、センスアンプ起動信号ＳＡＮ、ＳＡＰ、ワード線駆動信号ＷＬ［６３：０］が出力される。
【００６３】
図７に、本実施形態における半導体記憶装置の回路ブロック図を示す。メモリアレイ４０００、電源ブロック４００２、プリチャージ電圧発生回路４２００、ビット線プリチャージ電源配線ＶＢＰ［ｎ］は、従来例の構成と同じである。また、メモリアレイブロック４００１の回路構成も、図２０に示した従来の構成と同様である。第１の実施形態における要素と同一の参照符号が付された要素は、同一の構成を有する。７００は充放電制御回路である。
【００６４】
本実施形態の構成が第１の実施形態と異なる点は、充放電制御回路７００の構成、およびチャージタンク回路１０１内に配置される第１のキャパシタ２００（図２参照）の静電容量Ｃｃａｐが、リフレッシュ時に活性化されるビット線対の総容量に応じて最適化されていて多いということである。
【００６５】
図８に、本実施形態における充放電制御回路７００の回路図を示す。１０２は、第１の実施形態における充放電制御回路と同一の回路構成ブロックを示し、８００は第１のＡＮＤ素子である。第１の実施形態における充放電制御回路１０２の出力は、第１のＡＮＤ素子８００に入力される。第１のＡＮＤ素子８００の他の入力にはリフレッシュ動作イネーブル信号ＲＥＦＥＮが入力され、出力はトランスファーゲート接続信号ＡＣＰとなる。
【００６６】
図９に、本実施形態における半導体記憶装置の、ノーマル動作及びリフレッシュ動作時のタイミング図を示す。
【００６７】
ノーマル動作時は第１の実施形態と同一であるが、リフレッシュ制御信号ＲＥＦはハイレベルとされる。リフレッシュ制御信号ＲＥＦがハイレベルとされるとリフレッシュ動作イネーブル信号ＲＥＦＥＮがローレベルとされる。リフレッシュ動作イネーブル信号ＲＥＦＥＮがローレベルであると、充放電制御回路７００の出力、すなわち第１のＡＮＤ素子８００の出力であるトランスファゲート接続信号ＡＣＰはローレベルとなる。従って、トランスファゲート接続信号ＡＰはローレベル固定となり、第１のキャパシタ２００に蓄積される電荷の放電が行なわれない。
【００６８】
リフレッシュ制御信号ＲＥＦが外部クロック信号ＣＬＫの立ち上がりエッジでローレベルにされると、リフレッシュ動作イネーブル信号ＲＥＦＥＮがハイレベルとされ、内部リフレッシュカウンター等で決まるロウアドレスに対応する複数のメモリアレイブロック４００１に接続されるビット線プリチャージ信号ＮＥＱがハイレベルにされる。所定の期間後、ビット線プリチャージ信号ＮＥＱがローレベルにされると、トランスファゲート接続信号ＡＰがハイレベルとなる。それにより、第１のキャパシタ２００に蓄積される電荷の放電が行われ、高速にビット線プリチャージ動作が行なわれる。更に第２の遅延素子３０１で決まる遅延時間τ２の後に、トランスファゲート接続信号ＡＰがローレベルとなり、第１のキャパシタ２００に電荷が蓄積される。
【００６９】
以上のように、本実施形態によれば、リフレッシュ動作時に第１のキャパシタ２００に蓄積された電荷を放電する機能を追加することにより、ノーマル動作より多くのビット線ＢＬ［ｎ］、／ＢＬ［ｎ］をハイレベルにプリチャージする際に、急速にプリチャージ動作を終了することが可能となり、半導体記憶装置のプリチャージ動作を高速に行なうことが可能となる。
【００７０】
（第３の実施形態）
図１０は、本発明の第３の実施形態における半導体記憶装置１０００の回路ブロック図を示す。従来例あるいは第１の実施形態と同一の参照符号が付された要素は、同一の構成を有する。ＰＴＥＳＴはビット線プリチャージ電源テスト信号、１００１は制御回路、１００２は電源ブロック、１００３はビット線プリチャージ電圧発生装置、１００４は充放電制御回路、１００５は外部パッドである。
【００７１】
電源ブロック１００２内には、ビット線プリチャージ電圧発生装置１００３が配置され、ビット線プリチャージ電圧発生装置１００３は、充放電制御回路１００４、チャージタンク回路１０１、プリチャージ電圧発生回路４２００で構成される。制御回路１００１には、ビット線プリチャージ電源テスト信号ＰＴＥＳＴが入力され、さらにビット線プリチャージ電源テスト信号ＰＴＥＳＴは充放電制御回路１００４に入力される。外部パッド１００５が、ビット線プリチャージ電圧ＶＢＰに接続されている。
【００７２】
図１１は充放電制御回路１００４の回路図を示す。１０２は実施形態１と同じ充放電制御回路、１１００は第３のインバータ、１１０１は第２のＡＮＤ素子である。充放電制御回路１０２の出力が第２のＡＮＤ素子１１０１に入力され、ビット線プリチャージ電源テスト信号ＰＴＥＳＴが、第３のインバータ１１００に入力される。第３のインバータ１１００の出力は、差動アンプ制御信号ＡＭＰＥＮとして供給されるとともに、第２のＡＮＤ素子１１０１に入力される。第２のＡＮＤ素子１１０１の出力は、トランスファゲート接続信号ＡＣＰとなる。
【００７３】
以上のように構成された半導体記憶装置１０００の動作を説明する。ビット線プリチャージ電源テスト信号ＰＴＥＳＴがローレベルの場合にはノーマル動作であり、第１の実施形態と同様の動作を行なうことが可能となる。またビット線プリチャージ電源テスト信号ＰＴＥＳＴがハイレベルの場合には、差動アンプ制御信号ＡＭＰＥＮはローレベルとなり、オペアンプ４３０１は停止し、トランスファゲート接続信号ＡＣＰはローレベル固定となり、ビット線プリチャージ電圧ＶＢＰへの電流供給は行なわれない。
【００７４】
以上のように本実施形態に拠れば、ビット線プリチャージ電源テスト信号ＰＴＥＳＴをハイレベルにすることで、ビット線プリチャージ電圧ＶＢＰへの電流供給が行なわれなくなり、外部パッド１００５から例えばプロービング検査などで任意の電圧を印加することが可能となり、例えば、動作マージン評価等を行なうことが可能となる。
【００７５】
（第４の実施形態）
図１２は、本発明の第４の実施形態における半導体記憶装置の回路ブロック図を示す。従来例あるいは上記の実施形態と同一の参照符号が付された要素は、同一の構成を有する。１２００はビット線プリチャージ電圧発生装置、１２０１はプリチャージ電圧発生回路である。ビット線プリチャージ電圧発生装置１２００は、プリチャージ電圧発生回路１２０１、チャージタンク回路１０１、充放電制御回路１０２で構成される。ビット線プリチャージ電圧発生装置１２００には、ビット線プリチャージ電源配線ＶＢＰ［ｎ］が接続される。
【００７６】
図１３は、本実施形態によるプリチャージ電圧発生回路１２０１、チャージタンク回路１０１の回路図を示す。チャージタンク回路１０１の回路構成は第１の実施形態と同一である。プリチャージ電圧発生回路１２０１は、従来例におけるプリチャージ電圧発生回路４２００に対して、オペアンプ４３０１の＋入力にビット線プリチャージ電源配線ＶＢＰ［０］が接続されている代わりに、ビット線プリチャージ電源配線ＶＢＰ［ｎ］が接続されている点が異なる。
【００７７】
以上のような構成とすることで、ビット線プリチャージ電源配線ＶＢＰ［０］からビット線プリチャージ電源配線ＶＢＰ［ｎ］の間のインピーダンスが存在するが、ビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続されるメモリアレイブロック４００１が活性化した場合でも、高速にプリチャージ動作を行なうことが可能となる。またビット線プリチャージ電源配線ＶＢＰ［０］に接続されるメモリアレイブロック４００１が活性化した場合には、オペアンプ４３０１の検知までに時間を要するが、電圧降下が電源回路近傍に発生することから、プリチャージ動作に問題となるような遅れを生じない。従ってメモリアレイ４０００全体で高速にプリチャージ動作を行なうことができる。
【００７８】
（第５の実施形態）
図１４は、本発明の第５の実施形態における半導体記憶装置１４００の回路ブロック図を示す。従来例あるいは上記の実施形態と同一の参照符号が付された要素は、同一の構成を有する。１４０１はノイズキャンセル回路である。
【００７９】
ノイズキャンセル回路１４０１は、メモリアレイ４０００内に配置され、メモリアレイブロック４００１内を通過するビット線プリチャージ信号ＮＥＱに結合される。
【００８０】
図１５は、ノイズキャンセル回路１４０１、およびメモリアレイブロック４００１の回路図を示す。１５００は第４のインバーター、１５０１は第２のキャパシタである。メモリアレイブロック４００１の回路構成は従来例と同一である。
【００８１】
第４のインバーター１５００の入力にはビット線プリチャージ信号ＮＥＱが入力され、出力は第２のキャパシタ１５０１に接続される。第２のキャパシタ１５０１の他方の端子は、ビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続される。第２のキャパシタ１５０１の静電容量は、ビット線プリチャージ信号ＮＥＱと、ビット線プリチャージ電源配線ＶＢＰ［ｎ］との間にトランジスタを介して存在する寄生容量と同一の静電容量とされる。
【００８２】
ビット線プリチャージ信号ＮＥＱをハイレベルもしくはローレベルに駆動する際に、トランジスタを介して存在する寄生容量を介してビット線プリチャージ電源ＶＢＰ［ｎ］にノイズが発生するが、本構成によれば、そのノイズを第２のキャパシタ１５０１のカップリング容量によりキャンセルすることができる。従ってビット線のプリチャージをより精度よく行なうことができる。
【００８３】
（第６の実施形態）
図１６は、本発明の第６の実施形態における半導体記憶装置１６００の回路ブロック図を示す。従来例あるいは上記の実施形態と同一の参照符号が付された要素は、同一の構成を有する。１６０１は制御回路、１６０２は電源ブロック、１６０３はビット線プリチャージ電圧発生装置、１０１Ｂは第２のチャージタンク回路、１６０４はロウコントローラ、１６０５はカラムコントローラである。
【００８４】
制御回路１６０１には、外部クロック信号ＣＬＫ、ロウアドレスストローブ信号ＮＲＡＳ、カラムアドレスストローブ信号ＮＣＡＳ、ライト制御信号ＮＷＥ、アドレスＡＤＤＲ、リフレッシュ制御信号ＲＥＦ、およびページ長制御信号ＰＧＭＤが入力される。制御回路１６０１より出力される内部ページモード制御信号ＩＰＧは、カラムコントローラ１６０５、ロウコントローラ１６０４、ビット線プリチャージ電圧発生装置１６０３に入力される。
【００８５】
図１７は、本実施形態における半導体記憶装置の活性化ブロックの選択の説明図である。図１７（ａ）に示すように、内部ページモード制御信号ＩＰＧがローレベルの場合には、ロウコントローラ１６０４より、１つのメモリアレイブロック４００１に対してビット線プリチャージ信号ＮＥＱ、センスアンプ起動信号ＳＡＮ、ＳＡＰ、ワード線駆動信号ＷＬ［６３：０］が出力される。図１７（ｂ）に示すように、内部ページモード制御信号ＩＰＧがハイレベルの場合には、２つのメモリアレイブロック４００１に対して、それぞれのビット線プリチャージ信号ＮＥＱ、センスアンプ起動信号ＳＡＮ、ＳＡＰ、ワード線駆動信号ＷＬ［６３：０］が出力される。
【００８６】
図１８は、本実施形態におけるビット線プリチャージ電圧発生装置１６０３のブロック図を示す。１８００は第３のＡＮＤ素子である。プリチャージ電圧発生回路４２００の出力、チャージタンク回路１０１の出力、および第２のチャージタンク回路１０１Ｂの出力は、ビット線プリチャージ電源配線ＶＢＰ［０］に接続される。第２のチャージタンク回路１０１Ｂの回路構成は、図２に示したチャージタンク回路１０１と同一である。チャージタンク回路１０１および、第２のチャージタンク回路１０１Ｂ内に配置される第１のキャパシタ２００の静電容量は、それぞれが１つのメモリアレイブロック４００１内に配置されるビット線ＢＬ［ｎ］、／ＢＬ［ｎ］を充電するのに必要な静電容量とされる。
【００８７】
チャージタンク回路１０１内のバッファインバータ２０５には、充放電制御回路１０２から出力されるトランスファゲート接続信号ＡＣＰが入力される。第２のチャージタンク回路１０１Ｂ内のバッファインバータ２０５には、第３のＡＮＤ素子１８００の出力が入力される。第３のＡＮＤ素子１８００には、内部ページモード制御信号ＩＰＧ、および充放電制御回路１０２から出力されるトランスファゲート接続信号ＡＣＰが入力される。
【００８８】
上記構成の動作を説明する。内部ページモード制御信号ＩＰＧがローレベルの場合には、ビット線プリチャージ信号ＮＥＱがローレベルにされ、プリチャージ動作が開始されると、活性化されている１つのメモリアレイブロック４００１内に配置されたビット線ＢＬ［ｎ］、／ＢＬ［ｎ］がプリチャージされる。その際、チャージタンク回路１０１のみが動作し、第２のチャージタンク回路１０１Ｂは停止している。内部ページモード制御信号ＩＰＧがハイレベルの場合には、ビット線プリチャージ信号ＮＥＱがローレベルにされ、プリチャージ動作が開始されると、活性化されている２つのメモリアレイブロック４００１内に配置されるビット線ＢＬ［ｎ］、／ＢＬ［ｎ］がプリチャージされる。その際には、チャージタンク回路１０１が動作するとともに、第３のＡＮＤ素子１８００の出力がハイレベルとなり第２のチャージタンク回路１０１Ｂが動作する。
【００８９】
本構成によれは、同時に活性化されるメモリアレイブロック４００１の数が異なる場合にも、それぞれ高速にプリチャージ動作を行なうことが可能となり、動作を高速化できる。
【００９０】
【発明の効果】
本発明によれば、従来のオペアンプのみによるビット線プリチャージ電圧発生装置に、キャパシタから放電を行なうチャージタンク回路を設けることにより、ビット線のプリチャージ動作を高速・高精度に行なうことが可能となり、半導体記憶装置の回路動作を高速化することが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態における半導体記憶装置の回路ブロック図
【図２】 第１の実施形態におけるプリチャージ電圧発生回路およびチャージタンク回路の回路図
【図３】 第１の実施形態における充放電制御回路の回路図
【図４】 第１の実施形態におけるプリチャージ動作時の動作タイミング、および主要ノードの電圧を示す図
【図５】 第２の実施形態における半導体記憶装置の機能ブロック図
【図６】 第２の実施形態における半導体記憶装置のノーマル動作及びリフレッシュ動作時に活性化されるメモリアレイブロックの構成図
【図７】 第２の実施形態における半導体記憶装置の回路ブロック図
【図８】 第２の実施形態における充放電制御回路の回路図
【図９】 第２の実施形態における半導体記憶装置のノーマル動作及びリフレッシュ動作時のタイミング図
【図１０】 第３の実施形態における半導体記憶装置の回路ブロック図
【図１１】 第３の実施形態における充放電制御回路の回路図
【図１２】 第４の実施形態における半導体記憶装置の回路ブロック図
【図１３】 第４の実施形態におけるプリチャージ電圧発生回路およびチャージタンク回路の回路図
【図１４】 第５の実施形態における半導体記憶装置の回路ブロック図
【図１５】 第５の実施形態におけるノイズキャンセル回路およびメモリアレイブロックの回路図
【図１６】 第６の実施形態における半導体記憶装置の回路ブロック図
【図１７】 第６の実施形態における半導体記憶装置の活性化ブロック選択の説明図
【図１８】 第６の実施形態におけるビット線プリチャージ電圧発生装置のブロック図
【図１９】 従来の一般的なＤＲＡＭの機能ブロック図
【図２０】 従来のメモリアレイブロックの回路図
【図２１】 従来のビット線プリチャージ電圧の電源配線ネットを示す図
【図２２】 従来のプリチャージ電圧発生回路の回路図
【図２３】 従来の基準電圧発生回路の回路図
【図２４】 従来のオペアンプの回路図
【図２５】 従来のＤＲＡＭの動作タイミングおよび内部電圧タイミングのタイミング図
【図２６】 従来のビット線プリチャージ電源配線の電圧と、プリチャージ回路の活性時の電流を示す図
【符号の説明】
１００ ビット線プリチャージ電圧発生装置
１０１ チャージタンク回路
１０１Ｂ 第２のチャージタンク回路
１０２ 充放電制御回路
２００ 第１のキャパシタ
２０１ 第１のＰチャネルトランジスタ
２０２ 第２のＰチャネルトランジスタ
２０３ 第１のＮチャネルトランジスタ
２０４ 第１のインバータ
２０５ バッファインバータ
３００ 第１の遅延素子
３０１ 第２の遅延素子
３０２ 第２のインバータ
３０３ 第１のＮＯＲ素子
５００ 半導体記憶装置
５０１ 制御回路
５０２ ロウコントローラ
５０３ 電源ブロック
７００ 充放電制御回路
８００ 第１のＡＮＤ素子
１０００ 半導体記憶装置
１００１ 制御回路
１００２ 電源ブロック
１００３ ビット線プリチャージ電圧発生装置
１００４ 充放電制御回路
１００５ 外部パッド
１１００ 第３のインバータ
１１０１ 第２のＡＮＤ素子
１２００ ビット線プリチャージ電圧発生装置
１２０１ プリチャージ電圧発生回路
１４００ 半導体記憶装置
１４０１ ノイズキャンセル回路
１５００ 第４のインバータ
１５０１ 第２のキャパシタ
１６００ 半導体記憶装置
１６０１ 制御回路
１６０２ 電源ブロック
１６０３ ビット線プリチャージ電圧発生装置
１６０４ ロウコントローラ
１６０５ カラムコントローラ
１８００ 第３のＡＮＤ素子
４０００ メモリアレイ
４００１ メモリアレイブロック
４００２ 電源ブロック
４００３ ロウコントローラ
４００４ カラムデコーダー
４００５ 制御回路
４００６ Ｉ／Ｏバッファー
４１００ メモリセル
４１０１ センスアンプ
４１０２ プリチャージ回路
４１０３ アクセストランジスタ
４１０４ キャパシタ
４２００ プリチャージ電圧発生回路
４３００ 基準電圧発生回路
４３０１ オペアンプ
４３０２ Ｐチャネルトランジスタ
４４００、４４０１ 抵抗
５０００ ＤＲＡＭ
ＡＭＰＥＮ 差動アンプ制御信号
ＡＰ、ＮＡＰ、ＡＣＰ トランスファゲート接続信号
ＢＬ［ｎ］、／ＢＬ［ｎ］ ビット線
ＣＡＤ カラムアドレス信号
ＣＬＫ 外部クロック信号
ＣＰＮＤ 電荷蓄積ノード
ＤＩ データ入力信号
ＤＯ データ出力信号
ＩＰＧ 内部ページモード制御信号
ＮＣＡＳ カラムアドレスストローブ信号
ＮＲＡＳ ロウアドレスストローブ信号
ＮＷＥ ライト制御信号
ＰＥＮ ドライバーイネーブル信号
ＰＧＭＤ ページ長制御信号
ＰＴＥＳＴ ビット線プリチャージ電源テスト信号
ＲＡＤ ロウアドレス信号
ＲＥＦ リフレッシュ制御信号
ＲＥＦＥＮ リフレッシュ動作イネーブル信号
ＳＥ アクセスコントロール信号
ＶＢＰ ビット線プリチャージ電圧
ＶＢＰ［ｎ］ ビット線プリチャージ電源配線
ＶＢＰＲＥＦ ビット線プリチャージ基準電圧
ＶＣＰ メモリセルプレート電圧
ＶＯＵＴ ビット線プリチャージ保持電圧
ＷＥＮ ライトイネーブル信号
【発明の属する技術分野】
本発明は、半導体記憶装置、特に、ＤＲＡＭ（ダイナミック・ランダム・アクセスメモリ）において、ビット線のプリチャージ電位が、ビット線対の電位の中間電位と異なる場合に、プリチャージ動作を高速に行なうことが可能なビット線プリチャージ電圧発生装置を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
従来のビット線プリチャージ電圧発生装置が搭載される、半導体記憶装置の回路構成および動作について図面を参照しながら説明する。
【０００３】
図１９は、一般的なＤＲＡＭ５０００の機能ブロック図を示す。４０００はメモリアレイ、４００１はメモリアレイブロック、４００２は電源ブロック、４００３はロウコントローラ、４００４はカラムコントローラ、４００５は制御回路、４００６はＩ／Ｏバッファーである。
【０００４】
メモリアレイ４０００は、複数のメモリアレイブロック４００１を含む。各メモリアレイブロック４００１には、電源ブロック４００２よりビット線プリチャージ電圧ＶＢＰおよび、メモリセルプレート電圧ＶＣＰ等のメモリアレイ４０００に必要な電圧が供給される。各メモリアレイブロック４００１は、ロウコントローラ４００３より入力される、ビット線プリチャージ信号ＮＥＱ、センスアンプ起動信号ＳＡＮ、ＳＡＰ、およびワード線駆動信号ＷＬ［６３：０］により制御される。また、各メモリアレイブロック４００１には、カラムコントローラー４００４が接続される。
【０００５】
ロウコントローラ４００４には制御回路４００５より、アクセスコントロール信号ＳＥ、ロウアドレス信号ＲＡＤが入力される。カラムコントローラー４００４には制御回路４００５より、ライトイネーブル信号ＷＥＮ、カラムアドレス信号ＣＡＤが入力される。
【０００６】
制御回路４００５には外部クロック信号ＣＬＫ、ロウアドレスストローブ信号ＮＲＡＳ、カラムアドレスストローブ信号ＮＣＡＳ、ライト制御信号ＮＷＥ、アドレスＡＤＤＲ、リフレッシュ制御信号ＲＥＦが入力される。
【０００７】
カラムコントローラー４００４は、Ｉ／Ｏバッファー４００６に接続される。Ｉ／Ｏバッファー４００６には、データ入力信号ＤＩが入力され、データ出力信号ＤＯを出力する。
【０００８】
図２０は、メモリアレイブロック４００１の回路図を示す。４１００はメモリセル、４１０１はセンスアンプ、４１０２はプリチャージ回路、ＢＬ［ｎ］（ｎ＝０、１、・・・）はビット線、／ＢＬ［ｎ］（ｎ＝０、１、・・・）は、ＢＬ［ｎ］と対となるビット線である。メモリセル４１００は、Ｐチャネルトランジスタである１つのアクセストランジスタ４１０３とキャパシタ４１０４で構成される。アクセストランジスタ４１０３は、ソースがビット線ＢＬ［ｎ］または、／ＢＬ［ｎ］に、ドレインがキャパシタ４１０４に、ゲートがワード線駆動信号ＷＬ［ｎ］線に接続される。キャパシタ４１０４の他方のノードは、メモリセルプレート電圧ＶＣＰに接続される。
【０００９】
センスアンプ４１０１は一般的なクロスカップル方式のセンスアンプであり、対となるビット線ＢＬ［ｎ］、／ＢＬ［ｎ］に接続される。センスアンプ４１０１は、センスアンプ起動信号ＳＡＮ、ＳＡＰで制御される。プリチャージ回路４１０２は、３つのＰチャネルトランジスタ、すなわち、ソースがビット線ＢＬ［ｎ］に、ドレインがビット線／ＢＬ［ｎ］に、ゲートがビット線プリチャージ信号ＮＥＱ線に接続されるトランジスタと、ソースがビット線ＢＬ［ｎ］に、ドレインがビット線プリチャージ電圧ＶＢＰに、ゲートがビット線プリチャージ信号ＮＥＱ線に接続されるトランジスタと、ソースがビット線プリチャージ電圧ＶＢＰに、ドレインがビット線／ＢＬ［ｎ］に、ゲートがビット線プリチャージ信号ＮＥＱ線に接続されるトランジスタで構成される。
【００１０】
図２１は、ビット線プリチャージ電圧ＶＢＰの電源配線ネットの図を示す。メモリセルアレイ４０００上には、複数配置されるメモリアレイブロック４００１内に配置される、プリチャージ回路４１０２にビット線プリチャージ電圧ＶＢＰを供給するためのビット線プリチャージ電源配線ＶＢＰ［ｎ］が配置される。ビット線プリチャージ電源配線ＶＢＰ［ｎ］は、プリチャージ電圧発生回路４２００に近い側から、ＶＢＰ［０］、ＶＢＰ［１］、・・・・ＶＢＰ［ｎ］とする。ビット線プリチャージ電源配線ＶＢＰ［ｎ］は、各メモリアレイブロック４００１の上層の配線層でカラム方向に配置される（図上では実線で示される）。各ビット線プリチャージ電源配線ＶＢＰ［ｎ］はインピーダンスを下げるために、それぞれロウ方向に金属配線で接続される（図上では破線で示される）。このようにメッシュ状に配置され、またできるだけ太い配線が使用される。ビット線プリチャージ電源配線ＶＢＰ［０］は、プリチャージ電圧発生回路４２００に接続される。
【００１１】
図２２は、従来のプリチャージ電圧発生回路４２００の回路構成を示す。４３００は基準電圧発生回路、４３０１はオペアンプ、４３０２はＰチャネルトランジスタである。ＶＢＰＲＥＦはビット線プリチャージ基準電圧、ＶＯＵＴはビット線プリチャージ保持電圧、ＰＥＮはドライバーイネーブル信号である。基準電圧発生回路４３００は、ビット線プリチャージ基準電圧ＶＢＰＲＥＦおよびビット線プリチャージ保持電圧ＶＯＵＴを発生する構成である。ビット線プリチャージ基準電圧ＶＢＰＲＥＦはオペアンプ４３０１の−入力に、ビット線プリチャージ保持電圧ＶＯＵＴは、ビット線プリチャージ電源配線ＶＢＰ［０］に接続される。オペアンプ４３０１の＋入力にはビット線プリチャージ電源配線ＶＢＰ［０］が接続され、出力はドライバーイネーブル信号ＰＥＮであり、Ｐチャネルトランジスタ４３０２のゲートに入力される。Ｐチャネルトランジスタ４３０２のソースはＶＤＤに、ドレインはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。
【００１２】
図２３は、基準電圧発生回路４３００の回路図を示す。４４００は抵抗（抵抗値Ｒ１）、４４０１は抵抗（抵抗値Ｒ２）である。回路構成は一般的な１／２ＶＤＤ発生回路であり、例えば超ＬＳＩメモリ（伊藤清男著、培風館）に詳しく説明されているので詳細な説明は省略する。出力段は、ビット線プリチャージ基準電圧ＶＢＰＲＥＦ発生用、およびビット線プリチャージ保持電圧ＶＯＵＴ用に２つ用意される。出力される電圧は、ＶＯＵＴ＝ＶＢＰＲＥＦ＝Ｒ２／（Ｒ１＋Ｒ２）×ＶＤＤとなる。Ｒ１およびＲ２の値としては、この回路を構成するトランジスタのオン抵抗よりも十分に大きい抵抗値が用いられる。
【００１３】
オペアンプ４３０１は、図２４に示すような一般的なカレントミラー負荷型差動オペアンプ回路である。ＡＭＰＥＮは差動アンプ制御信号である。差動入力として−入力にビット線プリチャージ基準電圧ＶＢＰＲＥＦが、＋入力にビット線プリチャージ電源配線ＶＢＰ［０］が接続される。出力はドライバーイネーブル信号ＰＥＮである。差動アンプ制御信号ＡＭＰＲＥＮがＶＤＤレベルの場合にはオペアンプ４３０１は動作状態で、ＶＳＳレベルの場合にはオペアンプ４３０１は停止状態となり、消費電流を減らすことができる。本回路は一般的に知られている回路であり、その他詳しい動作原理は省略する。
【００１４】
図２５は、このＤＲＡＭの動作タイミングおよび内部電圧タイミングを示す。ここではリード動作のみが示される。非動作状態（スタンバイ状態）では全てのワード線ＷＬ［ｎ］はハイレベルであり、全てのアクセストランジスタ４１０３はオフ状態であり、キャパシタ４１０４には任意の電圧が保持されている。またビット線プリチャージ信号ＮＥＱはローレベルで、全てのプリチャージ回路４１０２は動作状態であり、全てのビット線ＢＬ［ｎ］、／ＢＬ［ｎ］はビット線プリチャージ電圧ＶＢＰにチャージされている。
【００１５】
外部クロック信号ＣＬＫの立ち上がりエッジで、ロウアドレスストローブ信号ＮＲＡＳをローレベルにし、アドレスＡＤＤＲとしてロウアドレスを入力することで、ワード線選択動作が開始される。ワード線選択動作が開始されると、入力されたロウアドレスで決まる任意のメモリアレイブロック４００１に入力されるビット線プリチャージ信号ＮＥＱがハイレベルにされる。ビット線プリチャージ信号ＮＥＱがハイレベルにされると、当該プリチャージ回路４１０２は停止する。また、差動アンプ制御信号ＡＭＰＲＥＮがハイレベルにされ、オペアンプが活性化され、プリチャージ動作に備えられる。
【００１６】
その後、入力されたロウアドレスで決まる任意のワード線ＷＬ［ｎ］１本がローレベル（ＶＳＳ）にされ、接続された複数のメモリセル４１００がオン状態となり、キャパシタ４１０４に保持されている電圧が、接続されたビット線ＢＬ［ｎ］もしくは／ＢＬ［ｎ］に読み出される。その後、センスアンプ起動信号ＳＡＮがローレベル（ＶＳＳ）にＳＡＰがハイレベル（ＶＤＤ）にされ、センスアンプ４１０１は活性化状態となる。センスアンプ４１０１が活性化状態とされると、ビット線ＢＬ［ｎ］もしくは／ＢＬ［ｎ］に読み出された任意の電位に基づいて、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］がハイレベル（ＶＤＤ）もしくはローレベル（ＶＳＳ）にチャージされる。
【００１７】
ここで、読み出されたメモリセル４１００が接続されたワード線ＷＬ［ｎ］はローレベル（ＶＳＳ）とされているので、接続されたビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の電位がキャパシタ４１０４に再書き込みされる。アクセストランジスタ４１０３はＰチャネルトランジスタであるため、ローレベルとしてはＶｔｐ（ＶｔｐはＰチャネルトランジスタのしきい値電圧）の電位が、ハイレベルとしてはＶＤＤが書き込まれる。すなわち、キャパシタ４１０４に書き込まれる電位として、ハイレベルの場合はＶＤＤが、ローレベルの場合はＶｔｐが書き込まれる。ハイレベル読み出し、ローレベル読み出しの電位を共に最適なマージンで読み出すためには、ビット線プリチャージ電圧ＶＢＰは、その中間の値である１／２（ＶＤＤ＋Ｖｔｐ）が最適となる。
【００１８】
その後、外部クロック信号ＣＬＫの立ち上がりエッジに同期してカラムアドレスストローブ信号ＮＣＡＳをローレベルにし、アドレスＡＤＤＲとしてカラムアドレスを入力することで、カラムコントローラー４００４が活性化され、データがデータ出力信号ＤＯとして出力される。
【００１９】
その後、外部クロック信号ＣＬＫの立ち上がりエッジに同期して、ロウアドレスストローブ信号ＮＲＡＳ、カラムアドレスストローブ信号ＮＣＡＳをハイレベルにすることで、プリチャージ動作が開始される。プリチャージ動作が開始されると、ローレベルとなっていたワード線ＷＬ［ｎ］がハイレベルにされ、アクセストランジスタ４１０３がオフし、キャパシタ４１０４に電荷が保持される。その後次の読み出し動作に備えるために、ビット線プリチャージ信号ＮＥＱがローレベルにされ、プリチャージ回路４１０２が活性化される。
【００２０】
プリチャージ回路４１０２が活性化されると、センスアンプ４１０１により電位をＶＤＤ、ＶＳＳにされていたビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の電位がイコライズされ、１／２ＶＤＤの電位にチャージされようとする。プリチャージ回路４１０２は同時に、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］を対応するビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続し、ビット線プリチャージ電圧ＶＢＰにチャージしようとする。
【００２１】
図２６は、従来の構成によるビット線プリチャージ電源配線ＶＢＰ［ｎ］の、プリチャージ回路４１０２の活性時における動作を示す。前述のようにビット線プリチャージ信号ＮＥＱがローレベルにされ、プリチャージ回路４１０２が活性化されると、活性化されていたビット線ＢＬ［ｎ］、／ＢＬ［ｎ］が、ビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続されるが、その際に電流が消費され、電圧降下が発生する。ビット線プリチャージ電源配線ＶＢＰ［ｎ］と、ビット線プリチャージ電源配線ＶＢＰ［０］は、インピーダンスを下げるようにメッシュ状に接続されているが、電圧の伝達は数ｎｓ程度の遅れを生じる。
【００２２】
ビット線プリチャージ電源配線ＶＢＰ［０］は、プリチャージ電圧発生回路４２００に接続されており、ビット線プリチャージ電源配線ＶＢＰ［０］がビット線プリチャージ基準電圧ＶＢＰＲＥＦより低い電圧になった時点で、オペアンプ４３０１の出力であるドライバーイネーブル信号ＰＥＮがローレベル方向に下がり、Ｐチャネルトランジスタ４３０２がオンになり、ビット線プリチャージ電源配線ＶＢＰ［０］にハイレベル電圧が供給される。ハイレベル電圧が供給され、ビット線プリチャージ電源配線ＶＢＰ［０］が、ビット線プリチャージ基準電圧ＶＢＰＲＥＦより高い電圧になった時点で、オペアンプ４３０１の出力であるドライバーイネーブル信号ＰＥＮがハイレベル方向に上がり、Ｐチャネルトランジスタ４３０２がオフになる。
【００２３】
Ｐチャネルトランジスタ４３０２が電流能力を必要とし、比較的大きなサイズ（Ｗ＝５０μｍ以上）が用いられるため、ドライバーイネーブル信号ＰＥＮは、ビット線プリチャージ電源配線ＶＢＰ［０］と、ビット線プリチャージ基準電圧ＶＢＰＲＥＦの関係に対して遅れを生じ、図に示すようにＰチャネルトランジスタ４３０２の流す電流ｉａも遅れを生ずる。
【００２４】
【発明が解決しようとする課題】
次の読み出し動作の際に安定して読み出すためには、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の電圧を所定の範囲内に収める必要があるが、従来のビット線プリチャージ電圧発生装置４２００では、オペアンプ４３０１の動作が遅く、プリチャージ動作を高速化することが困難であり、問題である。オペアンプ４３０１の消費電流を増加させることで、プリチャージ動作を高速化することは可能となるが、消費電力の増加が問題となる。
【００２５】
本発明は、ビット線のプリチャージ動作を高速・高精度に行なうことを可能とした半導体記憶装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数のメモリセルと、前記メモリセルが接続されたビット線対と、第１の制御信号に応じて前記ビット線対を第１の電圧にプリチャージするための複数のプリチャージ回路と、前記プリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線のイコライズ電圧と前記第１の電圧が異なる。前記ビット線プリチャージ電圧発生装置は、前記第１の電圧を発生して前記プリチャージ回路に供給するプリチャージ電圧発生回路と、第１のキャパシタと、前記第１のキャパシタと外部電源との間に接続され前記第１のキャパシタを前記外部電源のレベルに充電する充電手段と、前記第１のキャパシタと前記プリチャージ回路との接続・切断を制御するトランスファーゲート回路と、前記充電手段と前記トランスファーゲート回路を制御する第１の制御回路とを具備する。前記第１の制御回路は、前記ビット線のプリチャージ時に前記第１のキャパシタと前記プリチャージ回路とを接続するように前記トランスファーゲート回路を制御する。
【００２７】
この構成によれば、プリチャージ動作時に第１のキャパシタの電荷を放出することにより、ビット線のプリチャージ動作を高速に行なうことができる。
【００２８】
上記構成において、前記プリチャージ電圧発生回路は、第２の電圧を発生する基準電圧発生装置と、前記第１の電圧を前記第２の電圧と等しい電圧に駆動するドライバー回路とを備え、前記ドライバー回路の出力と、前記プリチャージ回路とが接続されている構成とすることができる。
【００２９】
また、上記構成において好ましくは、前記第１のキャパシタはソース・ドレインが接地された第１のＭＯＳトランジスタで構成され、前記充電手段はゲートが第２の制御信号に、ソースが第１の外部電源に、ドレインが前記第１のＭＯＳトランジスタのゲートに接続された第１のＰチャネルＭＯＳトランジスタで構成され、前記トランスファーゲート回路は、ゲートに第２の制御信号が入力され、ソースを前記第１のＭＯＳトランジスタのゲートに、ドレインをプリチャージ回路に接続された第１のＮチャネルＭＯＳトランジスタと、入力に前記第２の制御信号が供給される第１のインバータと、ゲートに前記第１のインバータの出力が入力され、ソースを前記第１のＭＯＳトランジスタのゲートに、ドレインを前記プリチャージ回路に接続された第２のＰチャネルＭＯＳトランジスタで構成される。
【００３０】
それにより、最小の回路構成で高速にビット線のプリチャージ動作を高速に行なうことができる。
【００３１】
また、前記第１の制御回路は、前記第１の制御信号が、前記プリチャージ回路を活性化する電圧にされてから第１の遅延時間の後に前記第２の制御信号を第１の電圧レベルに制御し、さらに第２の遅延時間の後に、前記第２の制御信号を第１の電圧レベルと逆相の電圧に制御する構成とすることができる。
【００３２】
この構成によれば、ドライバー回路が活性化された後に、第１のキャパシタより電流が供給されるため、ビット線のプリチャージ動作を高速に行なうことができる。
【００３３】
また、第１の外部電源電圧と前記第２の電圧との差を第１の電圧差とし、前記ビット線対の各電圧の平均の電圧と前記第２の電圧との差を第２の電圧差とし、同時にプリチャージする前記ビット線対の総静電容量を第１の静電容量とするとき、前記第１のキャパシタの静電容量は、前記第１の電圧差に対する前記第２の電圧差の比に前記第１の静電容量を乗じた第２の静電容量に等しい構成とすることができる。
【００３４】
また好ましくは、第１の外部電源電圧と前記第２の電圧との差を第１の電圧差とし、前記ビット線対の各電圧の平均の電圧と前記第２の電圧との差を第２の電圧差とし、同時にプリチャージする前記ビット線対の総静電容量を第１の静電容量とするとき、前記第１のキャパシタの静電容量は、前記第１の電圧差に対する前記第２の電圧差の比に前記第１の静電容量を乗じた第２の静電容量の約５０％から８０％の値である構成とする。
【００３５】
それにより、第１のキャパシタの放電による第１の電圧の上昇と、ドライバー回路からの上昇による電圧の上昇による電圧の過上昇を防ぎ、高精度にビット線のプリチャージ動作を高速に行なうことができる。
【００３６】
本発明の他の構成の半導体記憶装置は、複数のメモリセルと、前記メモリセルが接続されたビット線対と、第１の制御信号に応じて前記ビット線対を第１の電圧にプリチャージするための複数のプリチャージ回路と、前記プリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線のイコライズ電圧と前記第１の電圧が異なり、前記複数のメモリセルのデータを、リフレッシュ制御信号に応じてリフレッシュするための機能を有し、前記複数のメモリセルは複数のメモリブロックに分割され、リフレッシュ動作時には、通常動作より多くの前記メモリブロックを活性化するように構成される。前記ビット線プリチャージ電圧発生装置は、前記第１の電圧を発生して前記プリチャージ回路に供給するプリチャージ電圧発生回路と、第１のキャパシタと、前記第１のキャパシタと外部電源との間に接続され前記第１のキャパシタを前記外部電源のレベルに充電する充電手段と、前記第１のキャパシタと前記プリチャージ回路との接続・切断を制御するトランスファーゲート回路と、前記充電手段と前記トランスファーゲート回路を制御する第１の制御回路とを具備する。前記第１の制御回路は前記リフレッシュ制御信号がリフレッシュ動作時を示すレベルの時のみに、前記第１の制御信号に応じて前記トランスファーゲート回路を開放する。
【００３７】
この構成によれば、リフレッシュ動作時にビット線のプリチャージ動作を高速に行なうことができる。また、第１のキャパシタの静電容量をリフレッシュ動作時のみに必要な大きさとすることが可能となり、回路面積を削減でき、回路構成を単純化することが可能となる。
【００３８】
また、上記構成において、テスト信号が入力されることによりテストモードに入る機能を有し、前記テストモードでない場合には、前記第１の制御信号に応じて前記トランスファーゲート回路を開放し、前記テストモードの場合には、前記ドライバー回路が停止し、前記ドライバー回路の出力がハイインピーダンスとなり、前記トランスファーゲート回路を閉じている構成とすることができる。
【００３９】
この構成によれば、例えば検査時など、外部よりビット線のプリチャージ動作を印加し、動作のマージン等の確認を行なう際に、容易に、所望の電圧を実現することが可能となる。
【００４０】
また、前記プリチャージ電圧発生回路は、前記複数のプリチャージ回路のうち、最遠部近傍に配置された前記プリチャージ回路に供給される前記第１の電圧を前記第２の電圧と比較し、その比較結果に基づいて、最近部近傍に配置された前記プリチャージ回路に供給される前記第１の電圧を駆動する構成とすることができる。
【００４１】
この構成によれば、供給されるメモリアレイ全体に対して、ビット線プリチャージ電圧発生装置より遠いメモリアレイに対しても、比較的高速にビット線のプリチャージ動作を行なうことができる。
【００４２】
また、前記複数のメモリセルは複数のメモリアレイブロックに区分され、各々の前記メモリアレイブロックは、前記第１の制御信号によって同時に駆動される前記複数のプリチャージ回路に接続された前記複数のメモリセルを含み、前記メモリアレイブロックごとにノイズキャンセラーが配置され、前記ノイズキャンセラーは、第２のインバータと、第２のキャパシタで構成され、前記第１の制御信号が前記第２のインバータに入力され、前記第２のインバータの出力が、前記第２のキャパシタの１端子に入力され、前記第２のキャパシタの別端子に、前記プリチャージ用の電圧が供給される構成とすることができる。
【００４３】
この構成によれば、第１の制御信号による、ビット線のプリチャージ電圧へのカップリングノイズの影響を相殺することが可能となり、高精度・高速にビット線のプリチャージ動作を行なうことができる。
【００４４】
また、本発明の更に他の構成の半導体記憶装置は、複数のメモリセルと、前記メモリセルが接続されたビット線対と、第１の制御信号に応じて前記ビット線対を第１の電圧にプリチャージするための複数のプリチャージ回路と、前記プリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線のイコライズ電圧と前記第１の電圧が異なり、前記複数のメモリセルは複数のメモリブロックに分割され、さらに第３の制御信号に応じて同時に活性化させる前記メモリブロックの数を変更する機能を有する。前記ビット線プリチャージ電圧発生装置は、前記第１の電圧を発生して前記プリチャージ回路に供給するプリチャージ電圧発生回路と、複数のキャパシタ制御回路と、前記複数のキャパシタ制御回路を制御する第２の制御回路とを具備する。各々の前記キャパシタ制御回路は、第３のキャパシタと、前記第３のキャパシタと外部電源との間に接続され前記第３のキャパシタを前記外部電源のレベルに充電する充電手段と、前記第３のキャパシタと前記プリチャージ回路との接続・切断を制御するトランスファーゲート回路から構成される。前記第２の制御回路は、前記第３の制御信号に応じて、制御する前記複数のキャパシタ制御回路の数を、同時に活性化される前記メモリブロックの数が多くなる場合には増やし少なくなる場合には減らす機能を具備する。
【００４５】
この構成によれば、第２の制御信号により、活性化ブロックを変更可能な半導体記憶装置において、活性化ブロックの大きさによらず高速にビット線のプリチャージ動作を行なうことが可能となり、最適なビット線プリチャージ電圧発生装置を提供することが可能となる。
【００４６】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態におけるビット線プリチャージ電圧発生装置が搭載された半導体記憶装置の回路ブロック図を示す。メモリアレイ４０００、電源ブロック４００２、プリチャージ電圧発生回路４２００、およびビット線プリチャージ電源配線ＶＢＰ［ｎ］は、従来例の構成と同じである。半導体記憶装置の機能ブロック構成は、図１９に示した従来の構成と同様である。また、メモリアレイ４０００を構成するメモリアレイブロック４００１（図１９参照）の回路構成も、図２０に示した従来の構成と同様である。
【００４７】
１００はビット線プリチャージ電圧発生装置である。ビット線プリチャージ電圧発生装置１００内には、従来と同じ構成のプリチャージ電圧発生回路４２００に加えて、チャージタンク回路１０１、および充放電制御回路１０２が含まれる。ビット線プリチャージ電圧発生装置１００は、ビット線プリチャージ電源配線ＶＢＰ［ｎ］のうち、もっとも近接するビット線プリチャージ電源配線ＶＢＰ［０］に接続される。
【００４８】
図２は、プリチャージ電圧発生回路４２００、およびチャージタンク回路１０１の回路図を示す。チャージタンク回路１０１は、第１のキャパシタ２００、第１のＰチャネルトランジスタ２０１、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３、第１のインバータ２０４、バッファインバータ２０５から構成される。ＣＰＮＤは電荷蓄積ノード、ＡＰ、ＮＡＰ、ＡＣＰはトランスファゲート接続信号を示す。プリチャージ電圧発生回路４２００の回路構成は、従来例の構成と同じである。
【００４９】
第１のキャパシタ２００の１端子は、第１のＰチャネルトランジスタ２０１、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３のドレインに接続され、他方の端子は接地される。第１のキャパシタ２００の静電容量Ｃｃａｐは、同時にプリチャージされるビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の総容量をＣｂｌとしたときに、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の電位をビット線プリチャージ基準電圧ＶＢＰＲＥＦまでチャージするのに必要な電荷と等しくなる（ＶＢＰＲＥＦ−１／２ＶＤＤ）×Ｃｂｌを蓄積できるような大きさが必要となる。動作時にはオペアンプ４３０１により供給される電荷分を考慮し、静電容量Ｃｃａｐ＜（ＶＢＰＲＥＦ−１／２ＶＤＤ）／（ＶＤＤ−ＶＢＰＲＥＦ）×Ｃｂｌが用いられる。
【００５０】
第１のＰチャネルトランジスタ２０１のゲートにはトランスファゲート接続信号ＡＰが入力され、ソースは外部電源ＶＤＤに接続される。第２のＰチャネルトランジスタ２０２のゲートにはトランスファゲート接続信号ＮＡＰが入力され、ソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。第１のＮチャネルトランジスタ２０３のゲートにはトランスファゲート接続信号ＡＰが入力され、ソースはビット線プリチャージ電源配線ＶＢＰ［０］に接続される。第１のインバータ２０４の入力にはトランスファゲート接続信号ＡＰが供給され、出力はトランスファゲート接続信号ＮＡＰを構成する。バッファインバータ２０５は、偶数段のインバータの直列接続で構成され、入力にはトランスファゲート接続信号ＡＣＰが供給され、出力はトランスファゲート接続信号ＡＰを構成する。
【００５１】
図３は、充放電制御回路１０２の回路図を示す。３００は第１の遅延素子、３０１は第２の遅延素子、３０２は第２のインバータ、３０３は第１のＮＯＲ素子である。第１の遅延素子３００の遅延時間はτ１であり、入力はビット線プリチャージ信号ＮＥＱ、出力は第２の遅延素子３０１、第１のＮＯＲ素子３０３に入力される。第２の遅延素子３０１の遅延時間はτ２であり、出力は第２のインバータ３０２の入力に接続される。第２のインバータ３０２の出力は第１のＮＯＲ素子３０３に入力され、第１のＮＯＲ素子３０３の出力はトランスファゲート接続信号ＡＣＰとなる。
【００５２】
図４は、ビット線プリチャージ電圧発生装置１００のプリチャージ動作時における動作タイミング、および主要ノードの電圧を示す。この図を参照しながら動作の説明を行なう。本発明によるビット線プリチャージ電圧発生装置が搭載される半導体記憶装置の動作タイミングは、図２５に示されるものと同じである。
【００５３】
ビット線プリチャージ信号ＮＥＱがローレベルにされ、プリチャージ回路４１０２（図２０参照）が活性化されると、センスアンプ４１０１により電位をＶＤＤ、ＶＳＳにされていたビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の電位がイコライズされ、１／２ＶＤＤの電位にチャージされようとする。プリチャージ回路４１０２は同時に、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］を対応するビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続し、ビット線プリチャージ電圧ＶＢＰにチャージしようとする。その際に電流が消費され、電圧降下が発生する。
【００５４】
ビット線プリチャージ電源配線ＶＢＰ［ｎ］に電圧降下が発生すると、メッシュ状に接続される配線を通して、ビット線プリチャージ電源配線ＶＢＰ［０］にも電圧降下が伝達される。それを検知してオペアンプ４３０１が活性化するが、Ｐチャネルトランジスタ４３０２の流す電流ｉａが大きくなるまでには時間を要する。
【００５５】
ビット線プリチャージ信号ＮＥＱがハイレベルの場合には、トランスファゲート接続信号ＡＰはローレベルで、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３はオフであり、また第１のＰチャネルトランジスタ２０１はオンであり、電荷蓄積ノードＣＰＮＤはハイレベルにチャージされており、第１のキャパシタ２００には電荷が蓄積されている。
【００５６】
ビット線プリチャージ信号ＮＥＱがローレベルにされると、第１の遅延素子３００で決まる遅延時間τ１の後にトランスファゲート接続信号ＡＰはハイレベルとなり、第１のＰチャネルトランジスタ２０１はオフとなり、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３がオンする。これにより、第１のキャパシタ２００と、ビット線プリチャージ電源配線ＶＢＰ［０］が電気的に接続されて、電流ｉｂが流れる。電荷蓄積ノードＣＰＮＤにはハイレベルが接続されており、電流ｉｂにより、ビット線プリチャージ電源配線ＶＢＰ［０］は急速に電圧レベルが上昇する。
【００５７】
レベルの上昇を受けてオペアンプ４３０１はＰチャネルトランジスタ４３０２をオフする方向に動作を変えるが、流す電流ｉａが小さくなるまでには時間を要する。
【００５８】
その後、第２の遅延素子３０１で決まる遅延時間τ２の後にトランスファゲート接続信号ＡＰがローレベルとなり、第２のＰチャネルトランジスタ２０２、第１のＮチャネルトランジスタ２０３がオフし、また第１のＰチャネルトランジスタ２０１がオンし、電荷蓄積ノードＣＰＮＤはハイレベルにチャージされ、次のプリチャージ動作に備えられる。
【００５９】
以上のように、本実施形態によれば、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］をハイレベルにプリチャージする際に、動作の遅れを生じるオペアンプ４３０１に、第１のキャパシタ２００に蓄積された電荷を放電する機能を追加することで、急速に、プリチャージ動作を終了することが可能となり、半導体記憶装置の動作を高速に行なうことが可能となる。
【００６０】
（第２の実施形態）
図５は、本発明の第２の実施形態におけるビット線プリチャージ電圧発生装置が搭載された半導体記憶装置５００の機能ブロック図を示す。従来の半導体記憶装置に関して説明した要素と同様の要素については、同一の参照番号を付して説明を省略する。５０１は制御回路、５０２はロウコントローラ、５０３は電源ブロックである。ＲＥＦＥＮは、リフレッシュ動作イネーブル信号である。以下の記載においては、従来と異なる部分を中心として説明する。
【００６１】
制御回路５０１には、外部クロック信号ＣＬＫ、ロウアドレスストローブ信号ＮＲＡＳ、カラムアドレスストローブ信号ＮＣＡＳ、ライト制御信号ＮＷＥ、アドレスＡＤＤＲ、リフレッシュ制御信号ＲＥＦが入力される。制御信号５０１から出力されるリフレッシュ動作イネーブル信号ＲＥＦＥＮが、ロウコントローラ５０２、電源ブロック５０３に入力される。
【００６２】
図６は、本実施形態によるビット線プリチャージ電圧発生装置が搭載された半導体記憶装置のノーマル動作及びリフレッシュ動作時において、それぞれ活性されるメモリアレイブロック４００１の状態を示す。リフレッシュ動作イネーブル信号ＲＥＦＥＮがローレベルの場合にはノーマル動作となり、図６（ａ）に示すように、ロウコントローラ５０２からは、１つのメモリアレイブロック４００１に対してビット線プリチャージ信号ＮＥＱ、センスアンプ起動信号ＳＡＮ、ＳＡＰ、ワード線駆動信号ＷＬ［６３：０］が出力される。リフレッシュ動作イネーブル信号ＲＥＦＥＮがハイレベルの場合にはリフレッシュ動作となり、図６（ｂ）に示すように、ロウコントローラ５０２からは、複数のメモリアレイブロック４００１に対してビット線プリチャージ信号ＮＥＱ、センスアンプ起動信号ＳＡＮ、ＳＡＰ、ワード線駆動信号ＷＬ［６３：０］が出力される。
【００６３】
図７に、本実施形態における半導体記憶装置の回路ブロック図を示す。メモリアレイ４０００、電源ブロック４００２、プリチャージ電圧発生回路４２００、ビット線プリチャージ電源配線ＶＢＰ［ｎ］は、従来例の構成と同じである。また、メモリアレイブロック４００１の回路構成も、図２０に示した従来の構成と同様である。第１の実施形態における要素と同一の参照符号が付された要素は、同一の構成を有する。７００は充放電制御回路である。
【００６４】
本実施形態の構成が第１の実施形態と異なる点は、充放電制御回路７００の構成、およびチャージタンク回路１０１内に配置される第１のキャパシタ２００（図２参照）の静電容量Ｃｃａｐが、リフレッシュ時に活性化されるビット線対の総容量に応じて最適化されていて多いということである。
【００６５】
図８に、本実施形態における充放電制御回路７００の回路図を示す。１０２は、第１の実施形態における充放電制御回路と同一の回路構成ブロックを示し、８００は第１のＡＮＤ素子である。第１の実施形態における充放電制御回路１０２の出力は、第１のＡＮＤ素子８００に入力される。第１のＡＮＤ素子８００の他の入力にはリフレッシュ動作イネーブル信号ＲＥＦＥＮが入力され、出力はトランスファーゲート接続信号ＡＣＰとなる。
【００６６】
図９に、本実施形態における半導体記憶装置の、ノーマル動作及びリフレッシュ動作時のタイミング図を示す。
【００６７】
ノーマル動作時は第１の実施形態と同一であるが、リフレッシュ制御信号ＲＥＦはハイレベルとされる。リフレッシュ制御信号ＲＥＦがハイレベルとされるとリフレッシュ動作イネーブル信号ＲＥＦＥＮがローレベルとされる。リフレッシュ動作イネーブル信号ＲＥＦＥＮがローレベルであると、充放電制御回路７００の出力、すなわち第１のＡＮＤ素子８００の出力であるトランスファゲート接続信号ＡＣＰはローレベルとなる。従って、トランスファゲート接続信号ＡＰはローレベル固定となり、第１のキャパシタ２００に蓄積される電荷の放電が行なわれない。
【００６８】
リフレッシュ制御信号ＲＥＦが外部クロック信号ＣＬＫの立ち上がりエッジでローレベルにされると、リフレッシュ動作イネーブル信号ＲＥＦＥＮがハイレベルとされ、内部リフレッシュカウンター等で決まるロウアドレスに対応する複数のメモリアレイブロック４００１に接続されるビット線プリチャージ信号ＮＥＱがハイレベルにされる。所定の期間後、ビット線プリチャージ信号ＮＥＱがローレベルにされると、トランスファゲート接続信号ＡＰがハイレベルとなる。それにより、第１のキャパシタ２００に蓄積される電荷の放電が行われ、高速にビット線プリチャージ動作が行なわれる。更に第２の遅延素子３０１で決まる遅延時間τ２の後に、トランスファゲート接続信号ＡＰがローレベルとなり、第１のキャパシタ２００に電荷が蓄積される。
【００６９】
以上のように、本実施形態によれば、リフレッシュ動作時に第１のキャパシタ２００に蓄積された電荷を放電する機能を追加することにより、ノーマル動作より多くのビット線ＢＬ［ｎ］、／ＢＬ［ｎ］をハイレベルにプリチャージする際に、急速にプリチャージ動作を終了することが可能となり、半導体記憶装置のプリチャージ動作を高速に行なうことが可能となる。
【００７０】
（第３の実施形態）
図１０は、本発明の第３の実施形態における半導体記憶装置１０００の回路ブロック図を示す。従来例あるいは第１の実施形態と同一の参照符号が付された要素は、同一の構成を有する。ＰＴＥＳＴはビット線プリチャージ電源テスト信号、１００１は制御回路、１００２は電源ブロック、１００３はビット線プリチャージ電圧発生装置、１００４は充放電制御回路、１００５は外部パッドである。
【００７１】
電源ブロック１００２内には、ビット線プリチャージ電圧発生装置１００３が配置され、ビット線プリチャージ電圧発生装置１００３は、充放電制御回路１００４、チャージタンク回路１０１、プリチャージ電圧発生回路４２００で構成される。制御回路１００１には、ビット線プリチャージ電源テスト信号ＰＴＥＳＴが入力され、さらにビット線プリチャージ電源テスト信号ＰＴＥＳＴは充放電制御回路１００４に入力される。外部パッド１００５が、ビット線プリチャージ電圧ＶＢＰに接続されている。
【００７２】
図１１は充放電制御回路１００４の回路図を示す。１０２は実施形態１と同じ充放電制御回路、１１００は第３のインバータ、１１０１は第２のＡＮＤ素子である。充放電制御回路１０２の出力が第２のＡＮＤ素子１１０１に入力され、ビット線プリチャージ電源テスト信号ＰＴＥＳＴが、第３のインバータ１１００に入力される。第３のインバータ１１００の出力は、差動アンプ制御信号ＡＭＰＥＮとして供給されるとともに、第２のＡＮＤ素子１１０１に入力される。第２のＡＮＤ素子１１０１の出力は、トランスファゲート接続信号ＡＣＰとなる。
【００７３】
以上のように構成された半導体記憶装置１０００の動作を説明する。ビット線プリチャージ電源テスト信号ＰＴＥＳＴがローレベルの場合にはノーマル動作であり、第１の実施形態と同様の動作を行なうことが可能となる。またビット線プリチャージ電源テスト信号ＰＴＥＳＴがハイレベルの場合には、差動アンプ制御信号ＡＭＰＥＮはローレベルとなり、オペアンプ４３０１は停止し、トランスファゲート接続信号ＡＣＰはローレベル固定となり、ビット線プリチャージ電圧ＶＢＰへの電流供給は行なわれない。
【００７４】
以上のように本実施形態に拠れば、ビット線プリチャージ電源テスト信号ＰＴＥＳＴをハイレベルにすることで、ビット線プリチャージ電圧ＶＢＰへの電流供給が行なわれなくなり、外部パッド１００５から例えばプロービング検査などで任意の電圧を印加することが可能となり、例えば、動作マージン評価等を行なうことが可能となる。
【００７５】
（第４の実施形態）
図１２は、本発明の第４の実施形態における半導体記憶装置の回路ブロック図を示す。従来例あるいは上記の実施形態と同一の参照符号が付された要素は、同一の構成を有する。１２００はビット線プリチャージ電圧発生装置、１２０１はプリチャージ電圧発生回路である。ビット線プリチャージ電圧発生装置１２００は、プリチャージ電圧発生回路１２０１、チャージタンク回路１０１、充放電制御回路１０２で構成される。ビット線プリチャージ電圧発生装置１２００には、ビット線プリチャージ電源配線ＶＢＰ［ｎ］が接続される。
【００７６】
図１３は、本実施形態によるプリチャージ電圧発生回路１２０１、チャージタンク回路１０１の回路図を示す。チャージタンク回路１０１の回路構成は第１の実施形態と同一である。プリチャージ電圧発生回路１２０１は、従来例におけるプリチャージ電圧発生回路４２００に対して、オペアンプ４３０１の＋入力にビット線プリチャージ電源配線ＶＢＰ［０］が接続されている代わりに、ビット線プリチャージ電源配線ＶＢＰ［ｎ］が接続されている点が異なる。
【００７７】
以上のような構成とすることで、ビット線プリチャージ電源配線ＶＢＰ［０］からビット線プリチャージ電源配線ＶＢＰ［ｎ］の間のインピーダンスが存在するが、ビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続されるメモリアレイブロック４００１が活性化した場合でも、高速にプリチャージ動作を行なうことが可能となる。またビット線プリチャージ電源配線ＶＢＰ［０］に接続されるメモリアレイブロック４００１が活性化した場合には、オペアンプ４３０１の検知までに時間を要するが、電圧降下が電源回路近傍に発生することから、プリチャージ動作に問題となるような遅れを生じない。従ってメモリアレイ４０００全体で高速にプリチャージ動作を行なうことができる。
【００７８】
（第５の実施形態）
図１４は、本発明の第５の実施形態における半導体記憶装置１４００の回路ブロック図を示す。従来例あるいは上記の実施形態と同一の参照符号が付された要素は、同一の構成を有する。１４０１はノイズキャンセル回路である。
【００７９】
ノイズキャンセル回路１４０１は、メモリアレイ４０００内に配置され、メモリアレイブロック４００１内を通過するビット線プリチャージ信号ＮＥＱに結合される。
【００８０】
図１５は、ノイズキャンセル回路１４０１、およびメモリアレイブロック４００１の回路図を示す。１５００は第４のインバーター、１５０１は第２のキャパシタである。メモリアレイブロック４００１の回路構成は従来例と同一である。
【００８１】
第４のインバーター１５００の入力にはビット線プリチャージ信号ＮＥＱが入力され、出力は第２のキャパシタ１５０１に接続される。第２のキャパシタ１５０１の他方の端子は、ビット線プリチャージ電源配線ＶＢＰ［ｎ］に接続される。第２のキャパシタ１５０１の静電容量は、ビット線プリチャージ信号ＮＥＱと、ビット線プリチャージ電源配線ＶＢＰ［ｎ］との間にトランジスタを介して存在する寄生容量と同一の静電容量とされる。
【００８２】
ビット線プリチャージ信号ＮＥＱをハイレベルもしくはローレベルに駆動する際に、トランジスタを介して存在する寄生容量を介してビット線プリチャージ電源ＶＢＰ［ｎ］にノイズが発生するが、本構成によれば、そのノイズを第２のキャパシタ１５０１のカップリング容量によりキャンセルすることができる。従ってビット線のプリチャージをより精度よく行なうことができる。
【００８３】
（第６の実施形態）
図１６は、本発明の第６の実施形態における半導体記憶装置１６００の回路ブロック図を示す。従来例あるいは上記の実施形態と同一の参照符号が付された要素は、同一の構成を有する。１６０１は制御回路、１６０２は電源ブロック、１６０３はビット線プリチャージ電圧発生装置、１０１Ｂは第２のチャージタンク回路、１６０４はロウコントローラ、１６０５はカラムコントローラである。
【００８４】
制御回路１６０１には、外部クロック信号ＣＬＫ、ロウアドレスストローブ信号ＮＲＡＳ、カラムアドレスストローブ信号ＮＣＡＳ、ライト制御信号ＮＷＥ、アドレスＡＤＤＲ、リフレッシュ制御信号ＲＥＦ、およびページ長制御信号ＰＧＭＤが入力される。制御回路１６０１より出力される内部ページモード制御信号ＩＰＧは、カラムコントローラ１６０５、ロウコントローラ１６０４、ビット線プリチャージ電圧発生装置１６０３に入力される。
【００８５】
図１７は、本実施形態における半導体記憶装置の活性化ブロックの選択の説明図である。図１７（ａ）に示すように、内部ページモード制御信号ＩＰＧがローレベルの場合には、ロウコントローラ１６０４より、１つのメモリアレイブロック４００１に対してビット線プリチャージ信号ＮＥＱ、センスアンプ起動信号ＳＡＮ、ＳＡＰ、ワード線駆動信号ＷＬ［６３：０］が出力される。図１７（ｂ）に示すように、内部ページモード制御信号ＩＰＧがハイレベルの場合には、２つのメモリアレイブロック４００１に対して、それぞれのビット線プリチャージ信号ＮＥＱ、センスアンプ起動信号ＳＡＮ、ＳＡＰ、ワード線駆動信号ＷＬ［６３：０］が出力される。
【００８６】
図１８は、本実施形態におけるビット線プリチャージ電圧発生装置１６０３のブロック図を示す。１８００は第３のＡＮＤ素子である。プリチャージ電圧発生回路４２００の出力、チャージタンク回路１０１の出力、および第２のチャージタンク回路１０１Ｂの出力は、ビット線プリチャージ電源配線ＶＢＰ［０］に接続される。第２のチャージタンク回路１０１Ｂの回路構成は、図２に示したチャージタンク回路１０１と同一である。チャージタンク回路１０１および、第２のチャージタンク回路１０１Ｂ内に配置される第１のキャパシタ２００の静電容量は、それぞれが１つのメモリアレイブロック４００１内に配置されるビット線ＢＬ［ｎ］、／ＢＬ［ｎ］を充電するのに必要な静電容量とされる。
【００８７】
チャージタンク回路１０１内のバッファインバータ２０５には、充放電制御回路１０２から出力されるトランスファゲート接続信号ＡＣＰが入力される。第２のチャージタンク回路１０１Ｂ内のバッファインバータ２０５には、第３のＡＮＤ素子１８００の出力が入力される。第３のＡＮＤ素子１８００には、内部ページモード制御信号ＩＰＧ、および充放電制御回路１０２から出力されるトランスファゲート接続信号ＡＣＰが入力される。
【００８８】
上記構成の動作を説明する。内部ページモード制御信号ＩＰＧがローレベルの場合には、ビット線プリチャージ信号ＮＥＱがローレベルにされ、プリチャージ動作が開始されると、活性化されている１つのメモリアレイブロック４００１内に配置されたビット線ＢＬ［ｎ］、／ＢＬ［ｎ］がプリチャージされる。その際、チャージタンク回路１０１のみが動作し、第２のチャージタンク回路１０１Ｂは停止している。内部ページモード制御信号ＩＰＧがハイレベルの場合には、ビット線プリチャージ信号ＮＥＱがローレベルにされ、プリチャージ動作が開始されると、活性化されている２つのメモリアレイブロック４００１内に配置されるビット線ＢＬ［ｎ］、／ＢＬ［ｎ］がプリチャージされる。その際には、チャージタンク回路１０１が動作するとともに、第３のＡＮＤ素子１８００の出力がハイレベルとなり第２のチャージタンク回路１０１Ｂが動作する。
【００８９】
本構成によれは、同時に活性化されるメモリアレイブロック４００１の数が異なる場合にも、それぞれ高速にプリチャージ動作を行なうことが可能となり、動作を高速化できる。
【００９０】
【発明の効果】
本発明によれば、従来のオペアンプのみによるビット線プリチャージ電圧発生装置に、キャパシタから放電を行なうチャージタンク回路を設けることにより、ビット線のプリチャージ動作を高速・高精度に行なうことが可能となり、半導体記憶装置の回路動作を高速化することが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態における半導体記憶装置の回路ブロック図
【図２】 第１の実施形態におけるプリチャージ電圧発生回路およびチャージタンク回路の回路図
【図３】 第１の実施形態における充放電制御回路の回路図
【図４】 第１の実施形態におけるプリチャージ動作時の動作タイミング、および主要ノードの電圧を示す図
【図５】 第２の実施形態における半導体記憶装置の機能ブロック図
【図６】 第２の実施形態における半導体記憶装置のノーマル動作及びリフレッシュ動作時に活性化されるメモリアレイブロックの構成図
【図７】 第２の実施形態における半導体記憶装置の回路ブロック図
【図８】 第２の実施形態における充放電制御回路の回路図
【図９】 第２の実施形態における半導体記憶装置のノーマル動作及びリフレッシュ動作時のタイミング図
【図１０】 第３の実施形態における半導体記憶装置の回路ブロック図
【図１１】 第３の実施形態における充放電制御回路の回路図
【図１２】 第４の実施形態における半導体記憶装置の回路ブロック図
【図１３】 第４の実施形態におけるプリチャージ電圧発生回路およびチャージタンク回路の回路図
【図１４】 第５の実施形態における半導体記憶装置の回路ブロック図
【図１５】 第５の実施形態におけるノイズキャンセル回路およびメモリアレイブロックの回路図
【図１６】 第６の実施形態における半導体記憶装置の回路ブロック図
【図１７】 第６の実施形態における半導体記憶装置の活性化ブロック選択の説明図
【図１８】 第６の実施形態におけるビット線プリチャージ電圧発生装置のブロック図
【図１９】 従来の一般的なＤＲＡＭの機能ブロック図
【図２０】 従来のメモリアレイブロックの回路図
【図２１】 従来のビット線プリチャージ電圧の電源配線ネットを示す図
【図２２】 従来のプリチャージ電圧発生回路の回路図
【図２３】 従来の基準電圧発生回路の回路図
【図２４】 従来のオペアンプの回路図
【図２５】 従来のＤＲＡＭの動作タイミングおよび内部電圧タイミングのタイミング図
【図２６】 従来のビット線プリチャージ電源配線の電圧と、プリチャージ回路の活性時の電流を示す図
【符号の説明】
１００ ビット線プリチャージ電圧発生装置
１０１ チャージタンク回路
１０１Ｂ 第２のチャージタンク回路
１０２ 充放電制御回路
２００ 第１のキャパシタ
２０１ 第１のＰチャネルトランジスタ
２０２ 第２のＰチャネルトランジスタ
２０３ 第１のＮチャネルトランジスタ
２０４ 第１のインバータ
２０５ バッファインバータ
３００ 第１の遅延素子
３０１ 第２の遅延素子
３０２ 第２のインバータ
３０３ 第１のＮＯＲ素子
５００ 半導体記憶装置
５０１ 制御回路
５０２ ロウコントローラ
５０３ 電源ブロック
７００ 充放電制御回路
８００ 第１のＡＮＤ素子
１０００ 半導体記憶装置
１００１ 制御回路
１００２ 電源ブロック
１００３ ビット線プリチャージ電圧発生装置
１００４ 充放電制御回路
１００５ 外部パッド
１１００ 第３のインバータ
１１０１ 第２のＡＮＤ素子
１２００ ビット線プリチャージ電圧発生装置
１２０１ プリチャージ電圧発生回路
１４００ 半導体記憶装置
１４０１ ノイズキャンセル回路
１５００ 第４のインバータ
１５０１ 第２のキャパシタ
１６００ 半導体記憶装置
１６０１ 制御回路
１６０２ 電源ブロック
１６０３ ビット線プリチャージ電圧発生装置
１６０４ ロウコントローラ
１６０５ カラムコントローラ
１８００ 第３のＡＮＤ素子
４０００ メモリアレイ
４００１ メモリアレイブロック
４００２ 電源ブロック
４００３ ロウコントローラ
４００４ カラムデコーダー
４００５ 制御回路
４００６ Ｉ／Ｏバッファー
４１００ メモリセル
４１０１ センスアンプ
４１０２ プリチャージ回路
４１０３ アクセストランジスタ
４１０４ キャパシタ
４２００ プリチャージ電圧発生回路
４３００ 基準電圧発生回路
４３０１ オペアンプ
４３０２ Ｐチャネルトランジスタ
４４００、４４０１ 抵抗
５０００ ＤＲＡＭ
ＡＭＰＥＮ 差動アンプ制御信号
ＡＰ、ＮＡＰ、ＡＣＰ トランスファゲート接続信号
ＢＬ［ｎ］、／ＢＬ［ｎ］ ビット線
ＣＡＤ カラムアドレス信号
ＣＬＫ 外部クロック信号
ＣＰＮＤ 電荷蓄積ノード
ＤＩ データ入力信号
ＤＯ データ出力信号
ＩＰＧ 内部ページモード制御信号
ＮＣＡＳ カラムアドレスストローブ信号
ＮＲＡＳ ロウアドレスストローブ信号
ＮＷＥ ライト制御信号
ＰＥＮ ドライバーイネーブル信号
ＰＧＭＤ ページ長制御信号
ＰＴＥＳＴ ビット線プリチャージ電源テスト信号
ＲＡＤ ロウアドレス信号
ＲＥＦ リフレッシュ制御信号
ＲＥＦＥＮ リフレッシュ動作イネーブル信号
ＳＥ アクセスコントロール信号
ＶＢＰ ビット線プリチャージ電圧
ＶＢＰ［ｎ］ ビット線プリチャージ電源配線
ＶＢＰＲＥＦ ビット線プリチャージ基準電圧
ＶＣＰ メモリセルプレート電圧
ＶＯＵＴ ビット線プリチャージ保持電圧
ＷＥＮ ライトイネーブル信号
Claims (11)
- 複数のメモリセルと、前記メモリセルが接続されたビット線対と、第１の制御信号に応じて前記ビット線対を第１の電圧にプリチャージするための複数のプリチャージ回路と、前記プリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線のイコライズ電圧と前記第１の電圧が異なる半導体記憶装置であって、
前記ビット線プリチャージ電圧発生装置は、前記第１の電圧を発生して前記プリチャージ回路に供給するプリチャージ電圧発生回路と、第１のキャパシタと、前記第１のキャパシタと外部電源との間に接続され前記第１のキャパシタを前記外部電源のレベルに充電する充電手段と、前記第１のキャパシタと前記プリチャージ回路との接続・切断を制御するトランスファーゲート回路と、前記充電手段と前記トランスファーゲート回路を制御する第１の制御回路とを具備し、
前記第１の制御回路は、前記ビット線のプリチャージ時に前記第１のキャパシタと前記プリチャージ回路とを接続するように前記トランスファーゲート回路を制御することを特徴とする半導体記憶装置。 - 前記プリチャージ電圧発生回路は、第２の電圧を発生する基準電圧発生装置と、前記第１の電圧を前記第２の電圧と等しい電圧に駆動するドライバー回路とを備え、前記ドライバー回路の出力と、前記プリチャージ回路とが接続されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１のキャパシタはソース・ドレインが接地された第１のＭＯＳトランジスタで構成され、前記充電手段はゲートが第２の制御信号に、ソースが第１の外部電源に、ドレインが前記第１のＭＯＳトランジスタのゲートに接続された第１のＰチャネルＭＯＳトランジスタで構成され、前記トランスファーゲート回路は、ゲートに第２の制御信号が入力され、ソースを前記第１のＭＯＳトランジスタのゲートに、ドレインをプリチャージ回路に接続された第１のＮチャネルＭＯＳトランジスタと、入力に前記第２の制御信号が供給される第１のインバータと、ゲートに前記第１のインバータの出力が入力され、ソースを前記第１のＭＯＳトランジスタのゲートに、ドレインを前記プリチャージ回路に接続された第２のＰチャネルＭＯＳトランジスタで構成されたことを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１の制御回路は、前記第１の制御信号が、前記プリチャージ回路を活性化する電圧にされてから第１の遅延時間の後に前記第２の制御信号を第１の電圧レベルに制御し、さらに第２の遅延時間の後に、前記第２の制御信号を第１の電圧レベルと逆相の電圧に制御することを特徴とする請求項１に記載の半導体記憶装置。
- 第１の外部電源電圧と前記第２の電圧との差を第１の電圧差とし、前記ビット線対の各電圧の平均の電圧と前記第２の電圧との差を第２の電圧差とし、同時にプリチャージする前記ビット線対の総静電容量を第１の静電容量とするとき、前記第１のキャパシタの静電容量は、前記第１の電圧差に対する前記第２の電圧差の比に前記第１の静電容量を乗じた第２の静電容量に等しいことを特徴とする請求項２に記載の半導体記憶装置。
- 第１の外部電源電圧と前記第２の電圧との差を第１の電圧差とし、前記ビット線対の各電圧の平均の電圧と前記第２の電圧との差を第２の電圧差とし、同時にプリチャージする前記ビット線対の総静電容量を第１の静電容量とするとき、前記第１のキャパシタの静電容量は、前記第１の電圧差に対する前記第２の電圧差の比に前記第１の静電容量を乗じた第２の静電容量の約５０％から８０％の値であることを特徴とする請求項２に記載の半導体記憶装置。
- 複数のメモリセルと、前記メモリセルが接続されたビット線対と、第１の制御信号に応じて前記ビット線対を第１の電圧にプリチャージするための複数のプリチャージ回路と、前記プリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線のイコライズ電圧と前記第１の電圧が異なり、前記複数のメモリセルのデータを、リフレッシュ制御信号に応じてリフレッシュするための機能を有し、前記複数のメモリセルは複数のメモリブロックに分割され、リフレッシュ動作時には、通常動作より多くの前記メモリブロックを活性化するように構成された半導体記憶装置であって、
前記ビット線プリチャージ電圧発生装置は、前記第１の電圧を発生して前記プリチャージ回路に供給するプリチャージ電圧発生回路と、第１のキャパシタと、前記第１のキャパシタと外部電源との間に接続され前記第１のキャパシタを前記外部電源のレベルに充電する充電手段と、前記第１のキャパシタと前記プリチャージ回路との接続・切断を制御するトランスファーゲート回路と、前記充電手段と前記トランスファーゲート回路を制御する第１の制御回路とを具備し、
前記第１の制御回路は前記リフレッシュ制御信号がリフレッシュ動作時を示すレベルの時のみに、前記第１の制御信号に応じて前記トランスファーゲート回路を開放することを特徴とする半導体記憶装置。 - テスト信号が入力されることによりテストモードに入る機能を有し、前記テストモードでない場合には、前記第１の制御信号に応じて前記トランスファーゲート回路を開放し、前記テストモードの場合には、前記ドライバー回路が停止し、前記ドライバー回路の出力がハイインピーダンスとなり、前記トランスファーゲート回路を閉じていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記プリチャージ電圧発生回路は、前記複数のプリチャージ回路のうち、最遠部近傍に配置された前記プリチャージ回路に供給される前記第１の電圧を前記第２の電圧と比較し、その比較結果に基づいて、最近部近傍に配置された前記プリチャージ回路に供給される前記第１の電圧を駆動することを特徴とする請求項２に記載の半導体記憶装置。
- 前記複数のメモリセルは複数のメモリアレイブロックに区分され、各々の前記メモリアレイブロックは、前記第１の制御信号によって同時に駆動される前記複数のプリチャージ回路に接続された前記複数のメモリセルを含み、前記メモリアレイブロックごとにノイズキャンセラーが配置され、前記ノイズキャンセラーは、第２のインバータと、第２のキャパシタで構成され、前記第１の制御信号が前記第２のインバータに入力され、前記第２のインバータの出力が、前記第２のキャパシタの１端子に入力され、前記第２のキャパシタの別端子に、前記プリチャージ用の電圧が供給されることを特徴とする請求項１に記載の半導体記憶装置。
- 複数のメモリセルと、前記メモリセルが接続されたビット線対と、第１の制御信号に応じて前記ビット線対を第１の電圧にプリチャージするための複数のプリチャージ回路と、前記プリチャージ回路にプリチャージ用の電圧を供給するビット線プリチャージ電圧発生装置とを備え、ビット線のイコライズ電圧と前記第１の電圧が異なり、前記複数のメモリセルは複数のメモリブロックに分割され、さらに第３の制御信号に応じて同時に活性化させる前記メモリブロックの数を変更する機能を有する半導体記憶装置であって、
前記ビット線プリチャージ電圧発生装置は、前記第１の電圧を発生して前記プリチャージ回路に供給するプリチャージ電圧発生回路と、複数のキャパシタ制御回路と、前記複数のキャパシタ制御回路を制御する第２の制御回路とを具備し、
各々の前記キャパシタ制御回路は、第３のキャパシタと、前記第３のキャパシタと外部電源との間に接続され前記第３のキャパシタを前記外部電源のレベルに充電する充電手段と、前記第３のキャパシタと前記プリチャージ回路との接続・切断を制御するトランスファーゲート回路から構成され、
前記第２の制御回路は、前記第３の制御信号に応じて、制御する前記複数のキャパシタ制御回路の数を、同時に活性化される前記メモリブロックの数が多くなる場合には増やし少なくなる場合には減らす機能を具備することを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354302A JP3753972B2 (ja) | 2001-11-20 | 2001-11-20 | 半導体記憶装置 |
| TW091133356A TWI266315B (en) | 2001-11-20 | 2002-11-14 | Semiconductor memory device |
| US10/300,499 US6842388B2 (en) | 2001-11-20 | 2002-11-19 | Semiconductor memory device with bit line precharge voltage generating circuit |
| KR10-2002-0071926A KR100498218B1 (ko) | 2001-11-20 | 2002-11-19 | 반도체 기억 장치 |
| CNB021527342A CN1187832C (zh) | 2001-11-20 | 2002-11-20 | 半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354302A JP3753972B2 (ja) | 2001-11-20 | 2001-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003157674A JP2003157674A (ja) | 2003-05-30 |
| JP3753972B2 true JP3753972B2 (ja) | 2006-03-08 |
Family
ID=19166182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001354302A Expired - Fee Related JP3753972B2 (ja) | 2001-11-20 | 2001-11-20 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6842388B2 (ja) |
| JP (1) | JP3753972B2 (ja) |
| KR (1) | KR100498218B1 (ja) |
| CN (1) | CN1187832C (ja) |
| TW (1) | TWI266315B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4119773B2 (ja) | 2003-03-06 | 2008-07-16 | 松下電器産業株式会社 | 半導体記憶装置および半導体装置 |
| US7046566B1 (en) * | 2004-12-06 | 2006-05-16 | Altera Corporation | Voltage-based timing control of memory bit lines |
| US7352626B1 (en) * | 2005-08-29 | 2008-04-01 | Spansion Llc | Voltage regulator with less overshoot and faster settling time |
| US8358543B1 (en) | 2005-09-20 | 2013-01-22 | Spansion Llc | Flash memory programming with data dependent control of source lines |
| KR100838379B1 (ko) * | 2006-09-29 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US7986577B2 (en) * | 2007-03-19 | 2011-07-26 | Hynix Semiconductor Inc. | Precharge voltage supplying circuit |
| KR200457995Y1 (ko) * | 2009-09-04 | 2012-01-16 | (주)아모레퍼시픽 | 힌지 결합구조의 투명 중간판을 갖는 분쇄식 파우더 용기 |
| KR101038998B1 (ko) * | 2010-01-08 | 2011-06-03 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 비트라인 프리차지 전압 생성 회로 |
| KR102123056B1 (ko) * | 2013-08-30 | 2020-06-15 | 삼성전자주식회사 | 듀얼 파워 라인을 구비하는 에스램 및 그것의 비트 라인 프리차지 방법 |
| JP6719233B2 (ja) * | 2016-03-07 | 2020-07-08 | エイブリック株式会社 | 出力回路 |
| CN110610738B (zh) * | 2018-06-15 | 2023-08-18 | 硅存储技术公司 | 用于闪存存储器系统的改进的感测放大器 |
| KR20200014509A (ko) * | 2018-08-01 | 2020-02-11 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4370737A (en) * | 1980-02-11 | 1983-01-25 | Fairchild Camera And Instrument Corporation | Sense amplifier and sensing methods |
| JPS6251094A (ja) * | 1985-08-30 | 1987-03-05 | Toshiba Corp | 半導体記憶装置 |
| JPH0229989A (ja) * | 1988-07-19 | 1990-01-31 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
| JPH05166368A (ja) * | 1991-12-18 | 1993-07-02 | Sharp Corp | 擬似ｓｒａｍ |
| JP3705842B2 (ja) | 1994-08-04 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3088340B2 (ja) | 1997-06-18 | 2000-09-18 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| CN1206195A (zh) | 1997-06-18 | 1999-01-27 | 日本电气株式会社 | 有输入/输出掩码功能且不破坏数据位的半导体存储器件 |
| JPH1186554A (ja) * | 1997-09-01 | 1999-03-30 | Hitachi Ltd | ダイナミック型ｒａｍ |
| CA2236336C (en) * | 1998-04-30 | 2006-07-18 | Mosaid Technologies Incorporated | Regulated dram cell plate and precharge voltage generator |
| JP2000036190A (ja) | 1998-07-17 | 2000-02-02 | Toshiba Corp | 半導体装置 |
| JP3324646B2 (ja) * | 1999-07-01 | 2002-09-17 | 日本電気株式会社 | 回路装置、その動作方法 |
| US6236603B1 (en) * | 2000-01-21 | 2001-05-22 | Advanced Micro Devices, Inc. | High speed charging of core cell drain lines in a memory device |
| FR2810782B1 (fr) * | 2000-06-26 | 2002-10-04 | St Microelectronics Sa | Procede de commande d'un acces en lesture d'une memoire vive dynamique et memoire correspondante |
-
2001
- 2001-11-20 JP JP2001354302A patent/JP3753972B2/ja not_active Expired - Fee Related
-
2002
- 2002-11-14 TW TW091133356A patent/TWI266315B/zh not_active IP Right Cessation
- 2002-11-19 US US10/300,499 patent/US6842388B2/en not_active Expired - Lifetime
- 2002-11-19 KR KR10-2002-0071926A patent/KR100498218B1/ko not_active IP Right Cessation
- 2002-11-20 CN CNB021527342A patent/CN1187832C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003157674A (ja) | 2003-05-30 |
| TWI266315B (en) | 2006-11-11 |
| CN1187832C (zh) | 2005-02-02 |
| KR20030041806A (ko) | 2003-05-27 |
| CN1420565A (zh) | 2003-05-28 |
| US20030095430A1 (en) | 2003-05-22 |
| KR100498218B1 (ko) | 2005-07-01 |
| TW200300554A (en) | 2003-06-01 |
| US6842388B2 (en) | 2005-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3723599B2 (ja) | 半導体記憶装置 | |
| US7505341B2 (en) | Low voltage sense amplifier and sensing method | |
| US8779800B2 (en) | Control signal generation circuit and sense amplifier circuit using the same | |
| KR100203344B1 (ko) | 내부 전압의 공급능력이 제어 가능한 반도체 기억장치 | |
| US7307901B2 (en) | Apparatus and method for improving dynamic refresh in a memory device | |
| US6236605B1 (en) | Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier | |
| JP3753972B2 (ja) | 半導体記憶装置 | |
| JP4251815B2 (ja) | 半導体記憶装置 | |
| JP4118364B2 (ja) | 半導体記憶装置 | |
| JPH11144473A (ja) | 半導体記憶装置 | |
| US7336522B2 (en) | Apparatus and method to reduce undesirable effects caused by a fault in a memory device | |
| US20100246302A1 (en) | Semiconductor memory device | |
| JP4260469B2 (ja) | 半導体記憶装置 | |
| JP2002298576A5 (ja) | ||
| US6304494B1 (en) | Semiconductor device with decreased power consumption | |
| JP4119773B2 (ja) | 半導体記憶装置および半導体装置 | |
| KR100294450B1 (ko) | 반도체메모리장치의어레이내부전원전압발생회로 | |
| JP5688870B2 (ja) | 半導体記憶装置 | |
| JP4874637B2 (ja) | 不揮発性記憶装置およびその読出し方法 | |
| US20080225610A1 (en) | Write driver of semiconductor memory device and driving method thereof | |
| JP4368994B2 (ja) | 半導体装置 | |
| JP2001135081A (ja) | 半導体装置 | |
| JP2011119012A (ja) | 半導体記憶装置 | |
| JP2004071106A (ja) | 半導体記憶装置 | |
| JPH0743932B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040227 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050418 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050520 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051213 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051214 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3753972 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131222 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |