JP2000036190A - 半導体装置 - Google Patents
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- 230000004048 modification Effects 0.000 description 5
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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-
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- G11C11/4094—Bit-line management or control circuits
-
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- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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Abstract
(57)【要約】
【課題】マルチバンク構成の同期型ＤＲＡＭで、バンク
のビット線に対してプリチャージ電流を供給する回路の
パワーオン時のパワーオン電流を抑制する。 【解決手段】それぞれ有するビット線プリチャージ電源
線が共通に接続され、それぞれ同様の構成を有する複数
のバンク回路ＢＫｉと、プリチャージ電源線に出力ノー
ドが接続され、ＤＲＡＭチップの電源投入時にプリチャ
ージ電流供給動作を開始する第１のプリチャージ電源供
給回路211 と、プリチャージ電源線に出力ノードが接続
され、第１のプリチャージ電源供給回路のプリチャージ
電流によりビット線が所定の電位に立ち上がった後にプ
リチャージ電流供給動作を開始する第２のプリチャージ
電源供給回路212 とを具備する。
のビット線に対してプリチャージ電流を供給する回路の
パワーオン時のパワーオン電流を抑制する。 【解決手段】それぞれ有するビット線プリチャージ電源
線が共通に接続され、それぞれ同様の構成を有する複数
のバンク回路ＢＫｉと、プリチャージ電源線に出力ノー
ドが接続され、ＤＲＡＭチップの電源投入時にプリチャ
ージ電流供給動作を開始する第１のプリチャージ電源供
給回路211 と、プリチャージ電源線に出力ノードが接続
され、第１のプリチャージ電源供給回路のプリチャージ
電流によりビット線が所定の電位に立ち上がった後にプ
リチャージ電流供給動作を開始する第２のプリチャージ
電源供給回路212 とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に同じ構成の複数の回路ブロックに所定の電源を
供給する電源供給回路のパワーオン時の動作を制御する
制御回路に関するものであり、例えばマルチバンクに区
分されたメモリセルアレイを有する同期型ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）に使用され
る。
り、特に同じ構成の複数の回路ブロックに所定の電源を
供給する電源供給回路のパワーオン時の動作を制御する
制御回路に関するものであり、例えばマルチバンクに区
分されたメモリセルアレイを有する同期型ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）に使用され
る。
【０００２】
【従来の技術】図１２は、従来のマルチバンク構成を持
つＤＲＡＭにおけるバンクとプリチャージ電源供給回路
との回路接続の一例を示す等価回路図である。図１２に
示すＤＲＡＭにおいて、Ｂank1〜Ｂank4はバンク、Ｇen
はプリチャージ電源供給回路、121 は各バンクＢank1〜
Ｂank4のビット線にビット線プリチャージ電圧（ＶBLE
Q）を供給するためのプリチャージ電源線、122 は接地
電位（Ｖss）線である。この場合、プリチャージ電源線
121 に対して共通にプリチャージ電流を供給するように
１個のプリチャージ電源供給回路Ｇenが設けられてい
る。
つＤＲＡＭにおけるバンクとプリチャージ電源供給回路
との回路接続の一例を示す等価回路図である。図１２に
示すＤＲＡＭにおいて、Ｂank1〜Ｂank4はバンク、Ｇen
はプリチャージ電源供給回路、121 は各バンクＢank1〜
Ｂank4のビット線にビット線プリチャージ電圧（ＶBLE
Q）を供給するためのプリチャージ電源線、122 は接地
電位（Ｖss）線である。この場合、プリチャージ電源線
121 に対して共通にプリチャージ電流を供給するように
１個のプリチャージ電源供給回路Ｇenが設けられてい
る。
【０００３】図１３は、図１２中のプリチャージ電源供
給回路Ｇenのプリチャージ電流供給動作を説明するため
に示すタイミング波形図である。プリチャージ電源供給
回路Ｇenは、パワーオン時には各バンクに対してプリチ
ャージ電流を十分に供給し、定常動作時にはビット線に
プリチャージ電流を補充的に供給するので、パワーオン
時の供給電流（パワーオン電流）が大きくなり、パワー
オン時から所定時間後の供給電流は比較的小さくて済
む。
給回路Ｇenのプリチャージ電流供給動作を説明するため
に示すタイミング波形図である。プリチャージ電源供給
回路Ｇenは、パワーオン時には各バンクに対してプリチ
ャージ電流を十分に供給し、定常動作時にはビット線に
プリチャージ電流を補充的に供給するので、パワーオン
時の供給電流（パワーオン電流）が大きくなり、パワー
オン時から所定時間後の供給電流は比較的小さくて済
む。
【０００４】しかし、プリチャージ電源供給回路Ｇenの
動作電源は、外部電源入力に基づいてＤＲＡＭチップ内
部で生成した内部電源Ｖint であり、前記したようにパ
ワーオン時のプリチャージ電流が大きいと、ＤＲＡＭチ
ップのパワーオン電流も大きくなる。
動作電源は、外部電源入力に基づいてＤＲＡＭチップ内
部で生成した内部電源Ｖint であり、前記したようにパ
ワーオン時のプリチャージ電流が大きいと、ＤＲＡＭチ
ップのパワーオン電流も大きくなる。
【０００５】こようにＤＲＡＭチップのパワーオン電流
が大きいと、ＤＲＡＭを使用したシステム製品のパワー
オン時において、システムボード（マザーボード）上の
配線の電圧降下などが生じることに起因してシステム電
源の電圧変動をまねき、システム製品の立ち上げ時に誤
動作をまねく原因になる。
が大きいと、ＤＲＡＭを使用したシステム製品のパワー
オン時において、システムボード（マザーボード）上の
配線の電圧降下などが生じることに起因してシステム電
源の電圧変動をまねき、システム製品の立ち上げ時に誤
動作をまねく原因になる。
【０００６】なお、プリチャージ電源供給回路Ｇenが複
数個に分割されている場合にも、従来は、前述したよう
にパワーオン時に複数個のプリチャージ電源供給回路が
同時にプリチャージ電流を供給するので、前述したよう
な問題が生じる。
数個に分割されている場合にも、従来は、前述したよう
にパワーオン時に複数個のプリチャージ電源供給回路が
同時にプリチャージ電流を供給するので、前述したよう
な問題が生じる。
【０００７】また、例えば同期型ＤＲＡＭのように各バ
ンクを独立に選択し得るように構成されたマルチバンク
構成を持つＤＲＡＭにおいては、従来は、各バンクのビ
ット線が共通に接続されていたので、定常動作時におい
てあるバンクの例えばビット線イコライズ動作によりビ
ット線に生じた電圧変動が他のバンクのビット線に直接
に影響を及ぼす（バンク間の干渉によるノイズが発生す
る）ことになり、メモリセルの読み出し動作に悪影響を
及ぼすという問題があった。
ンクを独立に選択し得るように構成されたマルチバンク
構成を持つＤＲＡＭにおいては、従来は、各バンクのビ
ット線が共通に接続されていたので、定常動作時におい
てあるバンクの例えばビット線イコライズ動作によりビ
ット線に生じた電圧変動が他のバンクのビット線に直接
に影響を及ぼす（バンク間の干渉によるノイズが発生す
る）ことになり、メモリセルの読み出し動作に悪影響を
及ぼすという問題があった。
【０００８】
【発明が解決しようとする課題】上記したように従来の
マルチバンク構成を持つ同期型ＤＲＡＭは、パワーオン
電流が大きく、ＤＲＡＭを使用したシステム製品のパワ
ーオン時にシステム電源の電圧変動をまねき、システム
製品の立ち上げ時に誤動作をまねく原因になるという問
題があった。また、定常動作時においてバンク間の干渉
によるノイズが発生し易く、メモリセルの読み出し動作
に悪影響を及ぼすという問題があった。
マルチバンク構成を持つ同期型ＤＲＡＭは、パワーオン
電流が大きく、ＤＲＡＭを使用したシステム製品のパワ
ーオン時にシステム電源の電圧変動をまねき、システム
製品の立ち上げ時に誤動作をまねく原因になるという問
題があった。また、定常動作時においてバンク間の干渉
によるノイズが発生し易く、メモリセルの読み出し動作
に悪影響を及ぼすという問題があった。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、同様な構成を有する複数の回路ブロックに対
してプリチャージ電流を供給するために複数個のプリチ
ャージ電源供給回路が設けられる場合に、パワーオン時
にはパワーオン電流を抑制でき、定常動作時には所定の
プリチャージ電流を供給可能であって、マルチバンク構
成を持つ同期型ＤＲＡＭなどに応用して好適な半導体装
置を提供することを目的とする。
たもので、同様な構成を有する複数の回路ブロックに対
してプリチャージ電流を供給するために複数個のプリチ
ャージ電源供給回路が設けられる場合に、パワーオン時
にはパワーオン電流を抑制でき、定常動作時には所定の
プリチャージ電流を供給可能であって、マルチバンク構
成を持つ同期型ＤＲＡＭなどに応用して好適な半導体装
置を提供することを目的とする。
【００１０】また、本発明の他の目的は、同様な構成を
有する複数の回路ブロック間の定常動作時における干渉
ノイズが発生しなくなり、パワーオン時にはパワーオン
電流を抑制でき、マルチバンク構成を持つ同期型ＤＲＡ
Ｍに応用した場合にはバンク間の干渉ノイズを防止して
メモリセルの読み出し動作の安定化を図り得る半導体装
置を提供することにある。
有する複数の回路ブロック間の定常動作時における干渉
ノイズが発生しなくなり、パワーオン時にはパワーオン
電流を抑制でき、マルチバンク構成を持つ同期型ＤＲＡ
Ｍに応用した場合にはバンク間の干渉ノイズを防止して
メモリセルの読み出し動作の安定化を図り得る半導体装
置を提供することにある。
【００１１】
【課題を解決するための手段】第１の発明の半導体装置
は、それぞれ有するプリチャージ電源線が共通に接続さ
れ、それぞれ同様の構成を有する複数の回路ブロック
と、前記プリチャージ電源線にプリチャージ電流出力ノ
ードが接続され、半導体チップの電源投入時にプリチャ
ージ電流供給動作を開始する第１のプリチャージ電源供
給回路と、前記プリチャージ電源線にプリチャージ電流
出力ノードが接続され、前記第１のプリチャージ電源供
給回路のプリチャージ電流により前記プリチャージ電源
線が所定の電位に立ち上がった後にプリチャージ電流供
給動作を開始する第２のプリチャージ電源供給回路とを
具備することを特徴とする。
は、それぞれ有するプリチャージ電源線が共通に接続さ
れ、それぞれ同様の構成を有する複数の回路ブロック
と、前記プリチャージ電源線にプリチャージ電流出力ノ
ードが接続され、半導体チップの電源投入時にプリチャ
ージ電流供給動作を開始する第１のプリチャージ電源供
給回路と、前記プリチャージ電源線にプリチャージ電流
出力ノードが接続され、前記第１のプリチャージ電源供
給回路のプリチャージ電流により前記プリチャージ電源
線が所定の電位に立ち上がった後にプリチャージ電流供
給動作を開始する第２のプリチャージ電源供給回路とを
具備することを特徴とする。
【００１２】第２の発明の半導体装置は、それぞれプリ
チャージ電源線を有する複数の回路ブロックと、前記複
数の回路ブロックに対応して設けられ、対応する回路ブ
ロックのプリチャージ電源線に一端側が接続され、半導
体チップの電源投入時から所定期間後にオフ状態に制御
される複数のスイッチ回路と、前記複数のスイッチ回路
の各他端側に共通に接続された共通プリチャージ電源線
と、前記複数の回路ブロックに対応して設けられ、対応
する回路ブロックのプリチャージ電源線にプリチャージ
電流出力ノードが接続された複数のプリチャージ電源供
給回路とを具備し、前記複数のプリチャージ電源供給回
路は、半導体チップの電源投入時にプリチャージ電流供
給動作を開始する第１のプリチャージ電源供給回路と、
前記第１のプリチャージ電源供給回路のプリチャージ電
流により前記プリチャージ電源線が所定の電位に立ち上
がった後にプリチャージ電流供給動作を開始する第２の
プリチャージ電源供給回路とが混在することを特徴とす
る。
チャージ電源線を有する複数の回路ブロックと、前記複
数の回路ブロックに対応して設けられ、対応する回路ブ
ロックのプリチャージ電源線に一端側が接続され、半導
体チップの電源投入時から所定期間後にオフ状態に制御
される複数のスイッチ回路と、前記複数のスイッチ回路
の各他端側に共通に接続された共通プリチャージ電源線
と、前記複数の回路ブロックに対応して設けられ、対応
する回路ブロックのプリチャージ電源線にプリチャージ
電流出力ノードが接続された複数のプリチャージ電源供
給回路とを具備し、前記複数のプリチャージ電源供給回
路は、半導体チップの電源投入時にプリチャージ電流供
給動作を開始する第１のプリチャージ電源供給回路と、
前記第１のプリチャージ電源供給回路のプリチャージ電
流により前記プリチャージ電源線が所定の電位に立ち上
がった後にプリチャージ電流供給動作を開始する第２の
プリチャージ電源供給回路とが混在することを特徴とす
る。
【００１３】第３の発明の半導体装置は、それぞれプリ
チャージ電源線を有する複数の回路ブロックと、前記複
数の回路ブロックのうちの特定の第１の回路ブロックの
プリチャージ電源線に一端側が接続され、他端側が共通
に接続され、半導体チップの電源投入時から所定期間後
にオフ状態に制御されるスイッチ回路と、前記第１の回
路ブロック以外の第２の回路ブロックのプリチャージ電
源線および前記スイッチ回路の他端側に共通に接続され
た共通プリチャージ電源線と、前記第１の回路ブロック
のプリチャージ電源線にプリチャージ電流出力ノードが
接続された第１のプリチャージ電源供給回路と、前記第
２の回路ブロックのプリチャージ電源線にプリチャージ
電流出力ノードが接続された第２のプリチャージ電源供
給回路とを具備し、前記第１のプリチャージ電源供給回
路および第２のプリチャージ電源供給回路のうち、一方
のプリチャージ電源供給回路は、半導体チップの電源投
入時にプリチャージ電流供給動作を開始し、他方のプリ
チャージ電源供給回路は、前記一方のプリチャージ電源
供給回路のプリチャージ電流により前記プリチャージ電
源線が所定の電位に立ち上がった後にプリチャージ電流
供給動作を開始するように制御されることを特徴とす
る。
チャージ電源線を有する複数の回路ブロックと、前記複
数の回路ブロックのうちの特定の第１の回路ブロックの
プリチャージ電源線に一端側が接続され、他端側が共通
に接続され、半導体チップの電源投入時から所定期間後
にオフ状態に制御されるスイッチ回路と、前記第１の回
路ブロック以外の第２の回路ブロックのプリチャージ電
源線および前記スイッチ回路の他端側に共通に接続され
た共通プリチャージ電源線と、前記第１の回路ブロック
のプリチャージ電源線にプリチャージ電流出力ノードが
接続された第１のプリチャージ電源供給回路と、前記第
２の回路ブロックのプリチャージ電源線にプリチャージ
電流出力ノードが接続された第２のプリチャージ電源供
給回路とを具備し、前記第１のプリチャージ電源供給回
路および第２のプリチャージ電源供給回路のうち、一方
のプリチャージ電源供給回路は、半導体チップの電源投
入時にプリチャージ電流供給動作を開始し、他方のプリ
チャージ電源供給回路は、前記一方のプリチャージ電源
供給回路のプリチャージ電流により前記プリチャージ電
源線が所定の電位に立ち上がった後にプリチャージ電流
供給動作を開始するように制御されることを特徴とす
る。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 ＜第１実施例＞図１は、第１実施例に係るマルチバンク
構成を持つ同期型ＤＲＡＭのブロック構成の一部を示し
ている。ここでは、各バンクを独立に選択してリフレッ
シュ動作が可能なように構成された同期型ＤＲＡＭに本
発明を適用した例を説明する。
施の形態を詳細に説明する。 ＜第１実施例＞図１は、第１実施例に係るマルチバンク
構成を持つ同期型ＤＲＡＭのブロック構成の一部を示し
ている。ここでは、各バンクを独立に選択してリフレッ
シュ動作が可能なように構成された同期型ＤＲＡＭに本
発明を適用した例を説明する。
【００１５】図１において、メモリセルアレイは、複数
（本例では４個）のバンクメモリＢank1〜Ｂank4に分割
されている。セルフリフレッシュバンク選択回路１０
は、セルフリフレッシュモードにおけるバンク選択信号
を生成するためのものである。クロック入力バッファ１
１は、クロック信号ＣＬＫおよび制御信号ＣＫＥが入力
するものである。
（本例では４個）のバンクメモリＢank1〜Ｂank4に分割
されている。セルフリフレッシュバンク選択回路１０
は、セルフリフレッシュモードにおけるバンク選択信号
を生成するためのものである。クロック入力バッファ１
１は、クロック信号ＣＬＫおよび制御信号ＣＫＥが入力
するものである。
【００１６】アドレス入力バッファ１２は、アドレス信
号Ａ0 〜Ａm-1 、Ａｍおよびバンクアドレス信号ＢＳ0
〜ＢＳn-1 が入力し、クロック入力バッファ１１の出力
信号に同期してバッファ増幅するものであり、バンクア
ドレス信号ＢＳ0 〜ＢＳn-1入力をデコードしてバンク
選択信号を生成するバンク選択回路１２ａを含む。
号Ａ0 〜Ａm-1 、Ａｍおよびバンクアドレス信号ＢＳ0
〜ＢＳn-1 が入力し、クロック入力バッファ１１の出力
信号に同期してバッファ増幅するものであり、バンクア
ドレス信号ＢＳ0 〜ＢＳn-1入力をデコードしてバンク
選択信号を生成するバンク選択回路１２ａを含む。
【００１７】コマンド・デコーダ１３は、動作モード指
定用のコマンド入力として各種の外部制御信号（ＣＫＥ
信号、チップ・セレクト信号／ＣＳ、ロウ・アドレス・
ストローブ信号／ＲＡＳ、カラム・アドレス・ストロー
ブ信号／ＣＡＳ、ライト・イネーブル信号／ＷＥ、アド
レス信号の最上位ビットＡｍ）が入力し、前記クロック
入力バッファ１１の出力信号に同期してデコードする。
定用のコマンド入力として各種の外部制御信号（ＣＫＥ
信号、チップ・セレクト信号／ＣＳ、ロウ・アドレス・
ストローブ信号／ＲＡＳ、カラム・アドレス・ストロー
ブ信号／ＣＡＳ、ライト・イネーブル信号／ＷＥ、アド
レス信号の最上位ビットＡｍ）が入力し、前記クロック
入力バッファ１１の出力信号に同期してデコードする。
【００１８】制御信号発生回路１４は、コマンド・デコ
ーダ１３のデコード出力信号が入力し、前記クロック入
力バッファ１１の出力信号に同期して各種の内部制御信
号（セルフリフレッシュ制御信号を含む）を発生する。
ーダ１３のデコード出力信号が入力し、前記クロック入
力バッファ１１の出力信号に同期して各種の内部制御信
号（セルフリフレッシュ制御信号を含む）を発生する。
【００１９】151 〜154 はそれぞれリフレッシュアドレ
ス信号を生成する４個のリフレッシュカウンタである。
161 〜164 はそれぞれ通常動作モード／セルフリフレッ
シュモードに応じて前記アドレス入力バッファ１２の出
力信号（バンク選択信号を含む）／前記４個のリフレッ
シュカウンタ151 〜154 の出力信号（リフレッシュアド
レス信号）をラッチする４個のアドレスラッチ回路であ
る。
ス信号を生成する４個のリフレッシュカウンタである。
161 〜164 はそれぞれ通常動作モード／セルフリフレッ
シュモードに応じて前記アドレス入力バッファ１２の出
力信号（バンク選択信号を含む）／前記４個のリフレッ
シュカウンタ151 〜154 の出力信号（リフレッシュアド
レス信号）をラッチする４個のアドレスラッチ回路であ
る。
【００２０】前記メモリセルアレイに関連するロウデコ
ーダＲＤ、ビット線センスアンプＳＡ、カラムデコーダ
・カラムスイッチＣＤＳ、データ線バッファアンプＤＢ
Ａなどの回路も前記各バンクメモリＢank1〜Ｂank4に対
応して分割されて配設されている。この場合、ビット線
センスアンプＳＡは、各バンクメモリＢank1〜Ｂank4内
でセルブロック単位毎に分割されて配設されている。
ーダＲＤ、ビット線センスアンプＳＡ、カラムデコーダ
・カラムスイッチＣＤＳ、データ線バッファアンプＤＢ
Ａなどの回路も前記各バンクメモリＢank1〜Ｂank4に対
応して分割されて配設されている。この場合、ビット線
センスアンプＳＡは、各バンクメモリＢank1〜Ｂank4内
でセルブロック単位毎に分割されて配設されている。
【００２１】各バンクメモリＢank1〜Ｂank4に対応する
ロウデコーダＲＤは、それぞれ対応して前記各アドレス
ラッチ回路161 〜164 の出力信号が対応して入力し、前
記セルフリフレッシュバンク選択回路１０からのバンク
選択信号によりデコード動作の可否が制御され、デコー
ド出力信号により対応するバンクメモリＢank1〜Ｂank4
のロウ選択を行うものである。
ロウデコーダＲＤは、それぞれ対応して前記各アドレス
ラッチ回路161 〜164 の出力信号が対応して入力し、前
記セルフリフレッシュバンク選択回路１０からのバンク
選択信号によりデコード動作の可否が制御され、デコー
ド出力信号により対応するバンクメモリＢank1〜Ｂank4
のロウ選択を行うものである。
【００２２】各バンクメモリＢank1〜Ｂank4に対応する
カラムデコーダ・カラムスイッチＣＤＳは、それぞれカ
ラムアドレス信号をデコードし、対応するバンクメモリ
Ｂank1〜Ｂank4のカラム選択を行うものである。
カラムデコーダ・カラムスイッチＣＤＳは、それぞれカ
ラムアドレス信号をデコードし、対応するバンクメモリ
Ｂank1〜Ｂank4のカラム選択を行うものである。
【００２３】以下、１つのバンクメモリとそれに対応し
て接続されたロウデコーダなどの回路との集まりをバン
ク回路ＢＫｉ（ｉ＝1 〜4 ）と称する。211 、212 は各
バンクメモリＢank1〜Ｂank4のビット線プリチャージ電
源線にプリチャージ電流を供給するために各バンク回路
ＢＫｉに共通に設けられた複数（本例では２個）のプリ
チャージ電源供給回路である。
て接続されたロウデコーダなどの回路との集まりをバン
ク回路ＢＫｉ（ｉ＝1 〜4 ）と称する。211 、212 は各
バンクメモリＢank1〜Ｂank4のビット線プリチャージ電
源線にプリチャージ電流を供給するために各バンク回路
ＢＫｉに共通に設けられた複数（本例では２個）のプリ
チャージ電源供給回路である。
【００２４】この場合、一方の第１のプリチャージ電源
供給回路211 は、パワーオン時にプリチャージ電流の供
給を開始するものであり、他方の第２のプリチャージ電
源供給回路212 は、パワーオン時から所定時間後に制御
信号ＣＨＲＤＹを受けてプリチャージ電流の供給を開始
するように制御されるものである。
供給回路211 は、パワーオン時にプリチャージ電流の供
給を開始するものであり、他方の第２のプリチャージ電
源供給回路212 は、パワーオン時から所定時間後に制御
信号ＣＨＲＤＹを受けてプリチャージ電流の供給を開始
するように制御されるものである。
【００２５】図２は、図１中の４個のバンクメモリＢan
k1〜Ｂank4と２個のプリチャージ電源供給回路211 、21
2 との回路接続の一例を示す等価回路図である。バンク
メモリＢank1〜Ｂank4の各ビット線プリチャージ電源線
は共通接続線20に接続されており、この共通接続線20に
対して第１のプリチャージ電源供給回路211 の出力ノー
ドおよび第２のプリチャージ電源供給回路212 の出力ノ
ードが接続されている。
k1〜Ｂank4と２個のプリチャージ電源供給回路211 、21
2 との回路接続の一例を示す等価回路図である。バンク
メモリＢank1〜Ｂank4の各ビット線プリチャージ電源線
は共通接続線20に接続されており、この共通接続線20に
対して第１のプリチャージ電源供給回路211 の出力ノー
ドおよび第２のプリチャージ電源供給回路212 の出力ノ
ードが接続されている。
【００２６】図３は、第１実施例の同期型ＤＲＡＭにお
ける２個のプリチャージ電源供給回路211 、212 のプリ
チャージ電流供給動作を説明するために示すタイミング
波形図である。
ける２個のプリチャージ電源供給回路211 、212 のプリ
チャージ電流供給動作を説明するために示すタイミング
波形図である。
【００２７】即ち、第１実施例の同期型ＤＲＡＭは、そ
れぞれ有するビット線プリチャージ電源線が共通接続線
20に接続され、それぞれ同様の構成を有する複数のバン
ク回路ＢＫｉと、前記ビット線プリチャージ電源線にプ
リチャージ電流出力ノードが接続され、ＤＲＡＭチップ
の電源投入時にプリチャージ電流供給動作を開始する第
１のプリチャージ電源供給回路211 と、前記ビット線プ
リチャージ電源線にプリチャージ電流出力ノードが接続
され、前記第１のプリチャージ電源供給回路211 のプリ
チャージ電流により前記ビット線が所定の電位に立ち上
がった後にプリチャージ電流供給動作を開始する第２の
プリチャージ電源供給回路212 とを具備することを特徴
とするものである。
れぞれ有するビット線プリチャージ電源線が共通接続線
20に接続され、それぞれ同様の構成を有する複数のバン
ク回路ＢＫｉと、前記ビット線プリチャージ電源線にプ
リチャージ電流出力ノードが接続され、ＤＲＡＭチップ
の電源投入時にプリチャージ電流供給動作を開始する第
１のプリチャージ電源供給回路211 と、前記ビット線プ
リチャージ電源線にプリチャージ電流出力ノードが接続
され、前記第１のプリチャージ電源供給回路211 のプリ
チャージ電流により前記ビット線が所定の電位に立ち上
がった後にプリチャージ電流供給動作を開始する第２の
プリチャージ電源供給回路212 とを具備することを特徴
とするものである。
【００２８】第１実施例の同期型ＤＲＡＭによれば、パ
ワーオン後にＤＲＡＭ内部で生成されるパワーオン完了
検出信号（例えばパワーオンリセット信号）を前記第２
のプリチャージ電源供給回路212 の動作開始の制御に用
い、この第２のプリチャージ電源供給回路212 からのプ
リチャージ電流を前記第１のプリチャージ電源供給回路
211 のパワーオン後のプリチャージ電流に加えることが
可能になる。
ワーオン後にＤＲＡＭ内部で生成されるパワーオン完了
検出信号（例えばパワーオンリセット信号）を前記第２
のプリチャージ電源供給回路212 の動作開始の制御に用
い、この第２のプリチャージ電源供給回路212 からのプ
リチャージ電流を前記第１のプリチャージ電源供給回路
211 のパワーオン後のプリチャージ電流に加えることが
可能になる。
【００２９】即ち、パワーオンと同時に第１のプリチャ
ージ電源供給回路211 がプリチャージ電流の供給を開始
し、パワーオン時から所定時間後に第２のプリチャージ
電源供給回路212 がプリチャージ電流の供給を開始する
ように制御される。
ージ電源供給回路211 がプリチャージ電流の供給を開始
し、パワーオン時から所定時間後に第２のプリチャージ
電源供給回路212 がプリチャージ電流の供給を開始する
ように制御される。
【００３０】この場合、パワーオン時から定常動作時ま
での間は通常は比較的に長いので、その間に時間的に十
分な余裕を持って第２のプリチャージ電源供給回路の動
作を立ち上げることが可能である。
での間は通常は比較的に長いので、その間に時間的に十
分な余裕を持って第２のプリチャージ電源供給回路の動
作を立ち上げることが可能である。
【００３１】これにより、パワーオン時にはパワーオン
電流を抑制しつつ、定常動作時には所定のプリチャージ
電流を供給する同期型ＤＲＡＭを実現することが可能に
なる。
電流を抑制しつつ、定常動作時には所定のプリチャージ
電流を供給する同期型ＤＲＡＭを実現することが可能に
なる。
【００３２】図４は、図１中の第１のプリチャージ電源
供給回路211 の一具体例を示す回路図である。図４に示
す第１のプリチャージ電源供給回路211 は、ＤＲＡＭ内
部で生成された第１電源電位（ＶBLH ）が供給される第
１電源ノードとＶssノードとの間に接続され、互いに異
なる第１基準電位ＲEFn および第２基準電位ＲEFp （＞
ＲEFn）を生成する抵抗ブリーダ回路41と、ＤＲＡＭ内
部で生成された第２電源電位（Ｖint ）が供給される第
２電源ノードとＶssノードとの間に直列に接続されたＰ
ＭＯＳトランジスタＭ1 およびＮＭＯＳトランジスタＭ
2 を有し、上記２個のトランジスタＭ1 、Ｍ2 の直列接
続ノード（出力ノード）からビット線プリチャージ電圧
ＶBLEQを出力するプリチャージ電流出力回路42と、前記
第１基準電位ＲEFn を前記プリチャージ電流出力回路42
の出力ノードの電圧ＶBLEQと比較し、ＲEFn ＞ＶBLEQの
期間に比較出力として“Ｌ”レベルを出力し、ＲEFn ＜
ＶBLEQの期間に比較出力として“Ｈ”レベルを出力し、
比較出力を前記プリチャージ電流出力回路42のＰＭＯＳ
トランジスタＭ1 のゲートに印加する第１の比較回路43
と、前記第２基準電位ＲEFp を前記プリチャージ電流出
力回路42の出力ノードの電圧ＶBLEQと比較し、ＲEFp ＞
ＶBLEQの期間に比較出力として“Ｈ”レベルを出力し、
ＲEFp ＜ＶBLEQの期間に比較出力として“Ｌ”レベルを
出力し、比較出力を前記プリチャージ電流出力回路42の
ＮＭＯＳトランジスタＭ2 のゲートに印加する第２の比
較回路44とからなる。
供給回路211 の一具体例を示す回路図である。図４に示
す第１のプリチャージ電源供給回路211 は、ＤＲＡＭ内
部で生成された第１電源電位（ＶBLH ）が供給される第
１電源ノードとＶssノードとの間に接続され、互いに異
なる第１基準電位ＲEFn および第２基準電位ＲEFp （＞
ＲEFn）を生成する抵抗ブリーダ回路41と、ＤＲＡＭ内
部で生成された第２電源電位（Ｖint ）が供給される第
２電源ノードとＶssノードとの間に直列に接続されたＰ
ＭＯＳトランジスタＭ1 およびＮＭＯＳトランジスタＭ
2 を有し、上記２個のトランジスタＭ1 、Ｍ2 の直列接
続ノード（出力ノード）からビット線プリチャージ電圧
ＶBLEQを出力するプリチャージ電流出力回路42と、前記
第１基準電位ＲEFn を前記プリチャージ電流出力回路42
の出力ノードの電圧ＶBLEQと比較し、ＲEFn ＞ＶBLEQの
期間に比較出力として“Ｌ”レベルを出力し、ＲEFn ＜
ＶBLEQの期間に比較出力として“Ｈ”レベルを出力し、
比較出力を前記プリチャージ電流出力回路42のＰＭＯＳ
トランジスタＭ1 のゲートに印加する第１の比較回路43
と、前記第２基準電位ＲEFp を前記プリチャージ電流出
力回路42の出力ノードの電圧ＶBLEQと比較し、ＲEFp ＞
ＶBLEQの期間に比較出力として“Ｈ”レベルを出力し、
ＲEFp ＜ＶBLEQの期間に比較出力として“Ｌ”レベルを
出力し、比較出力を前記プリチャージ電流出力回路42の
ＮＭＯＳトランジスタＭ2 のゲートに印加する第２の比
較回路44とからなる。
【００３３】即ち、図４に示す第１のプリチャージ電源
供給回路211 は、外部電源入力に基づいてＤＲＡＭチッ
プ内部で生成された第１の内部電圧ＶBLH の電圧を分割
して第１の基準電圧ＲEFn およびそれより高い第２の基
準電圧ＲEFp を生成する基準電圧生成回路41と、前記外
部電源入力に基づいてＤＲＡＭチップ内部で生成された
第２の内部電圧Ｖint が動作電源として供給され、共通
に接続されているビット線プリチャージ電源線にプリチ
ャージ電流を供給するための第１のトランジスタＭ1
と、前記ビット線から電流を放電させるための第２のト
ランジスタＭ2 と、外部電源入力が動作電源として供給
され、第１の基準電圧ＲEFn とビット線の電圧とを比較
し、比較出力に応じて第１のトランジスタＭ1 のプリチ
ャージ電流供給動作を制御する第１の電圧比較回路43
と、外部電源入力が動作電源として供給され、第２の基
準電圧ＲEFp とビット線の電圧とを比較し、比較出力に
応じて第２のトランジスタＭ2 の放電動作を制御し、ビ
ット線の電圧を一定値以下に制御する第２の電圧比較回
路44とを具備する。
供給回路211 は、外部電源入力に基づいてＤＲＡＭチッ
プ内部で生成された第１の内部電圧ＶBLH の電圧を分割
して第１の基準電圧ＲEFn およびそれより高い第２の基
準電圧ＲEFp を生成する基準電圧生成回路41と、前記外
部電源入力に基づいてＤＲＡＭチップ内部で生成された
第２の内部電圧Ｖint が動作電源として供給され、共通
に接続されているビット線プリチャージ電源線にプリチ
ャージ電流を供給するための第１のトランジスタＭ1
と、前記ビット線から電流を放電させるための第２のト
ランジスタＭ2 と、外部電源入力が動作電源として供給
され、第１の基準電圧ＲEFn とビット線の電圧とを比較
し、比較出力に応じて第１のトランジスタＭ1 のプリチ
ャージ電流供給動作を制御する第１の電圧比較回路43
と、外部電源入力が動作電源として供給され、第２の基
準電圧ＲEFp とビット線の電圧とを比較し、比較出力に
応じて第２のトランジスタＭ2 の放電動作を制御し、ビ
ット線の電圧を一定値以下に制御する第２の電圧比較回
路44とを具備する。
【００３４】図４中の第１の比較回路43は、第１の基準
電圧ＲEFn と前記ビット線の電圧が対応してゲートに入
力され、互いのソースが共通に接続された差動対をなす
入力用のＮＭＯＳトランジスタＮ1 、Ｎ2 と、この差動
対トランジスタＮ1 、Ｎ2 のソース共通接続ノードとＶ
ssノードとの間にドレイン・ソース間が接続され、ゲー
トに第１のバイアス電圧ＶCMP が印加される電流源用の
ＮＭＯＳトランジスタＮ3 と、外部電源入力が動作電源
として供給される電源ノードと前記差動対トランジスタ
Ｎ1 、Ｎ2 の各ソースとの間に挿入され、カレントミラ
ー接続された負荷用のＰＭＯＳトランジスタＰ4 、Ｐ5
とを具備してなり、基準電圧入力用のＮＭＯＳトランジ
スタＮ1 のドレインから比較出力が取り出される。
電圧ＲEFn と前記ビット線の電圧が対応してゲートに入
力され、互いのソースが共通に接続された差動対をなす
入力用のＮＭＯＳトランジスタＮ1 、Ｎ2 と、この差動
対トランジスタＮ1 、Ｎ2 のソース共通接続ノードとＶ
ssノードとの間にドレイン・ソース間が接続され、ゲー
トに第１のバイアス電圧ＶCMP が印加される電流源用の
ＮＭＯＳトランジスタＮ3 と、外部電源入力が動作電源
として供給される電源ノードと前記差動対トランジスタ
Ｎ1 、Ｎ2 の各ソースとの間に挿入され、カレントミラ
ー接続された負荷用のＰＭＯＳトランジスタＰ4 、Ｐ5
とを具備してなり、基準電圧入力用のＮＭＯＳトランジ
スタＮ1 のドレインから比較出力が取り出される。
【００３５】図４中の第２の比較回路は、第２の基準電
圧ＲEFp と前記ビット線の電圧が対応してゲートに入力
され、互いのソースが共通に接続された差動対をなす入
力用のＰＭＯＳトランジスタＰ1 、Ｐ2 と、外部電源入
力が動作電源として供給される電源ノードと前記差動対
トランジスタのソース共通接続ノードとの間にソース・
ドレイン間が接続され、ゲートに第２のバイアス電圧Ｖ
CMN が印加される電流源用のＰＭＯＳトランジスタＰ3
と、前記差動対トランジスタＰ1 、Ｐ2 の各ドレインと
Ｖssノードとの間に挿入され、カレントミラー接続され
た負荷用のＮＭＯＳトランジスタＮ4 、Ｎ5 とを具備し
てなり、基準電圧入力用のＰＭＯＳトランジスタＰ1 の
ドレインから比較出力が引き出される。
圧ＲEFp と前記ビット線の電圧が対応してゲートに入力
され、互いのソースが共通に接続された差動対をなす入
力用のＰＭＯＳトランジスタＰ1 、Ｐ2 と、外部電源入
力が動作電源として供給される電源ノードと前記差動対
トランジスタのソース共通接続ノードとの間にソース・
ドレイン間が接続され、ゲートに第２のバイアス電圧Ｖ
CMN が印加される電流源用のＰＭＯＳトランジスタＰ3
と、前記差動対トランジスタＰ1 、Ｐ2 の各ドレインと
Ｖssノードとの間に挿入され、カレントミラー接続され
た負荷用のＮＭＯＳトランジスタＮ4 、Ｎ5 とを具備し
てなり、基準電圧入力用のＰＭＯＳトランジスタＰ1 の
ドレインから比較出力が引き出される。
【００３６】図４に示した第１のプリチャージ電源供給
回路211 によれば、パワーオン時には、第１の電圧比較
回路43が第１の基準電圧ＲEFn と前記ビット線の電圧Ｖ
BLEQとを比較し、ＲEFn ＞ＶBLEQの期間の比較出力によ
って前記第１のトランジスタＭ1 のプリチャージ電流供
給動作が可能となるように制御する。これにより、第１
のプリチャージ電源供給回路211 はパワーオン時にプリ
チャージ電流供給動作を開始する。
回路211 によれば、パワーオン時には、第１の電圧比較
回路43が第１の基準電圧ＲEFn と前記ビット線の電圧Ｖ
BLEQとを比較し、ＲEFn ＞ＶBLEQの期間の比較出力によ
って前記第１のトランジスタＭ1 のプリチャージ電流供
給動作が可能となるように制御する。これにより、第１
のプリチャージ電源供給回路211 はパワーオン時にプリ
チャージ電流供給動作を開始する。
【００３７】なお、前記第１の内部電圧ＶBLH は、通常
はメモリコア回路用の電源として用いられ、前記第２の
内部電圧Ｖint は、通常はメモリコア周辺回路用の電源
として用いられ、前記ビット線の電圧ＶBLEQは通常はＶ
BLH ／２に設定される。
はメモリコア回路用の電源として用いられ、前記第２の
内部電圧Ｖint は、通常はメモリコア周辺回路用の電源
として用いられ、前記ビット線の電圧ＶBLEQは通常はＶ
BLH ／２に設定される。
【００３８】図５は、図１中の第２のプリチャージ電源
供給回路212 の一具体例を示す回路図である。図５に示
す第２のプリチャージ電源供給回路212 は、前述した第
１のプリチャージ電源供給回路211 と比べて、ビット線
が所定の電位に立ち上がった後に生成される制御信号Ｃ
ＨＲＤＹ（パワーオン完了検出信号、例えばパワーオン
リセット信号）を受けて第１の電圧比較回路43a および
第２の電圧比較回路44a の比較動作が可能になるように
構成されている点、第１のトランジスタＭ1 のゲート電
位が第１の電圧比較回路43a の比較出力により制御され
るまでの期間にフローティング状態になるのを防止して
前記電圧Ｖint にプルアップするためのＰＭＯＳトラン
ジスタＰ7 が付加接続されている点、第２のトランジス
タＭ2 のゲート電位が第２の電圧比較回路44a の比較出
力により制御されるまでの期間にフローティング状態に
なるのを防止して接地電位Ｖssにプルダウンするための
ＮＭＯＳトランジスタＮ7 が付加接続されている点が異
なり、その他は同じである。
供給回路212 の一具体例を示す回路図である。図５に示
す第２のプリチャージ電源供給回路212 は、前述した第
１のプリチャージ電源供給回路211 と比べて、ビット線
が所定の電位に立ち上がった後に生成される制御信号Ｃ
ＨＲＤＹ（パワーオン完了検出信号、例えばパワーオン
リセット信号）を受けて第１の電圧比較回路43a および
第２の電圧比較回路44a の比較動作が可能になるように
構成されている点、第１のトランジスタＭ1 のゲート電
位が第１の電圧比較回路43a の比較出力により制御され
るまでの期間にフローティング状態になるのを防止して
前記電圧Ｖint にプルアップするためのＰＭＯＳトラン
ジスタＰ7 が付加接続されている点、第２のトランジス
タＭ2 のゲート電位が第２の電圧比較回路44a の比較出
力により制御されるまでの期間にフローティング状態に
なるのを防止して接地電位Ｖssにプルダウンするための
ＮＭＯＳトランジスタＮ7 が付加接続されている点が異
なり、その他は同じである。
【００３９】即ち、図５中の第１の電圧比較回路43a
は、図４中に示した第１のプリチャージ電源供給回路21
1 の第１の電圧比較回路43と比べて、電源ノードと差動
対をなす入力トランジスタＮ1 、Ｎ2 のソース共通接続
ノードとの間で前記電流源用トランジスタＮ3 に直列に
ＰＭＯＳトランジスタＰ6 が挿入追加され、このＰＭＯ
ＳトランジスタＰ6 のゲートに前記制御信号ＣＨＲＤＹ
の反転信号／ＣＨＲＤＹが印加される点が異なり、その
他は同じである。
は、図４中に示した第１のプリチャージ電源供給回路21
1 の第１の電圧比較回路43と比べて、電源ノードと差動
対をなす入力トランジスタＮ1 、Ｎ2 のソース共通接続
ノードとの間で前記電流源用トランジスタＮ3 に直列に
ＰＭＯＳトランジスタＰ6 が挿入追加され、このＰＭＯ
ＳトランジスタＰ6 のゲートに前記制御信号ＣＨＲＤＹ
の反転信号／ＣＨＲＤＹが印加される点が異なり、その
他は同じである。
【００４０】また、図５中の第２の電圧比較回路44a
は、図５中に示した第１のプリチャージ電源供給回路21
1 の第２の電圧比較回路44と比べて、差動対をなす入力
トランジスタＰ1 、Ｐ2 のソース共通接続ノードとＶss
ノードとの間で前記電流源用トランジスタＰ3 に直列に
ＮＭＯＳトランジスタＮ6 が挿入追加され、このＮＭＯ
ＳトランジスタＮ6 のゲートに前記制御信号ＣＨＲＤＹ
が印加される点が異なり、その他は同じである。
は、図５中に示した第１のプリチャージ電源供給回路21
1 の第２の電圧比較回路44と比べて、差動対をなす入力
トランジスタＰ1 、Ｐ2 のソース共通接続ノードとＶss
ノードとの間で前記電流源用トランジスタＰ3 に直列に
ＮＭＯＳトランジスタＮ6 が挿入追加され、このＮＭＯ
ＳトランジスタＮ6 のゲートに前記制御信号ＣＨＲＤＹ
が印加される点が異なり、その他は同じである。
【００４１】即ち、図５に示す第２のプリチャージ電源
供給回路212 は、外部電源入力に基づいてＤＲＡＭチッ
プ内部で生成された第１の内部電源ＶBLH の電圧を分割
して第１の基準電圧ＲEFn およびそれより高い第２の基
準電圧ＲEFp を生成する基準電圧生成回路41と、前記外
部電源入力に基づいてＤＲＡＭチップ内部で生成された
第２の内部電源Ｖint が動作電源として供給され、共通
に接続されているビット線にプリチャージ電流を供給す
るための第１のトランジスタＭ1 と、前記ビット線から
電流を放電させるための第２のトランジスタＭ2 と、外
部電源入力が動作電源として供給され、前記ビット線が
所定の電位に立ち上がった後に生成される制御信号を受
けて前記第１の基準電圧ＲEFn と前記ビット線の電圧と
を比較し、比較出力に応じて前記第１のトランジスタＭ
1 のプリチャージ電流供給動作を制御する第１の電圧比
較回路43a と、外部電源入力が動作電源として供給さ
れ、前記ビット線が所定の電位に立ち上がった後に生成
される制御信号を受けて前記第２の基準電圧ＲEFp と前
記ビット線の電圧とを比較し、比較出力に応じて前記第
２のトランジスタＭ2 の放電動作を制御してビット線電
圧を一定に制御する第２の電圧比較回路44a とを具備す
る。
供給回路212 は、外部電源入力に基づいてＤＲＡＭチッ
プ内部で生成された第１の内部電源ＶBLH の電圧を分割
して第１の基準電圧ＲEFn およびそれより高い第２の基
準電圧ＲEFp を生成する基準電圧生成回路41と、前記外
部電源入力に基づいてＤＲＡＭチップ内部で生成された
第２の内部電源Ｖint が動作電源として供給され、共通
に接続されているビット線にプリチャージ電流を供給す
るための第１のトランジスタＭ1 と、前記ビット線から
電流を放電させるための第２のトランジスタＭ2 と、外
部電源入力が動作電源として供給され、前記ビット線が
所定の電位に立ち上がった後に生成される制御信号を受
けて前記第１の基準電圧ＲEFn と前記ビット線の電圧と
を比較し、比較出力に応じて前記第１のトランジスタＭ
1 のプリチャージ電流供給動作を制御する第１の電圧比
較回路43a と、外部電源入力が動作電源として供給さ
れ、前記ビット線が所定の電位に立ち上がった後に生成
される制御信号を受けて前記第２の基準電圧ＲEFp と前
記ビット線の電圧とを比較し、比較出力に応じて前記第
２のトランジスタＭ2 の放電動作を制御してビット線電
圧を一定に制御する第２の電圧比較回路44a とを具備す
る。
【００４２】図５に示した第２のプリチャージ電源供給
回路212 の動作は、図４を参照して前述した第１のプリ
チャージ電源供給回路211 のビット線プリチャージ電流
供給動作と比べて、ビット線が所定の電位に立ち上がっ
た後に生成される制御信号ＣＨＲＤＹが活性化すること
によって比較動作が可能になる点が異なり、その他は同
じである。つまり、第２のプリチャージ電源供給回路21
2 は、パワーオン時から所定時間後にプリチャージ電流
の供給を開始するように制御される。
回路212 の動作は、図４を参照して前述した第１のプリ
チャージ電源供給回路211 のビット線プリチャージ電流
供給動作と比べて、ビット線が所定の電位に立ち上がっ
た後に生成される制御信号ＣＨＲＤＹが活性化すること
によって比較動作が可能になる点が異なり、その他は同
じである。つまり、第２のプリチャージ電源供給回路21
2 は、パワーオン時から所定時間後にプリチャージ電流
の供給を開始するように制御される。
【００４３】ここで、第１実施例の同期型ＤＲＡＭにお
いて各バンクを独立に選択してリフレッシュを行う動作
について簡単に説明しておく。セルフリフレッシュ・エ
ントリー・コマンドは、所定の信号入力が所定の論理レ
ベルに設定され、バンクアドレス信号ＢＳ0 〜ＢＳn-1
が確定した状態において、クロック入力バッファ１１の
出力信号（ＣＬＫと同等）が立ち上がることにより入力
する。
いて各バンクを独立に選択してリフレッシュを行う動作
について簡単に説明しておく。セルフリフレッシュ・エ
ントリー・コマンドは、所定の信号入力が所定の論理レ
ベルに設定され、バンクアドレス信号ＢＳ0 〜ＢＳn-1
が確定した状態において、クロック入力バッファ１１の
出力信号（ＣＬＫと同等）が立ち上がることにより入力
する。
【００４４】セルフリフレッシュ・イグジット・コマン
ドは、所定の信号入力が所定の論理レベルに設定され、
バンクアドレス信号ＢＳ0 〜ＢＳn-1 が確定した状態に
おいてクロック入力バッファ１１の出力信号（ＣＬＫと
同等）が立ち上がることにより入力する。
ドは、所定の信号入力が所定の論理レベルに設定され、
バンクアドレス信号ＢＳ0 〜ＢＳn-1 が確定した状態に
おいてクロック入力バッファ１１の出力信号（ＣＬＫと
同等）が立ち上がることにより入力する。
【００４５】そして、前記セルフリフレッシュ・エント
リー・コマンド入力あるいはセルフリフレッシュ・イグ
ジット・コマンド入力を前記コマンド・デコーダ１３で
デコードした時の出力信号に基づいて、前記制御信号発
生回路１４はセルフリフレッシュ制御信号出力を活性化
する。
リー・コマンド入力あるいはセルフリフレッシュ・イグ
ジット・コマンド入力を前記コマンド・デコーダ１３で
デコードした時の出力信号に基づいて、前記制御信号発
生回路１４はセルフリフレッシュ制御信号出力を活性化
する。
【００４６】従って、セルフリフレッシュモードに入る
際には、リフレッシュ動作の対象となる特定のバンクを
アイドル状態にしておき、セルフリフレッシュ・エント
リー・コマンドを入力する。
際には、リフレッシュ動作の対象となる特定のバンクを
アイドル状態にしておき、セルフリフレッシュ・エント
リー・コマンドを入力する。
【００４７】この時、前記ＣＫＥ信号が“Ｌ”の期間
に、有効なバンクアドレス信号ＢＳ0〜ＢＳn-1 入力が
取り込まれ、バンク選択回路１２ａは、２ビットのバン
クアドレス信号ＢＳ0 、ＢＳ1 入力をデコードし、セル
フリフレッシュモードにおけるバンク選択信号を生成
し、前記各バンクメモリＢank1〜Ｂank4に対応するロウ
デコーダＲＤに供給するので、特定のバンクを選択して
分散リフレッシュ方式により自動的にリフレッシュ動作
を開始し、記憶データを長時間にわたって保持させるこ
とが可能になる。
に、有効なバンクアドレス信号ＢＳ0〜ＢＳn-1 入力が
取り込まれ、バンク選択回路１２ａは、２ビットのバン
クアドレス信号ＢＳ0 、ＢＳ1 入力をデコードし、セル
フリフレッシュモードにおけるバンク選択信号を生成
し、前記各バンクメモリＢank1〜Ｂank4に対応するロウ
デコーダＲＤに供給するので、特定のバンクを選択して
分散リフレッシュ方式により自動的にリフレッシュ動作
を開始し、記憶データを長時間にわたって保持させるこ
とが可能になる。
【００４８】なお、上記したようにセルフリフレッシュ
動作を開始しているバンクは、セルフリフレッシュ・イ
グジット・コマンド以外のコマンドは入力が禁止され
る。また、このセルフリフレッシュモードに入っている
期間には、ＣＫＥ信号が入力するクロック入力バッファ
１１以外の入出力バッファもイネーブル状態にすること
により、引き続いてコマンド入力が可能になる。
動作を開始しているバンクは、セルフリフレッシュ・イ
グジット・コマンド以外のコマンドは入力が禁止され
る。また、このセルフリフレッシュモードに入っている
期間には、ＣＫＥ信号が入力するクロック入力バッファ
１１以外の入出力バッファもイネーブル状態にすること
により、引き続いてコマンド入力が可能になる。
【００４９】上記したような分散リフレッシュ方式によ
りリフレッシュ動作を行うので、サイクルタイムベース
では全体の消費電流を少なくすることが可能になる。セ
ルフリフレッシュモードから抜け出す際には、各種信号
入力を設定することによりセルフリフレッシュ・イグジ
ット・コマンドを入力する。この時、前記ＣＫＥ信号が
“Ｌ”の期間に、有効なバンクアドレス信号ＢＳ0 〜Ｂ
Ｓn-1 入力が取り込まれ、デコードされてバンク選択信
号がリセットされるので、特定のバンクを選択してリフ
レッシュ動作を終了する（通常の動作モードに戻る）こ
とが可能になる。
りリフレッシュ動作を行うので、サイクルタイムベース
では全体の消費電流を少なくすることが可能になる。セ
ルフリフレッシュモードから抜け出す際には、各種信号
入力を設定することによりセルフリフレッシュ・イグジ
ット・コマンドを入力する。この時、前記ＣＫＥ信号が
“Ｌ”の期間に、有効なバンクアドレス信号ＢＳ0 〜Ｂ
Ｓn-1 入力が取り込まれ、デコードされてバンク選択信
号がリセットされるので、特定のバンクを選択してリフ
レッシュ動作を終了する（通常の動作モードに戻る）こ
とが可能になる。
【００５０】図６は、図１中の４個のバンク回路ＢＫｉ
と２個のプリチャージ電源供給回路211 、212 の配置関
係の一例を示すパターンレイアウト図である。４個のバ
ンク回路ＢＫｉが２行２列に配置されている場合、１行
目の２列（２個）のバンク回路間に第１のプリチャージ
電源供給回路211 が配設されており、２行目の２列（２
個）のバンク回路間に第２のプリチャージ電源供給回路
212 が配設されている。
と２個のプリチャージ電源供給回路211 、212 の配置関
係の一例を示すパターンレイアウト図である。４個のバ
ンク回路ＢＫｉが２行２列に配置されている場合、１行
目の２列（２個）のバンク回路間に第１のプリチャージ
電源供給回路211 が配設されており、２行目の２列（２
個）のバンク回路間に第２のプリチャージ電源供給回路
212 が配設されている。
【００５１】この場合、１行目のバンク回路ＢＫ１、Ｂ
Ｋ２およびプリチャージ電源供給回路211 と２行目のバ
ンクＢＫ３、ＢＫ４およびプリチャージ電源供給回路21
2 とは、行間水平線（図示せず）に対して線対称に配設
されている。このようなパターン配置により、プリチャ
ージ電源供給回路211 、212 から各バンクまでの距離が
ほぼ等しく、定常動作時にほぼ均等にプリチャージ駆動
されるようになる。
Ｋ２およびプリチャージ電源供給回路211 と２行目のバ
ンクＢＫ３、ＢＫ４およびプリチャージ電源供給回路21
2 とは、行間水平線（図示せず）に対して線対称に配設
されている。このようなパターン配置により、プリチャ
ージ電源供給回路211 、212 から各バンクまでの距離が
ほぼ等しく、定常動作時にほぼ均等にプリチャージ駆動
されるようになる。
【００５２】なお、前記第１実施例では、ビット線のプ
リチャージ制御を行う例を示したが、ビット線に限ら
ず、キャパシタプレート線などの他のプリチャージ信号
線に対しても第１実施例と同様にプリチャージ制御を行
うことが可能である。
リチャージ制御を行う例を示したが、ビット線に限ら
ず、キャパシタプレート線などの他のプリチャージ信号
線に対しても第１実施例と同様にプリチャージ制御を行
うことが可能である。
【００５３】＜第１実施例の変形例＞３個以上のプリチ
ャージ電源供給回路を設け、それぞれ動作開始のタイミ
ングを任意に分散させるように制御させることによっ
て、第１実施例と同様な効果を得ることが可能になる。
ャージ電源供給回路を設け、それぞれ動作開始のタイミ
ングを任意に分散させるように制御させることによっ
て、第１実施例と同様な効果を得ることが可能になる。
【００５４】図７は、第１実施例の変形例に係る同期型
ＤＲＡＭにおけるバンク回路とプリチャージ電源供給回
路との回路接続の一例を示す等価回路図である。この同
期型ＤＲＡＭにおいては、例えばｎ個のバンク回路ＢＫ
0 〜ＢＫn に対してｎ個のプリチャージ電源供給回路74
0 〜74n を設けた場合には、パワーオン時に動作を開始
させる少なくとも１個の第１のプリチャージ電源供給回
路とそれより遅れて動作を開始させる複数個の第２のプ
リチャージ電源供給回路とに役割を分担させるように制
御する。
ＤＲＡＭにおけるバンク回路とプリチャージ電源供給回
路との回路接続の一例を示す等価回路図である。この同
期型ＤＲＡＭにおいては、例えばｎ個のバンク回路ＢＫ
0 〜ＢＫn に対してｎ個のプリチャージ電源供給回路74
0 〜74n を設けた場合には、パワーオン時に動作を開始
させる少なくとも１個の第１のプリチャージ電源供給回
路とそれより遅れて動作を開始させる複数個の第２のプ
リチャージ電源供給回路とに役割を分担させるように制
御する。
【００５５】この場合、複数個の第２のプリチャージ電
源供給回路は、第１実施例と同様に第１のプリチャージ
電源供給回路によるプリチャージによってビット線が所
定電位に立ち上がった後に同時に動作を開始させるよう
に制御してもよく、あるいは、順次に動作を開始させる
ように制御信号ＣＨＲＤＹ１〜ＣＨＲＤＹｎにより制御
してもよい。
源供給回路は、第１実施例と同様に第１のプリチャージ
電源供給回路によるプリチャージによってビット線が所
定電位に立ち上がった後に同時に動作を開始させるよう
に制御してもよく、あるいは、順次に動作を開始させる
ように制御信号ＣＨＲＤＹ１〜ＣＨＲＤＹｎにより制御
してもよい。
【００５６】＜第２実施例＞図８は、第２実施例に係る
同期型ＤＲＡＭの要部を示す等価回路図である。第２実
施例は、第１実施例と比べて、パワーオン時には各バン
クメモリのビット線に共通にプリチャージ電流を供給
し、定常動作時には各バンクメモリのビット線間を電気
的に分離してビット線にプリチャージ電流を供給するこ
とにより、定常動作時にバンク間の干渉ノイズを防止す
るように変更したものである。
同期型ＤＲＡＭの要部を示す等価回路図である。第２実
施例は、第１実施例と比べて、パワーオン時には各バン
クメモリのビット線に共通にプリチャージ電流を供給
し、定常動作時には各バンクメモリのビット線間を電気
的に分離してビット線にプリチャージ電流を供給するこ
とにより、定常動作時にバンク間の干渉ノイズを防止す
るように変更したものである。
【００５７】即ち、図８において、複数のバンク回路Ｂ
Ｋｉ（ｉ＝1 〜4 ）に各対応してプリチャージ電源供給
回路ＰＲｉおよびスイッチ回路ＳＷｉが設けられてい
る。各スイッチ回路ＳＷｉは、ＤＲＡＭチップの電源投
入時から所定期間後にオフ状態に制御されるものであ
り、対応するバンク回路ＢＫｉのビット線プリチャージ
電源線に一端側が接続され、各他端側に共通接続線20が
接続されている。
Ｋｉ（ｉ＝1 〜4 ）に各対応してプリチャージ電源供給
回路ＰＲｉおよびスイッチ回路ＳＷｉが設けられてい
る。各スイッチ回路ＳＷｉは、ＤＲＡＭチップの電源投
入時から所定期間後にオフ状態に制御されるものであ
り、対応するバンク回路ＢＫｉのビット線プリチャージ
電源線に一端側が接続され、各他端側に共通接続線20が
接続されている。
【００５８】また、各プリチャージ電源供給回路ＰＲｉ
は、対応するバンク回路ＢＫｉのビット線プリチャージ
電源線にプリチャージ電流出力ノードが接続されてい
る。この場合、一部のプリチャージ電源供給回路（本例
ではＰＲ1 、ＰＲ2 ）はＤＲＡＭチップの電源投入時に
プリチャージ電流供給動作を開始し、残りのプリチャー
ジ電源供給回路（本例ではＰＲ3 、ＰＲ4 ）は前記プリ
チャージ電源供給回路のプリチャージ電流により前記ビ
ット線が所定の電位に立ち上がった後にプリチャージ電
流供給動作を開始するように制御される。
は、対応するバンク回路ＢＫｉのビット線プリチャージ
電源線にプリチャージ電流出力ノードが接続されてい
る。この場合、一部のプリチャージ電源供給回路（本例
ではＰＲ1 、ＰＲ2 ）はＤＲＡＭチップの電源投入時に
プリチャージ電流供給動作を開始し、残りのプリチャー
ジ電源供給回路（本例ではＰＲ3 、ＰＲ4 ）は前記プリ
チャージ電源供給回路のプリチャージ電流により前記ビ
ット線が所定の電位に立ち上がった後にプリチャージ電
流供給動作を開始するように制御される。
【００５９】換言すれば、第２実施例の同期型ＤＲＡＭ
は、それぞれプリチャージ電源線を有する複数のバンク
回路ＢＫｉと、前記複数のバンク回路に対応して設けら
れ、対応するバンク回路のプリチャージ電源線に一端側
が接続され、ＤＲＡＭチップの電源投入時から所定期間
後にオフ状態に制御される複数のスイッチ回路ＳＷｉ
と、前記複数のスイッチ回路の各他端側に共通に接続さ
れた共通接続線20と、前記複数のバンク回路に対応して
設けられ、対応するバンク回路のプリチャージ電源線に
プリチャージ電流出力ノードが接続された複数のプリチ
ャージ電源供給回路ＰＲｉとを具備し、前記複数のプリ
チャージ電源供給回路ＰＲｉは、ＤＲＡＭチップの電源
投入時にプリチャージ電流供給動作を開始する第１のプ
リチャージ電源供給回路と、前記第１のプリチャージ電
源供給回路のプリチャージ電流により前記ビット線が所
定の電位に立ち上がった後にプリチャージ電流供給動作
を開始する第２のプリチャージ電源供給回路とが混在す
ることを特徴とするものである。
は、それぞれプリチャージ電源線を有する複数のバンク
回路ＢＫｉと、前記複数のバンク回路に対応して設けら
れ、対応するバンク回路のプリチャージ電源線に一端側
が接続され、ＤＲＡＭチップの電源投入時から所定期間
後にオフ状態に制御される複数のスイッチ回路ＳＷｉ
と、前記複数のスイッチ回路の各他端側に共通に接続さ
れた共通接続線20と、前記複数のバンク回路に対応して
設けられ、対応するバンク回路のプリチャージ電源線に
プリチャージ電流出力ノードが接続された複数のプリチ
ャージ電源供給回路ＰＲｉとを具備し、前記複数のプリ
チャージ電源供給回路ＰＲｉは、ＤＲＡＭチップの電源
投入時にプリチャージ電流供給動作を開始する第１のプ
リチャージ電源供給回路と、前記第１のプリチャージ電
源供給回路のプリチャージ電流により前記ビット線が所
定の電位に立ち上がった後にプリチャージ電流供給動作
を開始する第２のプリチャージ電源供給回路とが混在す
ることを特徴とするものである。
【００６０】図９（ａ）、（ｂ）は、それぞれ図８中の
スイッチ回路ＳＷｉの相異なる具体例を示す。図９
（ａ）に示すスイッチ回路は、プリチャージ電流供給経
路に直列に挿入されたＮＭＯＳトランジスタＴＮと、制
御信号ＣＨＲＤＹが活性化する（“Ｈ”レベルになる）
まではＮＭＯＳトランジスタＴＮをオン状態に制御し、
制御信号ＣＨＲＤＹが活性化した後はＮＭＯＳトランジ
スタＴＮをオフ状態に制御する制御ゲートからなる。
スイッチ回路ＳＷｉの相異なる具体例を示す。図９
（ａ）に示すスイッチ回路は、プリチャージ電流供給経
路に直列に挿入されたＮＭＯＳトランジスタＴＮと、制
御信号ＣＨＲＤＹが活性化する（“Ｈ”レベルになる）
まではＮＭＯＳトランジスタＴＮをオン状態に制御し、
制御信号ＣＨＲＤＹが活性化した後はＮＭＯＳトランジ
スタＴＮをオフ状態に制御する制御ゲートからなる。
【００６１】この制御ゲートとして、例えば前記制御信
号ＣＨＲＤＹおよびゲート通過可否制御信号／ＦＵＳＥ
が入力するナンドゲートＮＧが用いられており、このナ
ンドゲートＮＧの出力がＮＭＯＳトランジスタＴＮのゲ
ートに印加される。
号ＣＨＲＤＹおよびゲート通過可否制御信号／ＦＵＳＥ
が入力するナンドゲートＮＧが用いられており、このナ
ンドゲートＮＧの出力がＮＭＯＳトランジスタＴＮのゲ
ートに印加される。
【００６２】上記ゲート通過可否制御信号／ＦＵＳＥと
して、例えば特定のヒューズ素子の溶断前には“Ｈ”レ
ベル、溶断後には“Ｌ”レベルになるものが用いられる
ものとすると、制御信号／ＦＵＳＥが“Ｈ”レベルの状
態の時は、ナンドゲートＮＧがインバータ回路として動
作するので制御信号ＣＨＲＤＹの論理レベルに応じてＮ
ＭＯＳトランジスタＴＮのオン／オフ状態が制御され、
制御信号／ＦＵＳＥが“Ｌ”レベルの状態の時は、ナン
ドゲートＮＧの出力が“Ｈ”レベルに固定されるので、
制御信号ＣＨＲＤＹの論理レベルに関係なくＮＭＯＳト
ランジスタＴＮがオン状態に制御される。
して、例えば特定のヒューズ素子の溶断前には“Ｈ”レ
ベル、溶断後には“Ｌ”レベルになるものが用いられる
ものとすると、制御信号／ＦＵＳＥが“Ｈ”レベルの状
態の時は、ナンドゲートＮＧがインバータ回路として動
作するので制御信号ＣＨＲＤＹの論理レベルに応じてＮ
ＭＯＳトランジスタＴＮのオン／オフ状態が制御され、
制御信号／ＦＵＳＥが“Ｌ”レベルの状態の時は、ナン
ドゲートＮＧの出力が“Ｈ”レベルに固定されるので、
制御信号ＣＨＲＤＹの論理レベルに関係なくＮＭＯＳト
ランジスタＴＮがオン状態に制御される。
【００６３】図９（ｂ）に示すスイッチ回路は、プリチ
ャージ電流供給経路に直列に挿入されたＰＭＯＳトラン
ジスタＴＰと、制御信号ＣＨＲＤＹが活性化する
（“Ｈ”レベルになる）までは前記ＰＭＯＳトランジス
タＴＰをオン状態に制御し、制御信号ＣＨＲＤＹが活性
化した後は前記ＰＭＯＳトランジスタＴＰをオフ状態に
制御するように制御ゲートからなる。
ャージ電流供給経路に直列に挿入されたＰＭＯＳトラン
ジスタＴＰと、制御信号ＣＨＲＤＹが活性化する
（“Ｈ”レベルになる）までは前記ＰＭＯＳトランジス
タＴＰをオン状態に制御し、制御信号ＣＨＲＤＹが活性
化した後は前記ＰＭＯＳトランジスタＴＰをオフ状態に
制御するように制御ゲートからなる。
【００６４】この制御ゲートとして、前記制御信号ＣＨ
ＲＤＹおよび前記ゲート通過可否制御信号／ＦＵＳＥが
入力するナンドゲートＮＧと、このナンドゲートＮＧの
出力を反転するインバータ回路ＩＶが用いられており、
このインバータ回路ＩＶの出力がＰＭＯＳトランジスタ
ＴＰのゲートに印加される。
ＲＤＹおよび前記ゲート通過可否制御信号／ＦＵＳＥが
入力するナンドゲートＮＧと、このナンドゲートＮＧの
出力を反転するインバータ回路ＩＶが用いられており、
このインバータ回路ＩＶの出力がＰＭＯＳトランジスタ
ＴＰのゲートに印加される。
【００６５】前記ゲート通過可否制御信号／ＦＵＳＥが
“Ｈ”レベルの状態の時は、ナンドゲートＮＧがインバ
ータ回路として動作するので制御信号ＣＨＲＤＹの論理
レベルに応じてＰＭＯＳトランジスタＴＰのオン／オフ
状態が制御され、制御信号／ＦＵＳＥが“Ｌ”レベルの
状態の時は、ナンドゲートＮＧの出力が“Ｈ”レベルに
固定され、インバータ回路ＩＶの出力が“Ｌ”レベルに
固定されるので、制御信号ＣＨＲＤＹの論理レベルに関
係なくＰＭＯＳトランジスタＴＰがオン状態に制御され
る。
“Ｈ”レベルの状態の時は、ナンドゲートＮＧがインバ
ータ回路として動作するので制御信号ＣＨＲＤＹの論理
レベルに応じてＰＭＯＳトランジスタＴＰのオン／オフ
状態が制御され、制御信号／ＦＵＳＥが“Ｌ”レベルの
状態の時は、ナンドゲートＮＧの出力が“Ｈ”レベルに
固定され、インバータ回路ＩＶの出力が“Ｌ”レベルに
固定されるので、制御信号ＣＨＲＤＹの論理レベルに関
係なくＰＭＯＳトランジスタＴＰがオン状態に制御され
る。
【００６６】上記第２実施例の同期型ＤＲＡＭによれ
ば、パワーオン時には、スイッチ回路ＳＷｉがオン状態
であり、プリチャージ電流供給動作を開始する一部のプ
リチャージ電源供給回路が各バンク回路にプリチャージ
電流を供給し、定常動作時には、スイッチ回路ＳＷｉが
オフ状態であり、各バンク回路には対応するプリチャー
ジ電源供給回路ＰＲｉからプリチャージ電流を供給する
ように動作する。
ば、パワーオン時には、スイッチ回路ＳＷｉがオン状態
であり、プリチャージ電流供給動作を開始する一部のプ
リチャージ電源供給回路が各バンク回路にプリチャージ
電流を供給し、定常動作時には、スイッチ回路ＳＷｉが
オフ状態であり、各バンク回路には対応するプリチャー
ジ電源供給回路ＰＲｉからプリチャージ電流を供給する
ように動作する。
【００６７】即ち、第２実施例では、各バンク回路ＢＫ
ｉに対応してスイッチ回路ＳＷｉを設けることにより、
パワーオン時に各バンク回路のビット線に共通にプリチ
ャージ電流を供給し、定常動作時には各バンク回路のビ
ット線間を電気的に分離してビット線にプリチャージ電
流を供給するようにした。
ｉに対応してスイッチ回路ＳＷｉを設けることにより、
パワーオン時に各バンク回路のビット線に共通にプリチ
ャージ電流を供給し、定常動作時には各バンク回路のビ
ット線間を電気的に分離してビット線にプリチャージ電
流を供給するようにした。
【００６８】従って、第１実施例と同様にパワーオン電
流を抑制できるだけでなく、定常動作時におけるバンク
間の干渉ノイズを防止でき、メモリセルの読み出し動作
の安定化を図ることが可能になる。
流を抑制できるだけでなく、定常動作時におけるバンク
間の干渉ノイズを防止でき、メモリセルの読み出し動作
の安定化を図ることが可能になる。
【００６９】図１０は、図８中のバンク回路ＢＫｉ、ス
イッチ回路ＳＷｉおよびプリチャージ電源供給回路ＰＲ
ｉの配置関係の一例を示すパターンシイアウト図であ
る。４個のバンク回路ＢＫｉが２行２列に配置されてい
る場合、１行目の２列（２個）のバンク回路間で、一方
のバンク回路の近傍にプリチャージ電源供給回路ＰＲ1
およびスイッチ回路ＳＷ1 が配設されており、他方のバ
ンク回路の近傍にプリチャージ電源供給回路ＰＲ2 およ
びスイッチ回路ＳＷ2 が配設されている。
イッチ回路ＳＷｉおよびプリチャージ電源供給回路ＰＲ
ｉの配置関係の一例を示すパターンシイアウト図であ
る。４個のバンク回路ＢＫｉが２行２列に配置されてい
る場合、１行目の２列（２個）のバンク回路間で、一方
のバンク回路の近傍にプリチャージ電源供給回路ＰＲ1
およびスイッチ回路ＳＷ1 が配設されており、他方のバ
ンク回路の近傍にプリチャージ電源供給回路ＰＲ2 およ
びスイッチ回路ＳＷ2 が配設されている。
【００７０】また、上記と同様に、２行目の２列（２
個）のバンク回路間で、一方のバンク回路の近傍にプリ
チャージ電源供給回路ＰＲ3 およびスイッチ回路ＳＷ3
が配設されており、他方のバンク回路の近傍にプリチャ
ージ電源供給回路ＰＲ4 およびスイッチ回路ＳＷ4 が配
設されている。
個）のバンク回路間で、一方のバンク回路の近傍にプリ
チャージ電源供給回路ＰＲ3 およびスイッチ回路ＳＷ3
が配設されており、他方のバンク回路の近傍にプリチャ
ージ電源供給回路ＰＲ4 およびスイッチ回路ＳＷ4 が配
設されている。
【００７１】この場合、１行目のバンク回路およびプリ
チャージ電源供給回路と２行目のバンク回路およびプリ
チャージ電源供給回路とは、行間水平線（図示せず）に
対して線対称に配設されており、１列目のバンク回路お
よびプリチャージ電源供給回路と２列目のバンク回路お
よびプリチャージ電源供給回路とは、列間垂直線（図示
せず）に対して線対称に配設されている。
チャージ電源供給回路と２行目のバンク回路およびプリ
チャージ電源供給回路とは、行間水平線（図示せず）に
対して線対称に配設されており、１列目のバンク回路お
よびプリチャージ電源供給回路と２列目のバンク回路お
よびプリチャージ電源供給回路とは、列間垂直線（図示
せず）に対して線対称に配設されている。
【００７２】このようなパターン配置により、各プリチ
ャージ電源供給回路から対応する各バンク回路までの距
離がほぼ等しく、定常動作時にほぼ均等にプリチャージ
駆動されるようになる。
ャージ電源供給回路から対応する各バンク回路までの距
離がほぼ等しく、定常動作時にほぼ均等にプリチャージ
駆動されるようになる。
【００７３】＜第２実施例の変形例＞各バンク回路に対
応してスイッチ回路を設けることなく、各バンク回路に
対応してプリチャージ電源供給回路を接続することによ
り、定常動作時に各バンク回路のビット線間を電気的に
分離してビット線にプリチャージ電流を供給することが
可能になり、定常動作時におけるバンク回路間の干渉ノ
イズを防止することが可能になる。
応してスイッチ回路を設けることなく、各バンク回路に
対応してプリチャージ電源供給回路を接続することによ
り、定常動作時に各バンク回路のビット線間を電気的に
分離してビット線にプリチャージ電流を供給することが
可能になり、定常動作時におけるバンク回路間の干渉ノ
イズを防止することが可能になる。
【００７４】＜第３実施例＞図１１は、第３実施例に係
る同期型ＤＲＡＭの要部の等価回路を示している。この
第３実施例は、図８を参照して前述した第２実施例と比
べて、一部のバンク回路（例えばＢＫ1 ）に対しての
み、そのビット線プリチャージ電源線に対してスイッチ
回路ＳＷ1 およびパワーオン時にプリチャージ電流供給
動作を開始するプリチャージ電源供給回路ＰＲ1 を接続
しておき、残りの全てのバンク回路のビット線に対して
は共通にパワーオン時から所定時間後にプリチャージ電
流供給動作を開始する１個あるいは複数のプリチャージ
電源供給回路ＰＲを接続するように変更したものであ
り、図８中と同じ部分には同じ符号を付している。
る同期型ＤＲＡＭの要部の等価回路を示している。この
第３実施例は、図８を参照して前述した第２実施例と比
べて、一部のバンク回路（例えばＢＫ1 ）に対しての
み、そのビット線プリチャージ電源線に対してスイッチ
回路ＳＷ1 およびパワーオン時にプリチャージ電流供給
動作を開始するプリチャージ電源供給回路ＰＲ1 を接続
しておき、残りの全てのバンク回路のビット線に対して
は共通にパワーオン時から所定時間後にプリチャージ電
流供給動作を開始する１個あるいは複数のプリチャージ
電源供給回路ＰＲを接続するように変更したものであ
り、図８中と同じ部分には同じ符号を付している。
【００７５】第３実施例によれば、第２実施例と同様
に、パワーオン時には各バンクのビット線に共通にプリ
チャージ電流を供給し、定常動作時には一部のバンク回
路のビット線と残りのバンク回路のビット線とを電気的
に分離してビット線にプリチャージ電流を供給するよう
にして定常動作時におけるバンク間の干渉ノイズを防止
することが可能になる。
に、パワーオン時には各バンクのビット線に共通にプリ
チャージ電流を供給し、定常動作時には一部のバンク回
路のビット線と残りのバンク回路のビット線とを電気的
に分離してビット線にプリチャージ電流を供給するよう
にして定常動作時におけるバンク間の干渉ノイズを防止
することが可能になる。
【００７６】
【発明の効果】上述したように本発明の半導体装置によ
れば、同様な構成を有する複数の回路ブロックに対して
プリチャージ電流を供給するために複数個のプリチャー
ジ電源供給回路が設けられる場合に、定常動作時には所
定のプリチャージ電流を供給可能であって、パワーオン
時にはパワーオン電流を抑制できるので、マルチバンク
構成を持つ同期型ＤＲＡＭなどに応用して好適である。
れば、同様な構成を有する複数の回路ブロックに対して
プリチャージ電流を供給するために複数個のプリチャー
ジ電源供給回路が設けられる場合に、定常動作時には所
定のプリチャージ電流を供給可能であって、パワーオン
時にはパワーオン電流を抑制できるので、マルチバンク
構成を持つ同期型ＤＲＡＭなどに応用して好適である。
【００７７】また、本発明の半導体装置によれば、同様
な構成を有する複数の回路ブロック間の定常動作時にお
ける干渉ノイズが発生しなくなり、パワーオン時にはパ
ワーオン電流を抑制できるので、マルチバンク構成を持
つ同期型ＤＲＡＭに応用した場合にはバンク間の干渉ノ
イズを防止してメモリセルの読み出し動作の安定化を図
ることができる。
な構成を有する複数の回路ブロック間の定常動作時にお
ける干渉ノイズが発生しなくなり、パワーオン時にはパ
ワーオン電流を抑制できるので、マルチバンク構成を持
つ同期型ＤＲＡＭに応用した場合にはバンク間の干渉ノ
イズを防止してメモリセルの読み出し動作の安定化を図
ることができる。
【００７８】特に、ＤＲＡＭの大容量化に伴い、従来例
のままではパワーオン電流も増える傾向にあるので、６
４Ｍビット世代以降のＤＲＡＭに本発明を適用した場合
の効果は顕著になる。
のままではパワーオン電流も増える傾向にあるので、６
４Ｍビット世代以降のＤＲＡＭに本発明を適用した場合
の効果は顕著になる。
【図１】本発明の第１実施例に係るマルチバンク構成を
持つ同期型ＤＲＡＭの一部を示すブロック構成図。
持つ同期型ＤＲＡＭの一部を示すブロック構成図。
【図２】図１中のバンクとプリチャージ電源供給回路と
の回路接続の一例を示す等価回路図。
の回路接続の一例を示す等価回路図。
【図３】第１実施例の同期型ＤＲＡＭにおけるプリチャ
ージ電源供給回路のプリチャージ電流供給動作を説明す
るために示すタイミング波形図。
ージ電源供給回路のプリチャージ電流供給動作を説明す
るために示すタイミング波形図。
【図４】図１中の第１のプリチャージ電源供給回路の一
具体例を示す回路図。
具体例を示す回路図。
【図５】図１中の第２のプリチャージ電源供給回路の一
具体例を示す回路図。
具体例を示す回路図。
【図６】図１中の４個のバンクと２個のプリチャージ電
源供給回路の配置関係の一例を示すパターンレイアウト
図。
源供給回路の配置関係の一例を示すパターンレイアウト
図。
【図７】第１実施例の変形例に係る同期型ＤＲＡＭにお
けるバンクとプリチャージ電源供給回路との回路接続の
一例を示す等価回路図。
けるバンクとプリチャージ電源供給回路との回路接続の
一例を示す等価回路図。
【図８】第２実施例に係る同期型ＤＲＡＭの要部の一例
を示す等価回路図。
を示す等価回路図。
【図９】図８中のスイッチ回路の具体例を示す回路図。
【図１０】図８中のバンク、スイッチ回路およびプリチ
ャージ電源供給回路の配置関係の一例を示すパターンレ
イアウト図。
ャージ電源供給回路の配置関係の一例を示すパターンレ
イアウト図。
【図１１】第３実施例に係る同期型ＤＲＡＭの要部を示
す等価回路図。
す等価回路図。
【図１２】従来のマルチバンク構成を持つ同期型ＤＲＡ
Ｍにおけるバンクとプリチャージ電源供給回路との回路
接続の一例を示す等価回路図。
Ｍにおけるバンクとプリチャージ電源供給回路との回路
接続の一例を示す等価回路図。
【図１３】図１２の同期型ＤＲＡＭにおけるプリチャー
ジ電源供給回路のプリチャージ電流供給動作を説明する
ために示すタイミング波形図。
ジ電源供給回路のプリチャージ電流供給動作を説明する
ために示すタイミング波形図。
Ｂank1〜Ｂank4…バンクメモリ、 ＢＫｉ…バンク回路、 20…共通接続線、 211 …第１のプリチャージ電源供給回路、 212 …第２のプリチャージ電源供給回路。
Claims (7)
- 【請求項１】 それぞれ有するプリチャージ電源線が共
通に接続され、それぞれ同様の構成を有する複数の回路
ブロックと、 前記プリチャージ電源線にプリチャージ電流出力ノード
が接続され、半導体チップの電源投入時にプリチャージ
電流供給動作を開始する第１のプリチャージ電源供給回
路と、 前記プリチャージ電源線にプリチャージ電流出力ノード
が接続され、前記第１のプリチャージ電源供給回路のプ
リチャージ電流により前記プリチャージ電源線が所定の
電位に立ち上がった後にプリチャージ電流供給動作を開
始する第２のプリチャージ電源供給回路とを具備するこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記第２のプリチャージ電源供給回路は、 外部電源入力に基づいて第１の基準電圧を生成する基準
電圧生成回路と、 前記外部電源入力に基づいて半導体チップ内部で生成さ
れた内部電圧が動作電源として供給され、前記プリチャ
ージ電源線にプリチャージ電流を供給するための第１の
トランジスタと、 外部電源入力が動作電源として供給され、前記プリチャ
ージ電源線が所定の電位に立ち上がった後に生成される
制御信号を受けて前記第１の基準電圧と前記プリチャー
ジ電源線の電圧とを比較し、比較出力に応じて前記第１
のトランジスタ回路のプリチャージ電流供給動作を制御
する第１の電圧比較回路とを具備することを特徴とする
半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 前記基準電圧生成回路は、前記第１の基準電圧より大き
い第２の基準電圧をさらに生成し、 前記プリチャージ電源線から電流を放電させるための第
２のトランジスタと、 前記第２の基準電圧と前記プリチャージ電源線の電圧と
を比較し、比較出力に応じて前記第２のトランジスタの
放電動作を制御する第２の電圧比較回路とをさらに具備
することを特徴とする半導体装置。 - 【請求項４】 それぞれプリチャージ電源線を有する複
数の回路ブロックと、 前記複数の回路ブロックに対応して設けられ、対応する
回路ブロックのプリチャージ電源線に一端側が接続さ
れ、半導体チップの電源投入時から所定期間後にオフ状
態に制御される複数のスイッチ回路と、 前記複数のスイッチ回路の各他端側に共通に接続された
共通プリチャージ電源線と、 前記複数の回路ブロックに対応して設けられ、対応する
回路ブロックのプリチャージ電源線にプリチャージ電流
出力ノードが接続された複数のプリチャージ電源供給回
路とを具備し、 前記複数のプリチャージ電源供給回路は、半導体チップ
の電源投入時にプリチャージ電流供給動作を開始する第
１のプリチャージ電源供給回路と、前記第１のプリチャ
ージ電源供給回路のプリチャージ電流により前記プリチ
ャージ電源線が所定の電位に立ち上がった後にプリチャ
ージ電流供給動作を開始する第２のプリチャージ電源供
給回路とが混在することを特徴とする半導体装置。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体装置において、 前記複数の回路ブロックとプリチャージ電源供給回路の
パターン配置関係は、各回路ブロック毎にほぼ対称にな
っていることを特徴とする半導体装置。 - 【請求項６】 それぞれプリチャージ電源線を有する複
数の回路ブロックと、 前記複数の回路ブロックのうちの特定の第１の回路ブロ
ックのプリチャージ電源線に一端側が接続され、他端側
が共通に接続され、半導体チップの電源投入時から所定
期間後にオフ状態に制御されるスイッチ回路と、 前記第１の回路ブロック以外の第２の回路ブロックのプ
リチャージ電源線および前記スイッチ回路の他端側に共
通に接続された共通プリチャージ電源線と、 前記第１の回路ブロックのプリチャージ電源線にプリチ
ャージ電流出力ノードが接続された第１のプリチャージ
電源供給回路と、 前記第２の回路ブロックのプリチャージ電源線にプリチ
ャージ電流出力ノードが接続された第２のプリチャージ
電源供給回路とを具備し、 前記第１のプリチャージ電源供給回路および第２のプリ
チャージ電源供給回路のうち、一方のプリチャージ電源
供給回路は、半導体チップの電源投入時にプリチャージ
電流供給動作を開始し、他方のプリチャージ電源供給回
路は、前記一方のプリチャージ電源供給回路のプリチャ
ージ電流により前記プリチャージ電源線が所定の電位に
立ち上がった後にプリチャージ電流供給動作を開始する
ように制御されることを特徴とする半導体装置。 - 【請求項７】 請求項１乃至６のいずれか１項に記載の
半導体装置は、 メモリセルアレイおよびそれに関連する回路が複数のバ
ンクに区分され、各バンクを独立に選択可能な構成を有
する同期型ダイナミック・ランダム・アクセス・メモリ
であり、 前記各バンクのプリチャージ電源線は、セルアレイのビ
ット線あるいはキャパシタプレート線であることを特徴
とする半導体装置。
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