JP3750285B2

JP3750285B2 - Semiconductor device protection circuit

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Publication number: JP3750285B2
Application number: JP16672897A
Authority: JP
Inventors: 博文角
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-06-24
Filing date: 1997-06-24
Publication date: 2006-03-01
Anticipated expiration: 2017-06-24
Also published as: JPH1117023A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の保護回路に関し、特には絶縁ゲート型電界効果トランジスタを有する保護回路に関する。
【０００２】
【従来の技術】
図８は、半導体装置における保護回路の一例を説明するための等価回路図である。この図に示す保護回路８０は、エンハンスメント型の絶縁ゲート型電界効果トランジスタ８１、８２で構成され、電極パッド２０と内部回路３０との間に設けられている。上記絶縁ゲート型電界効果トランジスタ８１、８２は、例えばＰチャンネルＭＯＳ（Metal Oxide Semiconductor)トランジスタ（以下ＰＭＯＳと記す）８１とＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳと記す）８２である。そして、ＰＭＯＳ８１の第１拡散層電極８１ａとＮＭＯＳ８２の第１拡散層電極８２ａとが、電極パッド２０と内部回路３０とに接続されている。また、ＰＭＯＳ８１の第２拡散層電極８１ｂとゲート電極８１ｃとが入力電源ＶCCに接続されている。さらに、ＮＭＯＳ８２の第２拡散層電極８２ｂとゲート電極８２ｃとは、グランドＧＮＤに接続されている。
【０００３】
上記のように構成された保護回路８０では、入力電源Ｖccよりも高い正の過電圧が電極パッド２０に印加されると、ＰＭＯＳ８１の第１拡散層電極８１ａ−第２拡散層電極８１ｂ間にアバランチェ降伏による電流が流れ、上記過電圧が入力電源ＶCCに放電される。また、入力電源Ｖccよりも低い負の過電圧が電極パッド２０に印加されると、ＮＭＯＳ８２の第１拡散層電極８２ａ−第２拡散層電極８２ｂ間にアバランチェ降伏による電流が流れ、上記過電圧がグランドＧＮＤに放電される。
【０００４】
【発明が解決しようとする課題】
しかし、上記従来例で説明したように、半導体装置の保護回路にはエンハンスメント型の絶縁ゲート型電界効果トランジスタが用いられているため、電圧の印加によってトランジスタがＯＮ状態になって初めて当該トランジスタに電流が流れる。例えば上記保護回路では、電極パッドに印加された過電圧によってＮＭＯＳまたはＰＭＯＳがアバランチェ降伏してＯＮ状態になって初めてこのＭＯＳに電流が流れて上記過電圧が放電される。ところが、過電圧が印加されてから上記トランジスタがＯＮ状態になるまでにはある程度の時間を要する。このため、この間に上記過電圧の印加によってトランジスタの絶縁破壊が生じる場合がある。
【０００５】
また、高集積化が進行した半導体装置においては、ＭＯＳトランジスタの拡散層電極のシート抵抗を低減させるために、当該拡散層電極の表面層に低抵抗のシリサイド層を設けている。このシリサイド層は、セルフアラインシリサイド法によって拡散層の表面層に自己整合的に形成される。このため、内部回路を構成するＭＯＳトランジスタの拡散層表面にシリサイド層を形成する工程では、上記保護回路を構成する各ＭＯＳトランジスタの拡散層表面にもシリサイド層が形成される。そして、電極パッドに印加された過電圧は、抵抗の小さいシリサイド層に集中するため、このシリサイド層を有する保護回路のトランジスタがＯＮ状態になるまでの電流経路が絶たれている間に、上記絶縁破壊が生じる可能性がさらに高くなる。
【０００６】
【課題を解決するための手段】
上記課題を解決するための半導体装置の保護回路は、電極パッドと内部回路との間に設けられ、第１拡散層電極が当該電極パッドと当該内部回路とに接続され第２拡散層電極とゲート電極とが基準電位に接続された絶縁ゲート型電界効果トランジスタを有しており、上記絶縁ゲート型電界効果トランジスタがデプレッション型であることを特徴としている。
【０００７】
上記保護回路では、電極パッドに印加された過電圧は第１拡散層電極から絶縁ゲート型電界効果トランジスタに印加される。この絶縁ゲート型電界効果トランジスタは、デプレッション型であり、ゲート電極が基準電位に接続されていて常に導通状態に保たれているため、上記過電圧の印加によって、絶縁ゲート型電界効果トランジスタの第１拡散層電極と第２拡散層電極との間には直ちに電流が流れる。このため、絶縁ゲート型電界効果トランジスタの絶縁部に過電圧の印加によるストレスが加わることはない。そして、この過電圧は当該絶縁ゲート型電界効果トランジスタのチャネル内の高抵抗部で消費される。
【０００８】
また、上記第１拡散層電極、第２拡散層電極及びゲート電極の表面層には、シリサイド層を設けた。これによって、コンタクト抵抗が低下して絶縁ゲート型電界効果トランジスタの動作速度が速くなる。さらに、上記絶縁ゲート型電界効果トランジスタがＮチャンネル型である場合には、当該絶縁ゲート型電界効果トランジスタが設けられた基板には０または正の電圧が印加され、上記絶縁ゲート型電界効果トランジスタがＰチャンネル型である場合には、当該絶縁ゲート型電界効果トランジスタが設けられた基板には０または負の電圧が印加される。これによって、絶縁ゲート型電界効果トランジスタが寄生バイポーラトランジスタとしても動作するようになる。
【０００９】
【発明の実施の形態】
以下、本発明を適用した半導体装置の保護回路の実施の形態を図面に基づいて説明する。尚、以下に示す各実施形態はあくまでも一例として示されるものである。また、図８を用いて説明した従来の保護回路と同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００１０】
（第１実施形態）
図１は第１実施形態の保護回路を説明する等価回路図である。この図に示すように、保護回路１０は、電極パッド２０と内部回路３０との間に設けられ、デプレッション型の絶縁ゲート型電界効果トランジスタ１１、１２で構成されている。これらの絶縁ゲート型電界効果トランジスタ１１、１２は、ＰＭＯＳトランジスタ（以下、ＰＭＯＳと記す）１１とＮＭＯＳトランジスタ（以下、ＮＭＯＳと記す）１２であることとする。
【００１１】
上記ＰＭＯＳ１１とＮＭＯＳ１２とは、それぞれの第１拡散層電極１１ａ，１２ａが電極パッド２０−内部回路３０間の配線に接続されている。また、ＰＭＯＳ１１の第２拡散層電極１１ｂとゲート電極１１ｃとは、入力電源ＶCC（請求項に記す基準電位）に接続されている。一方、ＮＭＯＳ１２の第２拡散層電極１２ｂとゲート電極１２ｃとは、グランドＧＮＤ（請求項に記す基準電位）に接続されている。
【００１２】
図２には、上記保護回路（１０）のトランジスタ部分の要部断面図を示した。この図に示すように、上記保護回路を構成するＰＭＯＳ１１及びＮＭＯＳ１２の各第１拡散層電極１１ａ，１２ａ、第２拡散層電極１１ｂ，１２ｂ及びゲート電極１１ｃ，１２ｃの表面層には、シリサイド層Ａが設けられている。このシリサイド層Ａは、セルフアラインシリサイド法によって内部回路の拡散層（図示省略）表面にシリサイド層を形成する工程で同時に形成されたものである。
【００１３】
上記図１及び図２を用いて説明した構成の保護回路１０では、電極パッド２０に印加された過電圧はこの保護回路１０を構成するＰＭＯＳ１１及びＮＭＯＳ１２の第１の拡散層１１ａ，１２ａに印加される。この上記ＰＭＯＳ１１及びＮＭＯＳ１２はデプレッション型であり、各ゲート電極１１ｃ，１２ｃが基準電位ＶCC，ＧＮＤに接続されていて常に導通状態に保たれている。
【００１４】
このため、上記過電圧が入力電源ＶCCよりも高い正の過電圧である場合には、この過電圧は直ちにＰＭＯＳ１１の第１拡散層電極１１ａ−第２拡散層電極１１ｂ間に流れ始める。そして、この過電圧は、ＰＭＯＳ１１のチャネル内の高抵抗部で消費される。一方、上記過電圧が入力電源ＶCCよりも低い負の過電圧である場合いは、この過電圧は直ちにＮＭＯＳ１２の第１拡散層電極１２ａ−第２拡散層電極１２ｂ間に流れ始める。そして、この過電圧はＮＭＯＳ１２のチャネル内の高抵抗部で消費される。
【００１５】
したがって、この保護回路１０においては、電極パッド２０に印加された過電圧が、第１拡散層電極１１ａ，１２ａ表面のシリサイド層に一時的に溜められることはなく、この過電圧によるＰＭＯＳ１１及びＮＭＯＳ１２の静電破壊が防止される。
【００１６】
また、ＰＭＯＳ１１及びＮＭＯＳ１２の各第１拡散層電極１１ａ，１２ａ、第２拡散層電極１１ｂ，１２ｂ及びゲート電極１１ｃ，１２ｃの表面層に、シリサイド層Ａを設けたことで、コンタクト抵抗が低下して絶縁ゲート型電界効果トランジスタの動作速度を速くすることができる。
【００１７】
図３には、上記図１を用いて説明した第１実施形態の保護回路の変形例を示す。この図３に示す保護回路１０’と上記図１を用いて説明した保護回路（１０）との異なるところは、保護回路１０’を構成するＰＭＯＳ１１’とＮＭＯＳ１２’とが設けられた基板部分にも電流経路を設けた点にある。これ以外の構成は、上記保護回路（１０）と同様である。
【００１８】
ここでは、ＰＭＯＳ１１’が設けられたＮウェル拡散層（すなわち請求項に記す基板、図示省略）には０または負の電圧が印加され、ＮＭＯＳ１２’が設けられたＰウェル拡散層（すなわち請求項に記す基板、図示省略）には０または正の電圧が印加されていることとする。上記負の電圧及び正の電圧は、自己発生した場合も含まれることとする。また、第１拡散層電極１１ａ，１２ａ及び第２拡散層電極１１ｂ，１２ｂの拡散層深さに対して、これらの表面のシリサイド層（図２参照）Ａの膜厚を十分に薄くすることとする。
【００１９】
このような構成の保護回路１０’では、ＰＭＯＳ１１’およびＮＭＯＳ１２’が、それぞれの基板部分をベースとした寄生バイポーラトランジスタとして作用するようになる。このため、例えば過電圧の印加によってＰＭＯＳ１１’チャネル部分で過大電流が消費される場合、流れるキャリアでインパクトイオンとして−イオンが発生するが、ＰＭＯＳ１１’の基板（すなわち上記Ｎウェル拡散層）には負の電圧が印加されているため、このインパクトイオンはＰＭＯＳ１１’の第１拡散層電極１１ａ−基板−第２拡散層電極１１ｂで構成される寄生バイポーラトランジスタを流れることになる。そして、このインパクトイオンがチャネル下の基板部分を流れることで上記過電圧の消費が効率的に行われ、この保護回路１０’は、上記図１を用いて説明した保護回路（１０）よりもさらに耐圧特性に優れたものになる。
【００２０】
また、上記保護回路１０’では、第１拡散層電極１１ａ，１２ａ及び第２拡散層電極１１ｂ，１２ｂ表面のシリサイド層が十分に薄く形成されていることから、International Electron Devices Meeting（１９９６）（米）ｐ．８９３−８９６のＦｉｇｕｒｅ５に記載されているように、ＭＯＳトランジスタに形成される寄生バイポーラのＯＮ抵抗が低く押さえられたものになる。そして、ＰＭＯＳ１１’やＮＭＯＳ１２’のチャネル下の基板部分にもより多くの電流が流れて上記絶縁破壊の防止効果がさらに高められる。
【００２１】
（第２実施形態）
図４は第２実施形態の保護回路の等価回路図である。この図に示す保護回路４０は、電極パッド２０と内部回路３０との間に設けられ、ＭＯＳトランジスタ４１とダイオード４２とで構成されている。上記ＭＯＳトランジスタ４１はＮチャンネルのデプレッション型であり、第１拡散層電極４１ａが内部回路３０及び電極パッド２０に接続され、第２拡散層電極４１ｂ及びゲート電極４１ｃが負の電源電圧Ｖss（請求項に記す基準電位）に接続されている。一方、ダイオード４２は、Ｎ型領域が内部回路３０及び電極パッド２０に接続され、Ｐ型領域が上記の電源電圧Ｖssに接続されている。
【００２２】
上記構成の保護回路４０では、電極パッド２０に負の過電圧が印加されるとダイオード４２が導通して電荷が負の電源電圧Ｖssに放電される。一方、電極パッド２０に正の過電圧が印加された場合には、この過電圧によってＮチャンネルのＭＯＳトランジスタ４１に電流が流れてる。この際、ＭＯＳトランジスタ４１は、デプレション型であることから、この過電圧は直ちにＭＯＳトランジスタ４１の第１拡散層電極４１ａ−第２拡散層電極４１ｂ間に流れ始める。そして、この過電圧は、ＭＯＳトランジスタ４１のチャネル内の高抵抗部で消費される。
【００２３】
以上のように、上記構成の保護回路４０では、ＭＯＳトランジスタ４１から直ちに過電圧が放電され、過電圧の印加によるＭＯＳトランジスタ４１の静電破壊が防止される。このため、ＭＯＳトランジスタ４１と電極パッド２０との間にＭＯＳトランジスタ４１を保護するするための抵抗素子を設ける必要はない。したがって、この抵抗素子を設けた保護回路と比較して、電極パッドに印加された信号波型に対して内部回路側に出力される信号波形が鈍ることが押さえられ、半導体装置の動作速度が確保される。また、上記抵抗素子を拡散層で形成してなる保護回路では、この拡散層の接続部で発生する基板−配線間のショート不良が発生する場合があるが、本実施形態の保護回路４０では上記抵抗素子を設ける必要がないので、このショート不良を懸念する必要はない。
【００２４】
さらに、ＭＯＳトランジスタ４１をデプレッション型にして当該ＭＯＳトランジスタ４１を通常状態（電圧が印加されていない状態）で導通させているため、ＭＯＳトランジスタ４１のゲート電極４１ｃと負の電源電圧ＶSSとの間に当該ＭＯＳトランジスタ４１をＯＮさせるための抵抗素子を設ける必要もない。
以上のように、ＭＯＳトランジスタ４１とダイオード４２とを備えた保護回路内に抵抗素子を設ける必要がなくなるため、当該ＭＯＳトランジスタ４１とダイオード４２とを備えた保護回路４０の回路構成が単純化される。
【００２５】
図５には、上記図４を用いて説明した第２実施形態の保護回路の変形例を示す。この図５に示す保護回路４０’と上記図４を用いて説明した保護回路（４０）との異なるところは、保護回路４０’を構成するＭＯＳトランジスタ４１’が設けられた基板に電流経路を設け、この基板に正の電圧を印加し、当該ＭＯＳトランジスタ４１’を寄生バイポーラトランジスタとしても作動するようにした点にある。これ以外の構成は、上記保護回路（４０）と同様である。ただし、このＭＯＳトランジスタ４１’では、第１拡散層電極４１ａ及び第２拡散層電極４１ｂの拡散層深さに対して、これらの表面のシリサイド層の膜厚を十分に薄くすることとで、ＭＯＳトランジスタ４１’に形成される寄生バイポーラトランジスタのＯＮ抵抗を低く押さえることとする。
【００２６】
上記構成の保護回路４０’では、ＭＯＳトランジスタ４１’の基板側にも電流が流れて過電圧が消費され易くなる。そして、ＭＯＳトランジスタ４１’のチャネル部分で過大電流が消費される際、流れるキャリアでインパクトイオンが発生し、このインパクトイオンが基板電流として流れることで上記過電圧の消費が効率的に行われる。このため、この保護回路４０’は、上記図４を用いて説明した保護回路（４０）よりもさらに耐圧特性に優れたものになる。
【００２７】
図６には、上記図４を用いて説明した第２実施形態の保護回路のさらに他の変形例を示す。この図６に示す保護回路４０”は、上記図５を用いて説明した保護回路（４０’）のダイオード４２”及びＭＯＳトランジスタ４１”の導電型を逆にしたものであり、それ以外の構成は上記保護回路（４０’）と同様である。
【００２８】
上記構成の保護回路４０”であっても、上記保護回路（４０’）と同様の効果が得られる。
【００２９】
図７（１）〜（４）は、本発明の保護回路に用いられたＭＯＳトランジスタ（請求項に示す絶縁ゲート型電界効果トランジスタ）部分の形成を説明する断面工程図であり、以下にこれらの図に基づいて上記保護回路の形成工程を説明する。尚、ＭＯＳトランジスタの構成部品には、図１で示した第１実施形態のＭＯＳトランジスタに付した符号を用いた。
先ず、図７（１）に示すように、半導体基板１００の表面側に素子分離領域１０１を形成する。その後、上記保護回路を構成するＭＯＳトランジスタをデプレッション型にするための不純物を、イオン注入によって半導体基板１００の表面層に導入する。イオン注入の一例を以下に示す。
ＮＭＯＳ領域では、注入イオン：Ｐ（リン）、注入エネルギー：２０ｋｅＶ、注入ドーズ量：１０¹²個／ｃｍ²。
ＰＭＯＳ領域では、注入イオン：Ｂ（ホウ素）、注入エネルギー：２０ｋｅＶ、注入ドーズ量：１０¹²個／ｃｍ²。
【００３０】
次に、上記保護回路を構成するＭＯＳトランジスタのゲート電極１１ｃを、内部回路を構成するＭＯＳトランジスタのゲート電極（図示省略）と同一のポリシリコン層で形成する。ＬＤＤ拡散層１０２を形成するためのイオン注入を行った後、ゲート電極１１ｃの側壁に酸化シリコンからなるサイウォール１０３を形成する。ここでは、半導体基板１００上の全面に成膜した酸化シリコン膜をエッチバックすることによって上記サイドウォール１０３を得る。
【００３１】
その後、ＭＯＳトランジスタ（内部回路を構成するＭＯＳトランジスタも含む）の第１拡散層電極１１ａ及び第２拡散層電極１１ｂを形成するためのイオン注入を行う。
この際、先ず、半導体基板１００上の全面に、１０ｎｍの膜厚の酸化シリコン膜（図示省略）を成膜する。ここでは、４ｓｌｍの流量で供給されるＯ₂（酸素ガス）雰囲気下で８００℃、１０分の熱処理を行うことによって酸化シリコン膜を得る。
【００３２】
次に、Ｐ型不純物として、例えはＢＦ₂（２フッ化ホウ素）イオンを４０ｋｅＶの注入エネルギーで３×１０¹⁵個／ｃｍ²程度注入する。この際、ＢＦ₂のＦ（フッ素）が上記酸化シリコン膜内に取り込まれ、Ｂ（ホウ素）のみが半導体基板１００中に導入される。次いで、Ｎ型不純物として、例えばＡｓ（ヒ素）イオンを５０ｋｅＶの注入エネルギーで３×１０¹⁵個／ｃｍ²程度注入する。
【００３３】
その後、上記のイオン注入によって半導体基板１００及びゲート電極１１ｃ内に導入された不純物の活性化熱処理を行う。ここでは、窒素雰囲気中において１０００℃で１０秒の熱処理を行い、ＬＤＤ拡散層１０２を有する第１拡散層電極１１ａ及び第２拡散層電極１１ｂを形成すると共に、ゲート電極１１ｃの導電性を得る。
【００３４】
次に、図７（２）に示すように、セルフアラインシリサイド法によって、第１拡散層電極１１ａ、第２拡散層電極１１ｂ及びゲート電極１１ｃの露出表面層（内部回路を構成するＭＯＳトランジスタの拡散層及びゲート電極の露出表面層も含む）にシリサイド層Ａを形成する。ここでは、先ずフッ酸系溶液で半導体基板１００及びゲート電極１１ｃ表面の自然酸化膜を除去する。上記フッ酸系溶液としては、例えばＨ₂Ｏ₂（過酸化水素）：Ｈ₂Ｏ（水）：ＨＦ（フッ酸）＝３０：７０：１（体積比）を用いる。
【００３５】
次に、半導体基板１００上の全面に金属膜を成膜する。この金属膜としては、Ｔｉ（チタン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｚｒ（ジルコニウム）、Ｒｕ（ルテリウム）、Ｐｄ（パラジウム）、Ｈｆ（ハフニウム）、Ｗ（タングステン）、Ｐｔ（プラチナ）、Ｃｏ／Ｔｉ、Ｔｉ／Ｃｏ、ＴｉＮ／Ｃｏ等を用いる。
【００３６】
以下に、Ｃｏからなる上記金属膜の成膜条件の一例を示す。スパッタリングガス及び流量：Ａｒ（アルゴン）＝１００ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：１０ｎｍ、パワー：１ｋＷ。
【００３７】
その後、第１回目の熱処理を行い、単結晶及び多結晶のシリコン表面にＣｏＳｉ₂からなるシリサイド層Ａを選択的に成長させる。熱処理の一例としては、５０００ｃｍ³／分の流量で供給されるＮ₂（窒素）雰囲気中において５５０℃で３０秒のＲＴＡ（Rapid Thermal Annealing ）を行う。次に、硫酸過水をエッチング溶液に用いて未反応の金属膜（Ｃｏ）を選択的にエッチング除去する。
【００３８】
しかる後、第２回目の熱処理を行い、シリサイド層Ａをさらに安定な相に転移させる。この際の熱処理の一例としては、５０００ｃｍ³／分の流量で供給されるＮ₂雰囲気中において８００℃で３０秒のＲＴＡを行う。
【００３９】
次に、図７（３）に示すように、半導体基板１００上の全面に酸化シリコン膜または窒化シリコン膜とＢＰＳＧ（ホウ素−リンシリケートガラス）膜との積層構造からなる層間絶縁膜１０５を成膜する。以下に、上記層間絶縁膜の成膜条件の一例を示す。
酸化シリコン膜の成膜条件としては、成膜ガス及び流量：ＳｉＨ₄（シラン）／Ｏ₂（酸素ガス）＝０．０３ｓｌｍ／０．５４ｓｌｍ、成膜雰囲気内ガス圧力：１０．２Ｐａ、成膜温度：４００℃、成膜膜厚：１００ｎｍ。
窒化シリコン膜の成膜条件としては、成膜ガス及び流量：ＳｉＨ₂Ｃｌ₂（２塩化シラン）／ＮＨ₃（アンモニア）／Ｎ₂＝０．０５ｓｌｍ／０．２ｓｌｍ／０．２ｓｌｍ、成膜雰囲気内ガス圧力：７０Ｐａ、成膜温度：７６０℃、成膜膜厚：５０ｎｍ。
【００４０】
ＢＰＳＧ膜の成膜条件としては、成膜ガス及び流量：ＴＥＯＳ＝５０ｓｃｃｍ、成膜雰囲気内ガス圧力：４０Ｐａ、成膜温度：７２０℃、成膜膜厚：５００ｎｍ。
【００４１】
次に、ここでは図示を省略したレジストパターンをマスクに用いたエッチングによって、上記層間絶縁膜１０５に接続孔１０６を形成する。この際の層間絶縁膜１０５のエッチング条件の一例を示す。エッチングガス及び流量：Ｃ₄Ｆ₈（８フッ化シクロブタン）／５０ｓｃｃｍ、ＲＦパワー：１２００Ｗ、エッチング雰囲気内ガス圧力：２Ｐａ。
【００４２】
上記工程の後、接続孔１０６のマスクずれに対応させるために、コンタクトイオン注入を施す。この際、Ｐ型不純物の導入条件の一例としては、ＢＦ₂イオンを５０ｋｅＶの注入エネルギーで３×１０¹⁵個／ｃｍ²程度導入する。また、Ｎ型不純物の導入条件の一例としては、Ａｓイオンを５０ｋｅＶの注入エネルギーで３×１０¹⁵個／ｃｍ²程度導入する。
【００４３】
その後、Ｎ₂雰囲気中において８５０℃で３０秒間の活性化熱処理を行う。
【００４４】
次に、図７（４）に示すように、接続孔１０６内にプラグ１０７を形成する。この際先ず、硫酸過水溶液への侵漬とＡｒイオンによるドライエッチングとによって接続孔１０６底面の自然酸化膜を除去した後、上記ドライエッチングに続けて密着層（図示省略）の成膜を行う。この密着層は、例えばＴｉ（チタン）膜上にＴｉＮ（窒化チタン）膜を積層してなり、以下に上記各膜の成膜条件の一例を示す。
Ｔｉ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ＝１００ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：１０ｎｍ、パワー：８ｋＷ。
ＴｉＮ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ／Ｎ₂＝４０ｓｃｃｍ／２０ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜膜厚：７０ｎｍ、パワー：５ｋＷ。
【００４５】
次に、上記密着層上にブランケットＷ膜を成膜する。成膜条件の一例を以下に示す。
成膜ガス及び流量：Ａｒ／Ｎ₂／Ｈ₂（水素ガス）／ＷＦ₆（６フッ化タングステン）＝２２００ｓｃｃｍ／３００ｓｃｃｍ／５００ｓｃｃｍ／７５ｓｃｃｍ、成膜雰囲気内ガス圧力：１０６４０Ｐａ、成膜温度：４５０℃、成膜膜厚：４００ｎｍ。
【００４６】
次に、接続孔１０６内にのみＷ膜が残る状態にこのＷ膜をエッチバックし、当該Ｗ膜からなるプラグ１０７を形成する。Ｗ膜をエッチバックする際のエッチング条件の一例を以下に示す。
エッチングガス及び流量：ＳＦ₆（６フッ化硫黄）＝５０ｓｃｃｍ、ＲＦパワー：１５０Ｗ、エッチング雰囲気内ガス圧力：１．３３Ｐａ。
【００４７】
次に、層間絶縁膜１０５及びプラグ１０７上に配線１０８を形成する。ここでは、一例としてＴｉ膜上にＡｌ（アルミニウム）膜を積層させてなる配線材料膜を成膜した後、この配線材料膜をパターニングすることによって配線１０８を得る。以下に、上記配線材料膜の成膜条件及びこの配線材料膜をパターニングする際のエッチング条件の一例を示す。
【００４８】
Ｔｉ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ＝１００ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：３０ｎｍ、パワー：４ｋＷ。
Ａｌ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ＝５０ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：０．５μｍ、パワー：２２．５ｋＷ。
エッチング条件としては、エッチングガス及び流量：ＢＣｌ₃（３塩化ホウ素）／Ｃｌ₂（塩素ガス）＝６０ｓｃｃｍ／９０ｓｃｃｍ、マイクロ波パワー：１０００Ｗ、ＲＦパワー：５０Ｗ、エッチング雰囲気内ガス圧力：０．０１６Ｐａ。
【００４９】
尚、上記形成工程におけるＲＴＡの熱処理シーケンスは、５００℃の昇温までは１００℃／ｓｅｃ．程度で昇温を施すが、５００℃〜１０００℃までは１０℃／ｓｅｃ．で処理を行う。また、降温時も１０００℃〜５００℃までは−１０℃／ｓｅｃ．で処理を行い、５００℃以下で−１００℃／ｓｅｃ．程度の急速降温を実施する。これによって、スループットを上昇させると共に、熱ストレスによる結晶欠陥の発生を防止する。
【００５０】
以上のようにして、上記各実施形態で説明した構成の保護回路を有する半導体装置を形成する。
【００５１】
【発明の効果】
以上説明したように、本発明の半導体装置の保護回路によれば、当該保護回路を構成する絶縁ゲート型電界効果トランジスタとしてデプレッション型を採用したことで、電極パッドから保護回路に過電圧が印加された場合に直ちに上記過電圧による電流を上記絶縁ゲート型電界効果トランジスタに流すことができる。このため、保護回路を構成する絶縁ゲート型電界効果トランジスタに過電圧の印加によるストレスが加わることはない。したがって、上記絶縁ゲート型電界効果トランジスタが拡散層電極表面にシリサイド層が設けられたものであっても、過電圧の印加による絶縁ゲート型電界効果トランジスタの静電破壊が防止され、十分な耐圧特性を有する保護回路が得られる。
また、絶縁ゲート型電界効果トランジスタの各電極の表面層にシリサイド層を設けたことで、このトランジスタの動作速度を向上させてさらに過電圧を放出し易くすることができる。
しかも、絶縁ゲート型電界効果トランジスタが形成された基板に電圧を印加することで寄生バイポーラトランジスタとしても動作させることが可能になり、過電圧の消費を効率的に行うことができる。
【図面の簡単な説明】
【図１】第１実施形態の保護回路を説明する等価回路図である。
【図２】本発明における保護回路の要部断面図である。
【図３】第１実施形態の保護回路の変形例を示す等価回路図である。
【図４】第２実施形態の保護回路を説明する等価回路図である。
【図５】第２実施形態の保護回路の変形例を示す等価回路図である。
【図６】第２実施形態の保護回路の他の変形例を示す等価回路図である。
【図７】本発明の保護回路の製造を説明する断面工程図である。
【図８】従来の保護回路を説明する等価回路図である。
【符号の説明】
１０，１０’，４０，４０’，４０”…保護回路、１１，１１’…ＰＭＯＳ（絶縁ゲート型電界効果トランジスタ）、１１ａ，１２ａ，４１ａ…第１拡散層電極、１１ｂ，１２ｂ，４１ｂ…第２拡散層電極、１２，１２’…ＮＭＯＳ（絶縁ゲート型電界効果トランジスタ）、２０…電極パッド、３０…内部回路、４１，４１’，４１”…ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a protection circuit for a semiconductor device, and more particularly to a protection circuit having an insulated gate field effect transistor.
[0002]
[Prior art]
FIG. 8 is an equivalent circuit diagram for explaining an example of the protection circuit in the semiconductor device. The protection circuit 80 shown in FIG. Enhancement type The insulated gate field effect transistors 81 and 82 are provided between the electrode pad 20 and the internal circuit 30. The insulated gate field effect transistors 81 and 82 are, for example, a P-channel MOS (Metal Oxide Semiconductor) transistor (hereinafter referred to as PMOS) 81 and an N-channel MOS transistor (hereinafter referred to as NMOS) 82. The first diffusion layer electrode 81 a of the PMOS 81 and the first diffusion layer electrode 82 a of the NMOS 82 are connected to the electrode pad 20 and the internal circuit 30. The second diffusion layer electrode 81b and the gate electrode 81c of the PMOS 81 are connected to the input power supply VCC. Further, the second diffusion layer electrode 82b and the gate electrode 82c of the NMOS 82 are connected to the ground GND.
[0003]
In the protection circuit 80 configured as described above, when a positive overvoltage higher than the input power supply Vcc is applied to the electrode pad 20, the avalanche breakdown occurs between the first diffusion layer electrode 81a and the second diffusion layer electrode 81b of the PMOS 81. Current flows, and the overvoltage is discharged to the input power supply VCC. When a negative overvoltage lower than the input power source Vcc is applied to the electrode pad 20, a current due to avalanche breakdown flows between the first diffusion layer electrode 82a and the second diffusion layer electrode 82b of the NMOS 82, and the overvoltage is reduced to the ground GND. Discharged.
[0004]
[Problems to be solved by the invention]
However, as described in the above conventional example, an enhancement-type insulated gate field effect transistor is used in the protection circuit of the semiconductor device. Therefore, a current is not supplied to the transistor until the transistor is turned on by voltage application. Flows. For example, in the above protection circuit, the overvoltage is discharged only when the NMOS or PMOS is avalanche breakdown and is turned on by the overvoltage applied to the electrode pad, and a current flows through the MOS. However, a certain amount of time is required until the transistor is turned on after the overvoltage is applied. For this reason, the breakdown of the transistor may occur due to the application of the overvoltage during this time.
[0005]
Further, in a semiconductor device that has been highly integrated, a low-resistance silicide layer is provided on the surface layer of the diffusion layer electrode in order to reduce the sheet resistance of the diffusion layer electrode of the MOS transistor. This silicide layer is formed in a self-aligned manner on the surface layer of the diffusion layer by a self-aligned silicide method. For this reason, in the step of forming a silicide layer on the diffusion layer surface of the MOS transistor constituting the internal circuit, a silicide layer is also formed on the diffusion layer surface of each MOS transistor constituting the protection circuit. Since the overvoltage applied to the electrode pad is concentrated on the silicide layer having a small resistance, the dielectric breakdown occurs while the current path until the transistor of the protection circuit having the silicide layer is turned on is cut off. Is more likely to occur.
[0006]
[Means for Solving the Problems]
A protection circuit for a semiconductor device for solving the above problems is provided between an electrode pad and an internal circuit, and a first diffusion layer electrode is connected to the electrode pad and the internal circuit, and a second diffusion layer electrode and a gate An insulated gate field effect transistor having an electrode connected to a reference potential is provided, and the insulated gate field effect transistor is a depletion type.
[0007]
In the protection circuit, the overvoltage applied to the electrode pad is applied from the first diffusion layer electrode to the insulated gate field effect transistor. This insulated gate field effect transistor is a depletion type, and since the gate electrode is connected to the reference potential and is always kept in a conductive state, the first diffusion of the insulated gate field effect transistor is caused by the application of the overvoltage. A current immediately flows between the layer electrode and the second diffusion layer electrode. For this reason, stress due to application of overvoltage is not applied to the insulating portion of the insulated gate field effect transistor. This overvoltage is consumed by the high resistance portion in the channel of the insulated gate field effect transistor.
[0008]
A silicide layer was provided on the surface layer of the first diffusion layer electrode, the second diffusion layer electrode, and the gate electrode. This reduces the contact resistance and increases the operating speed of the insulated gate field effect transistor. Further, when the insulated gate field effect transistor is an N-channel type, 0 or a positive voltage is applied to the substrate on which the insulated gate field effect transistor is provided, and the insulated gate field effect transistor is In the case of the P-channel type, 0 or a negative voltage is applied to the substrate on which the insulated gate field effect transistor is provided. As a result, the insulated gate field effect transistor also operates as a parasitic bipolar transistor.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a protection circuit for a semiconductor device to which the present invention is applied will be described below with reference to the drawings. In addition, each embodiment shown below is shown as an example to the last. Also, the same components as those of the conventional protection circuit described with reference to FIG.
[0010]
(First embodiment)
FIG. 1 is an equivalent circuit diagram for explaining the protection circuit of the first embodiment. As shown in this figure, the protection circuit 10 is provided between an electrode pad 20 and an internal circuit 30 and is composed of depletion type insulated gate field effect transistors 11 and 12. These insulated gate field effect transistors 11 and 12 are a PMOS transistor (hereinafter referred to as PMOS) 11 and an NMOS transistor (hereinafter referred to as NMOS) 12.
[0011]
In the PMOS 11 and the NMOS 12, the first diffusion layer electrodes 11 a and 12 a are connected to the wiring between the electrode pad 20 and the internal circuit 30. The second diffusion layer electrode 11b and the gate electrode 11c of the PMOS 11 are connected to an input power source VCC (reference potential described in claims). On the other hand, the second diffusion layer electrode 12b and the gate electrode 12c of the NMOS 12 are connected to the ground GND (reference potential described in claims).
[0012]
FIG. 2 is a cross-sectional view of the main part of the transistor portion of the protection circuit (10). As shown in this figure, the surface layers of the first diffusion layer electrodes 11a and 12a, the second diffusion layer electrodes 11b and 12b and the gate electrodes 11c and 12c of the PMOS 11 and NMOS 12 constituting the protection circuit are formed on the silicide layer A. Is provided. The silicide layer A is formed at the same time as the step of forming a silicide layer on the surface of the diffusion layer (not shown) of the internal circuit by the self-aligned silicide method.
[0013]
In the protection circuit 10 having the configuration described with reference to FIGS. 1 and 2, the overvoltage applied to the electrode pad 20 is applied to the first diffusion layers 11 a and 12 a of the PMOS 11 and NMOS 12 constituting the protection circuit 10. . The PMOS 11 and NMOS 12 are of a depletion type, and the gate electrodes 11c and 12c are connected to the reference potentials VCC and GND and are always kept in a conductive state.
[0014]
Therefore, when the overvoltage is a positive overvoltage higher than the input power supply VCC, the overvoltage immediately starts to flow between the first diffusion layer electrode 11a and the second diffusion layer electrode 11b of the PMOS 11. This overvoltage is consumed by the high resistance portion in the channel of the PMOS 11. On the other hand, when the overvoltage is a negative overvoltage lower than the input power supply VCC, the overvoltage immediately starts to flow between the first diffusion layer electrode 12a and the second diffusion layer electrode 12b of the NMOS 12. This overvoltage is consumed by the high resistance portion in the channel of the NMOS 12.
[0015]
Therefore, in the protection circuit 10, the overvoltage applied to the electrode pad 20 is not temporarily stored in the silicide layer on the surface of the first diffusion layer electrodes 11a and 12a, and the electrostatic capacitance of the PMOS 11 and the NMOS 12 due to this overvoltage. Destruction is prevented.
[0016]
Further, since the silicide layer A is provided on the surface layers of the first diffusion layer electrodes 11a and 12a, the second diffusion layer electrodes 11b and 12b, and the gate electrodes 11c and 12c of the PMOS 11 and NMOS 12, the contact resistance is reduced. The operating speed of the insulated gate field effect transistor can be increased.
[0017]
FIG. 3 shows a modification of the protection circuit according to the first embodiment described with reference to FIG. The difference between the protection circuit 10 ′ shown in FIG. 3 and the protection circuit (10) described with reference to FIG. 1 is that the substrate portion provided with the PMOS 11 ′ and NMOS 12 ′ constituting the protection circuit 10 ′ is also different. The current path is provided. Other configurations are the same as those of the protection circuit (10).
[0018]
Here, the N-well diffusion layer (ie, the PMOS 11 ′ is provided) Claim Substrate (not shown) is applied with 0 or a negative voltage, and a P-well diffusion layer provided with an NMOS 12 '(ie Claim It is assumed that 0 or a positive voltage is applied to the substrate (not shown). The negative voltage and the positive voltage are included even when they are self-generated. Further, the silicide layer (see FIG. 2) A on the surface thereof is made sufficiently thin with respect to the diffusion layer depth of the first diffusion layer electrodes 11a and 12a and the second diffusion layer electrodes 11b and 12b. To do.
[0019]
In the protection circuit 10 ′ having such a configuration, the PMOS 11 ′ and the NMOS 12 ′ function as parasitic bipolar transistors based on the respective substrate portions. For this reason, for example, when excessive current is consumed in the PMOS 11 ′ channel portion due to application of an overvoltage, − ions are generated as impact ions by flowing carriers, but negative ions are generated in the substrate of the PMOS 11 ′ (that is, the N-well diffusion layer). Since a voltage is applied, the impact ions flow through a parasitic bipolar transistor composed of the first diffusion layer electrode 11a-substrate-second diffusion layer electrode 11b of the PMOS 11 ′. The impact ions flow through the substrate portion under the channel, so that the overvoltage is efficiently consumed. The protection circuit 10 ′ has a further withstand voltage than the protection circuit (10) described with reference to FIG. Excellent characteristics.
[0020]
Further, in the protection circuit 10 ′, since the silicide layers on the surfaces of the first diffusion layer electrodes 11a and 12a and the second diffusion layer electrodes 11b and 12b are sufficiently thin, International Electron Devices Meeting (1996) (US) ) P. As described in FIG. 893 of 893-896, the ON resistance of the parasitic bipolar formed in the MOS transistor is suppressed low. Then, more current flows through the substrate portion under the channel of the PMOS 11 ′ and NMOS 12 ′, and the effect of preventing the dielectric breakdown is further enhanced.
[0021]
(Second Embodiment)
FIG. 4 is an equivalent circuit diagram of the protection circuit of the second embodiment. The protection circuit 40 shown in this figure is provided between the electrode pad 20 and the internal circuit 30, and includes a MOS transistor 41 and a diode 42. The MOS transistor 41 is an N-channel depletion type, the first diffusion layer electrode 41a is connected to the internal circuit 30 and the electrode pad 20, and the second diffusion layer electrode 41b and the gate electrode 41c are negative power supply voltages Vss (claims). Connected to the reference potential). On the other hand, the diode 42 has an N-type region connected to the internal circuit 30 and the electrode pad 20, and a P-type region connected to the power supply voltage Vss.
[0022]
In the protection circuit 40 having the above-described configuration, when a negative overvoltage is applied to the electrode pad 20, the diode 42 is turned on and the electric charge is discharged to the negative power supply voltage Vss. On the other hand, when a positive overvoltage is applied to the electrode pad 20, a current flows through the N-channel MOS transistor 41 due to the overvoltage. At this time, since the MOS transistor 41 is a depletion type, this overvoltage immediately starts to flow between the first diffusion layer electrode 41a and the second diffusion layer electrode 41b of the MOS transistor 41. This overvoltage is consumed by the high resistance portion in the channel of the MOS transistor 41.
[0023]
As described above, in the protection circuit 40 configured as described above, the overvoltage is immediately discharged from the MOS transistor 41, and electrostatic breakdown of the MOS transistor 41 due to the application of the overvoltage is prevented. Therefore, it is not necessary to provide a resistance element for protecting the MOS transistor 41 between the MOS transistor 41 and the electrode pad 20. Therefore, compared with the protection circuit provided with this resistance element, the signal waveform output to the internal circuit side is suppressed from being dull with respect to the signal waveform applied to the electrode pad, and the operation speed of the semiconductor device is ensured. Is done. Further, in the protection circuit formed by forming the resistance element with a diffusion layer, a short circuit failure between the substrate and the wiring generated at the connection portion of the diffusion layer may occur. Since there is no need to provide a resistance element, there is no need to worry about this short circuit defect.
[0024]
Further, since the MOS transistor 41 is made to be a depletion type, and the MOS transistor 41 is conducted in a normal state (a state where no voltage is applied), the MOS transistor 41 is connected between the gate electrode 41c of the MOS transistor 41 and the negative power supply voltage VSS. There is no need to provide a resistance element for turning on the MOS transistor 41.
As described above, since it is not necessary to provide a resistance element in the protection circuit including the MOS transistor 41 and the diode 42, the circuit configuration of the protection circuit 40 including the MOS transistor 41 and the diode 42 is simplified. .
[0025]
FIG. 5 shows a modification of the protection circuit according to the second embodiment described with reference to FIG. The difference between the protection circuit 40 ′ shown in FIG. 5 and the protection circuit (40) described with reference to FIG. 4 is that a current path is provided on the substrate on which the MOS transistor 41 ′ constituting the protection circuit 40 ′ is provided. A positive voltage is applied to the substrate so that the MOS transistor 41 'operates as a parasitic bipolar transistor. Other configurations are the same as those of the protection circuit (40). However, in the MOS transistor 41 ′, the thickness of the silicide layer on these surfaces is sufficiently reduced with respect to the diffusion layer depth of the first diffusion layer electrode 41a and the second diffusion layer electrode 41b. The ON resistance of the parasitic bipolar transistor formed in the transistor 41 ′ is kept low.
[0026]
In the protection circuit 40 ′ having the above configuration, a current flows also to the substrate side of the MOS transistor 41 ′, and overvoltage is easily consumed. When an excessive current is consumed in the channel portion of the MOS transistor 41 ′, impact ions are generated in the flowing carriers, and the impact ions flow as a substrate current, whereby the overvoltage is efficiently consumed. For this reason, this protection circuit 40 ′ is further superior in breakdown voltage characteristics than the protection circuit (40) described with reference to FIG.
[0027]
FIG. 6 shows still another modification of the protection circuit according to the second embodiment described with reference to FIG. The protection circuit 40 ″ shown in FIG. 6 is obtained by reversing the conductivity types of the diode 42 ″ and the MOS transistor 41 ″ of the protection circuit (40 ′) described with reference to FIG. This is the same as the protection circuit (40 ′).
[0028]
Even with the protection circuit 40 ″ having the above configuration, the same effect as that of the protection circuit (40 ′) can be obtained.
[0029]
7 (1) to (4) are cross-sectional process diagrams for explaining the formation of the MOS transistor (insulated gate field effect transistor shown in the claims) portion used in the protection circuit of the present invention. A process for forming the protection circuit will be described with reference to the drawings. In addition, the code | symbol attached | subjected to the MOS transistor of 1st Embodiment shown in FIG. 1 was used for the component of MOS transistor.
First, as illustrated in FIG. 7A, the element isolation region 101 is formed on the surface side of the semiconductor substrate 100. Thereafter, an impurity for making the MOS transistor constituting the protection circuit into a depletion type is introduced into the surface layer of the semiconductor substrate 100 by ion implantation. An example of ion implantation is shown below.
In the NMOS region, implantation ions: P (phosphorus), implantation energy: 20 keV, implantation dose amount: 10 ¹² Piece / cm ² .
In the PMOS region, implantation ions: B (boron), implantation energy: 20 keV, implantation dose amount: 10 ¹² Piece / cm ² .
[0030]
Next, the gate electrode 11c of the MOS transistor constituting the protection circuit is formed of the same polysilicon layer as the gate electrode (not shown) of the MOS transistor constituting the internal circuit. After performing ion implantation for forming the LDD diffusion layer 102, a side wall 103 made of silicon oxide is formed on the side wall of the gate electrode 11c. Here, the sidewall 103 is obtained by etching back a silicon oxide film formed on the entire surface of the semiconductor substrate 100.
[0031]
Thereafter, ion implantation for forming the first diffusion layer electrode 11a and the second diffusion layer electrode 11b of the MOS transistor (including the MOS transistor constituting the internal circuit) is performed.
At this time, first, a silicon oxide film (not shown) having a thickness of 10 nm is formed on the entire surface of the semiconductor substrate 100. Here, O supplied at a flow rate of 4 slm. ₂ A silicon oxide film is obtained by performing heat treatment at 800 ° C. for 10 minutes in an (oxygen gas) atmosphere.
[0032]
Next, as a P-type impurity, for example, BF ₂ (Boron difluoride) ions 3 × 10 with 40 keV implantation energy ¹⁵ Piece / cm ² Inject about. At this time, BF ₂ F (fluorine) is taken into the silicon oxide film, and only B (boron) is introduced into the semiconductor substrate 100. Next, as an N-type impurity, for example, As (arsenic) ions are 3 × 10 3 at an implantation energy of 50 keV. ¹⁵ Piece / cm ² Inject about.
[0033]
Thereafter, activation heat treatment is performed on the impurities introduced into the semiconductor substrate 100 and the gate electrode 11c by the above-described ion implantation. Here, heat treatment is performed in a nitrogen atmosphere at 1000 ° C. for 10 seconds to form the first diffusion layer electrode 11a and the second diffusion layer electrode 11b having the LDD diffusion layer 102, and the conductivity of the gate electrode 11c is obtained.
[0034]
Next, as shown in FIG. 7B, the exposed surface layers of the first diffusion layer electrode 11a, the second diffusion layer electrode 11b, and the gate electrode 11c (diffusion of the MOS transistor constituting the internal circuit) are formed by self-aligned silicide. (Including the exposed surface layer of the layer and the gate electrode). Here, first, the natural oxide film on the surface of the semiconductor substrate 100 and the gate electrode 11c is removed with a hydrofluoric acid-based solution. Examples of the hydrofluoric acid solution include H ₂ O ₂ (Hydrogen peroxide): H ₂ O (water): HF (hydrofluoric acid) = 30: 70: 1 (volume ratio) is used.
[0035]
Next, a metal film is formed on the entire surface of the semiconductor substrate 100. As this metal film, Ti (titanium), Co (cobalt), Ni (nickel), Zr (zirconium), Ru (ruthelium), Pd (palladium), Hf (hafnium), W (tungsten), Pt (platinum) Co / Ti, Ti / Co, TiN / Co, or the like is used.
[0036]
An example of film formation conditions for the metal film made of Co is shown below. Sputtering gas and flow rate: Ar (argon) = 100 sccm, gas pressure in film formation atmosphere: 0.47 Pa, film formation temperature: 150 ° C., film thickness: 10 nm, power: 1 kW.
[0037]
Thereafter, the first heat treatment is performed, and CoSiSi is formed on the monocrystalline and polycrystalline silicon surfaces. ₂ A silicide layer A made of is selectively grown. As an example of heat treatment, 5000cm ^Three N supplied at a flow rate per minute ₂ RTA (Rapid Thermal Annealing) is performed at 550 ° C. for 30 seconds in a (nitrogen) atmosphere. Next, unreacted metal film (Co) is selectively removed by etching using sulfuric acid / hydrogen peroxide as an etching solution.
[0038]
Thereafter, a second heat treatment is performed to transfer the silicide layer A to a more stable phase. As an example of the heat treatment at this time, 5000 cm ^Three N supplied at a flow rate per minute ₂ RTA is performed at 800 ° C. for 30 seconds in an atmosphere.
[0039]
Next, as shown in FIG. 7 (3), an interlayer insulating film 105 having a laminated structure of a silicon oxide film or a silicon nitride film and a BPSG (boron-phosphosilicate glass) film is formed on the entire surface of the semiconductor substrate 100. To do. Hereinafter, an example of the conditions for forming the interlayer insulating film will be shown.
The film formation conditions for the silicon oxide film include film formation gas and flow rate: SiH _Four (Silane) / O ₂ (Oxygen gas) = 0.03 slm / 0.54 slm, gas pressure in the deposition atmosphere: 10.2 Pa, deposition temperature: 400 ° C., deposition thickness: 100 nm.
The film formation conditions for the silicon nitride film include film formation gas and flow rate: SiH ₂ Cl ₂ (Silane dichloride) / NH _Three (Ammonia) / N ₂ = 0.05 slm / 0.2 slm / 0.2 slm, gas pressure in film forming atmosphere: 70 Pa, film forming temperature: 760 ° C., film thickness: 50 nm.
[0040]
The film formation conditions for the BPSG film are film formation gas and flow rate: TEOS = 50 sccm, gas pressure in the film formation atmosphere: 40 Pa, film formation temperature: 720 ° C., film formation film thickness: 500 nm.
[0041]
Next, a connection hole 106 is formed in the interlayer insulating film 105 by etching using a resist pattern (not shown) as a mask. An example of etching conditions for the interlayer insulating film 105 at this time is shown. Etching gas and flow rate: C _Four F ₈ (Cyclobutane octafluoride) / 50 sccm, RF power: 1200 W, gas pressure in etching atmosphere: 2 Pa.
[0042]
After the above process, contact ion implantation is performed in order to cope with the mask displacement of the connection hole 106. At this time, as an example of conditions for introducing the P-type impurity, BF ₂ 3 × 10 ions with 50 keV implantation energy ¹⁵ Piece / cm ² Introduce degree. In addition, as an example of conditions for introducing the N-type impurity, As ions are implanted at 3 × 10 5 at an implantation energy of 50 keV. ¹⁵ Piece / cm ² Introduce degree.
[0043]
Then N ₂ An activation heat treatment is performed at 850 ° C. for 30 seconds in an atmosphere.
[0044]
Next, as shown in FIG. 7 (4), a plug 107 is formed in the connection hole 106. At this time, first, the natural oxide film on the bottom surface of the connection hole 106 is removed by immersion in an aqueous sulfuric acid solution and dry etching with Ar ions, and then an adhesion layer (not shown) is formed following the dry etching. This adhesion layer is formed, for example, by laminating a TiN (titanium nitride) film on a Ti (titanium) film, and examples of film forming conditions for each of the above films are shown below.
The deposition conditions for the Ti film are sputtering gas and flow rate: Ar = 100 sccm, gas pressure in the deposition atmosphere: 0.47 Pa, deposition temperature: 150 ° C., deposition thickness: 10 nm, power: 8 kW.
The deposition conditions for the TiN film include sputtering gas and flow rate: Ar / N ₂ = 40 sccm / 20 sccm, gas pressure in film formation atmosphere: 0.47 Pa, film thickness: 70 nm, power: 5 kW.
[0045]
Next, a blanket W film is formed on the adhesion layer. An example of film formation conditions is shown below.
Deposition gas and flow rate: Ar / N ₂ / H ₂ (Hydrogen gas) / WF ₆ (Tungsten fluoride) = 2200 sccm / 300 sccm / 500 sccm / 75 sccm, gas pressure in the film formation atmosphere: 10640 Pa, film formation temperature: 450 ° C., film thickness: 400 nm.
[0046]
Next, the W film is etched back so that the W film remains only in the connection hole 106, and a plug 107 made of the W film is formed. An example of etching conditions for etching back the W film is shown below.
Etching gas and flow rate: SF ₆ (Sulfur hexafluoride) = 50 sccm, RF power: 150 W, gas pressure in etching atmosphere: 1.33 Pa.
[0047]
Next, a wiring 108 is formed over the interlayer insulating film 105 and the plug 107. Here, as an example, a wiring material film is formed by laminating an Al (aluminum) film on a Ti film, and then the wiring material film is patterned to obtain the wiring 108. Examples of the film formation conditions for the wiring material film and the etching conditions for patterning the wiring material film are shown below.
[0048]
As the conditions for forming the Ti film, sputtering gas and flow rate: Ar = 100 sccm, gas pressure in the film forming atmosphere: 0.47 Pa, film forming temperature: 150 ° C., film thickness: 30 nm, power: 4 kW.
The deposition conditions for the Al film include sputtering gas and flow rate: Ar = 50 sccm, gas pressure in the deposition atmosphere: 0.47 Pa, deposition temperature: 150 ° C., deposition thickness: 0.5 μm, power: 22.5 kW .
Etching conditions include etching gas and flow rate: BCl _Three (Boron trichloride) / Cl ₂ (Chlorine gas) = 60 sccm / 90 sccm, microwave power: 1000 W, RF power: 50 W, gas pressure in etching atmosphere: 0.016 Pa.
[0049]
Note that the RTA heat treatment sequence in the forming step is 100 ° C./sec. The temperature is increased at a temperature of about 10 ° C./sec. Process with. Further, even when the temperature is lowered, it is −10 ° C./sec. At −500 ° C./sec. Implement a rapid temperature drop. This increases the throughput and prevents the generation of crystal defects due to thermal stress.
[0050]
As described above, a semiconductor device having the protection circuit having the structure described in each of the above embodiments is formed.
[0051]
【The invention's effect】
As described above, according to the protection circuit for a semiconductor device of the present invention, an overvoltage is applied from the electrode pad to the protection circuit by adopting the depletion type as the insulated gate field effect transistor constituting the protection circuit. In this case, a current due to the overvoltage can be immediately passed through the insulated gate field effect transistor. For this reason, the stress by application of an overvoltage is not added to the insulated gate field effect transistor which comprises a protection circuit. Therefore, even if the insulated gate field effect transistor has a silicide layer on the surface of the diffusion layer electrode, electrostatic breakdown of the insulated gate field effect transistor due to application of overvoltage is prevented, and sufficient breakdown voltage characteristics are obtained. A protection circuit having the same is obtained.
Further, by providing the silicide layer on the surface layer of each electrode of the insulated gate field effect transistor, the operation speed of the transistor can be improved and the overvoltage can be easily released.
In addition, by applying a voltage to the substrate on which the insulated gate field effect transistor is formed, it can be operated as a parasitic bipolar transistor, and the overvoltage can be consumed efficiently.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram illustrating a protection circuit according to a first embodiment.
FIG. 2 is a cross-sectional view of a main part of a protection circuit according to the present invention.
FIG. 3 is an equivalent circuit diagram showing a modification of the protection circuit of the first embodiment.
FIG. 4 is an equivalent circuit diagram illustrating a protection circuit according to a second embodiment.
FIG. 5 is an equivalent circuit diagram showing a modification of the protection circuit of the second embodiment.
FIG. 6 is an equivalent circuit diagram showing another modification of the protection circuit of the second embodiment.
FIG. 7 is a cross-sectional process diagram illustrating the manufacture of the protection circuit of the present invention.
FIG. 8 is an equivalent circuit diagram for explaining a conventional protection circuit.
[Explanation of symbols]
10, 10 ', 40, 40', 40 "... protection circuit, 11, 11 '... PMOS (insulated gate field effect transistor), 11a, 12a, 41a ... first diffusion layer electrode, 11b, 12b, 41b ... first 2 diffusion layer electrodes, 12, 12 '... NMOS (insulated gate field effect transistor), 20 ... electrode pad, 30 ... internal circuit, 41, 41', 41 "... MOS transistor (insulated gate field effect transistor)

Claims

Insulated gate type field effect provided between the electrode pad and the internal circuit, the first diffusion layer electrode being connected to the electrode pad and the internal circuit, and the second diffusion layer electrode and the gate electrode being connected to the reference potential In a protection circuit of a semiconductor device having a transistor,
The insulated gate field effect transistor is a depletion type,
A region having the same conductivity type as the first diffusion layer and the second diffusion layer of the insulated gate field effect transistor is connected to the electrode pad and the internal circuit, and a region having a conductivity type opposite to the region is connected to the reference potential. for example Bei the diodes,
When the insulated gate field effect transistor is an N-channel type, a positive voltage is applied to the substrate on which the insulated gate field effect transistor is provided,
When the insulated gate field effect transistor is a P-channel type, a negative voltage is applied to the substrate on which the insulated gate field effect transistor is provided.
A protective circuit for a semiconductor device.

The protection circuit for a semiconductor device according to claim 1,
When the insulated gate field effect transistor is an N-channel type, the reference potential is a negative potential,
When the insulated gate field effect transistor is a P-channel type, the reference potential is a positive potential.
A protective circuit for a semiconductor device.