JP3745162B2

JP3745162B2 - リンク制御状態機械

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Publication number: JP3745162B2
Application number: JP11361299A
Authority: JP
Inventors: エリック・マクローリン; モハメッド・バスタニー; マーク・シー・ルーカス
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1998-04-21
Filing date: 1999-04-21
Publication date: 2006-02-15
Anticipated expiration: 2019-04-21
Also published as: DE69928603T2; JPH11355385A; EP0967758A3; US6269104B1; DE69928603D1; EP0967758B1; EP0967758A2

Description

【０００１】
【発明の属する技術分野】
本発明は、ネットワーク上でのデータ伝送に関し、特に、媒体アクセス制御装置、シリアル物理層装置、および媒体独立インタフェース物理層装置を制御するリンク制御状態機械に関する。
【０００２】
【従来の技術】
コンピュータと他の装置との間で情報を送信する方法として、ＩＥＥＥ８０２．３規格が作成され採用されている。ＩＥＥＥ８０２．３u規格は、１００Ｍビット／秒のネットワーキングまで技術を拡張した。
【０００３】
ＩＥＥＥ８０２．３規格では、物理副層（physical sublayer、以下、ＰＨＹと称する）には、物理コーディング副層（physical coding sublayer、以下、ＰＣＳと称する）、物理媒体アクセス（physical media access、以下、ＰＭＡと称する）副層および物理媒体依存（physical media dependent、以下、ＰＭＤと称する）副層が含まれる。ＰＣＳは、データをどのように符号化および復号化するか、およびキャリア検知（carrier sense、以下、ＣＳと称する）機能および衝突検出（collision detection、以下、ＣＤと称する）機能がどのように動作するかを定義する。また、ＰＣＳは、プロトコル規格における高位層と低位層の間のインタフェースを定義する。ＰＭＡは、コード・ビットのマッピング、制御信号（link_status）の生成、ＰＣＳに対する制御信号の生成およびクロック回復を定義する。制御信号（link_status）は、ＰＭＤの可用性を示す。ＰＣＳに対する制御信号は、キャリア検知、衝突検出および物理層エラーを示す。ＰＭＤは、リンクの物理的な要件をアドレス指定するのに必要なあらゆる物理的なパラメータについての、信号制御方法およびパラメータを定義する。
【０００４】
一般に、ＰＨＹは専用の集積回路（チップ）に配置されている。ＰＨＹは、離れた媒体アクセス制御（media access control、以下、ＭＡＣと称する）集積回路と通信する。ＭＡＣによって、ホスト・システムにインターフェースすることができる。
【０００５】
ＰＨＹチップによっては、１０ＢＡＳＥ２装置に対して接続を可能にするものもある。たとえば、Level One Communications, Inc.（会社住所は9750 Geothe Road, Sacramento, CA 95827）製のＬＸＴ９０８のような、（１０ＢＡＳＥ２用）接続機構インタフェース（attachment unit interface、以下、ＡＵＩと称する）に対して接続を可能にするＰＨＹチップがある。１０ＢＡＳＥ２への接続を可能にするＰＨＹは一般に、シリアルＭＡＣチップとインタフェースする。
【０００６】
ＩＥＥＥ８０２．３ｕ規格の出現により、ＰＨＹチップによっては、１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔネットワークへの接続が可能になったものもある。例えば、Level One Communications, Inc.によるＬＸＴ９７０のような、１０／１００Ｍビット・ネットワークに対する接続を可能にするＰＨＹチップがある。１０／１００Ｍビット・ネットワークまたは他の種類の媒体への接続を可能にすることができる複数のＰＨＹチップにＭＡＣチップを接続するために、媒体独立インタフェース（media independent interface、以下、ＭＩＩと称する）バスが作成された。ＭＩＩバスに接続されたＰＨＹチップは、データを４ビット毎にグループ分け（ニブル）して、ＭＡＣチップに対するデータの送受信を行う。ＭＩＩバスの構成についてのより詳しい情報については、ＩＥＥＥ８０２．３ｕ規格の２２章を参照されたい。
【０００７】
【発明が解決しようとする課題】
一般に、１０ＢＡＳＥ２と１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔとの両方に接続することを可能にするためには、２つの別々のＭＡＣを利用する必要がある。しかしながら、Seeq Technology Inc.（会社住所は47200 Bayside Pky, Fremont, CA 94538-6567）は、ＭＩＩバスを介してＭＡＣと通信することができる特殊な１０ＢＡＳＥ２用ＰＨＹを設計している。しかし、この解決方法では、特殊な１０ＢＡＳＥ２用ＰＨＹを使用することが必要となる。
【０００８】
【課題を解決するための手段】
本発明の好ましい実施の形態によれば、リンク制御状態機械が、媒体アクセス制御（ＭＡＣ）装置（以下、簡単のために単に「ＭＡＣ」と称する）を制御する。該ＭＡＣは、シリアル物理副層（シリアルＰＨＹ）と媒体独立インタフェース物理副層（ＭＩＩ−ＰＨＹ）の双方へ接続するためのものである。リンク制御状態機械の第１の状態では、シリアルＰＨＹはＭＡＣから切り離されており、ＭＩＩ−ＰＨＹのリンク状態が検査される。第２の状態では、ＭＡＣは、ＭＩＩ−ＰＨＹを使用してデータ伝送を実行し、シリアルＰＨＹは、まだＭＡＣから切り離された状態にある。第１の状態から第２の状態に変遷するのは、上記リンク状態の検査が、リンクが確立されたということを示した時である。第３の状態では、ＭＩＩ−ＰＨＹがＭＡＣから切り離され、シリアルＰＨＹを用いてテスト・フレームが送信される。第２の状態から第３の状態になるのは、リンクがタイムアウトした時である。第４の状態では、ＭＡＣはシリアルＰＨＹを用いてデータ伝送を行う。第３の状態から第４の状態になるのは、テスト・フレームの送信が成功した時である。
【０００９】
好ましい実施の形態では、リンク制御状態機械が第１の状態にある時、シリアルＰＨＹはＭＡＣから切り離され、ＭＩＩ−ＰＨＹが選択され、オート・ネゴシエーション（auto-negotiation）が可能となり、タイムアウト・タイマが始動する。また、リンク制御状態機械が第２の状態にある時、ＭＩＩ−ＰＨＹのリンク状態が監視される。
【００１０】
また、好ましい実施の形態では、リンク制御状態機械が第２の状態にあり、リンク・ロスがある時、リンク制御状態機械は第３の状態に遷移する。リンク制御状態機械が第３の状態にある時、テスト・フレームが送信された後、テスト・フレームの状態が検査される。
【００１１】
リンク・モニタが第３の状態にある時、テスト・フレームの状態が送信エラーを示す場合、リンク制御状態機械は、第１の状態に遷移する。リンク制御状態機械が第４の状態にある時、ＭＩＩ−ＰＨＹのリンク状態が検査される。ＭＩＩ−ＰＨＹによってリンクが確立されている場合、リンク制御状態機械は、第１の状態に遷移する。
【００１２】
本発明は、１０ＢＡＳＥ−Ｔ、１００ＢＡＳＥ−Ｔ、および１０ＢＡＳＥ２への接続性を同時にサポートするためのコストを低減する。ＭＡＣチップが１つしかない単一のネットワーク・カードを、３つの接続オプションすべてを提供するように設計することができる。ＭＩＩコンパチブルのＰＨＹであればどれでも、すべてのシリアルＰＨＹに同時に接続することができる。２つのＰＨＹチップを単一のＭＡＣチップに接続することにより、プリント回路基板上のスペースを節約することができると共に、消費電力を節約することができる。本発明によって、あらゆるシリアルＰＨＹとの互換性が可能となるため、いかなる安い値段の１０ＢＡＳＥ２ＰＨＹも使用できるようになる。
【００１３】
【実施例】
図１は、シリアル物理副層（シリアルＰＨＹ）１２と媒体独立インタフェース物理副層（ＭＩＩ−ＰＨＹ）１３とに接続された媒体アクセス制御（ＭＡＣ）集積回路１１を示す簡略化したブロック図である。シリアルＰＨＹ１２は、接続機構インタフェース（ＡＵＩ）１４（すなわち、１０ＢＡＳＥ２ポート）に対する接続を可能にするＰＨＹチップである。例えば、シリアルＰＨＹ１２は、Level One Communications, Inc.製のＬＸＴ９０８−ＰＨＹである。あるいは、シリアルＰＨＹ１２は、他の多くのベンダーのいずれかによって製作されるシリアルＰＨＹである。
【００１４】
シリアルＰＨＹ１２は、パワー・ダウン（ＰＷＲ−ＤＷＮ）入力１２１、送信データ入力（ＴＸＤ）１２２、受信データ出力（ＲＸＤ）１２３、送信クロック／受信クロック（ＴＸＣＬＫ／ＲＸＣＬＫ）１２４および物理制御信号入出力（Ｉ／Ｏ）ライン１２５を有している。
【００１５】
ＭＩＩ−ＰＨＹ１３は、１０Ｔ、１００Ｔまたは他の１０／１００Ｍビット・ネットワークであるインタフェース１５に対する接続を可能にするＰＨＹチップである。例えば、ＭＩＩ−ＰＨＹ１３は、Level One Communications, Inc.製のＬＸＴ９７０ＰＨＹである。あるいは、ＭＩＩ−ＰＨＹ１３は、他の多くのベンダーのいずれかによって製作されるＭＩＩ−ＰＨＹである。
【００１６】
ＭＩＩ−ＰＨＹ１３は、４ビット送信データ入力１３２、４ビット受信データ出力１３３、送信クロック／受信クロック１３４、物理制御信号Ｉ／Ｏライン（ＰＨＹ−ＣＴＲＬ）１３５およびＭＩＩ管理ポート（ＭＩＩ−ＭＧＭＴ）１３６を有している。
【００１７】
ＭＡＣ１１は、シリアル・パワー・ダウン出力１１１、４ビット送信データ出力１１２、４ビット受信データ入力１１３、送信クロック／受信クロック１１４、物理制御信号入出力（Ｉ／Ｏ）１１５およびＭＩＩ管理ポート１１６を有している。
【００１８】
ＭＡＣ１１のシリアル・パワー・ダウン出力１１１は、ライン１６を介してシリアルＰＨＹ１２のパワー・ダウン入力１２１に接続されている。ＭＡＣ１１の４ビット送信データ出力１１２は、ライン１７を介してＭＩＩ−ＰＨＹ１３の４ビット送信データ入力１３２に接続されている。ライン１７からの単一のライン２２（ＴＸＤ［０］）は分離されており、シリアルＰＨＹ１２の送信データ入力１２２に接続されている。
【００１９】
ＭＡＣ１１の４ビット受信データ入力１１３は、ライン１８を介してＭＩＩ−ＰＨＹ１３の４ビット受信データ出力１３３に接続されている。ライン１８から１本のライン２３（ＲＸＤ［０］）が分岐しており、これがシリアルＰＨＹ１２の受信データ出力１２３に接続されている。ＭＡＣ１１の送信クロック／受信クロック１１４は、ライン１９を介してシリアルＰＨＹ１２の送信クロック／受信クロック１２４に接続されると共に、ＭＩＩ−ＰＨＹ１３の送信クロック／受信クロック１３４に接続されている。
【００２０】
ＭＡＣ１１の物理制御信号Ｉ／Ｏライン１１５は、ライン２０を介して、ＭＩＩ−ＰＨＹ１３の物理制御信号Ｉ／Ｏライン１３５に接続されている。ライン２０から分岐したサブセット・ライン２４を介して、ＭＡＣ１１の物理制御信号Ｉ／Ｏライン１１５のサブセットが、シリアルＰＨＹ１２の物理制御信号Ｉ／Ｏライン１２５に接続されている。ＭＡＣ１１のＭＩＩ管理ポート１１６は、ライン２１を介して、ＭＩＩ−ＰＨＹ１３のＭＩＩ管理ポート１３６に接続されている。
【００２１】
ＭＡＣ１１は本質的に、ＭＩＩ−ＰＨＹ１３に対するＭＩＩインタフェースを提供しており、ＭＩＩインタフェースのサブセットを用いて、ＭＡＣ１１は、シリアルＰＨＹ１２に対するシリアル・インタフェースを提供している。
【００２２】
以下の表１は各ＭＩＩ信号を並べて表示したものであり、また、どのＭＩＩ信号がシリアルＰＨＹ１２に接続され、シリアルＰＨＹ１２に使用されているかを示している。
【００２３】
【表１】

【００２４】
図２は、ＭＡＣ集積回路１１内のインタフェースを示す簡略化したブロック図である。シリアルＰＨＹ１２をＭＡＣ１１によって提供されるＭＩＩインタフェースに接続することができるように、ＭＡＣ１１はＭＩＩバスからシリアルＰＨＹ１２を切離すことができなければならない。また、ＭＡＣ１１は、異なるクロック速度および異なるデータ幅を扱うことができなければならない。
【００２５】
図２に示すように、ＭＡＣ１１内において、受信および送信チャネルは異なるセクションに分割されている。受信パスにおいて、受信シフト・レジスタ４０がデータを受信する。ライン３２上のＲＸＣＬＫは、受信シフト・レジスタ４０に対するクロックとして使用される。ＭＡＣ制御部３０は、制御ライン３３を介して、受信シフト・レジスタ４０を制御する。シリアルＰＨＹ１２からデータを受信する時、データが１ビット毎に受信シフト・レジスタ４０に入力されるよう、各クロック信号が与えられる。ＭＩＩ−ＰＨＹ１３からデータを受信する時は、データが４ビット毎に受信シフト・レジスタ４０に入力されるよう、各クロック信号が与えられる。受信シフト・レジスタ４０がデータのバイト全体を受信すると、更なる処理のために、ゲート３６がそのバイト・データをＭＡＣ１１のデータ・パス３５に送信する。
【００２６】
送信パスにおいては、ＭＡＣ１１のデータ・パス３７から受信した８ビットのデータを、ＭＡＣ制御部３０が制御するゲート３８を介して送信シフト・レジスタ３９に送信する。ライン３１上のＴＸＣＬＫは、送信シフト・レジスタ３９に対するクロックとして使用される。ＭＡＣ制御部３０は、制御ライン３４を介して送信シフト・レジスタ３９を制御する。シリアルＰＨＹ１２にデータを送信する時、データが１ビット毎に送信シフト・レジスタ３９から出力されるよう、各クロック信号が与えられる。ＭＩＩ−ＰＨＹ１３にデータを送信する時は、データが４ビット毎に送信シフト・レジスタ３９から出力されるよう、各クロック信号が与えられる。
【００２７】
シリアル・モードで動作する時、ＴＸＣＬＫおよびＲＸＣＬＫは１０ＭＨｚで動作する。ＭＩＩモードで動作する時、ＴＸＣＬＫおよびＲＸＣＬＫは、２．５ＭＨｚ（１０Ｔ接続用）または２５ＭＨｚ（１００Ｔ接続用）で動作する。
【００２８】
ＭＡＣ制御部３０は、ＭＡＣ１１の動作するモードを制御する。ＭＡＣ制御部３０は、ＭＡＣ１１がＭＩＩ−ＰＨＹ１３と通信している時には、シリアルＰＨＹ１２のパワー・ダウン（ＰＷＲ―ＤＷＮ）入力１２１を利用して、シリアルＰＨＹ１２をＭＩＩバスから切離す。シリアルＰＨＹ１２にパワー・ダウン又はトライステート機能が無い場合、ＭＩＩ−ＰＨＹ１３とのデータ送信を実行している時に、他の方法でシリアルＰＨＹ１２をＭＡＣ１１から切離す必要がある。
【００２９】
例えば、図３は、パワー・ダウン機能が無いシリアルＰＨＹ１２をＭＡＣ１１から切離すために使用する、スイッチ６３、スイッチ６７、スイッチ５８、スイッチ７４およびスイッチ７８を示す。ライン６４は、ＭＩＩ−ＰＨＹ１３の４ビット受信データ出力１３３からの受信データＲＸＤ［０：３］を伝送する。スイッチ６３は、ＭＡＣ１１が通信しているのがシリアルＰＨＹ１２かＭＩＩ−ＰＨＹ１３かにより、ライン６１のＭＩＩ−ＰＨＹ１３からのＲＸＤ［０］か、またはシリアルＰＨＹ１２の受信データ出力１２３からのＲＸＤかのいずれか一方を選択する。
【００３０】
スイッチ６７は、受信クロックライン６８上の受信クロック信号として、受信クロック（ＲＸＣＬＫ１）ライン６５のシリアルＰＨＹ１２からの受信クロック信号か、または受信クロック（ＲＸＣＬＫ２）ライン６６のＭＩＩ−ＰＨＹ１３からの受信クロック信号かのいずれか一方を選択する。
【００３１】
ライン５７は、ＭＩＩ−ＰＨＹ１３の物理制御信号Ｉ／Ｏライン１３５に対し制御データを伝送する。スイッチ５８は、ＭＡＣ１１が通信しているのがシリアルＰＨＹ１２かＭＩＩ−ＰＨＹ１３かにより、シリアルＰＨＹ１２用の物理制御信号Ｉ／Ｏライン５６のサブセットか、またはＭＩＩ−ＰＨＹ１３用の物理制御信号Ｉ／Ｏラインに対応するサブセットかのいずれか一方を選択する。
【００３２】
スイッチ７４は、送信クロック・ライン７５上の送信クロックとして、送信クロック（ＴＸＣＬＫ１）ライン７２上の、シリアルＰＨＹ１２からの送信クロック信号か、または送信クロック（ＴＸＣＬＫ２）ライン７３上の、ＭＩＩ−ＰＨＹ１３からの送信クロック信号かのいずれか一方を選択する。
【００３３】
ライン７７は、ＭＩＩ−ＰＨＹ１３の４ビット送信データ入力１３２に送信データＴＸＤ［０：３］を伝送する。スイッチ７８は、ＭＡＣ１１が通信しているのがシリアルＰＨＹ１２かＭＩＩ−ＰＨＹ１３かにより、ライン７９上の、ＭＩＩ−ＰＨＹ１３へのＴＸＤ［０］か、またはシリアルＰＨＹ１２の送信データ入力１２２へのＴＸＤかのいずれか一方を選択する。
【００３４】
図４は、ＭＡＣ制御部３０とＭＩＩ−ＰＨＹ１３、およびシリアルＰＨＹ１２とを制御するリンク制御状態機械を示す。この状態機械は、例えば、中央処理装置によって実行されるファームウエアとして実現される。あるいは、ＭＡＣ１１内のハードウエアにおいて実現される。「１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔへのリンクの検査」状態８１に入ると、シリアルＰＨＹ１２は、パワー・ダウン制御ライン１６（図１に示す）または類似するハードウエア（図３に示す）を介して切離される。そして、ＭＡＣ制御部３０は、ニブル・モードになる。次いで、ＭＩＩ−ＰＨＹ１３（１０Ｔまたは１００Ｔに使用される）が選択され、オート・ネゴシエーション（auto-negotiation）が可能になる。これによって、ＭＩＩ−ＰＨＹ１３は、インタフェース１５を介して１０Ｔまたは１００Ｔリンクを確立することができる。そして、リンク・タイマが始動して、リンキング時間が有限の時間に制限される。
【００３５】
「１０Ｔ／１００Ｔへのリンクの検査」状態８１にある時、ＭＩＩ−ＰＨＹ１３は、リンクが確立されているかどうかを判断するためにポーリングされる。リンクが確立されている（リンク／１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔポートの選択）場合、インタフェース１５が選択され、「１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔでの動作」状態８２に遷移する。しかしながら、リンク・タイマが切れると（リンク・タイムアウト（link timeout））、代りに検査１０ＢＡＳＥ２リンク状態８３に遷移する。
【００３６】
「１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔでの動作」状態８２では、１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔリンクが監視される。「１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔでの動作」状態８２でリンクを喪失した場合（リンク・ロスト）、「１０ＢＡＳＥ２へのリンクの検査」状態８３になる。
【００３７】
「１０ＢＡＳＥ２へのリンクの検査」状態８３になると、ＭＩＩ−ＰＨＹ１３は、ＭＩＩ管理インタフェース１３６を介して切離される。そして、ＭＡＣ制御部３０は、シリアル・モードになる。その後、シリアルＰＨＹ１２が選択され、テスト・フレームが送信される。このテスト・フレームはＭＡＣレベルで自己アドレス指定され、それによって、別のネットワーク装置によって処理されないことを確実にする。テスト・フレームは、インタフェース１４（１０ＢＡＳＥ２ポート）が１０ＢＡＳＥ２ネットワークに接続されているか否かを判断するのに使用される。一旦テスト・フレームが送信されると、テスト・フレームの状態が検査される。送信が成功した（すなわち、テスト・フレームが送信された）場合、インタフェース１４が選択され、「１０ＢＡＳＥ２での動作」状態８４へ遷移する（送信正常／１０ＢＡＳＥ２を選択）。しかしながら、フレーム送信においてエラーが発生した場合、「１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔへのリンクの検査」状態８１に戻る（送信エラー）。この場合のエラー状態は、送信上の過度の衝突である。
【００３８】
１０ＢＡＳＥ２ネットワークは５０オームで終端されなければならないので、送信中、ネットワークに接続されていない１０ＢＡＳＥ２ポートにおいて反射が発生する。これらの反射により、ＭＡＣ１１が、ネットワーク上で衝突が発生していることを認識する。フレームを１６回送信するのに失敗した後に、ＭＡＣ１１は、処理をあきらめ、過度の衝突によるエラーがフレームに対して発生したことを示す。これは、ネットワーク上のトラフィック量が多すぎることによる正当なエラーである可能性もあるが、それが続くことは好ましくなく、アクティブな１０ＢＡＳＥ２ポートが選択される。
【００３９】
「１０ＢＡＳＥ２での動作」状態８４において、ＭＩＩ−ＰＨＹ１３は周期的にポーリングされて、リンクがインタフェース１５（１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔポート）を介して確立されているかどうかを判断する。リンクが確立されている場合、「１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔへのリンクの検査」状態８１に遷移する。この方法では、ＭＩＩ−ＰＨＹ１３を使用する（すなわち、１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔポートを介する）通信が、シリアルＰＨＹ１２を使用する（すなわち、１０ＢＡＳＥ２ポートを介する）通信より優先される。
【００４０】
上述した説明は、本発明の例示的な方法および実施の形態を単に開示し述べているだけである。当業者にとって理解されるように、本発明は、その精神または本質的な特徴から離れることなく他の特定の形態で具体化することができる。従って、本発明の開示は、特許請求の範囲で述べられている本発明の範囲を例示しているのであって、限定しているのではない。
【００４１】
〔実施態様〕
なお、本発明の実施態様の例を以下に示す。
【００４２】
〔実施態様１〕媒体アクセス制御装置（ＭＡＣ）（１１）、シリアル物理副層（シリアルＰＨＹ）（１２）および媒体独立インタフェース物理副層（ＭＩＩ−ＰＨＹ）（１３）を制御するリンク制御状態機械であって、
前記ＭＩＩ−ＰＨＹ（１３）のリンク状態が検査される第１の状態（８１）と、
前記ＭＡＣ（１１）が前記ＭＩＩ−ＰＨＹ（１３）を用いてデータ伝送を実行しており、前記シリアルＰＨＹ（１２）が前記ＭＡＣ（１１）から切離されている第２の状態（８２）であって、前記リンク状態の検査の結果、リンクが確立されていることを示す場合に、前記第１の状態（８１）から移る、第２の状態（８２）と、
前記ＭＩＩ−ＰＨＹ（１３）が前記ＭＡＣ（１１）から切離されており、前記シリアルＰＨＹ（１２）を用いてテスト・フレームが送信される第３の状態（８３）であって、リンクがタイムアウトしている場合に、前記第１の状態（８１）から移る第３の状態（８３）と、
前記ＭＡＣ（１１）が、前記シリアルＰＨＹ（１２）を用いてデータ伝送を実行する第４の状態（８４）であって、前記テスト・フレームの送信が成功した場合に、前記第３の状態（８３）から移る第４の状態（８４）と
を有することを特徴とするリンク制御状態機械。
【００４３】
〔実施態様２〕前記第１の状態（８１）では、前記シリアルＰＨＹ（１２）は前記ＭＡＣ（１１）から切離されており、前記ＭＡＣ（１１）はニブル・モードになり、前記ＭＩＩ−ＰＨＹ（１３）が選択され、オート・ネゴシエーションが可能となり、タイムアウト・タイマが開始することを特徴とする実施態様１に記載のリンク制御状態機械。
【００４４】
〔実施態様３〕前記第２の状態（８２）では、前記ＭＩＩ−ＰＨＹ（１３）のリンク状態が監視され、リンク・ロスがある場合、前記第３の状態（８３）に遷移することを特徴とする実施態様１又は実施態様２に記載のリンク制御状態機械。
【００４５】
〔実施態様４〕前記第３の状態（８３）では、前記テスト・フレームが送信された後、該テスト・フレームの状態が検査されることを特徴とする、実施態様１乃至実施態様３のいずれか一項に記載のリンク制御状態機械。
【００４６】
〔実施態様５〕前記第３の状態（８３）では、前記テスト・フレームの状態が送信エラーを示す場合、前記第１の状態（８１）に遷移することを特徴とする実施態様４記載のリンク制御状態機械。
【００４７】
〔実施態様６〕前記第４の状態（８４）では、前記ＭＩＩ−ＰＨＹ（１３）のリンク状態が検査されることを特徴とする、実施態様１乃至実施態様５のいずれか一項に記載のリンク制御状態機械。
【００４８】
〔実施態様７〕前記第４の状態（８４）では、前記ＭＩＩ−ＰＨＹ（１３）によってリンクが確立している場合、前記第１の状態（８１）に遷移することを特徴とする、実施態様６に記載のリンク制御状態機械。
【００４９】
〔実施態様８〕媒体アクセス制御装置（ＭＡＣ）（１１）、シリアル物理副層（シリアルＰＨＹ）（１２）および媒体独立インタフェース物理副層（ＭＩＩ−ＰＨＹ）（１３）を制御する方法であって、
（ａ）前記ＭＩＩ−ＰＨＹ（１３）のリンク状態を検査するステップと、
（ｂ）前記ステップ（ａ）において、前記リンク状態の検査の結果が、リンクが確立されていることを示す場合、前記ＭＩＩ−ＰＨＹ（１３）を用いてデータの送信を実行し、前記シリアルＰＨＹ（１２）を前記ＭＡＣ（１１）から切離すステップと、
（ｃ）前記ステップ（ａ）において、リンク・タイムアウトが発生した場合、前記ＭＩＩ−ＰＨＹ（１３）を前記ＭＡＣ（１１）から切離し、前記シリアルＰＨＹ（１２）を用いてテスト・フレームを送信するステップと、
（ｄ）前記ステップ（ｃ）において、前記テスト・フレームの送信が成功した場合、前記シリアルＰＨＹ（１２）を用いてデータ伝送を実行するステップと
を設けて成ることを特徴とする方法。
【００５０】
〔実施態様９〕前記ステップ（ａ）は、
（ａ−１）前記シリアルＰＨＹ（１２）を前記ＭＡＣ（１１）から切離すサブステップと、
（ａ−２）前記ＭＡＣ（１１）をニブル・モードにするサブステップと、
（ａ−３）前記ＭＩＩ−ＰＨＹ（１３）を選択するサブステップと、
（ａ−４）オート・ネゴシエーションを可能にするサブステップと、
（ａ−５）タイムアウト・タイマを開始するサブステップと
を含むことを特徴とする、実施態様８に記載の方法。
【００５１】
〔実施態様１０〕前記ステップ（ｃ）は、
（ｃ−１）前記ＭＩＩ−ＰＨＹ（１３）を前記ＭＡＣ（１１）から切離すサブステップと、
（ｃ−２）前記ＭＡＣ（１１）を前記シリアル・ビット・モードにするサブステップと、
（ｃ−３）前記シリアルＰＨＹ（１２）を選択するサブステップと、
（ｃ−４）テスト・フレームを送信するサブステップと、
（ｃ−５）前記テスト・フレームが送信された後に、該テスト・フレームの状態を検査するステップと
を含むことを特徴とする、実施態様８または実施態様９に記載の方法。
【図面の簡単な説明】
【図１】本発明の好ましい実施の形態による、媒体独立インタフェース（ＭＩＩ）バスにより１つの物理副層（ＰＨＹ）に接続されると共にシリアル・インタフェースによりもう１つのＰＨＹに接続された媒体アクセス制御（ＭＡＣ）集積回路を示す、簡略化したブロック図である。
【図２】本発明の好ましい実施の形態による、図１に示す媒体アクセス制御集積回路内のインタフェースを示す、簡略化したブロック図である。
【図３】本発明の別の実施の形態による、図１に示す媒体アクセス制御集積回路内のインタフェースを示す、簡略化したブロック図である。
【図４】本発明の好ましい実施の形態による、リンク制御ロジックのための状態機械を示す、簡略化したブロック図である。
【符号の説明】
１１媒体アクセス制御装置（ＭＡＣ）
１２シリアル物理副層（シリアルＰＨＹ）
１３媒体独立インタフェース物理副層（ＭＩＩ−ＰＨＹ）
８１第１の状態
８２第２の状態
８３第３の状態
８４第４の状態

Claims

媒体アクセス制御装置（ＭＡＣ）（１１）、シリアル物理副層（シリアルＰＨＹ）（１２）および媒体独立インタフェース物理副層（ＭＩＩ−ＰＨＹ）（１３）を制御するためのリンク制御状態機械であって、
前記ＭＩＩ−ＰＨＹ（１３）のリンク状態が検査される第１の状態（８１）と、
前記ＭＡＣ（１１）が前記ＭＩＩ−ＰＨＹ（１３）を用いてデータ伝送を実行しており、前記シリアルＰＨＹ（１２）が前記ＭＡＣ（１１）から切離されている第２の状態（８２）であって、前記リンク状態の検査により、リンクが確立されていることが示される場合に、前記第１の状態（８１）から移る、第２の状態（８２）と、
前記ＭＩＩ−ＰＨＹ（１３）が前記ＭＡＣ（１１）から切離されており、前記シリアルＰＨＹ（１２）を用いてテスト・フレームが送信される第３の状態（８３）であって、リンクがタイムアウトしている場合に、前記第１の状態（８１）から移る、第３の状態（８３）と、及び
前記ＭＡＣ（１１）が、前記シリアルＰＨＹ（１２）を用いてデータ伝送を実行する第４の状態（８４）であって、前記テスト・フレームの送信が成功した場合に、前記第３の状態（８３）から移る、第４の状態（８４）とからなる、リンク制御状態機械。
前記第１の状態（８１）では、前記シリアルＰＨＹ（１２）が前記ＭＡＣ（１１）から切離されており、前記ＭＡＣ（１１）がニブル・モードになり、前記ＭＩＩ−ＰＨＹ（１３）が選択され、オート・ネゴシエーションが可能となり、タイムアウト・タイマが開始される、請求項１に記載のリンク制御状態機械。
前記第２の状態（８２）では、前記ＭＩＩ−ＰＨＹ（１３）のリンク状態が監視され、リンク・ロスがある場合、前記リンク制御状態機械が前記第３の状態（８３）に遷移する、請求項１に記載のリンク制御状態機械。
前記第３の状態（８３）では、前記テスト・フレームが送信された後、前記テスト・フレームの状態が検査される、請求項１に記載のリンク制御状態機械。
前記第３の状態（８３）では、前記テスト・フレームの状態によって送信エラーが示される場合、前記リンク制御状態機械が前記第１の状態（８１）に遷移する、請求項４に記載のリンク制御状態機械。
前記第４の状態（８４）では、前記ＭＩＩ−ＰＨＹ（１３）のリンク状態が検査される、請求項１に記載のリンク制御状態機械。
前記第４の状態（８４）では、前記ＭＩＩ−ＰＨＹ（１３）によってリンクが確立されている場合、前記リンク制御状態機械が前記第１の状態（８１）に遷移する、請求項６に記載のリンク制御状態機械。
媒体アクセス制御装置（ＭＡＣ）（１１）、シリアル物理副層（シリアルＰＨＹ）（１２）および媒体独立インタフェース物理副層（ＭＩＩ−ＰＨＹ）（１３）を制御するための方法であって、
（ａ）前記ＭＩＩ−ＰＨＹ（１３）のリンク状態を検査するステップと、
（ｂ）前記ステップ（ａ）において、前記リンク状態の検査により、リンクが確立されていることが示される場合、前記ＭＩＩ−ＰＨＹ（１３）を用いてデータ伝送を実行し、前記シリアルＰＨＹ（１２）を前記ＭＡＣ（１１）から切離すステップと、
（ｃ）前記ステップ（ａ）において、リンク・タイムアウトが発生した場合、前記ＭＩＩ−ＰＨＹ（１３）を前記ＭＡＣ（１１）から切離し、前記シリアルＰＨＹ（１２）を用いてテスト・フレームを送信するステップと、及び
（ｄ）前記ステップ（ｃ）において、前記テスト・フレームの送信が成功した場合、前記シリアルＰＨＹ（１２）を用いてデータ伝送を実行するステップとを含む、方法。
前記ステップ（ａ）が、
（ａ−１）前記シリアルＰＨＹ（１２）を前記ＭＡＣ（１１）から切離すサブステップと、
（ａ−２）前記ＭＡＣ（１１）をニブル・モードにするサブステップと、
（ａ−３）前記ＭＩＩ−ＰＨＹ（１３）を選択するサブステップと、
（ａ−４）オート・ネゴシエーションを可能にするサブステップと、及び
（ａ−５）タイムアウト・タイマを開始するサブステップとを含む、請求項８に記載の方法。
前記ステップ（ｃ）が、
（ｃ−１）前記ＭＩＩ−ＰＨＹ（１３）を前記ＭＡＣ（１１）から切離すサブステップと、
（ｃ−２）前記ＭＡＣ（１１）を前記シリアル・ビット・モードにするサブステップと、
（ｃ−３）前記シリアルＰＨＹ（１２）を選択するサブステップと、
（ｃ−４）テスト・フレームを送信するサブステップと、及び
（ｃ−５）前記テスト・フレームが送信された後に、前記テスト・フレームの状態を検査するサブステップとを含む、請求項８に記載の方法。