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KR100532779B1 - 이더넷 정합 장비에서의 링크 이중화 장치 및 방법 - Google Patents

이더넷 정합 장비에서의 링크 이중화 장치 및 방법 Download PDF

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KR100532779B1
KR100532779B1 KR10-2002-0084989A KR20020084989A KR100532779B1 KR 100532779 B1 KR100532779 B1 KR 100532779B1 KR 20020084989 A KR20020084989 A KR 20020084989A KR 100532779 B1 KR100532779 B1 KR 100532779B1
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ethernet
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김영호
김홍기
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엘지전자 주식회사
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Abstract

본 발명은 이더넷 정합 장비에서 이더넷 링크의 이중화 절체시 물리계층에서 링크 셋업 절차를 수행하지 않도록 함으로써 이중화 절체 시간을 최소화할 수 있도록 한 이더넷 정합 장비에서의 링크 이중화 장치 및 방법에 관한 것으로, 종래에는 이더넷 링크의 이중화 절체시 상대측 정합 장비와 물리계층 처리부 간에 링크 셋업 절차를 수행하고, 이러한 링크 셋업 절차에 소요되는 시간은 이중화 절체시의 복구 지연 시간으로 작용하여 그 만큼 이중화 절체가 지연됨에 따라 데이터 송수신이 즉시 복구되지 않고, 전체적인 장비의 신뢰성이 저하되는 문제점이 있었다.
따라서, 본 발명은 이더넷 정합 장비의 초기 구동시에 이중화된 물리계층 처리부 모두에 구동 전원을 인가하고 이를 유지시킴으로써, 이더넷 링크의 이중화 절체시에 물리계층 처리부에서 별도의 링크 셋업 절차를 수행하지 않음에 따라 이중화 복구 지연을 최소화할 수 있게 되고, 또한 MII(Media Independent Interface) 시그널을 온/오프하기 위한 시그널 버퍼를 이중화하여 구성한 후에 해당되는 시그널 버퍼의 출력을 제어하여 이더넷 링크의 이중화를 구현함으로써, 수 nsec 내에 하드웨어적으로 데이터 송수신을 복구할 수 있게 되며, 따라서 전체적인 장비의 안정성 및 신뢰성을 향상시킬 수 있게 된다.

Description

이더넷 정합 장비에서의 링크 이중화 장치 및 방법{Apparatus And Method For Dual Link In Ethernet Interface Equipment}
본 발명은 이더넷 정합 장비에서의 링크 이중화에 관한 것으로, 특히 이더넷 링크의 이중화 절체시 물리계층에서 링크 셋업 절차를 수행하지 않도록 함으로써 이중화 절체 시간을 최소화할 수 있도록 한 이더넷 정합 장비에서의 링크 이중화 장치 및 방법에 관한 것이다.
일반적으로, 이더넷 망과의 접속을 위한 이더넷 장비는 접속의 신뢰성을 보장하기 위해 이더넷 링크를 이중화로 구성하는데, 예를 들어 종래의 10/100 Mbps 이더넷 정합 장비에서의 링크 이중화 장치는 첨부된 도면 도 1에 도시된 바와 같이, 각각 이중화된 RJ45 커넥터(11-1, 11-2)와 트랜스포머(12-1, 12-2) 및 물리계층 처리부(13-1, 13-2)와, MAC 계층 처리부(14) 및 이중화 제어부(15)를 구비하여 이루어진다.
RJ45 커넥터(11-1, 11-2)는 외부로 연결되는 이더넷 포트로서, 이더넷 망과 접속되는 이더넷 링크를 연결할 수 있는 커넥터이며, 트랜스포머(Transformer)(12-1, 12-2)는 RJ45 커넥터(11-1, 11-2)와 물리계층 처리부(13-1, 13-2) 사이에 위치하여 10/100 Mbps 전송속도에 맞는 아날로그 시그널 레벨을 이더넷 망에 정합시켜 주는 수동소자이다.
물리계층 처리부(13-1, 13-2)는 MAC(Media Access Control) 계층 처리부(14)와의 MII(Media Independent Interface) 시그널 정합과 트랜스포머(12-1, 12-2) 간의 10/100Mbps 전송속도에 맞는 아날로그 시그널 레벨을 제어하는 물리계층 정합 기능을 수행하며, 외부 인터페이스 핀으로서 구동에 필요한 전원 온/오프를 제어하기 위한 전원차단 핀(PWRDN)이 구비된다.
MAC 계층 처리부(14)는 MAC 어드레스 필터링 기능과, 물리계층 처리부(13-1, 13-2)와의 MII 시그널 송수신 기능 및 장애 검출 등의 기능을 수행하며, 이중화 제어부(15)는 MAC 계층 처리부(14)의 제어에 따라 각 물리계층 처리부(13-1, 13-2)의 전원 온/오프를 제어하여 이중화를 구현한다.
전술한 바와 같은 종래 이더넷 정합 장비에서의 링크 이중화 동작을 설명하면 다음과 같다.
먼저, 초기 구동시 이더넷 정합 장비의 이중화 제어부(15)에서는 하나의 이더넷 링크는 활성화시켜 데이터 송수신이 가능하도록 하고, 다른 하나의 이더넷 링크는 대기 상태로 제어하게 되는데, 이때 활성화되는 이더넷 링크가 도 1의 도면에서 상측에 위치한 제1물리계층 처리부(13-1)에 연결된다고 가정하면, 이중화 제어부(15)는 제1물리계층 처리부(13-1)의 전원차단 핀(PWRDN)에 활성 시그널인 로우 레벨의 시그널을 인가하여 해당되는 제1물리계층 처리부(13-1)의 구동 전원을 온(ON) 시키게 된다.
그러면, 제1물리계층 처리부(13-1)는 구동 전원이 공급됨에 따라 상대측 이더넷 정합 장비의 물리계층 처리부와의 협상 절차를 통해 초기 링크 셋업 처리를 수행하게 되는데, 이때 상대측과의 데이터 송수신을 위해 이더넷 링크의 전송속도와 전이중/반이중 통신 모드 등을 설정하게 된다.
한편으로, 이중화 제어부(15)는 대기 상태로서 사용하지 않는 이더넷 포트와 연결된 제2물리계층 처리부(13-2)의 전원차단 핀(PWRDN)에는 비활성 시그널인 하이 레벨의 시그널을 인가하여 해당되는 제2물리계층 처리부(13-2)의 구동 전원을 오프(OFF) 시킴으로써, 현재 활성 상태인 이더넷 링크를 통해서만 데이터 송수신이 가능하도록 한다.
이후, 이더넷 정합 장비에서 상대측과 데이터 송수신을 수행하는 중에 현재 활성 상태인 즉, 현재 데이터 송수신이 이루어지는 이더넷 링크나 물리계층 처리부(13-1) 등에 장애가 발생하게 되면, MAC 계층 처리부(14)에서는 전술한 장애 발생을 이중화 제어부(15)로 통지하게 되며, 이때 이중화 제어부(15)는 이중화 절체 동작에 따라 대기 상태인 제2물리계층 처리부(13-2)의 전원차단 핀(PWRDN)에 로우 레벨의 시그널을 인가하여 구동 전원을 온 시키고, 한편으로는 활성 상태였던 제1물리계층 처리부(13-1)의 전원차단 핀(PWRDN)에 하이 레벨의 시그널을 인가하여 구동 전원을 오프 시킴으로써 제1물리계층 처리부(13-1)의 데이터 송수신 동작을 정지시키게 된다.
이때, 이중화 절체 동작에 따라 구동 전원을 공급받게 되는 제2물리계층 처리부(13-2)는 전술한 링크 셋업 절차 즉, 상대측 이더넷 정합 장비의 물리계층 처리부와의 협상 절차를 통해 링크 셋업 처리를 수행하여 이더넷 링크의 전송속도와 전이중/반이중 통신 모드 등을 설정함으로써, 장애로 인해 정지되었던 데이터 송수신을 복구하게 된다.
전술한 바와 같이, 종래의 이더넷 정합 장비에서는 이더넷 링크의 이중화 절체시 상대측 정합 장비와 물리계층 처리부 간에 링크 셋업 절차를 수행하고, 이러한 링크 셋업 절차는 최대 1.5초 정도의 시간이 소요되는데, 이러한 링크 셋업 절차에 소요되는 시간은 이중화 절체시의 복구 지연 시간으로 작용하여 그 만큼 이중화 절체가 지연됨에 따라 데이터 송수신이 즉시 복구되지 않고, 따라서 전체적인 장비의 신뢰성이 저하되는 문제점이 있었다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 이더넷 정합 장비의 초기 구동시에 이중화된 물리계층 처리부 모두에 구동 전원을 인가하고 이를 유지시킴으로써, 이더넷 링크의 이중화 절체시에 물리계층 처리부에서 별도의 링크 셋업 절차를 수행하지 않도록 하여 이중화 복구 지연을 최소화하는데 있다.
본 발명의 다른 목적은, 이더넷 정합 장비의 MII 시그널을 온/오프하기 위한 시그널 버퍼를 이중화하여 구성한 후에 이중화된 시그널 버퍼의 출력을 제어하여 이더넷 링크의 이중화를 구현함으로써, 수 nsec 내에 하드웨어적으로 데이터 송수신을 복구할 수 있도록 하고, 이를 통해 전체적인 장비의 안정성 및 신뢰성을 향상시키는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명은, 이더넷 정합 장비에서의 링크 이중화 장치에 있어서, 이더넷 링크가 각각 연결되는 이중화된 각 물리계층 처리부로 출력되는 MII 시그널을 온/오프하기 위한 이중화된 시그널 버퍼와; 상기 이더넷 링크나 물리계층 처리부의 장애 발생시 상기 시그널 버퍼의 MII 시그널 출력을 제어하기 위한 MAC 계층 처리부와; 상기 MAC 계층 처리부의 제어에 따라 상기 이중화된 시그널 버퍼의 온/오프를 하드웨어적으로 제어하여 이더넷 링크의 이중화를 구현하는 이중화 제어부를 포함하는 것을 특징으로 한다.
여기서, 상기 이중화된 물리계층 처리부는, 초기 구동시에 상대측 정합 장비와의 이더넷 링크 셋업을 위해 공급된 구동 전원을 지속적으로 공급받는 것을 특징으로 한다.
그리고, 상기 이중화 제어부는, 이중화된 제1시그널 버퍼와 제2시그널 버퍼의 출력을 동시에 인에이블시키지 않고, 데이터 송수신이 이루어질 이더넷 링크와 연결된 물리계층 연결부에 대응하는 시그널 버퍼에만 활성 시그널을 인가하여 그 시그널 버퍼의 MII 시그널 출력을 인에이블시키며, 사용되지 않는 물리계층 처리부를 물리적으로 차단시키는 것을 특징으로 한다.
또한, 상기 이중화 제어부는, 활성 상태로 천이시킬 이더넷 링크에 대응하는 시그널 버퍼에 활성 출력 인에이블 시그널을 인가하여 MII 시그널 출력을 인에이블시키고, 대기 상태로 천이시킬 이더넷 링크에 대응하는 시그널 버퍼에 비활성 시그널을 인가하여 MII 시그널 출력을 디스에이블시키는 버퍼 제어부와; 활성 상태로 천이시킬 이더넷 링크와 연결된 물리계층 처리부에 인에이블 시그널을 인가하여 물리적으로 연결하고, 대기 상태로 천이시킬 이더넷 링크와 연결된 물리계층 처리부에 디스에이블 시그널을 인가하여 물리적으로 연결 차단하는 물리계층 연결/차단부와; MAC 계층 처리부와 연동하여 활성 이더넷 링크의 상태를 주기적으로 체크하고, 장애 발생이 감지되는 경우 이중화 절체를 위해 상기 버퍼 제어부 및 물리계층 연결/차단부를 호출하는 링크 상태 체크부를 포함하는 것을 특징으로 한다.
나아가, 상술한 이중화 제어부는, 상기 이중화된 물리계층 처리부에 연결된 이더넷 링크의 상태를 해당되는 물리계층 처리부의 LED 구성 핀을 이용하여 업데이트하며, 이더넷 링크의 이중화 절체 가능 여부를 상기 링크 상태 체크부로 알려주는 링크 상태 관리부를 더 포함하는 것을 특징으로 한다.
한편으로, 상기 이중화된 각 시그널 버퍼는, 이중화 제어부와 연결된 출력 인에이블 핀에 입력되는 인에이블 시그널에 따라 온/오프되어 MAC 계층 처리부와 대응하는 물리계층 처리부 사이의 MII 시그널을 연결 또는 차단하는 물리적인 스위칭 기능을 제공하는 것을 특징으로 한다.
본 발명의 다른 특징은, 이더넷 정합 장비에서의 링크 이중화 방법에 있어서, 이더넷 링크가 각각 연결되는 이중화된 물리계층 처리부 각각에 구동 전원을 공급하여 상대측 정합 장치와 링크 셋업 절차를 수행하는 과정과; 상기 이중화된 물리계층 처리부의 구동 전원을 유지한 상태에서 각 물리계층 처리부에 대응하는 시그널 버퍼를 온/오프시켜 MAC 계층 처리부로부터 물리계층 처리부를 통해 출력되는 MII 시그널 출력을 이중화 제어하는 과정을 포함하는데 있다.
이때, 상기 MII 시그널 출력을 이중화 제어하는 과정은, MAC 계층 처리부와 이중화된 각 물리계층 처리부 사이에 위치한 이중화된 시그널 버퍼 중에서 활성 이더넷 링크가 연결된 물리계층 처리부에 대응하는 시그널 버퍼의 출력 인에이블 핀에만 활성 시그널을 인가하여 해당되는 시그널 버퍼의 MII 시그널 출력을 인에이블시키는 것을 특징으로 한다.
나아가, 상술한 이더넷 정합 장비에서의 링크 이중화 방법은, 상기 이중화된 물리계층 처리부에 각각 연결된 이더넷 링크 중에서 활성 이더넷 링크에 장애가 발생하는 경우 상기 이중화된 물리계층 처리부의 구동 전원을 유지한 상태에서 각 물리계층 처리부에 대응하는 이중화된 시그널 버퍼의 출력 인에이블을 하드웨어적으로 절체시켜 해당되는 MII 시그널 출력을 복구하는 과정을 더 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명에 따른 이더넷 정합 장비에서는 최초 구동시에 이중화된 물리계층 처리부 모두에 구동 전원을 공급하여 링크 셋업 절차를 수행하게 한 후에 이러한 전원 공급 상태를 유지시킴으로써, 이중화 절체시에 별도의 링크 셋업 절차를 수행하지 않도록 하여 이중화 복구 지연을 최소화하게 되는데, 이를 위한 이더넷 정합 장비에서의 링크 이중화 장치는 첨부한 도면 도 2에 도시한 바와 같이, 각각 이중화된 RJ45 커넥터(21-1, 21-2)와 트랜스포머(22-1, 22-2) 및 물리계층 처리부(23-1, 23-2)와 시그널 버퍼(24-1, 24-2), 그리고 MAC 계층 처리부(25) 및 이중화 제어부(26)를 구비하여 이루어진다.
즉, 본 발명에 따른 이더넷 정합 장비에서의 링크 이중화 장치는 도 1에 도시된 종래의 이더넷 정합 장비와 비교해 보면, MAC 계층 처리부(25)와 이중화된 각 물리계층 처리부(23-1, 23-2) 사이에 MII 시그널을 온/오프하기 위한 시그널 버퍼(24-1, 24-2)가 추가로 구성된 구조를 갖는데, 이때 RJ45 커넥터(21-1, 21-2)와 트랜스포머(22-1, 22-2) 및 물리계층 처리부(23-1, 23-2)는 종래와 동일한 구성으로서 동일한 기능을 수행하므로 그 설명을 생략하기로 한다.
여기서, MAC 계층 처리부(25)는 종래와 마찬가지로 MAC 어드레스 필터링 기능과, 물리계층 처리부(23-1, 23-2)와의 MII 시그널 송수신 기능 및 장애 검출 등의 기능을 수행하며, 장애 발생시 이중화 제어부(26)를 통해 시그널 버퍼(24-1, 24-2)의 MII 시그널 출력을 제어한다.
그리고, 이중화 제어부(26)는 이중화된 각 물리계층 처리부(23-1, 23-2)의 전원차단 핀(PWRDN)에 활성 시그널인 로우 레벨의 시그널을 유지시켜 이중화된 물리계층 처리부(23-1, 23-2) 모두에 구동 전원이 공급되도록 제어하고, MAC 계층 처리부(25)의 제어에 따라 소정의 인에이블 시그널을 이용하여 각 시그널 버퍼(24-1, 24-2)의 온/오프를 하드웨어적으로 제어하며, 사용되지 않는 물리계층 처리부를 물리적으로 차단(isolation)시켜 이더넷 링크의 이중화를 구현한다.
즉, 이중화 제어부(26)는 이중화된 제1시그널 버퍼(24-1)와 제2시그널 버퍼(24-2)의 출력을 동시에 모두 인에이블시키지 않고, 실제 데이터 송수신이 이루어지는 이더넷 링크와 연결된 물리계층 처리부에 대응하는 시그널 버퍼의 출력 인에이블 핀(/OE)에만 활성 시그널인 로우 레벨의 시그널을 인가하여 해당되는 어느 하나의 시그널 버퍼의 출력만을 인에이블시킨다.
이를 위한 이중화 제어부(26)의 하드웨어 및 소프트웨어적인 구성은 첨부한 도면 도 3에 도시한 바와 같이, 소프트웨어적으로 구현되는 링크 상태 체크부(26-1) 및 버퍼 제어부(26-2)와 물리계층 연결/차단(deisolation/isolation)부(26-3) 및 링크 상태 관리부(26-4)와, 하드웨어적으로 구현되는 연결 회로부(26-5)를 포함하여 이루어진다.
링크 상태 체크부(26-1)는 MAC 계층 처리부(25)와 연동하여 현재 활성 상태인 이더넷 링크의 상태를 주기적으로 체크하여 장애 발생이 감지되는 경우 대기 상태인 다른 이더넷 링크로의 이중화 절체를 위해 버퍼 제어부(26-2) 및 물리계층 연결/차단부(26-3)를 호출하며, 링크 상태 관리부(26-4)와 연동하여 현재 대기 상태인 이더넷 링크가 가용 상태인지를 확인한다. 이때 활성 상태인 이더넷 링크의 상태를 체크하는 주기는 너무 짧게 하는 경우 해당되는 이더넷 링크의 장애 발생을 신속히 감지하여 이중화 절체할 수 있으나 부하가 증가하게 되며, 너무 길게 하는 경우 해당되는 부하는 감소하나 해당되는 이더넷 링크의 장애 발생을 신속히 감지하지 못함에 따라 이중화 절체가 지연되므로, 주어진 시스템 환경에 맞게 설정하는 것이 바람직하며, 인터럽트를 이용하여 처리할 수도 있을 것이다.
버퍼 제어부(26-2)는 연결 회로부(26-5)를 제어하여 활성 상태로 천이시킬 이더넷 링크와 연결된 물리계층 처리부에 대응하는 시그널 버퍼의 출력 인에이블 핀(/OE)에 로우 레벨의 시그널을 인가하여 그 시그널 퍼버의 MII 시그널 출력을 인에이블시키고, 다른 하나의 시그널 버퍼(즉, 대기 상태로 천이시킬 시그널 버퍼)의 출력 인에이블 핀(/OE)에는 하이 레벨의 시그널을 인가하여 그 시그널 버퍼의 MII 시그널 출력을 디스에이블시킴으로써 해당되는 시그널 버퍼(24-1, 24-2)에 대한 이중화 절체를 수행한다.
물리계층 연결/차단부(26-3)는 연결 회로부(26-5)를 제어하여 MDC, MDIO 핀을 통해 활성 상태로 천이시킬 이더넷 링크와 연결된 물리계층 처리부의 레지스터에 인에이블 시그널을 인가하여 물리적으로 연결하고, 다른 하나의 물리계층 처리부(즉, 대기 상태로 천이시킬 물리계층 처리부)의 레지스터에 디스에이블 시그널을 인가하여 물리적으로 연결 차단함으로써 해당되는 물리계층 처리부(23-1, 23-2)에 대해 물리적인 이중화 절체를 수행한다.
링크 상태 관리부(26-4)는 각 물리계층 처리부(23-1, 23-2)에 연결된 이더넷 링크의 상태를 해당되는 물리계층 처리부(23-1, 23-2)의 LED 구성(configuration) 핀을 이용하여 계속적으로 업데이트(update)하며, 이더넷 링크의 이중화 절체시 절체 가능 여부를 링크 상태 체크부(26-1)에 알려준다.
연결 회로부(26-5)는 이중화 제어부(26)와 연동되는 각 구성부 즉, 각 물리계층 처리부(23-1, 23-2)와 시그널 버퍼(24-1, 24-2) 및 MAC 계층 처리부(25)와의 하드웨어적인 연결을 제공한다.
이때, 각 시그널 버퍼(24-1, 24-2)는 첨부한 도면 도 4와 같은 구조를 가지며, 이중화 제어부(26)와 연결된 출력 인에이블 핀(/OE)에 입력되는 인에이블 시그널에 따라 온/오프되어 MAC 계층 처리부(25)와 대응하는 물리계층 처리부(23-1, 23-2) 사이의 MII 시그널을 연결 또는 차단하는 물리적인 스위칭 기능을 제공한다.
상술한 바와 같은 본 발명에 따른 이더넷 정합 장비에서의 링크 이중화 동작을 첨부한 도면 도 5를 참조하여 설명하면 다음과 같다.
먼저, 초기 구동시 이더넷 정합 장비의 이중화 제어부(26)에서는 하나의 이더넷 링크는 활성화시켜 데이터 송수신이 가능하도록 하고, 다른 하나의 이더넷 링크는 대기 상태로 제어하게 되는데, 이때 활성화되는 이더넷 링크가 도 2의 도면에서 상측에 위치한 제1물리계층 처리부(23-1)에 연결된 이더넷 링크라고 가정하면, 이중화 제어부(26)는 제1물리계층 처리부(23-1)의 전원차단 핀(PWRDN)에 활성 시그널인 로우 레벨의 시그널을 인가하여 해당되는 제1물리계층 처리부(23-1)의 구동 전원을 온(ON) 시키게 되며, 동시에 이중화 제어부(26)의 버퍼 제어부(26-2)에서는 제1물리계층 처리부(23-1)와 MAC 계층 처리부(25) 사이에 위치한 제1시그널 버퍼(24-1)의 출력 인에이블 핀(/OE)에 활성 시그널인 로우 레벨의 인에이블 시그널을 인가하여 해당되는 제1시그널 버퍼(24-1)의 출력을 인에이블(Enable)시키게 된다.
또한, 이중화 제어부(26)는 제2물리계층 처리부(23-2)의 전원차단 핀(PWRDN)에도 활성 시그널인 로우 레벨의 시그널을 인가하여 해당되는 제2물리계층 처리부(23-2)의 구동 전원을 온 시킴으로써, 초기 구동시에 제1물리계층 처리부(23-1)와 제2물리계층 처리부(23-2)가 모두 상대측 정합 장비와의 링크 셋업 절차를 수행하도록 한다.
하지만, 본 발명에서 이중화 제어부(26)의 버퍼 제어부(26-2)에서는 제2물리계층 처리부(23-2)와 MAC 계층 처리부(25) 사이에 위치한 제2시그널 버퍼(24-2)의 출력 인에이블 핀(/OE)에는 비활성 시그널인 하이 레벨의 인에이블 시그널을 인가함으로써, 해당되는 제2시그널 버퍼(24-2)의 출력을 디스에이블(Disable)시키게 된다.
즉, 이더넷 정합 장비의 초기 구동시 이중화 제어부(26)는 제1물리계층 처리부(23-1)와 제2물리계층 처리부(23-2)에 모두 구동 전원이 공급되도록 제어하여(스텝 S51), 상대측 정합 장비와 기설정된 링크 셋업 절차를 각각 수행하도록 함으로써(스텝 S52), 필요한 경우 언제든지 상대측 정합 장비와의 데이터 송수신이 가능하도록 초기화하게 되는데, 이때 이중화된 각 이더넷 링크에 대해 셋업 절차를 수행하는 순서에 따라 초기에 활성화시키고자 하는 이더넷 링크를 결정하되, 나중에 셋업 절차를 수행하는 이더넷 링크를 초기에 활성화시키게 된다.
그리고, 이중화 제어부(26)의 버퍼 제어부(26-2)는 초기에 활성화시키고자 했던 이더넷 링크가 연결된 제1물리계층 처리부(23-1)와 연결된 제1시그널 버퍼(24-1)의 출력만을 인에이블 시킴으로써 실제 상대측 정합 장비와의 데이터 송수신은 제1물리계층 처리부(23-1)에 연결된 이더넷 링크를 통해서만 이루어지도록 제어하게 된다(스텝 S53).
이후, 이중화 제어부(26)의 링크 상태 체크부(26-1)에서는 MAC 계층 처리부(25)와 연동하여 이더넷 정합 장비에서 상대측과 데이터 송수신을 수행하는 중에 현재 활성 상태인 즉, 현재 데이터 송수신이 이루어지는 이더넷 링크의 상태를 체크하여 현재 활성 상태의 이더넷 링크에 대해 장애가 발생하는지를 확인하게 된다(스텝 S54).
이때, 활성 상태의 이더넷 링크에 대한 장애 발생이 감지되는 경우 즉, MAC 계층 처리부(25)에서 이더넷 링크의 장애 발생을 이중화 제어부(26)로 통지함에 따라 이중화 제어부(26)의 링크 상태 체크부(26-1)에서 활성 상태의 이더넷 링크에 대한 장애 발생을 감지하는 경우 버퍼 제어부(26-2) 및 물리계층 연결/차단부(26-3)를 호출하여 해당되는 시그널 버퍼(24-1, 24-2)의 MII 시그널 출력을 절체시키게 된다(스텝 S55).
즉, 이중화 제어부(26)는 MAC 계층 처리부(25)의 제어에 따라 이중화 절체 동작을 수행하게 되는데, 이때 링크 상태 체크부(26-1)에서 활성 상태인 제1물리계층 처리부(23-1)의 장애 발생을 감지하게 되면 이를 버퍼 제어부(26-2) 및 물리계층 연결/차단부(26-3)로 알리게 된다.
이에, 버퍼 제어부(26-2)에서는 제1물리계층 처리부(23-1)와 제2물리계층 처리부(23-2)의 전원차단 핀(PWRDN)에 대한 로우 레벨의 시그널은 그대로 유지한 상태에서 대기 상태인 제2시그널 버퍼(24-2)의 출력 인에이블 핀(/OE)에 로우 레벨의 시그널을 인가하여 해당되는 제2시그널 버퍼(24-2)의 MII 시그널 출력을 인에이블 시키게 되고, 물리계층 연결/차단부(26-3)에서는 제2물리계층 처리부(23-2)의 레지스터에 인에이블 시그널을 인가하여 제2물리계층 처리부(23-2)와 이더넷 링크 사이를 물리적으로 연결함으로써 해당되는 이더넷 링크를 통해 데이터 송수신이 즉시 복구되도록 한다.
한편으로, 버퍼 제어부(26-2)는 활성 상태였던 제1시그널 버퍼(24-1)의 출력 인에이블 핀(/OE)에 하이 레벨의 시그널을 인가하여 해당되는 제1시그널 버퍼(24-1)의 MII 시그널 출력을 디스에이블 시키게 되고, 마찬가지로 물리계층 연결/차단부(26-3)에서는 제1물리계층 처리부(23-1)의 레지스터에 디스에이블 시그널을 인가하여 제1물리계층 처리부(23-1)와 이더넷 링크 사이를 물리적으로 연결 차단함으로써 해당되는 이더넷 링크를 통한 데이터 송수신 동작을 정지시키게 된다.
이때, 본 발명에서는 이더넷 정합 장비의 초기 구동시 이중화된 물리계층 처리부(23-1, 23-2)가 모두 구동 전원을 공급받게 되며, 이러한 구동 전원 공급 상태를 유지함에 따라 이중화 절체시 상대측 이더넷 정합 장비의 물리계층 처리부와 링크 셋업 절차를 수행하지 않게 되고, 따라서 이더넷 정합 장비에서 데이터 송수신이 이루어지는 이더넷 링크에 장애가 발생하는 경우 이중화 제어부(26)의 링크 상태 체크부(26-1)에서 이를 감지하여 버퍼 제어부(26-2)와 물리계층 연결/차단부(26-3)를 실행시킴으로써 이중화 절체를 통해 데이터 송수신을 즉시 복구할 수 있게 된다.
또한, 상술한 이더넷 정합 장비에서 데이터 송수신 중에 이더넷 링크가 아닌 물리계층 처리부 자체에 장애가 발생하는 경우에는 물리계층 처리부의 구동 전원을 계속 공급할 필요성이 없으므로, 활성 상태인 즉, 현재 장애가 발생한 물리계층 처리부의 전원차단 핀(PWRDN)에 비활성 시그널인 하이 레벨의 시그널을 인가하여 해당되는 물리계층 처리부의 구동 전원을 오프 시킴으로써 물리계층 처리부의 장애를 복구할 수 있도록 하며, 이 경우에도 활성 상태로 이중화 절체되는 이더넷 링크에 연결된 물리계층 처리부는 이미 링크 셋업 절차가 이루어진 상태이므로 해당되는 시그널 버퍼의 출력 인에이블만을 하드웨어적으로 절체시켜 데이터 송수신을 즉시 복구할 수 있게 된다.
나아가, 본 발명에 따른 실시예는 상술한 것으로 한정되지 않고, 본 발명과 관련하여 통상의 지식을 가진자에게 자명한 범위내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다.
이상과 같이, 본 발명은 이더넷 정합 장비의 초기 구동시에 이중화된 물리계층 처리부 모두에 구동 전원을 인가하고 이를 유지시킴으로써, 이더넷 링크의 이중화 절체시에 물리계층 처리부에서 대략 1.5초가 소요되는 별도의 링크 셋업 절차를 수행하지 않음에 따라 이중화 복구 지연을 최소화할 수 있게 된다.
또한, 본 발명은 이더넷 정합 장비의 MII 시그널을 온/오프하기 위한 시그널 버퍼를 이중화하여 구성하고, 이러한 이중화된 시그널 버퍼의 출력을 제어하여 이더넷 링크의 이중화를 구현함으로써, 수 nsec 내에 하드웨어적으로 데이터 송수신을 복구할 수 있게 되고, 따라서 전체적인 장비의 안정성 및 신뢰성을 향상시킬 수 있게 된다.
도 1은 종래 이더넷 정합 장비에서의 링크 이중화 장치를 도시한 구성 블록도.
도 2는 본 발명에 따른 이더넷 정합 장비에서의 링크 이중화 장치를 도시한 구성 블록도.
도 3은 도 2에 있어, 이중화 제어부의 하드웨어 및 소프트웨어적인 구성을 도시한 도면.
도 4는 도 2에 있어, 시그널 버퍼의 내부 구조를 도시한 도면.
도 5는 본 발명에 따른 이더넷 정합 장비에서의 링크 이중화 동작을 도시한 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
21-1, 21-2 : RJ45 커넥터 22-1, 22-2 ; 트랜스포머
23-1, 23-2 : 물리계층 처리부 24-1, 24-2 : 시그널 버퍼
25 : MAC 계층 처리부 26 : 이중화 제어부
26-1 : 링크 상태 체크부 26-2 : 버퍼 제어부
26-3 : 물리계층 연결/차단부 26-4 : 링크 상태 관리부
26-5 : 연결 회로부

Claims (9)

  1. 이더넷 정합 장비에서의 링크 이중화 장치에 있어서,
    이더넷 링크가 각각 연결되는 이중화된 각 물리계층 처리부로 출력되는 MII 시그널을 온/오프하기 위한 이중화된 시그널 버퍼와;
    상기 이더넷 링크나 물리계층 처리부의 장애 발생시 상기 시그널 버퍼의 MII 시그널 출력을 제어하기 위한 MAC 계층 처리부와;
    상기 MAC 계층 처리부의 제어에 따라 상기 이중화된 시그널 버퍼의 온/오프를 하드웨어적으로 제어하여 이더넷 링크의 이중화를 구현하는 이중화 제어부를 포함하는 것을 특징으로 하는 이더넷 정합 장비에서의 링크 이중화 장치.
  2. 제 1항에 있어서,
    상기 이중화된 물리계층 처리부는, 초기 구동시에 상대측 정합 장비와의 이더넷 링크 셋업을 위해 공급된 구동 전원을 지속적으로 공급받는 것을 특징으로 하는 이더넷 정합 장비에서의 링크 이중화 장치.
  3. 제 1항에 있어서,
    상기 이중화 제어부는, 이중화된 제1시그널 버퍼와 제2시그널 버퍼의 출력을 동시에 인에이블시키지 않고, 데이터 송수신이 이루어질 이더넷 링크와 연결된 물리계층 연결부에 대응하는 시그널 버퍼에만 활성 시그널을 인가하여 그 시그널 버퍼의 MII 시그널 출력을 인에이블시키며, 사용되지 않는 물리계층 처리부를 물리적으로 차단시키는 것을 특징으로 하는 이더넷 정합 장비에서의 링크 이중화 장치.
  4. 제 1항에 있어서,
    상기 이중화 제어부는, 활성 상태로 천이시킬 이더넷 링크에 대응하는 시그널 버퍼에 활성 출력 인에이블 시그널을 인가하여 MII 시그널 출력을 인에이블시키고, 대기 상태로 천이시킬 이더넷 링크에 대응하는 시그널 버퍼에 비활성 시그널을 인가하여 MII 시그널 출력을 디스에이블시키는 버퍼 제어부와;
    활성 상태로 천이시킬 이더넷 링크와 연결된 물리계층 처리부에 인에이블 시그널을 인가하여 물리적으로 연결하고, 대기 상태로 천이시킬 이더넷 링크와 연결된 물리계층 처리부에 디스에이블 시그널을 인가하여 물리적으로 연결 차단하는 물리계층 연결/차단부와;
    MAC 계층 처리부와 연동하여 활성 이더넷 링크의 상태를 주기적으로 체크하고, 장애 발생이 감지되는 경우 이중화 절체를 위해 상기 버퍼 제어부 및 물리계층 연결/차단부를 호출하는 링크 상태 체크부를 포함하는 것을 특징으로 하는 이더넷 정합 장비에서의 링크 이중화 장치.
  5. 제 4항에 있어서,
    상기 이중화된 물리계층 처리부에 연결된 이더넷 링크의 상태를 해당되는 물리계층 처리부의 LED 구성 핀을 이용하여 업데이트하며, 이더넷 링크의 이중화 절체 가능 여부를 상기 링크 상태 체크부로 알려주는 링크 상태 관리부를 더 포함하는 것을 특징으로 하는 이더넷 정합 장비에서의 링크 이중화 장치.
  6. 제 1항에 있어서,
    상기 이중화된 각 시그널 버퍼는, 이중화 제어부와 연결된 출력 인에이블 핀에 입력되는 인에이블 시그널에 따라 온/오프되어 MAC 계층 처리부와 대응하는 물리계층 처리부 사이의 MII 시그널을 연결 또는 차단하는 물리적인 스위칭 기능을 제공하는 것을 특징으로 하는 이더넷 정합 장비에서의 링크 이중화 장치.
  7. 이더넷 정합 장비에서의 링크 이중화 방법에 있어서,
    이더넷 링크가 각각 연결되는 이중화된 물리계층 처리부 각각에 구동 전원을 공급하여 상대측 정합 장치와 링크 셋업 절차를 수행하는 과정과;
    상기 이중화된 물리계층 처리부의 구동 전원을 유지한 상태에서 각 물리계층 처리부에 대응하는 시그널 버퍼를 온/오프시켜 MAC 계층 처리부로부터 물리계층 처리부를 통해 출력되는 MII 시그널 출력을 이중화 제어하는 과정을 포함하는 것을 특징으로 하는 이더넷 정합 장비에서의 링크 이중화 방법.
  8. 제 7항에 있어서,
    상기 MII 시그널 출력을 이중화 제어하는 과정은, MAC 계층 처리부와 이중화된 각 물리계층 처리부 사이에 위치한 이중화된 시그널 버퍼 중에서 활성 이더넷 링크가 연결된 물리계층 처리부에 대응하는 시그널 버퍼의 출력 인에이블 핀에만 활성 시그널을 인가하여 해당되는 시그널 버퍼의 MII 시그널 출력을 인에이블시키는 것을 특징으로 하는 이더넷 정합 장비에서의 링크 이중화 방법.
  9. 제 7항에 있어서,
    상기 이중화된 물리계층 처리부에 각각 연결된 이더넷 링크 중에서 활성 이더넷 링크에 장애가 발생하는 경우 상기 이중화된 물리계층 처리부의 구동 전원을 유지한 상태에서 각 물리계층 처리부에 대응하는 이중화된 시그널 버퍼의 출력 인에이블을 하드웨어적으로 절체시켜 해당되는 MII 시그널 출력을 복구하는 과정을 더 포함하는 것을 특징으로 하는 이더넷 정합 장비에서의 링크 이중화 방법
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