JP3735547B2

JP3735547B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP3735547B2
Application number: JP2001259310A
Authority: JP
Inventors: 美恵松尾; 雅弘宮田; 弘和江澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-08-29
Filing date: 2001-08-29
Publication date: 2006-01-18
Anticipated expiration: 2021-08-29
Also published as: JP2003068779A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に電極上にアンダーバンプメタル膜を介在させてバンプ電極（突起電極）を備えた半導体装置及びこのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置を構築する半導体チップの高集積化や高機能化に伴い、半導体チップの外部接続電極（ボンディングパッド）と半導体チップを実装する配線基板の電極との間の接続方法は多様化の傾向にある。特に、ＩＣチップ、ＬＳＩチップ等の半導体チップの高集積化に伴う、回路動作速度の高速化、高放熱化、多端子化（多ピン化）の要求は強く、近年にはハイエンドの半導体チップの外部接続電極数（端子数）は数千を超えることが予測されている。
【０００３】
一方、システムサイドからは半導体装置の小型化、軽量化、多機能化等が要求されており、このような要求からも半導体チップの高実装密度化は必須となっている。また、高機能化の要求から、半導体装置にマルチチップ構造や三次元実装構造を採用することが検討されている。
【０００４】
多端子化には、バンプ電極を利用したフリップチップ（ＦＣ）方式やテープオートメイテッドボンディング（ＴＡＢ）方式を採用することが有利である。ＦＣ方式は、半導体チップの外部接続電極、配線基板の電極の少なくともいずれか一方にバンプ電極を形成し、バンプ電極といずれかの電極との間或いはバンプ電極同士を接合する方式である。例えば、ハイエンドの超多端子の半導体チップにおいては、まず半導体チップの表面（回路搭載面）上に複数の半田バンプ電極を格子状に配列する。この半導体チップの表面を配線基板の表面に向かい合わせたＦＣ方式により、配線基板の表面上に半導体チップを搭載する。そして、半田リフローが行われ、半田バンプ電極と配線基板の電極との間が接合され、配線基板上への半導体チップの実装が完了する。
【０００５】
ＴＡＢ方式は、まず半導体チップの外部接続電極に金（Ａｕ）バンプ電極を形成し、配線基板の電極に銅（Ｃｕ）及びＣｕ上に錫（Ｓｎ）を積層したＳｎ／Ｃｕバンプ電極を形成する。半導体チップ上のバンプ電極と配線基板のリードとの位置合わせを行い、そして一括熱圧着によりＡｕバンプ電極とＳｎ／Ｃｕバンプ電極との間が接合され、配線基板上への半導体チップの実装が完了する。
【０００６】
このような微小なバンプ電極はめっきにより形成されることが一般的である。図１０（Ａ）乃至図１０（Ｄ）にはＡｕバンプ電極の製造方法を示す。
【０００７】
（１）まず最初に、半導体ウェハ１００が準備される（図１０（Ａ）参照）。この半導体ウェハ１００は、ダイシング工程前の状態にあり、かつ半導体チップとして細分化される前の状態にある。半導体ウェハ１００においては、各々の半導体チップ形成領域毎に、回路搭載面上に外部接続電極（ボンディングパッド）１０１が配設されている。外部接続電極１０１の上層には、外部接続電極１０１の直上に開口部１０２Ｈを有するパッシベーション膜１０２が形成されている。さらに、このパッシベーション膜１０２上のバンプ電極形成領域には、開口部１０３Ｈを有するポリイミド系樹脂膜１０３が形成されている。
【０００８】
（２）図１０（Ａ）に示すように、ポリイミド系樹脂膜１０３上、パッシベーション膜１０２上、開口部１０３Ｈの内壁上、開口部１０２Ｈの内壁上及び開口部１０３Ｈと開口部１０２Ｈとから露出する外部接続電極１０１上を含む半導体ウェハ１００上の全面にアンダーバンプメタル（ＵＢＭ：under bump metal）膜１１０を形成する。ＵＢＭ膜１１０はスパッタリング法、めっき法等の成膜方法により形成されており、このＵＢＭ膜１１０には少なくとも以下の機能が要求されている。
【０００９】
（ａ）外部接続電極１０１とバンプ電極（Ａｕバンブ電極１１２）との間の電気的導通を確保する機能
（ｂ）外部接続電極１０１とバンプ電極との間の密着性を確保する機能
（ｃ）外部接続電極１０１とバンプ電極との間の熱拡散を防止し、導通不良や密着性の劣化を生じさせないようなバリア膜としての機能
（ｄ）電解めっきの際に給電層として使用できる機能
このような多機能が要求されるために、ＵＢＭ膜１１０には２層或いは３層の積層膜構造が採用されている。例えば、ＵＢＭ膜１１０には、外部接続電極１０１側からバンプ電極側に向かって、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜、パラジウム（Ｐｄ）膜のそれぞれを順次積層した積層膜やクロム（Ｃｒ）膜、Ｃｕ膜、Ａｕ膜のそれぞれを順次積層した積層膜が使用されている。そして、このＵＢＭ膜１１０には、数百ｎｍから数μｍの厚さが必要とされている。
【００１０】
（３）次に、フォトリソグラフィ技術が使用され、ＵＢＭ膜１１０上にフォトレジスト膜を塗布し、露光し、現像することにより、フォトレジスト膜からバンプ電極形成用マスク１１１を形成する（図１０（Ｂ）参照）。このバンプ電極形成用マスク１１１は、外部接続電極１０１上において、ＵＢＭ膜１１０の表面が露出する開口部１１１Ｈを備えている。
【００１１】
（４）電解めっき法により、ＵＢＭ膜１１０に給電を行い、図１０（Ｂ）に示すように、バンプ電極形成用マスク１１１の開口部１１１Ｈ内部において、ＵＢＭ膜１１０上にＡｕバンプ電極１１２を形成する。
【００１２】
（５）この後、図１０（Ｃ）に示すように、バンプ電極形成用マスク１１１を剥離する。
【００１３】
（６）そして、図１０（Ｄ）に示すように、Ａｕバンプ電極１１２をエッチングマスクとして使用し、Ａｕバンプ電極１１２下以外の不必要なＵＢＭ膜１１０をエッチングにより除去する。例えば、ＵＢＭ膜１１０にＴｉ膜、Ｎｉ膜及びＰｄ膜の積層膜が使用されている場合、Ｐｄ膜及びＮｉ膜は硝酸と塩酸と酢酸との混合水溶液を用いたウエットエッチングによりエッチングされ、この後、Ｔｉ膜は弗酸水溶液を用いたウエットエッチングによりエッチングされている。
【００１４】
図１１（Ａ）乃至図１１（Ｅ）には鉛（Ｐｂ）−Ｓｎ、銀（Ａｇ）−Ｓｎ等の半田バンプ電極の製造方法を示す。
【００１５】
（１）前述のＡｕバンプ電極１１２の製造方法と同様に、まず最初に、半導体ウェハ１００が準備される（図１１（Ａ）参照）。この半導体ウェハ１００においては、各々の半導体チップ形成領域毎に、回路搭載面上に外部接続電極１０１が配設されており、外部接続電極１０１の上層には、開口部１０２Ｈを有するパッシベーション膜１０２、開口部１０３Ｈを有するポリイミド系樹脂膜１０３が順次形成されている。
【００１６】
（２）図１１（Ａ）に示すように、少なくとも外部接続電極１０１上を含む半導体ウェハ１００上の全面にＵＢＭ膜１１０を形成する。ここで、ＵＢＭ膜１１０は、Ａｕバンプ電極１１２の場合と同様に積層構造により形成されているが、半田バンプ電極（１２２）に含まれるＳｎの外部接続電極１０１への拡散を防止するために、Ａｕバンプ電極１１２の場合よりも厚い膜厚により形成されている。
【００１７】
（３）次に、フォトリソグラフィ技術が使用され、ＵＢＭ膜１１０上にバンプ電極形成用マスク１２１を形成する（図１１（Ｂ）参照）。このバンプ電極形成用マスク１２１は、外部接続電極１０１上において、ＵＢＭ膜１１０の表面が露出する開口部１２１Ｈを備えている。
【００１８】
（４）電解めっき法により、ＵＢＭ膜１１０に給電を行い、図１１（Ｂ）に示すように、バンプ電極形成用マスク１２１の開口部１２１Ｈ内部において、ＵＢＭ膜１１０上に半田バンプ電極１２２を形成する。
【００１９】
（５）この後、図１１（Ｃ）に示すように、バンプ電極形成用マスク１２１を剥離する。
【００２０】
（６）図１１（Ｄ）に示すように、半田バンプ電極１２２をエッチングマスクとして使用し、半田バンプ電極１２２下以外の不必要なＵＢＭ膜１１０をエッチングにより除去する。ＵＢＭ膜１１０のエッチングは、前述と同様に、ウエットエッチングにより行われる。
【００２１】
（７）そして、半田リフローを行い、球形の半田バンプ電極１２２Ｂを形成する。
【００２２】
【発明が解決しようとする課題】
以上説明したような、Ａｕバンプ電極１１２や半田バンプ電極１２２を備えた半導体装置においては、以下の点について配慮がなされていなかった。
【００２３】
（１）Ａｕバンプ電極１１２の製造方法において、ＵＢＭ膜１１０の不要部分の除去にはウエットエッチングが使用されている。ウエットエッチングのエッチング方向は基本的に等方的であるため、図１２に破線で囲んで示すように、Ａｕバンプ電極１１２直下においてアンダーカット１１０Ｕが生じてしまう。例えば、８インチ径の半導体ウェハ１００の場合、アンダーカット量は片側で１０μｍ程度に達してしまう。このため、２０μｍ以下の直径のＡｕバンプ電極１１２においては、Ａｕバンプ電極１１２直下のＵＢＭ膜１１０がアンダーカットにより取り除かれてしまうので、外部接続電極１０１とＡｕバンプ電極１１２との間に接合部を形成することができない。このような現象は、半田バンプ電極１２２の製造方法においても同様である。
【００２４】
（２）すなわち、微細なＡｕバンプ電極１１２又は半田バンプ電極１２２を製造することが難しいので、半導体装置の回路動作速度の高速化、高発熱化、多端子化を実現することが、又小型化、軽量化、多機能化を実現することが難しかった。
【００２５】
（３）また、ＵＢＭ膜１１０のアンダーカット１１０Ｕにより、Ａｕバンプ電極１１２又は半田バンプ電極１２２と外部接続電極１０１との間の接合部の機械的強度が低下してしまう。このため、温度サイクルにより発生する応力により、接合部にクラックが発生し又接合部の破断が生じる恐れがあるので、半導体装置の信頼性を損ねてしまう。
【００２６】
（４）ＵＢＭ膜１１０の不要部分の除去に、異方性エッチングである反応性イオンエッチング（ＲＩＥ）等のドライエッチングを利用することが考えられる。しかしながら、ＵＢＭ膜１１０にはドライエッチングが難しい材料が積層されており、無理にドライエッチングを行う場合にはエッチング時間が増大し、製造コストが非常に高くなってしまう。
【００２７】
本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、微細なバンプ電極を実現することができ、高集積化、回路動作速度の高速化並びに多端子化を実現することができる半導体装置を提供することである。
【００２８】
さらに、本発明の目的は、電極とバンプ電極との間の接続部の電気的信頼性、機械的信頼性の少なくともいずれかを向上することができる半導体装置を提供することである。
【００２９】
さらに、本発明の目的は、微細なバンプ電極を製造することができる半導体装置の製造方法を提供することである。
【００３０】
さらに、本発明の目的は、製造上の歩留りを向上することができる半導体装置の製造方法を提供することである。
【００３１】
さらに、本発明の目的は、製造工程数を減少することができる半導体装置の製造方法を提供することである。
【００３２】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、電極と、電極上の凹型形状のＵＢＭ膜と、ＵＢＭ膜の凹型形状内部に埋設され、側面及び底面がＵＢＭ膜により取り囲まれたバンプ電極とを備えた半導体装置としたことである。さらに、本発明の第１の特徴に係る半導体装置においては、バンプ電極の上面の高さと、ＵＢＭ膜の側面の高さとが、実質的に同一であることが好ましい。
【００３３】
このように構成される本発明の第１の特徴に係る半導体装置においては、ＵＢＭ膜がバンプ電極の側面及び底面を取り囲み、電極とバンプ電極との間においてＵＢＭ膜により充分な電流経路の断面積、放熱経路の断面積を確保することができるので、バンプ電極の微細化、多端子化を実現することができる。さらに、バンプ電極の側面を取り囲むようにＵＢＭ膜を備えたので、例えばＣｕバンプ電極、ニッケル（Ｎｉ）バンプ電極等の場合、バンプ電極の腐食を防止することができ、信頼性の高い半導体装置を実現することができる。また、同様に、バンプ電極の側面を取り囲むようにＵＢＭ膜を備えたので、例えばリフローを行う半田バンプ電極等の場合、バンプ電極の流れ出しによる形状変化を防止することができ、ＵＢＭ膜の凹型形状により規定された微細な形状のバンプ電極を実現することができる。また、このような半田バンプ電極等の場合、リフローに伴うバンプ電極の流れ出しに起因する隣接バンプ電極間の短絡を防止することができ、電気的な信頼性を向上することができるとともに、バンプ電極の配列間隔を微細化（ファインピッチ化）することができ、より一層、バンプ電極の微細化、多端子化を実現することができる。さらに、凹型形状のＵＢＭ膜は適度な機械的強度を備え、バンプ電極の形状変化が生じにくく、バンプ電極の高さを均一化することができるので、バンプ電極とこのバンプ電極上の他の電極との間の電気的な接続信頼性を向上することができる。
【００３４】
本発明の第２の特徴は、本発明の第１の特徴に係る半導体装置のＵＢＭ膜の側面の少なくとも電極側の一部を絶縁膜により取り囲まれた半導体装置としたことである。
【００３５】
このように構成される本発明の第２の特徴に係る半導体装置においては、電極とＵＢＭ膜との間の接続部分及びＵＢＭ膜とバンプ電極との間の接続部分が絶縁膜により機械的に補強されるので、熱サイクルに伴う剪断応力による接続部分のクラックの発生又は破断を防止することができ、電気的信頼性を向上することができる。例えば、絶縁膜としてポリイミド系樹脂膜等の有機系絶縁膜が使用される場合、剪断応力を吸収することができる。また、絶縁膜としてシリコン酸化膜、シリコン窒化膜等の無機系絶縁膜が使用される場合、剪断応力に抗して接続部分を強固に固着することができる。
【００３６】
本発明の第３の特徴は、電極上に開口部を有する絶縁膜を形成する工程と、絶縁膜上、開口部内壁上及び開口部内の電極上にＵＢＭ膜を形成する工程と、少なくとも開口部を埋設するように、ＵＢＭ膜上にバンプ電極膜を形成する工程と、開口部以外のバンプ電極膜及びＵＢＭ膜を除去し、開口部内壁上及び開口部内の電極上のＵＢＭ膜により周囲を囲まれたバンプ電極を形成する工程と、絶縁膜の少なくとも表面の一部を膜厚方向に除去する工程とを備えた半導体装置の製造方法としたことである。
【００３７】
このような本発明の第３の特徴に係る半導体装置の製造方法においては、開口部を有する絶縁膜を形成した後に、開口部内壁上及び開口部内の電極上の広い範囲にＵＢＭ膜を形成し、さらにバンプ電極をマスクとしたウエットエッチングによるＵＢＭ膜のパターニングを行わないようにしたので、ＵＢＭ膜のサイドエッチング（アンダーカット）を防止することができる。従って、電極とバンプ電極との間のＵＢＭ膜を介在させた導通を確実に行うことができるので、半導体装置の製造上の歩留まりを向上することができる。さらに、ＵＢＭ膜のサイドエッチングを防止するようにしたので、微細なバンプ電極を製造することができる。
【００３８】
本発明の第４の特徴は、本発明の第３の特徴に係る半導体装置の製造方法の絶縁膜を形成する工程が、第１の絶縁膜を形成し、第１の絶縁膜上にこの第１の絶縁膜に対してエッチング選択比を有する第２の絶縁膜を形成する工程であり、絶縁膜の少なくとも表面の一部を膜厚方向に除去する工程が、第１の絶縁膜に対して第２の絶縁膜を選択的にエッチング除去する工程である半導体装置の製造方法としたことである。
【００３９】
このような本発明の第４の特徴に係る半導体装置の製造方法においては、エッチング選択比が異なる少なくとも第１の絶縁膜及び第２の絶縁膜により絶縁膜を形成し、この第２の絶縁膜を犠牲膜として第１の絶縁膜に対して選択的に除去するようにしたので、絶縁膜の表面の一部の膜厚方向の除去量を均一化することができる。
【００４０】
本発明の第５の特徴は、本発明の第３の特徴に係る半導体装置の製造方法の開口部以外のバンプ電極膜及びＵＢＭ膜を除去し、バンプ電極を形成する工程が、ケミカルメカニカルポリッシング（ＣＭＰ）により絶縁膜上及び開口部上のバンプ電極膜及びＵＢＭ膜を後退させ、開口部内壁上及び開口部内の電極上のＵＢＭ膜により周囲を囲まれたバンプ電極を形成する工程である半導体装置の製造方法としたことである。
【００４１】
このような本発明の第５の特徴に係る半導体装置の製造方法においては、開口部上を含む絶縁膜上の全面を平坦化することができ、バンプ電極の高さを均一化することができるので、バンプ電極の接続不良を防止することができる半導体装置を製造することができる。さらに、本発明の第５の特徴に係る半導体装置の製造方法においては、絶縁膜上の不必要なバンプ電極膜とＵＢＭ膜とを１つのＣＭＰ工程により順次除去することができるので、製造工程数を減少することができる。
【００４２】
本発明の第６の特徴は、絶縁膜の少なくとも表面の一部を膜厚方向に除去する工程の後に、本発明の第５の特徴に係る半導体装置の製造方法のＣＭＰを用いて形成されたバンプ電極の上面を平坦化する工程をさらに備えた半導体装置の製造方法としたことである。
【００４３】
このような本発明の第６の特徴に係る半導体装置の製造方法においては、ＣＭＰによりバンプ電極の上面が僅かに凹形状に湾曲し、バンプ電極の上側角部に尖った形状が発生するが、このバンプ電極の上面を平坦化する。従って、バンプ電極とその上面に接続される他の電極との間の接続不良を防止することができ、半導体装置の製造上の歩留りを向上することができる。
【００４４】
本発明の第７の特徴は、電極上に開口部を有する絶縁膜を形成する工程と、絶縁膜上、開口部内壁上及び開口部内の電極上にＵＢＭ膜を形成する工程と、少なくとも開口部を埋設するように、ＵＢＭ膜上に半田バンプ電極膜を形成する工程と、開口部以外の半田バンプ電極膜及びＵＢＭ膜を除去し、開口部内壁上及び開口部内の電極上のＵＢＭ膜により周囲を囲まれた半田バンプ電極を形成する工程と、絶縁膜の少なくとも表面の一部を膜厚方向に除去する工程と、半田バンプ電極にリフローを行う工程とを備えた半導体装置の製造方法としたことである。
【００４５】
このように構成される本発明の第７の特徴に係る半導体装置の製造方法においては、本発明の第３の特徴に係る半導体装置の製造方法と同様な効果が得られるとともに、半田バンプ電極の側面及び底面をＵＢＭ膜により取り囲み、このＵＢＭ膜が半田バンプ電極の形状を保持する（ダムとして機能させる）ことができるので、半田バンプ電極にリフローを行っても半田の流れ出しを防止することができ、リフロー工程後もＵＢＭ膜により形状が調節された微細な半田バンプ電極を製造することができる。
【００４６】
【発明の実施の形態】
次に、図面を参照して、本発明に係る半導体装置及びこの半導体装置の製造方法を、本発明の複数の実施の形態により説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００４７】
（第１の実施の形態）
［半導体装置の半導体チップ及びバンプ電極の基本構造］
図１に示すように、本発明の第１の実施の形態に係る半導体装置は、外部接続電極１８と、外部接続電極１８上の凹型形状のＵＢＭ膜２０と、ＵＢＭ膜２０の凹型形状内部に埋設され、側面及び底面がＵＢＭ膜２０により取り囲まれたバンプ電極２１とを少なくとも備えて構築されている。
【００４８】
外部接続電極１８は半導体チップ１のボンディングパッド（外部接続端子）である。半導体チップ１は、シリコン単結晶基板からなる半導体基板１０と、この半導体基板１０の主面（回路搭載面）に配設された素子１２と、素子１２上の第１層目の配線１４と、第１層目の配線１４上の第２層目の配線１６と、そして第２層目の配線１６上の第３層目の配線としても使用される外部接続電極１８とを備えている。なお、本発明の第１の実施の形態に係る半導体チップ１は上記のように３層配線構造により構成されているが、本発明はこの配線層数に限定されるものではない。
【００４９】
さらにこのような素子構造に限定されるものではないが、本発明の第１の実施の形態において、素子１２は絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）により構成されている。すなわち、素子１２は、素子間分離絶縁膜１１により周囲を取り囲まれた領域内において、半導体基板（又はウェル領域）１０からなるチャネル形成領域と、このチャネル形成領域上のゲート絶縁膜１２Ａと、ゲート絶縁膜１２Ａ上のゲート電極１２Ｂと、ゲート電極１２Ｂの両側に配設されソース領域又はドレイン領域として使用される一対の半導体領域１２Ｃとを備えて構成されている。
【００５０】
第１層目の配線１４は、素子１２を覆う層間絶縁膜１３上に配設され、この層間絶縁膜１３に形成された接続孔を通して素子１２の半導体領域１２Ｃに電気的に接続されている。第１層目の配線１４、後述する第２層目の配線１６及び外部接続電極１８は、本発明の第１の実施の形態においてダマシンプロセスにより形成されたＣｕ配線又はＣｕ合金配線である。なお、本発明においては、第１層目の配線１４等には、アルミニウム（Ａｌ）膜、Ａｌ合金膜（例えばＡｌ−Ｃｕ膜、Ａｌ−Ｓｉ膜又はＡｌ−Ｃｕ−Ｓｉ膜）等も使用することができる。また、層間絶縁膜１３、１５、１７には、例えばシリコン酸化膜、シリコン窒化膜の単層膜、又はこれらの単層膜を複数積層した複合膜を実用的に使用することができる。
【００５１】
第２層目の配線１６は、層間絶縁膜１５上に配設され、この層間絶縁膜１５に形成された接続孔を通して第１層目の配線１４に電気的に接続されている。
【００５２】
外部接続電極（第３層目の配線）１８は、層間絶縁膜１７上に配設され、この層間絶縁膜１７に形成された接続孔を通して第２層目の配線１６に電気的に接続されている。この外部接続電極１８は本発明に係る「電極」の一具体例に対応するものである。
【００５３】
そして、前述のＵＢＭ膜２０においては、その凹型形状の底面の全域が外部接続電極１８の表面に電気的かつ機械的に接続され、その凹型形状の側面が外部接続電極１８の表面に対して実質的に垂直な面により構成されている。このＵＢＭ膜２０の側面の高さはバンプ電極２１のＵＢＭ膜２０の底面からの高さと実質的に同一である。本発明の第１の実施の形態において、バンプ電極２１にはＣｕバンプ電極が使用されており、ＵＢＭ膜２０には、その表面側からその上方に向かって、タンタル窒化（ＴａＮ）膜、タンタル（Ｔａ）膜、Ｃｕ膜のそれぞれを順次積層した複合膜が使用されている。最上層のＣｕ膜は、少なくとも電気伝導性を備えており、さらに外部接続電極１８との間の接着性を高める機能を備えている。中間層のＴａ膜は、同様に少なくとも電気伝導性を備えており、さらに外部接続電極１８とバンプ電極２１との間の拡散防止バリア膜としての機能を備えている。最下層のＴａＮ膜は、少なくとも電気伝導性を備え、酸化防止膜としての機能を備えている。さらに、ＵＢＭ膜２０は、バンプ電極２１を電解めっきにより形成する際の給電膜として使用されている。
【００５４】
バンプ電極２１は、上記のように側面のほぼ全域がＵＢＭ膜２０の内壁面により取り囲まれ、底面が同様にＵＢＭ膜２０の底面により取り囲まれ、バンプ電極２１の形状がＵＢＭ膜２０の凹型形状により決定されるようになっている。バンプ電極２１の平面形状は、図示していないが、円形、楕円、方形、又は六角形や八角形等の多角形により形成することができる。バンプ電極２１の温度サイクルに対する機械的強度を向上するためには、バンプ電極２１の平面形状は円形又はそれに近い形状の方が好ましい。また、例えば特定用途向け集積回路（ＡＳＩＣ）等においてバンプ電極２１の形状を電子情報として取り扱う場合には、機械的強度も勘案して、電子情報量を減少するために、バンプ電極２１の平面形状を多角形に設定することが好ましい。ＵＢＭ膜２０の凹型形状の開口形状は、基本的にはバンプ電極２１の平面形状と同一である。因みに、電子情報としてのバンプ電極２１の平面形状（又は絶縁膜２５のバンプ開口部２５Ｈを形成するレチクルのパターン）が多角形に設定されていても、半導体ウェハプロセスにおいて、露光工程の際の隣接効果、エッチング工程の際のエッチングの回り込み等が生じ、実際のバンプ電極２１の平面形状は円形に近い形状になる。本発明の第１の実施の形態において、バンプ電極２１には、電解めっきにより成膜されたＣｕ膜を実用的に使用することができる。
【００５５】
バンプ電極２１の上面は基本的にほぼ平面であるが、バンプ電極２１の上側角部には面取り２１Ｃがなされ、バンプ電極２１の上面のより一層の平坦化が図られている。半導体装置の製造方法において説明するが、バンプ電極２１及びＵＢＭ膜２０を形成する際に不必要な領域のバンプ電極膜（２１Ａ）並びにＵＢＭ膜２０をＣＭＰにより取り除くが、この時にバンプ電極２１の硬度が絶縁膜２５の硬度よりも低いので、破線で示すようにバンプ電極２１の上面中央部が僅かに窪み、上面周辺部の角部分に尖った形状（図１中、破線により示している。）が生成されてしまう。面取り２１Ｃは、このような尖った形状の部分を取り除くように、水平面に沿って行われる。
【００５６】
バンプ電極２１の側面の少なくとも外部接続電極１８側の一部、すなわち直接的にはＵＢＭ膜２０の側面の少なくとも外部接続電極１８側の一部はパッシベーション膜としての絶縁膜２５により取り囲まれている。換言すれば、バンプ電極２１の外部接続電極１８側の一部は、絶縁膜２５に形成されたバンプ開口部２５Ｈ内部に、ＵＢＭ膜２０を介在させて埋設されている。本発明の第１の実施の形態において、絶縁膜２５には、例えばプラズマＣＶＤ法により成膜されたシリコン酸化膜、シリコン窒化膜等の無機系絶縁膜を実用的に使用することができる。また、絶縁膜２５には、スピンオングラス（ＳＯＧ）法により塗布されたシリコン酸化膜、スピンコート法により塗布されたポリイミド系樹脂膜等の有機系絶縁膜も実用的に使用することができる。
【００５７】
このように構成される本発明の第１の実施の形態に係る半導体装置においては、ＵＢＭ膜２０がバンプ電極２１の側面及び底面を取り囲み、外部接続電極１８とバンプ電極２１との間においてＵＢＭ膜２０により充分な電流経路の断面積及び放熱経路の断面積を確保することができるので、バンプ電極２１の微細化を実現することができ、多端子化を実現することができる。さらに、バンプ電極２１の側面を取り囲むようにＵＢＭ膜２０を備えたので、バンプ電極（Ｃｕバンプ電極）２１の腐食を防止することができ、信頼性の高い半導体装置を実現することができる。なお、バンプ電極２１の上面は別の電極（例えば、後述する図３及び図４に示すインターポーザ３のプラグ３４）に接合されるようになっており、バンプ電極２１の上面が露出することはないので、この部分の腐食はない。
【００５８】
さらに、凹型形状のＵＢＭ膜２０は適度な機械的強度を備え、バンプ電極２１の形状変化が生じにくく、バンプ電極２１の高さを均一化することができるので、バンプ電極２１とこのバンプ電極２１上の他の電極との間の電気的な接続信頼性を向上することができる。
【００５９】
さらに、外部接続電極１８とＵＢＭ膜２０との間の接続部分及びＵＢＭ膜２０とバンプ電極２１との間の接続部分が絶縁膜２５により機械的に補強されるので、熱サイクルに伴う剪断応力による接続部分のクラックの発生や破断を防止することができ、電気的信頼性を向上することができる。上記のように、絶縁膜２５としてシリコン酸化膜、シリコン窒化膜等の無機系絶縁膜が使用される場合、剪断応力に抗して接続部分を強固に固着することができる。また、絶縁膜としてポリイミド系樹脂膜等の有機系絶縁膜が使用される場合、剪断応力を吸収することができる。
【００６０】
さらに、バンプ電極２１の上側角部に面取り２１Ｃを行い、この部分に発生する尖った形状を取り除き、バンプ電極２１の上面を平坦化することができるので、バンプ電極２１とその上面に接続される他の電極との間の接続不良を防止することができ、電気的信頼性を向上することができる。
【００６１】
［バンプ電極の製造方法及び半導体装置の製造方法］
次に、前述のバンプ電極２１の製造方法を少なくとも含む半導体装置の製造方法を、図２（Ａ）乃至図２（Ｅ）を用いて説明する。なお、本発明の第１の実施の形態に係る半導体装置の製造方法は、径５μｍ、高さ０．５μｍのサイズを有する微細なＣｕバンプ電極の製造方法である。
【００６２】
（１）まず最初に、半導体ウェハ１０Ｕが準備される（図２（Ａ）参照）。この半導体ウェハ１０Ｕは、半導体ウェハプロセスのダイシング工程前の状態にあり、かつ半導体チップとして細分化される前の状態にある。半導体ウェハ１０Ｕは、シリコン単結晶ウェハにより形成され、各々の半導体チップ形成領域毎の回路搭載面上に外部接続電極１８が既に配設された状態にある。
【００６３】
（２）図２（Ａ）に示すように、外部接続電極１８上にバンプ開口部２５Ｈを有する絶縁膜２５Ａを形成する。絶縁膜２５Ａは例えばプラズマＣＶＤ法により成膜されたシリコン酸化膜又はシリコン窒化膜等の無機系絶縁膜を実用的に使用することができ、この無機系絶縁膜は例えば１．５μｍの膜厚により形成されている。バンプ開口部２５Ｈは、フォトリソグラフィ技術により絶縁膜２５Ａ上にフォトレジスト膜を形成し、露光処理、現像処理等を経てフォトレジスト膜からエッチングマスクを形成し、このエッチングマスクを使用して絶縁膜２５Ａをパターニングすることにより形成することができる。絶縁膜２５Ａのパターニングには、ＲＩＥ等の異方性エッチングにより行うことが、微細化の点において好ましい。なお、絶縁膜２５Ａには、無機系絶縁膜に代えて、上記のように有機系絶縁膜を使用することができる。
【００６４】
（３）次に、絶縁膜２５Ａ上、バンプ開口部２５Ｈ内壁上及びバンプ開口部２５Ｈ内の外部接続電極１８上の半導体ウェハ１０Ｕの全面にＵＢＭ膜２０を形成する（図２（Ｂ）参照）。ＵＢＭ膜２０は、例えば８０ｎｍ〜２００ｎｍ程度の膜厚のＣｕ膜、５ｎｍ〜５０ｎｍ程度の膜厚のＴａ膜、５ｎｍ〜５０ｎｍ程度の膜厚のＴａＮ膜の積層膜により形成され、これらの膜は連続的なスパッタリングにより成膜することができる。ＵＢＭ膜２０は、このようにスパッタリングにより成膜されているので、バンプ開口部２５Ｈ内壁の段差面並びにバンプ開口部２５Ｈ内に露出する外部接続電極１８の表面に沿って均一な膜厚により形成することができる。
【００６５】
（４）引き続き、図２（Ｂ）に示すように、少なくともバンプ開口部２５Ｈを埋設するように、ＵＢＭ膜２０上にバンプ電極膜２１Ａを形成する。バンプ電極膜２１ＡにはＵＢＭ膜２０を給電膜として電解めっきにより成膜されたＣｕ膜を実用的に使用することができ、このＣｕ膜は例えば１μｍ〜３μｍ程度の膜厚により形成されている。
【００６６】
（５）図２（Ｃ）に示すように、バンプ開口部２５Ｈ以外の不要な（余剰の）バンプ電極膜２１Ａ及びＵＢＭ膜２０を除去し、バンプ開口部２５Ｈ内壁上及びバンプ開口部２５Ｈ内の外部接続電極１８上のＵＢＭ膜２０により周囲を囲まれたバンプ電極２１を形成する。この不要なバンプ電極膜２１Ａ及びＵＢＭ膜２０の除去はＣＭＰにより行う。ＣＭＰは、半導体ウェハ１０Ｕの全面を化学的かつ機械的に削り取るようになっているので、結果的に絶縁膜２５Ａの表面の高さ、ＵＢＭ膜２０のバンプ開口部２５Ｈ内壁における高さ、バンプ電極２１の高さはほぼ同一となり、半導体ウェハ１０Ｕの全面が平坦化される。
【００６７】
（６）図２（Ｄ）に示すように、絶縁膜２５Ａの表面の一部を膜厚方向に除去し、ＵＢＭ膜２０及びバンプ電極２１を突出させるとともに、これらＵＢＭ膜２０及びバンプ電極２１に対してリセスさせた絶縁膜２５を形成する。絶縁膜２５Ａの除去にはドライエッチング又はウエットエッチングを使用することができる。絶縁膜２５Ａは例えば０．５μｍ程度除去され、最終的な絶縁膜２５の膜厚は例えば１．０μｍに調節されている。また、絶縁膜２５Ａに有機系樹脂膜を使用する場合、この絶縁膜２５Ａの表面の一部の除去には、プラズマアッシャーを使用することができる。
【００６８】
なお、本発明において、例えば、外部接続電極１８とＵＢＭ膜２０との間の接着力が充分に得られている場合には、絶縁膜２５Ａをすべて除去し、絶縁膜２５を無くすようにしてもよい。
【００６９】
（７）次に、前述のＣＭＰによりバンプ電極２１の上面に僅かな窪みが生じることに起因する、バンプ電極２１の上側角部の尖った形状を取り除くために、図２（Ｅ）に示すように、面取り２１Ｃを行う（図１参照。）。面取り２１ＣはＣＭＰにより行われ、この面取り２１Ｃによりバンプ電極２１の上面を平坦化することができる。
【００７０】
（８）これら一連の工程が終了すると、外部接続電極１８上にＵＢＭ膜２０を介在させて電気的かつ機械的に接続され、絶縁膜２５の表面から０．５μｍの高さを有するバンプ電極２１を備えた半導体ウェハ１０Ｕを完成させることができる。
【００７１】
（９）この後、半導体ウェハ１０Ｕにダイシング工程を行い、図１に示すような半導体チップ１を形成することができる。
【００７２】
（１０）そして、後述するように、多層配線基板（５）上に半導体チップ１を実装することにより、本発明の第１の実施の形態に係る半導体装置（２）を完成させることができる。
【００７３】
このような本発明の第１の実施の形態に係る半導体装置の製造方法においては、バンプ開口部２５Ｈを有する絶縁膜２５Ａを形成した後に、バンプ開口部２５Ｈ内壁上及びバンプ開口部２５Ｈ内の外部接続電極１８上の広範囲にＵＢＭ膜２０を形成し、さらにバンプ電極２１をマスクとしたウエットエッチングによるＵＢＭ膜２０のパターニングを行わないようにしたので、ＵＢＭ膜２０のサイドエッチングを防止することができる。従って、外部接続電極１８とバンプ電極２１との間のＵＢＭ膜２０を介在させた導通を確実に行うことができるので、半導体装置の製造上の歩留まりを向上することができる。さらに、ＵＢＭ膜２０のサイドエッチングを防止するようにしたので、上記のように例えば５μｍ径若しくはそれ以下の微細なバンプ電極２１を容易に製造することができる。
【００７４】
さらに、本発明の第１の実施の形態に係る半導体装置の製造方法においては、ＣＭＰによりバンプ開口部２５Ｈ上を含む絶縁膜２５Ａ上の全面を平坦化することができ、バンプ電極２１の高さを均一化することができるので、バンプ電極２１の接続不良を防止することができる。さらに、絶縁膜２５Ａ上の不必要なバンプ電極膜２１ＡとＵＢＭ膜２０とを１つのＣＭＰ工程により順次除去することができるので、半導体装置の製造工程数を減少することができる。
【００７５】
さらに、本発明の第１の実施の形態に係る半導体装置の製造方法においては、ＣＭＰによりバンプ電極２１の上面が僅かに窪み、バンプ電極２１の上側角部の尖った形状を面取り２１Ｃにより取り除くことができるので、バンプ電極２１の上面をより一層平坦化することができる。従って、バンプ電極２１とその上面に接続される他の電極との間の接続不良を防止することができ、半導体装置の製造上の歩留りを向上することができる。
【００７６】
［半導体装置の第１の構造］
本発明の第１の実施の形態に係る第１の構造の半導体装置２は、図３及び図４に示すように、多層配線基板５と、この多層配線基板５上のインターポーザ３と、インターポーザ３上の前述の半導体チップ１とを少なくとも備えて構築されている。
【００７７】
多層配線基板５は、その構造を詳細に示していないが、基板本体５１に複数の配線層を備えており、基板本体５１の表面（図３中、上側表面）には複数の電極（内部電極）５２が配設されている。この基板本体５１には、セラミックス基板、炭化シリコン基板、エポキシ系樹脂基板等を実用的に使用することができる。
【００７８】
インターポーザ３は、本発明の第１の実施の形態において、多層配線基板５と半導体チップ１との間に介在させる中間配線基板としての機能を備えている。このインターポーザ３は、インターポーザ本体３０と、このインターポーザ本体３０の表面（図４中、下側表面）から裏面（同図中、上側表面）に達するプラグ孔３０Ｈと、プラグ孔３０Ｈ内壁上の絶縁膜３１と、この絶縁膜３１上のバリアメタル膜３２と、バリアメタル膜３２上のめっきシード膜（めっき給電膜）３３と、めっきシード膜３３上であってプラグ孔３０Ｈ内部に埋設されたプラグ３４と、インターポーザ本体３０の表面上の第１層目の配線３５と、第１層目の配線３５上の第２層目の配線３６と、第２層目の配線３６上の外部接続電極（第３層目の配線）３７とを少なくとも備えている。さらに、インターポーザ３の外部接続電極３７上には、前述の半導体チップ１のＵＢＭ膜２０と同様なＵＢＭ膜４０と、半導体チップ１のバンプ電極２１と同様なバンプ電極４１とを備えている。
【００７９】
インターポーザ本体３０には、半導体チップ１の半導体基板１０との熱膨張係数が同等で、かつ半導体チップ１の製造プロセスと同様な製造プロセスにより製作することができる、シリコン単結晶基板を実用的に使用することができる。プラグ３４には、電気伝導性に優れたＣｕプラグを実用的に使用することができる。このＣｕプラグは、プラグ孔３０Ｈ内壁上のめっきシード膜３３を利用して、電解めっきにより成膜されている。プラグ３４は、プラグ孔３０Ｈ内部に埋設されているので、インターポーザ３の表面から裏面に至る貫通配線として使用されている。
【００８０】
インターポーザ３の表面側のプラグ３４の一端は第１層目の配線３５に電気的に接続されている。インターポーザ３の裏面側のプラグ３４の他端側は、バンプ電極２１、ＵＢＭ膜２０のそれぞれを通して半導体チップ１の外部接続電極１８に電気的に接続されている。すなわち、本発明の第１の実施の形態に係る半導体装置２においては、半導体チップ１の集積回路搭載面をインターポーザ３及び多層配線基板５に向けた状態で、多層配線基板５に半導体チップ１を実装するＦＣ方式により実装されている。
【００８１】
第１層目の配線３５、第２層目の配線３６、外部接続電極３７は、本発明の第１の実施の形態において、いずれもＣｕ膜又はＣｕ合金膜により形成されている。当然のことながら、これらの材料としては、Ａｌ膜やＡｌ合金膜を使用することができる。なお、第１層目の配線３５と第２層目の配線３６との間、第２層目の配線３６と外部接続電極３７との間には絶縁膜や接続孔が配設されているが、これらの構成は基本的には半導体チップ１の構成と同様であり、その説明は省略する。
【００８２】
外部接続電極３７上のＵＢＭ膜４０及びバンプ電極４１は、基本的には半導体チップ１のＵＢＭ膜２０及びバンプ電極２１と同様な構造並びに材料により構成されている。つまり、ＵＢＭ膜４０は凹型形状により形成され、バンプ電極４１は、ＵＢＭ膜４０の凹型形状内部に埋設され、側面及び底面がＵＢＭ膜４０により取り囲まれている。
【００８３】
また、バンプ電極４１の外部接続電極３７側の一部は、絶縁膜４２に形成されたバンプ開口部４２Ｈ内部にＵＢＭ膜４０を介在させて埋設されている。
【００８４】
インターポーザ３のバンプ電極４１は、さらに半田バンプ電極６を通して多層配線基板５の電極５２に電気的かつ機械的に接続されている。半田バンプ電極６には、例えばＳｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−亜鉛（Ｚｎ）、Ｓｎ−Ｃｕ等の二元系合金、Ｓｎ−Ａｇ−Ｃｕ等の三元系合金又は四元系以上の合金を実用的に使用することができる。
【００８５】
［インターポーザの製造方法］
次に、前述のインターポーザ３の製造方法を、図５（Ａ）乃至図５（Ｅ）を用いて簡単に説明する。
【００８６】
（１）まず最初に、図５（Ａ）に示すように、インターポーザ本体３０となる半導体ウェハ３Ｕが準備される。この半導体ウェハ３Ｕには、数百μｍの厚さのシリコン単結晶ウェハを実用的に使用することができる。
【００８７】
（２）図５（Ｂ）に示すように、半導体ウェハ３Ｕの表面からその深さ方向に向かってプラグ孔３０Ｈを形成する。プラグ孔３０Ｈは、例えばＲＩＥ等の異方性エッチングにより形成されている。必ずしも以下の数値に限定されるものではないが、本発明の第１の実施の形態においては、直径３０μｍ、深さ６０μｍの寸法を有するプラグ孔３０Ｈが形成される。
【００８８】
（３）図５（Ｃ）に示すように、半導体ウェハ３Ｕの表面上、プラグ孔３０Ｈ内壁上及びプラグ孔３０Ｈ底面上を含む半導体ウェハ３Ｕの全面に、絶縁膜３１、バリアメタル膜３２、めっきシード膜３３のそれぞれを順次成膜する。
【００８９】
（４）図５（Ｄ）に示すように、少なくともプラグ孔３０Ｈ内部を埋設するように、めっきシード膜３３上にプラグ形成膜３４Ａを形成する。このプラグ形成膜３４Ａには、めっきシード膜３３を給電膜として使用した電解めっきにより成膜されたＣｕ膜を実用的に使用することができる。
【００９０】
（５）図５（Ｅ）に示すように、プラグ孔３０Ｈ以外の領域において、プラグ形成膜３４Ａ、めっきシード膜３３、バリアメタル膜３２のそれぞれを少なくとも除去し、プラグ孔３０Ｈ内部に埋設されたプラグ３４を形成する。この不要部分の除去には例えばＣＭＰを使用することができる。
【００９１】
（６）この後、図示しないが、例えばダマシンプロセスにより、第１層目の配線３５、第２層目の配線３６、外部接続電極（第３層目の配線）３７等を形成する（図４参照。）。
【００９２】
（７）そして、半導体チップ１のＵＢＭ膜２０及びバンプ電極２１の製造方法と同様に、半導体ウェハ３Ｕの表面において、外部接続電極３７上にＵＢＭ膜４０及びバンプ電極４１を形成する（図３及び図４参照。）。
【００９３】
（８）半導体ウェハ３Ｕの裏面からプラグ３４の他端が露出されるまで、半導体ウェハ３Ｕの薄膜化処理を行う。この薄膜化処理には、グラインディング処理とその後に行うＣＭＰ処理とを併用した処理を実用的に使用することができる。プラグ３４の他端が露出されるまで薄膜化処理が行われた結果、半導体ウェハ３Ｕの厚さは約６０μｍになる。
【００９４】
（９）この後、半導体ウェハ３Ｕをダイシング工程により細分化することにより、図３及び図４に示すようなインターポーザ３を製造することができる。
【００９５】
［半導体装置の第２の構造］
本発明の第１の実施の形態に係る第２の構造の半導体装置２には、三次元実装構造が採用されている。すなわち、第２の構造の半導体装置は、図６及び図７に示すように、多層配線基板５と、この多層配線基板５上に高さ方向に順次積層された半導体チップ７Ａ、７Ｂ、７Ｃ及び前述の半導体チップ１とを少なくとも備えて構築されている。
【００９６】
多層配線基板５並びに最上層の半導体チップ１の基本的構造は、図３に示す第１の構造の半導体装置２の多層配線基板５並びに図１に示す半導体チップ１の構造と同様であるので、ここでの説明は省略する。
【００９７】
半導体チップ７Ａ〜７Ｃは、いずれも基本的には同一構造において構成されており、前述の図３及び図４に示すインターポーザ３に類似した構造において構成されている。すなわち、半導体チップ７Ａ〜７Ｃは、シリコン単結晶基板からなる半導体基板７０と、この半導体基板７０の表面（図７中、下側表面）から裏面（同図中、上側表面）に達するプラグ孔７０Ｈと、プラグ孔７０Ｈ内壁上の絶縁膜７１と、この絶縁膜７１上のバリアメタル膜７２と、バリアメタル膜７２上のめっきシード膜７３と、めっきシード膜７３上であってプラグ孔７０Ｈ内部に埋設されたプラグ７４と、半導体基板７０の表面上の第１層目の配線７５と、第１層目の配線７５上の第２層目の配線７６と、第２層目の配線７６上の外部接続電極（第３層目の配線）７７とを少なくとも備えている。なお、図示しないが、半導体チップ７Ａ〜７Ｃのそれぞれの表面には、前述の半導体チップ１の素子１２と同様に集積回路を構築するための素子が配設されている。さらに、半導体チップ７Ａ〜７Ｃのそれぞれの外部接続電極７７上には、前述の半導体チップ１のＵＢＭ膜２０と同様なＵＢＭ膜８０と、半導体チップ１のバンプ電極２１と同様なバンプ電極８１とを備えている。
【００９８】
また、本発明の第１の実施の形態に係る半導体チップ７Ａ〜７Ｃの外部接続電極７７及びバンプ電極８１並びに半導体チップ１の外部接続電極１８及びバンプ電極２１は、半導体基板７０並びに半導体基板１０の全面に格子状に配列されているが、周辺にのみ配列するようにしてもよい。
【００９９】
プラグ７４には、前述のインターポーザ３のプラグ３４と同様に、電気伝導性に優れたＣｕプラグを実用的に使用することができる。このＣｕプラグは、プラグ孔７０Ｈ内壁上のめっきシード膜７３を利用して、電解めっきにより成膜されている。プラグ７４は、プラグ孔７０Ｈ内部に埋設されているので、半導体基板７０の表面から裏面に至る貫通配線として使用されている。
【０１００】
第１層目の配線７５、第２層目の配線７６、外部接続電極７７は、本発明の第１の実施の形態において、いずれもＣｕ膜又はＣｕ合金膜により形成されている。当然のことながら、これらの材料としては、Ａｌ膜やＡｌ合金膜を使用することができる。なお、第１層目の配線７５と第２層目の配線７６との間、第２層目の配線７６と外部接続電極７７との間には絶縁膜や接続孔が配設されているが、これらの構成は基本的には半導体チップ１の構成と同様であり、その説明は省略する。
【０１０１】
外部接続電極７７上のＵＢＭ膜８０及びバンプ電極８１は、基本的には半導体チップ１のＵＢＭ膜２０及びバンプ電極２１と同様な構造並びに材料により構成されている。つまり、ＵＢＭ膜８０は凹型形状により形成され、バンプ電極８１は、ＵＢＭ膜８０の凹型形状内部に埋設され、側面及び底面がＵＢＭ膜８０により取り囲まれている。
【０１０２】
また、バンプ電極８１の外部接続電極は７７側の一部は、絶縁膜８２に形成されたバンプ開口部８２Ｈ内部にＵＢＭ膜８０を介在させて埋設されている。
【０１０３】
最下層の半導体チップ７Ａは、その表面（図６中及び図７中、下側表面）を多層配線基板５の表面（図６中、上側表面）に向かい合わせたＦＣ方式により、多層配線基板５上に実装されている。半導体チップ７Ａの外部接続電極７７はバンプ電極８１を通して多層配線基板５の電極５２に電気的かつ機械的に接続されている。
【０１０４】
第２層目の半導体チップ７Ｂは、その表面（図６中及び図７中、下側表面）を半導体チップ７Ａの裏面（図６中及び図７中、上側表面）に向かい合わせたＦＣ方式により、半導体チップ７Ａの裏面上に実装されている。半導体チップ７Ｂの外部接続電極７７はバンプ電極８１を通して半導体チップ７Ａのプラグ７４に電気的かつ機械的に接続されている。
【０１０５】
第３層目の半導体チップ７Ｃは、その表面（図６中及び図７中、下側表面）を半導体チップ７Ｂの裏面（図６中及び図７中、上側表面）に向かい合わせたＦＣ方式により、半導体チップ７Ｂの裏面上に実装されている。半導体チップ７Ｃの外部接続電極７７はバンプ電極８１を通して半導体チップ７Ｂのプラグ７４に電気的かつ機械的に接続されている。
【０１０６】
最上層の半導体チップ１は、その表面（図６中、下側表面、前述の図１中、上側表面）を半導体チップ７Ｃの裏面（図６中、上側表面）に向かい合わせたＦＣ方式により、半導体チップ７Ｃの裏面上に実装されている。半導体チップ１の外部接続電極１８はバンプ電極２１を通して半導体チップ７Ｃのプラグ７４に電気的かつ機械的に接続されている。
【０１０７】
このように構成される本発明の第１の実施の形態の第２の構造の半導体装置２においては、前述の効果に加えて、複数の半導体チップ７Ａ〜７Ｃ、半導体チップ１のそれぞれを多層配線基板５上の高さ方向に積層するようにしたので、より一層の小型化を図ることができる。さらに、半導体チップ７Ａと半導体チップ７Ｂとの間の電気的な接続を半導体チップ７Ａのプラグ７４により行い、半導体チップ７Ｂと半導体チップ７Ｃとの間の電気的な接続を半導体チップ７Ｂのプラグ７４により行い、半導体チップ７Ｃと半導体チップ１との間の電気的な接続を半導体チップ７Ｃのプラグ７４により行い、上下半導体チップ間の接続経路長を短縮することができるので、回路動作速度の高速化を図ることができる。
【０１０８】
（第２の実施の形態）
本発明の第２の実施の形態は、前述の本発明の第１の実施の形態に係る半導体装置２の製造方法において、半導体チップ１の絶縁膜２５の膜厚の制御性を向上させた製造方法を説明するものである。以下、図８（Ａ）乃至図８（Ｄ）を使用して、本発明の第２の実施の形態に係る半導体装置２の製造方法を説明する。
【０１０９】
（１）まず最初に、本発明の第１の実施の形態に係る半導体装置２の製造方法と同様に、半導体ウェハ１０Ｕが準備される（図８（Ａ）参照）。
【０１１０】
（２）図８（Ａ）に示すように、半導体ウェハ１０Ｕの外部接続電極１８上にバンプ開口部２５Ｈを有する絶縁膜２５Ａを形成する。ここで、絶縁膜２５Ａは、第１の絶縁膜２５１を形成し、さらにこの第１の絶縁膜２５１上にこの第１の絶縁膜２５１に対してエッチング選択比を有する第２の絶縁膜２５２を形成した、少なくとも２層構造により形成されている。第１の絶縁膜２５１には、例えばプラズマＣＶＤ法により成膜された、１．０μｍの膜厚のシリコン酸化膜又はシリコン窒化膜等の無機系絶縁膜を実用的に使用することができる。第２の絶縁膜２５２には、例えばスピンコート法により塗布された、５μｍの膜厚のポリイミド系樹脂膜等の有機系絶縁膜を実用的に使用することができる。バンプ開口部２５Ｈは、本発明の第１の実施の形態に係る半導体装置２の製造方法と同様に、フォトリソグラフィ技術及びエッチング技術により形成することができる。
【０１１１】
（３）次に、絶縁膜２５Ａ上、バンプ開口部２５Ｈ内壁上及びバンプ開口部２５Ｈ内の外部接続電極１８上の半導体ウェハ１０Ｕの全面にＵＢＭ膜２０を形成する（図８（Ｂ）参照）。
【０１１２】
（４）引き続き、図８（Ｂ）に示すように、少なくともバンプ開口部２５Ｈを埋設するように、ＵＢＭ膜２０上にバンプ電極膜２１Ａを形成する。
【０１１３】
（５）図８（Ｃ）に示すように、バンプ開口部２５Ｈ以外の不要なバンプ電極膜２１Ａ及びＵＢＭ膜２０を除去し、バンプ開口部２５Ｈ内壁上及びバンプ開口部２５Ｈ内の外部接続電極１８上のＵＢＭ膜２０により周囲を囲まれたバンプ電極２１を形成する。この不要なバンプ電極膜２１Ａ及びＵＢＭ膜２０の除去はＣＭＰにより行う。
【０１１４】
（６）次に、図８（Ｄ）に示すように、絶縁膜２５Ａの表面の一部、すなわち第２の絶縁膜２５２を第１の絶縁膜２５１に対して選択的にエッチング除去し、ＵＢＭ膜２０及びバンプ電極２１を突出させるとともに、これらＵＢＭ膜２０及びバンプ電極２１に対してリセスさせた第１の絶縁膜２５１からなる絶縁膜２５を形成する。第２の絶縁膜２５２の除去にはドライエッチング又はウエットエッチングを使用することができる。また、第２の絶縁膜２５２に有機系樹脂膜が使用される場合には、プラズマアッシャーにより第２の絶縁膜２５２を容易に除去することができる。
【０１１５】
（７）この後、本発明の第１の実施の形態に係る半導体装置２の製造方法の図２（Ｅ）に示す面取り２１Ｃを行う工程並びにそれ以降の工程を行うことにより、外部接続電極１８上にＵＢＭ膜２０を介在させて電気的かつ機械的に接続されたバンプ電極２１を備え、このバンプ電極２１の周囲の少なくとも一部を取り囲む絶縁膜２５を備えた半導体ウェハ１０Ｕを完成させることができる。
【０１１６】
（８）そして、半導体ウェハ１０Ｕにダイシング工程を行い、前述の図１に示すような半導体チップ１を形成することができ、図３及び図４又は図６及び図７に示すように、多層配線基板５上に半導体チップ１を実装することにより、本発明の第２の実施の形態に係る半導体装置２を完成させることができる。
【０１１７】
このような本発明の第２の実施の形態に係る半導体装置２の製造方法においては、エッチング選択比が異なる少なくとも第１の絶縁膜２５１及び第２の絶縁膜２５２により絶縁膜２５Ａを形成し、この第２の絶縁膜２５２を犠牲膜として第１の絶縁膜２５１に対して選択的にエッチング除去するようにしたので、絶縁膜２５Ａの表面の一部の膜厚方向の除去量を半導体ウェハ１０Ｕ面内において均一化することができる。
【０１１８】
（第３の実施の形態）
本発明の第３の実施の形態は、前述の本発明の第１の実施の形態に係る半導体装置２の製造方法において、半導体チップ１のＵＢＭ膜２０の材質並びにバンプ電極２１の材質を代えた例を説明するものである。すなわち、本発明の第３の実施の形態に係る半導体装置２の製造方法は、径１０μｍ、高さ１μｍのサイズを有する微細なＳｎバンプ電極の製造方法である。以下、図９（Ａ）乃至図９（Ｅ）を使用して、本発明の第３の実施の形態に係る半導体装置２の製造方法を説明する。
【０１１９】
（１）まず最初に、本発明の第１の実施の形態に係る半導体装置２の製造方法と同様に、半導体ウェハ１０Ｕが準備される（図９（Ａ）参照）。
【０１２０】
（２）図９（Ａ）に示すように、外部接続電極１８上にバンプ開口部２５Ｈを有する絶縁膜２５Ａを形成する。
【０１２１】
（３）次に、絶縁膜２５Ａ上、バンプ開口部２５Ｈ内壁上及びバンプ開口部２５Ｈ内の外部接続電極１８上の半導体ウェハ１０Ｕの全面にＵＢＭ膜２６を形成する（図９（Ｂ）参照）。ＵＢＭ膜２６は、例えば５０ｎｍ〜２００ｎｍ程度の膜厚のチタン（Ｔｉ）膜、１５０ｎｍ〜３００ｎｍ程度の膜厚のＮｉ膜の積層膜により形成され、これらの膜は連続的なスパッタリングにより成膜することができる。ＵＢＭ膜２６は、このようにスパッタリングにより成膜されているので、バンプ開口部２５Ｈ内壁の段差面並びにバンプ開口部２５Ｈ内に露出する外部接続電極１８の表面に沿って均一な膜厚により形成することができる。
【０１２２】
（４）引き続き、図９（Ｂ）に示すように、少なくともバンプ開口部２５Ｈを埋設するように、ＵＢＭ膜２６上にバンプ電極膜２７Ａを形成する。バンプ電極膜２７ＡにはＵＢＭ膜２６を給電膜として電解めっきにより成膜されたＳｎ膜を実用的に使用することができ、このＳｎ膜は例えば２μｍ〜５μｍ程度の膜厚により形成されている。
【０１２３】
（５）図９（Ｃ）に示すように、バンプ開口部２５Ｈ以外の不要な（余剰の）バンプ電極膜２７Ａ及びＵＢＭ膜２６を除去し、バンプ開口部２５Ｈ内壁上及びバンプ開口部２５Ｈ内の外部接続電極１８上のＵＢＭ膜２６により周囲を囲まれたバンプ電極２７Ｂを形成する。この不要なバンプ電極膜２７Ａ及びＵＢＭ膜２６の除去はＣＭＰにより行う。
【０１２４】
（６）図９（Ｄ）に示すように、絶縁膜２５Ａの表面の一部を膜厚方向に除去し、ＵＢＭ膜２６及びバンプ電極２７Ｂを突出させるとともに、これらＵＢＭ膜２６及びバンプ電極２７Ｂに対してリセスさせた絶縁膜２５を形成する。絶縁膜２５Ａの除去にはドライエッチング又はウエットエッチングを使用することができる。絶縁膜２５Ａは例えば１．０μｍ程度除去され、最終的な絶縁膜２５の膜厚は例えば１．５μｍに調節されている。
【０１２５】
（７）図９（Ｅ）に示すように、例えば２００〜２８０℃程度の温度において、バンプ電極２７Ｂに半田リフローを行い、若干上側角部に丸みを帯びたバンプ電極２７を形成する。
【０１２６】
（８）これら一連の工程が終了すると、外部接続電極１８上にＵＢＭ膜２６を介在させて電気的かつ機械的に接続されたバンプ電極２７を備えた半導体ウェハ１０Ｕを完成させることができる。
【０１２７】
（９）この後、半導体ウェハ１０Ｕにダイシング工程を行い、前述の図１に示すような半導体チップ１を形成することができる。
【０１２８】
（１０）そして、前述の図３及び図４又は図６及び図７に示すような多層配線基板５上に半導体チップ１を実装することにより、本発明の第３の実施の形態に係る半導体装置２を完成させることができる。
【０１２９】
このような本発明の第３の実施の形態に係る半導体装置２の製造方法においては、本発明の第１の実施の形態に係る半導体装置２の製造方法により得られる効果と同様な効果が得られるとともに、バンプ電極２７Ｂの側面及び底面をＵＢＭ膜２６により取り囲み、このＵＢＭ膜２６がバンプ電極２７Ｂの形状を保持する（ダムとして機能させる）ことができるので、バンプ電極２７Ｂにリフローを行ってもバンプ電極材料（Ｓｎ）の流れ出しを防止することができ、リフロー工程後もＵＢＭ膜２６により形状が調節された微細な半田バンプ電極２７を製造することができる。
【０１３０】
さらに、本発明の第３の実施の形態に係る半導体装置２においては、リフロー工程に伴うバンプ電極２７Ｂの流れ出しに起因する隣接バンプ電極２７間の短絡を防止することができ、電気的な信頼性を向上することができるとともに、バンプ電極２７の配列間隔を微細化（ファインピッチ化）することができ、より一層、バンプ電極２７の微細化、多端子化を実現することができる。
【０１３１】
さらに、凹型形状のＵＢＭ膜２６は適度な機械的強度を備え、バンプ電極２７の形状変化が生じにくく、バンプ電極２７の高さを均一化することができるので、バンプ電極２７とこのバンプ電極２７上の他の電極との間の電気的な接続信頼性を向上することができる。ここで、「他の電極」とは、例えば図３及び図４に示すインターポーザ３のプラグ３４、多層配線基板５の電極５２が該当し、さらに図６及び図７に示す半導体チップ７Ａ〜７Ｃのプラグ７４が該当する。
【０１３２】
（その他の実施の形態）
本発明は上記複数の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１３３】
例えば、本発明の第１の実施の形態に係る半導体装置２においては、バンプ電極２１にＣｕバンプ電極が使用されているが、本発明は、このような材料に限定されるものではなく、例えばＡｕバンプ電極、Ｎｉバンプ電極等により半導体装置２を構築してもよい。
【０１３４】
さらに、本発明の第３の実施の形態に係る半導体装置２においては、バンプ電極２７にＳｎバンプ電極が使用されているが、本発明は、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ｚｎ、Ｓｎ−Ｃｕ等の二元系合金のバンプ電極、Ｓｎ−Ａｇ−Ｃｕ等の三元系合金のバンプ電極、四元系合金以上のバンプ電極により半導体装置２を構築してもよい。
【０１３５】
さらに、本発明の第１の実施の形態に係る半導体装置２においては、半導体チップ１の外部接続電極（外部接続端子又はボンディングパッド）１８にＵＢＭ膜２０及びバンプ電極２１を配設し、インターポーザ３の外部接続電極３７にＵＢＭ膜４０及びバンプ電極４１を配設した場合を説明したが、本発明は、多層配線基板５の電極（内部端子又は内部電極）５２や図示しない多層配線基板５の外部接続電極にＵＢＭ膜及びバンプ電極を配設することができる。
【０１３６】
さらに、本発明の第１の実施の形態に係る半導体装置２においては、多層配線基板５に１つの半導体チップ１しか実装されていないが、本発明は、これに限定されるものではなく、多層配線基板５に平面的に複数の半導体チップ１を実装したマルチチップ構造としてもよい。
【０１３７】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１３８】
【発明の効果】
以上説明したように、本発明は、微細なバンプ電極を実現することができ、高集積化、回路動作速度の高速化並びに多端子化を実現することができる半導体装置を提供することができる。
【０１３９】
さらに、本発明は、電極とバンプ電極との間の接続部の電気的信頼性、機械的信頼性の少なくともいずれかを向上することができる半導体装置を提供することができる。
【０１４０】
さらに、本発明は、微細なバンプ電極を製造することができる半導体装置の製造方法を提供することができる。
【０１４１】
さらに、本発明は、製造上の歩留りを向上することができる半導体装置の製造方法を提供することができる。
【０１４２】
さらに、本発明は、製造工程数を減少することができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の半導体チップ及びバンプ電極の基本構造を示す要部断面構造図である。
【図２】（Ａ）乃至（Ｅ）は本発明の第１の実施の形態に係るバンプ電極の製造方法を含む半導体装置の製造工程断面図である。
【図３】本発明の第１の実施の形態に係る第１の構造の半導体装置の概略的な断面構造図である。
【図４】図３に示す第１の構造の半導体装置の要部拡大断面構造図である。
【図５】（Ａ）乃至（Ｅ）は図３及び図４に示す第１の構造の半導体装置のインターポーザの製造工程断面図である。
【図６】本発明の第１の実施の形態に係る第２の構造の半導体装置の概略的な断面構造図である。
【図７】図６に示す第２の構造の半導体装置の要部拡大断面構造図である。
【図８】（Ａ）乃至（Ｄ）は本発明の第２の実施の形態に係るバンプ電極の製造方法を含む半導体装置の製造工程断面図である。
【図９】（Ａ）乃至（Ｅ）は本発明の第３の実施の形態に係るバンプ電極の製造方法を含む半導体装置の製造工程断面図である。
【図１０】（Ａ）乃至（Ｄ）は本発明の先行技術に係るＡｕバンプ電極の製造方法を説明する工程断面図である。
【図１１】（Ａ）乃至（Ｅ）は本発明の先行技術に係る半田バンプ電極の製造方法を説明する工程断面図である。
【図１２】本発明の先行技術に係る半導体装置の要部拡大断面図である。
【符号の説明】
１、７Ａ〜７Ｃ半導体チップ
１０、７０半導体基板
３Ｕ、１０Ｕ半導体ウェハ
１２素子
１８、３７、７７外部接続電極
２０、２６、４０、８０ＵＢＭ膜
２１、２７、２７Ｂ、４１、８１バンプ電極
２１Ａ、２７Ａバンプ電極膜
２１Ｃ面取り
２５、２５Ａ、４２、８２絶縁膜
２５Ｈ、４２Ｈ、８２Ｈバンプ開口部
２半導体装置
３インターポーザ
３０インターポーザ本体
３０Ｈ、７０Ｈプラグ孔
３４、７４プラグ
５多層配線基板
５１基板本体
５２電極
６半田バンプ電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a bump electrode (projection electrode) with an under bump metal film interposed on an electrode and a manufacturing method of such a semiconductor device.
[0002]
[Prior art]
Along with the higher integration and higher functionality of semiconductor chips that construct semiconductor devices, the connection methods between the external connection electrodes (bonding pads) of the semiconductor chip and the electrodes of the wiring board on which the semiconductor chip is mounted are diversifying. is there. In particular, there is a strong demand for higher circuit operation speed, higher heat dissipation, and more terminals (multiple pins) due to higher integration of semiconductor chips such as IC chips and LSI chips. The number of external connection electrodes (number of terminals) is predicted to exceed several thousand.
[0003]
On the other hand, there is a demand from the system side for downsizing, weight reduction, and multifunctionalization of semiconductor devices. In view of such demands, it is essential to increase the mounting density of semiconductor chips. Also, due to the demand for higher functionality, it has been studied to adopt a multichip structure or a three-dimensional mounting structure for a semiconductor device.
[0004]
To increase the number of terminals, it is advantageous to adopt a flip chip (FC) method or a tape automated bonding (TAB) method using bump electrodes. The FC method is a method in which a bump electrode is formed on at least one of an external connection electrode of a semiconductor chip and an electrode of a wiring substrate, and the bump electrode is bonded to one of the electrodes or the bump electrodes are bonded to each other. For example, in a high-end super multi-terminal semiconductor chip, first, a plurality of solder bump electrodes are arranged in a lattice pattern on the surface (circuit mounting surface) of the semiconductor chip. The semiconductor chip is mounted on the surface of the wiring board by the FC method in which the surface of the semiconductor chip faces the surface of the wiring board. Then, solder reflow is performed, the solder bump electrodes and the electrodes of the wiring board are joined, and the mounting of the semiconductor chip on the wiring board is completed.
[0005]
In the TAB method, first, gold (Au) bump electrodes are formed on external connection electrodes of a semiconductor chip, and Sn / Cu bump electrodes in which copper (Cu) and tin (Sn) are laminated on Cu are formed on the electrodes of the wiring board. . The bump electrode on the semiconductor chip and the lead of the wiring board are aligned, and the Au bump electrode and the Sn / Cu bump electrode are joined together by thermocompression bonding, and the mounting of the semiconductor chip on the wiring board is completed. To do.
[0006]
Such a minute bump electrode is generally formed by plating. 10A to 10D show a method for manufacturing the Au bump electrode.
[0007]
(1) First, a semiconductor wafer 100 is prepared (see FIG. 10A). The semiconductor wafer 100 is in a state before the dicing process and before being subdivided as semiconductor chips. In the semiconductor wafer 100, external connection electrodes (bonding pads) 101 are disposed on the circuit mounting surface for each semiconductor chip formation region. A passivation film 102 having an opening 102 </ b> H is formed immediately above the external connection electrode 101 on the external connection electrode 101. Further, a polyimide resin film 103 having an opening 103H is formed in the bump electrode formation region on the passivation film 102.
[0008]
(2) As shown in FIG. 10A, the polyimide resin film 103, the passivation film 102, the inner wall of the opening 103H, the inner wall of the opening 102H, and the opening 103H and the opening 102H are exposed. An under bump metal (UBM) film 110 is formed on the entire surface of the semiconductor wafer 100 including the external connection electrode 101. The UBM film 110 is formed by a film forming method such as a sputtering method or a plating method, and the UBM film 110 is required to have at least the following functions.
[0009]
(A) Function to ensure electrical continuity between the external connection electrode 101 and the bump electrode (Au bump electrode 112)
(B) Function to ensure adhesion between the external connection electrode 101 and the bump electrode
(C) Function as a barrier film that prevents thermal diffusion between the external connection electrode 101 and the bump electrode and does not cause poor conduction or deterioration of adhesion.
(D) Function that can be used as a power supply layer during electrolytic plating
In order to require such a multi-function, the UBM film 110 has a two-layer or three-layer laminated film structure. For example, the UBM film 110 may be a laminated film in which a titanium (Ti) film, a nickel (Ni) film, and a palladium (Pd) film are sequentially laminated from the external connection electrode 101 side to the bump electrode side, or chromium (Cr ) A laminated film in which a film, a Cu film, and an Au film are sequentially laminated is used. The UBM film 110 is required to have a thickness of several hundred nm to several μm.
[0010]
(3) Next, a photolithographic technique is used to apply a photoresist film on the UBM film 110, expose, and develop, thereby forming a bump electrode forming mask 111 from the photoresist film (FIG. 10 ( B)). The bump electrode forming mask 111 has an opening 111H on the external connection electrode 101 through which the surface of the UBM film 110 is exposed.
[0011]
(4) Power is supplied to the UBM film 110 by electrolytic plating, and an Au bump electrode 112 is formed on the UBM film 110 inside the opening 111H of the bump electrode formation mask 111 as shown in FIG. 10B. To do.
[0012]
(5) Thereafter, as shown in FIG. 10C, the bump electrode forming mask 111 is peeled off.
[0013]
(6) Then, as shown in FIG. 10D, using the Au bump electrode 112 as an etching mask, unnecessary UBM films 110 other than those under the Au bump electrode 112 are removed by etching. For example, when a laminated film of a Ti film, a Ni film, and a Pd film is used for the UBM film 110, the Pd film and the Ni film are etched by wet etching using a mixed aqueous solution of nitric acid, hydrochloric acid, and acetic acid. The Ti film is etched by wet etching using a hydrofluoric acid aqueous solution.
[0014]
11A to 11E show a method for manufacturing a solder bump electrode made of lead (Pb) -Sn, silver (Ag) -Sn, or the like.
[0015]
(1) Similar to the method of manufacturing the Au bump electrode 112 described above, first, the semiconductor wafer 100 is prepared (see FIG. 11A). In this semiconductor wafer 100, an external connection electrode 101 is provided on the circuit mounting surface for each semiconductor chip formation region, and a passivation film 102 having an opening 102H is formed in an upper layer of the external connection electrode 101. A polyimide resin film 103 having openings 103H is sequentially formed.
[0016]
(2) As shown in FIG. 11A, the UBM film 110 is formed on the entire surface of the semiconductor wafer 100 including at least the external connection electrode 101. Here, the UBM film 110 is formed in a laminated structure as in the case of the Au bump electrode 112, but in order to prevent diffusion of Sn contained in the solder bump electrode (122) to the external connection electrode 101, It is formed with a film thickness thicker than that of the Au bump electrode 112.
[0017]
(3) Next, a photolithography technique is used to form a bump electrode formation mask 121 on the UBM film 110 (see FIG. 11B). The bump electrode forming mask 121 has an opening 121H on the external connection electrode 101 through which the surface of the UBM film 110 is exposed.
[0018]
(4) Power is supplied to the UBM film 110 by electrolytic plating, and a solder bump electrode 122 is formed on the UBM film 110 inside the opening 121H of the bump electrode formation mask 121 as shown in FIG. To do.
[0019]
(5) Thereafter, as shown in FIG. 11C, the bump electrode forming mask 121 is peeled off.
[0020]
(6) As shown in FIG. 11D, using the solder bump electrode 122 as an etching mask, unnecessary UBM films 110 other than those under the solder bump electrode 122 are removed by etching. Etching of the UBM film 110 is performed by wet etching as described above.
[0021]
(7) Then, solder reflow is performed to form a spherical solder bump electrode 122B.
[0022]
[Problems to be solved by the invention]
In the semiconductor device including the Au bump electrode 112 and the solder bump electrode 122 as described above, the following points have not been considered.
[0023]
(1) In the method of manufacturing the Au bump electrode 112, wet etching is used to remove unnecessary portions of the UBM film 110. Since the etching direction of the wet etching is basically isotropic, an undercut 110U is generated immediately below the Au bump electrode 112 as shown by being surrounded by a broken line in FIG. For example, in the case of an 8-inch semiconductor wafer 100, the undercut amount reaches about 10 μm on one side. For this reason, in the Au bump electrode 112 having a diameter of 20 μm or less, since the UBM film 110 immediately below the Au bump electrode 112 is removed by undercutting, a joint portion is formed between the external connection electrode 101 and the Au bump electrode 112. Cannot be formed. Such a phenomenon is the same in the method of manufacturing the solder bump electrode 122.
[0024]
(2) That is, since it is difficult to manufacture the fine Au bump electrode 112 or the solder bump electrode 122, it is possible to increase the circuit operation speed, increase the heat generation, and increase the number of terminals of the semiconductor device. It was difficult to realize light weight and multiple functions.
[0025]
(3) Also, due to the undercut 110U of the UBM film 110, the mechanical strength of the joint between the Au bump electrode 112 or the solder bump electrode 122 and the external connection electrode 101 is lowered. For this reason, the stress generated by the temperature cycle may cause cracks in the joints and breakage of the joints, thereby impairing the reliability of the semiconductor device.
[0026]
(4) It is conceivable to use dry etching such as reactive ion etching (RIE), which is anisotropic etching, for removing unnecessary portions of the UBM film 110. However, materials that are difficult to dry etch are laminated on the UBM film 110, and when the dry etching is forcibly performed, the etching time increases and the manufacturing cost becomes very high.
[0027]
The present invention has been made to solve the above problems. Accordingly, an object of the present invention is to provide a semiconductor device that can realize a fine bump electrode and can realize high integration, high circuit operation speed, and multiple terminals.
[0028]
Furthermore, an object of the present invention is to provide a semiconductor device capable of improving at least one of electrical reliability and mechanical reliability of a connection portion between an electrode and a bump electrode.
[0029]
Furthermore, the objective of this invention is providing the manufacturing method of the semiconductor device which can manufacture a fine bump electrode.
[0030]
Furthermore, an object of the present invention is to provide a method of manufacturing a semiconductor device that can improve the manufacturing yield.
[0031]
Furthermore, the objective of this invention is providing the manufacturing method of the semiconductor device which can reduce the number of manufacturing processes.
[0032]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, the first feature of the present invention is that an electrode, a concave UBM film on the electrode, and the UBM film are embedded in the concave shape, and the side surface and the bottom surface are surrounded by the UBM film. This is a semiconductor device provided with a bump electrode. Furthermore, in the semiconductor device according to the first feature of the present invention, it is preferable that the height of the upper surface of the bump electrode and the height of the side surface of the UBM film are substantially the same.
[0033]
In the semiconductor device according to the first feature of the present invention configured as described above, the UBM film surrounds the side surface and the bottom surface of the bump electrode, and the cross-sectional area of a sufficient current path is provided between the electrode and the bump electrode by the UBM film. Since the cross-sectional area of the heat radiation path can be ensured, the bump electrode can be miniaturized and the number of terminals can be increased. Further, since the UBM film is provided so as to surround the side surface of the bump electrode, for example, in the case of a Cu bump electrode, a nickel (Ni) bump electrode, etc., corrosion of the bump electrode can be prevented, and a highly reliable semiconductor device can be obtained. Can be realized. Similarly, since the UBM film is provided so as to surround the side surface of the bump electrode, for example, in the case of a solder bump electrode that performs reflow, the shape change due to the flow of the bump electrode can be prevented, and the concave shape of the UBM film can be prevented. It is possible to realize a bump electrode having a fine shape defined by the above. Further, in the case of such a solder bump electrode or the like, it is possible to prevent a short circuit between adjacent bump electrodes due to the flow-out of the bump electrode due to reflow, and to improve the electrical reliability, and the bump electrode The arrangement interval can be made finer (fine pitch), and the bump electrodes can be made finer and the number of terminals can be increased. Furthermore, the concave UBM film has an appropriate mechanical strength, hardly changes in shape of the bump electrode, and can make the height of the bump electrode uniform, so that the bump electrode and other electrodes on the bump electrode can be made uniform. It is possible to improve the reliability of electrical connection between the two.
[0034]
The second feature of the present invention is that the semiconductor device according to the first feature of the present invention is a semiconductor device in which at least a part of the side surface of the UBM film is surrounded by an insulating film.
[0035]
In the semiconductor device according to the second aspect of the present invention configured as described above, the connection portion between the electrode and the UBM film and the connection portion between the UBM film and the bump electrode are mechanically reinforced by the insulating film. As a result, it is possible to prevent the occurrence of a crack or breakage in the connection portion due to the shear stress accompanying the thermal cycle, and to improve the electrical reliability. For example, when an organic insulating film such as a polyimide resin film is used as the insulating film, the shear stress can be absorbed. Further, when an inorganic insulating film such as a silicon oxide film or a silicon nitride film is used as the insulating film, the connection portion can be firmly fixed against shear stress.
[0036]
The third feature of the present invention is that a step of forming an insulating film having an opening on the electrode, a step of forming a UBM film on the insulating film, on the inner wall of the opening, and on the electrode in the opening, and at least the opening A step of forming a bump electrode film on the UBM film so as to be embedded, and removing the bump electrode film and UBM film other than the opening, and surrounding the periphery by the UBM film on the inner wall of the opening and on the electrode in the opening The semiconductor device manufacturing method includes a step of forming the bump electrode and a step of removing at least part of the surface of the insulating film in the film thickness direction.
[0037]
In the method of manufacturing a semiconductor device according to the third feature of the present invention, after forming the insulating film having the opening, the UBM film is formed over a wide range on the inner wall of the opening and on the electrode in the opening. Further, since the UBM film is not patterned by wet etching using the bump electrode as a mask, side etching (undercut) of the UBM film can be prevented. Therefore, since the conduction with the UBM film interposed between the electrode and the bump electrode can be reliably performed, the manufacturing yield of the semiconductor device can be improved. Furthermore, since the side etching of the UBM film is prevented, a fine bump electrode can be manufactured.
[0038]
According to a fourth feature of the present invention, the step of forming the insulating film of the method for manufacturing a semiconductor device according to the third feature of the present invention forms the first insulating film, and the first insulating film is formed on the first insulating film. Forming a second insulating film having an etching selectivity with respect to the first insulating film, and removing at least a part of the surface of the insulating film in the film thickness direction with respect to the first insulating film. This is a method for manufacturing a semiconductor device, which is a step of selectively etching away the second insulating film.
[0039]
In the method of manufacturing a semiconductor device according to the fourth feature of the present invention, an insulating film is formed by at least the first insulating film and the second insulating film having different etching selectivity, and the second insulating film As a sacrificial film, the first insulating film is selectively removed, so that the removal amount in the film thickness direction of a part of the surface of the insulating film can be made uniform.
[0040]
According to a fifth feature of the present invention, the step of removing the bump electrode film and the UBM film other than the opening in the method for manufacturing a semiconductor device according to the third feature of the present invention and forming the bump electrode comprises chemical mechanical polishing ( A semiconductor device which is a step of retreating the bump electrode film and the UBM film on the insulating film and the opening by CMP) to form the bump electrode surrounded by the UBM film on the inner wall of the opening and the electrode in the opening. This is a manufacturing method.
[0041]
In the method of manufacturing a semiconductor device according to the fifth feature of the present invention, the entire surface of the insulating film including the opening can be planarized, and the height of the bump electrode can be made uniform. Therefore, it is possible to manufacture a semiconductor device that can prevent the connection failure of the bump electrode. Furthermore, in the method for manufacturing a semiconductor device according to the fifth feature of the present invention, unnecessary bump electrode films and UBM films on the insulating film can be sequentially removed by one CMP process. Can be reduced.
[0042]
The sixth feature of the present invention is formed by using the CMP of the semiconductor device manufacturing method according to the fifth feature of the present invention after the step of removing at least part of the surface of the insulating film in the film thickness direction. The semiconductor device manufacturing method further includes a step of planarizing the upper surface of the bump electrode.
[0043]
In the method of manufacturing a semiconductor device according to the sixth feature of the present invention, the top surface of the bump electrode is slightly curved by CMP and a sharp shape is generated at the upper corner of the bump electrode. The upper surface of the bump electrode is flattened. Therefore, connection failure between the bump electrode and another electrode connected to the upper surface of the bump electrode can be prevented, and the yield in manufacturing the semiconductor device can be improved.
[0044]
The seventh feature of the present invention is that a step of forming an insulating film having an opening on the electrode, a step of forming a UBM film on the insulating film, on the inner wall of the opening and on the electrode in the opening, and at least the opening Forming a solder bump electrode film on the UBM film so as to be embedded, and removing the solder bump electrode film and UBM film other than the opening, and surrounding by the UBM film on the inner wall of the opening and the electrode in the opening A method of manufacturing a semiconductor device, comprising: a step of forming a solder bump electrode surrounded by an insulating film; a step of removing at least a part of the surface of the insulating film in a film thickness direction; and a step of reflowing the solder bump electrode. That is.
[0045]
In the semiconductor device manufacturing method according to the seventh feature of the present invention configured as described above, the same effect as that of the semiconductor device manufacturing method according to the third feature of the present invention can be obtained, and the solder bump electrode Since the UBM film surrounds the side and bottom surfaces and this UBM film can maintain the shape of the solder bump electrode (function as a dam), it is possible to prevent the solder from flowing out even if the solder bump electrode is reflowed. Even after the reflow process, a fine solder bump electrode whose shape is adjusted by the UBM film can be manufactured.
[0046]
DETAILED DESCRIPTION OF THE INVENTION
Next, referring to the drawings, a semiconductor device according to the present invention and a method for manufacturing the semiconductor device will be described according to a plurality of embodiments of the present invention. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Accordingly, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
[0047]
(First embodiment)
[Basic structure of semiconductor chip and bump electrode of semiconductor device]
As shown in FIG. 1, the semiconductor device according to the first embodiment of the present invention includes an external connection electrode 18, a concave UBM film 20 on the external connection electrode 18, and a concave shape inside the UBM film 20. It is constructed to include at least a bump electrode 21 which is buried and whose side surface and bottom surface are surrounded by the UBM film 20.
[0048]
The external connection electrode 18 is a bonding pad (external connection terminal) of the semiconductor chip 1. The semiconductor chip 1 includes a semiconductor substrate 10 made of a silicon single crystal substrate, an element 12 disposed on a main surface (circuit mounting surface) of the semiconductor substrate 10, a first layer wiring 14 on the element 12, A second-layer wiring 16 on the first-layer wiring 14 and an external connection electrode 18 that is also used as a third-layer wiring on the second-layer wiring 16 are provided. Although the semiconductor chip 1 according to the first embodiment of the present invention has the three-layer wiring structure as described above, the present invention is not limited to this number of wiring layers.
[0049]
Further, although not limited to such an element structure, in the first embodiment of the present invention, the element 12 is composed of an insulated gate field effect transistor (MISFET). That is, the element 12 includes a channel formation region made of the semiconductor substrate (or well region) 10, a gate insulating film 12 A on the channel formation region, a gate, in a region surrounded by the inter-element isolation insulating film 11. A gate electrode 12B on the insulating film 12A and a pair of semiconductor regions 12C disposed on both sides of the gate electrode 12B and used as a source region or a drain region are configured.
[0050]
The first-layer wiring 14 is disposed on the interlayer insulating film 13 covering the element 12, and is electrically connected to the semiconductor region 12 </ b> C of the element 12 through a connection hole formed in the interlayer insulating film 13. The first-layer wiring 14, the second-layer wiring 16, which will be described later, and the external connection electrode 18 are Cu wirings or Cu alloy wirings formed by a damascene process in the first embodiment of the present invention. In the present invention, an aluminum (Al) film, an Al alloy film (for example, an Al—Cu film, an Al—Si film, or an Al—Cu—Si film) or the like is used for the first-layer wiring 14 or the like. be able to. As the interlayer insulating films 13, 15, and 17, for example, a silicon oxide film, a single layer film of a silicon nitride film, or a composite film in which a plurality of these single layer films are stacked can be used practically.
[0051]
The second-layer wiring 16 is disposed on the interlayer insulating film 15 and is electrically connected to the first-layer wiring 14 through a connection hole formed in the interlayer insulating film 15.
[0052]
The external connection electrode (third layer wiring) 18 is disposed on the interlayer insulating film 17 and is electrically connected to the second layer wiring 16 through a connection hole formed in the interlayer insulating film 17. Yes. The external connection electrode 18 corresponds to a specific example of “electrode” according to the present invention.
[0053]
In the above-described UBM film 20, the entire area of the bottom surface of the concave shape is electrically and mechanically connected to the surface of the external connection electrode 18, and the side surface of the concave shape substantially corresponds to the surface of the external connection electrode 18. It is constituted by a vertical surface. The height of the side surface of the UBM film 20 is substantially the same as the height of the bump electrode 21 from the bottom surface of the UBM film 20. In the first embodiment of the present invention, a Cu bump electrode is used as the bump electrode 21, and a tantalum nitride (TaN) film and a tantalum (TaN) film are formed on the UBM film 20 from the surface side upward. A composite film in which a Ta film and a Cu film are sequentially laminated is used. The uppermost Cu film has at least electrical conductivity, and further has a function of improving adhesiveness with the external connection electrode 18. Similarly, the Ta film of the intermediate layer has at least electrical conductivity, and further has a function as a diffusion prevention barrier film between the external connection electrode 18 and the bump electrode 21. The lowermost TaN film has at least electrical conductivity and functions as an antioxidant film. Further, the UBM film 20 is used as a power supply film when the bump electrode 21 is formed by electrolytic plating.
[0054]
As described above, the bump electrode 21 is almost entirely surrounded by the inner wall surface of the UBM film 20, the bottom surface is similarly surrounded by the bottom surface of the UBM film 20, and the bump electrode 21 is shaped by the concave shape of the UBM film 20. It has come to be decided. Although the planar shape of the bump electrode 21 is not shown, it can be formed by a circle, an ellipse, a rectangle, or a polygon such as a hexagon or an octagon. In order to improve the mechanical strength of the bump electrode 21 with respect to the temperature cycle, the planar shape of the bump electrode 21 is preferably a circular shape or a shape close thereto. For example, when the shape of the bump electrode 21 is handled as electronic information in an application specific integrated circuit (ASIC) or the like, the planar shape of the bump electrode 21 is reduced in order to reduce the amount of electronic information in consideration of mechanical strength. Is preferably set to a polygon. The concave opening shape of the UBM film 20 is basically the same as the planar shape of the bump electrode 21. Incidentally, even if the planar shape of the bump electrode 21 as electronic information (or the pattern of the reticle that forms the bump opening 25H of the insulating film 25) is set to a polygon, it is adjacent in the exposure process in the semiconductor wafer process. As a result, etching wraparound occurs during the etching process, and the planar shape of the actual bump electrode 21 is nearly circular. In the first embodiment of the present invention, a Cu film formed by electrolytic plating can be practically used for the bump electrode 21.
[0055]
The upper surface of the bump electrode 21 is basically substantially flat, but the upper corner of the bump electrode 21 is chamfered 21C so that the upper surface of the bump electrode 21 is further flattened. As will be described in the method of manufacturing the semiconductor device, the bump electrode film (21A) and the UBM film 20 in the regions unnecessary for forming the bump electrode 21 and the UBM film 20 are removed by CMP. Is lower than the hardness of the insulating film 25, so that the central portion of the upper surface of the bump electrode 21 is slightly depressed as shown by the broken line, and the shape is pointed at the corner of the peripheral portion of the upper surface (shown by the broken line in FIG. 1). Will be generated. The chamfer 21C is performed along the horizontal plane so as to remove such a sharp-shaped portion.
[0056]
At least a part of the side surface of the bump electrode 21 on the side of the external connection electrode 18, that is, a part of the side surface of the UBM film 20 is directly surrounded by an insulating film 25 serving as a passivation film. In other words, a part of the bump electrode 21 on the side of the external connection electrode 18 is embedded in the bump opening 25H formed in the insulating film 25 with the UBM film 20 interposed therebetween. In the first embodiment of the present invention, an inorganic insulating film such as a silicon oxide film or a silicon nitride film formed by, for example, a plasma CVD method can be practically used as the insulating film 25. As the insulating film 25, an organic insulating film such as a silicon oxide film applied by a spin-on-glass (SOG) method or a polyimide resin film applied by a spin coating method can also be used practically.
[0057]
In the semiconductor device according to the first embodiment of the present invention configured as described above, the UBM film 20 surrounds the side surface and the bottom surface of the bump electrode 21, and the UBM film is interposed between the external connection electrode 18 and the bump electrode 21. 20 can secure a sufficient cross-sectional area of the current path and a cross-sectional area of the heat dissipation path, so that the bump electrode 21 can be miniaturized and the number of terminals can be increased. Furthermore, since the UBM film 20 is provided so as to surround the side surface of the bump electrode 21, corrosion of the bump electrode (Cu bump electrode) 21 can be prevented, and a highly reliable semiconductor device can be realized. Note that the upper surface of the bump electrode 21 is bonded to another electrode (for example, a plug 34 of the interposer 3 shown in FIGS. 3 and 4 described later), and the upper surface of the bump electrode 21 is not exposed. So there is no corrosion of this part.
[0058]
Further, the concave UBM film 20 has an appropriate mechanical strength, hardly changes in shape of the bump electrode 21, and can make the height of the bump electrode 21 uniform, so that the bump electrode 21 and the bump electrode 21 can be made uniform. The reliability of electrical connection with the other electrodes above can be improved.
[0059]
Furthermore, since the connection portion between the external connection electrode 18 and the UBM film 20 and the connection portion between the UBM film 20 and the bump electrode 21 are mechanically reinforced by the insulating film 25, it is caused by the shear stress accompanying the thermal cycle. It is possible to prevent the occurrence of cracks and breakage at the connection portion, and improve electrical reliability. As described above, when an inorganic insulating film such as a silicon oxide film or a silicon nitride film is used as the insulating film 25, the connection portion can be firmly fixed against shear stress. Further, when an organic insulating film such as a polyimide resin film is used as the insulating film, the shear stress can be absorbed.
[0060]
Furthermore, chamfering 21C is performed on the upper corner portion of the bump electrode 21 to remove the sharp shape generated in this portion, and the upper surface of the bump electrode 21 can be flattened, so that the bump electrode 21 is connected to the upper surface. Connection failure with other electrodes can be prevented, and electrical reliability can be improved.
[0061]
[Bump Electrode Manufacturing Method and Semiconductor Device Manufacturing Method]
Next, a semiconductor device manufacturing method including at least the bump electrode 21 manufacturing method described above will be described with reference to FIGS. The semiconductor device manufacturing method according to the first embodiment of the present invention is a method for manufacturing a fine Cu bump electrode having a diameter of 5 μm and a height of 0.5 μm.
[0062]
(1) First, a semiconductor wafer 10U is prepared (see FIG. 2A). The semiconductor wafer 10U is in a state before the dicing process of the semiconductor wafer process and in a state before being subdivided as semiconductor chips. The semiconductor wafer 10U is formed of a silicon single crystal wafer, and the external connection electrodes 18 are already provided on the circuit mounting surface for each semiconductor chip formation region.
[0063]
(2) As shown in FIG. 2A, an insulating film 25A having a bump opening 25H is formed on the external connection electrode 18. As the insulating film 25A, for example, an inorganic insulating film such as a silicon oxide film or a silicon nitride film formed by a plasma CVD method can be used practically. The inorganic insulating film has a thickness of 1.5 μm, for example. Is formed. The bump opening 25H is formed by forming a photoresist film on the insulating film 25A by a photolithography technique, forming an etching mask from the photoresist film through an exposure process, a developing process, and the like, and using this etching mask, the insulating film 25A Can be formed by patterning. The patterning of the insulating film 25A is preferably performed by anisotropic etching such as RIE in terms of miniaturization. As the insulating film 25A, an organic insulating film can be used as described above instead of the inorganic insulating film.
[0064]
(3) Next, the UBM film 20 is formed on the entire surface of the semiconductor wafer 10U on the insulating film 25A, on the inner wall of the bump opening 25H, and on the external connection electrode 18 in the bump opening 25H (see FIG. 2B). . The UBM film 20 is formed of a stacked film of, for example, a Cu film having a thickness of about 80 nm to 200 nm, a Ta film having a thickness of about 5 nm to 50 nm, and a TaN film having a thickness of about 5 nm to 50 nm. The film can be formed by typical sputtering. Since the UBM film 20 is formed by sputtering as described above, it is formed with a uniform film thickness along the step surface of the inner wall of the bump opening 25H and the surface of the external connection electrode 18 exposed in the bump opening 25H. be able to.
[0065]
(4) Subsequently, as shown in FIG. 2B, a bump electrode film 21A is formed on the UBM film 20 so as to bury at least the bump opening 25H. As the bump electrode film 21A, a Cu film formed by electrolytic plating using the UBM film 20 as a power feeding film can be used practically, and this Cu film is formed with a film thickness of, for example, about 1 μm to 3 μm.
[0066]
(5) As shown in FIG. 2C, unnecessary (excess) bump electrode films 21A and UBM films 20 other than the bump openings 25H are removed, and the inner surfaces of the bump openings 25H and the bump openings 25H are removed. A bump electrode 21 surrounded by a UBM film 20 on the external connection electrode 18 is formed. The unnecessary bump electrode film 21A and UBM film 20 are removed by CMP. Since CMP is used to chemically and mechanically scrape the entire surface of the semiconductor wafer 10U, as a result, the height of the surface of the insulating film 25A, the height of the UBM film 20 on the inner wall of the bump opening 25H, the bump electrode, The height of 21 is substantially the same, and the entire surface of the semiconductor wafer 10U is flattened.
[0067]
(6) As shown in FIG. 2D, a part of the surface of the insulating film 25A is removed in the film thickness direction, the UBM film 20 and the bump electrode 21 are projected, and the UBM film 20 and the bump electrode 21 are projected. A recessed insulating film 25 is formed. Dry etching or wet etching can be used to remove the insulating film 25A. The insulating film 25A is removed by about 0.5 μm, for example, and the final film thickness of the insulating film 25 is adjusted to 1.0 μm, for example. When an organic resin film is used for the insulating film 25A, a plasma asher can be used to remove a part of the surface of the insulating film 25A.
[0068]
In the present invention, for example, when the adhesive force between the external connection electrode 18 and the UBM film 20 is sufficiently obtained, the insulating film 25A is completely removed and the insulating film 25 is eliminated. Good.
[0069]
(7) Next, in order to remove the pointed shape of the upper corner of the bump electrode 21 caused by the slight depression on the upper surface of the bump electrode 21 by the above-described CMP, as shown in FIG. Then, chamfer 21C is performed (see FIG. 1). The chamfer 21C is performed by CMP, and the upper surface of the bump electrode 21 can be flattened by the chamfer 21C.
[0070]
(8) When these series of steps are completed, the bump electrode 21 is electrically and mechanically connected to the external connection electrode 18 through the UBM film 20 and has a height of 0.5 μm from the surface of the insulating film 25. The semiconductor wafer 10U provided with can be completed.
[0071]
(9) Thereafter, a dicing process is performed on the semiconductor wafer 10U to form the semiconductor chip 1 as shown in FIG.
[0072]
(10) As described later, the semiconductor device (2) according to the first embodiment of the present invention can be completed by mounting the semiconductor chip 1 on the multilayer wiring board (5).
[0073]
In the method of manufacturing the semiconductor device according to the first embodiment of the present invention, after forming the insulating film 25A having the bump opening 25H, the outer wall of the bump opening 25H and the outside of the bump opening 25H are formed. Since the UBM film 20 is formed over a wide area on the connection electrode 18 and the UBM film 20 is not patterned by wet etching using the bump electrode 21 as a mask, side etching of the UBM film 20 can be prevented. . Therefore, since the conduction with the UBM film 20 interposed between the external connection electrode 18 and the bump electrode 21 can be reliably performed, the manufacturing yield of the semiconductor device can be improved. Furthermore, since the side etching of the UBM film 20 is prevented, the fine bump electrode 21 having a diameter of, for example, 5 μm or less can be easily manufactured as described above.
[0074]
Furthermore, in the method for manufacturing a semiconductor device according to the first embodiment of the present invention, the entire surface on the insulating film 25A including the bump opening 25H can be planarized by CMP, and the height of the bump electrode 21 can be increased. Can be made uniform, so that connection failure of the bump electrode 21 can be prevented. Furthermore, since unnecessary bump electrode film 21A and UBM film 20 on insulating film 25A can be sequentially removed by one CMP process, the number of manufacturing steps of the semiconductor device can be reduced.
[0075]
Further, in the method of manufacturing the semiconductor device according to the first embodiment of the present invention, the upper surface of the bump electrode 21 is slightly depressed by CMP, and the sharp shape of the upper corner of the bump electrode 21 is removed by the chamfer 21C. Therefore, the upper surface of the bump electrode 21 can be further flattened. Therefore, a connection failure between the bump electrode 21 and another electrode connected to the upper surface of the bump electrode 21 can be prevented, and the yield in manufacturing the semiconductor device can be improved.
[0076]
[First Structure of Semiconductor Device]
As shown in FIGS. 3 and 4, the semiconductor device 2 having the first structure according to the first embodiment of the present invention includes a multilayer wiring board 5, an interposer 3 on the multilayer wiring board 5, and an interposer 3. It is constructed to include at least the semiconductor chip 1 described above.
[0077]
Although the structure of the multilayer wiring substrate 5 is not shown in detail, the substrate body 51 includes a plurality of wiring layers, and a plurality of electrodes (internal electrodes) are provided on the surface of the substrate body 51 (upper surface in FIG. 3). ) 52 is provided. For the substrate body 51, a ceramic substrate, a silicon carbide substrate, an epoxy resin substrate, or the like can be used practically.
[0078]
The interposer 3 has a function as an intermediate wiring board interposed between the multilayer wiring board 5 and the semiconductor chip 1 in the first embodiment of the present invention. The interposer 3 includes an interposer body 30, a plug hole 30H reaching the back surface (upper surface in FIG. 4) from the surface (lower surface in FIG. 4) of the interposer body 30, and an insulating film on the inner wall of the plug hole 30H. 31, a barrier metal film 32 on the insulating film 31, a plating seed film (plating power supply film) 33 on the barrier metal film 32, and a plug 34 embedded in the plug hole 30H on the plating seed film 33. A first layer wiring 35 on the surface of the interposer body 30, a second layer wiring 36 on the first layer wiring 35, and external connection electrodes (first layers) on the second layer wiring 36. 3rd layer wiring) 37. Further, on the external connection electrode 37 of the interposer 3, a UBM film 40 similar to the UBM film 20 of the semiconductor chip 1 and a bump electrode 41 similar to the bump electrode 21 of the semiconductor chip 1 are provided.
[0079]
For the interposer body 30, a silicon single crystal substrate that has the same thermal expansion coefficient as that of the semiconductor substrate 10 of the semiconductor chip 1 and can be manufactured by a manufacturing process similar to the manufacturing process of the semiconductor chip 1 is practically used. can do. For the plug 34, a Cu plug excellent in electrical conductivity can be used practically. The Cu plug is formed by electrolytic plating using the plating seed film 33 on the inner wall of the plug hole 30H. Since the plug 34 is embedded in the plug hole 30H, it is used as a through wiring from the front surface to the back surface of the interposer 3.
[0080]
One end of the plug 34 on the surface side of the interposer 3 is electrically connected to the first-layer wiring 35. The other end of the plug 34 on the back side of the interposer 3 is electrically connected to the external connection electrode 18 of the semiconductor chip 1 through the bump electrode 21 and the UBM film 20. That is, in the semiconductor device 2 according to the first embodiment of the present invention, the semiconductor chip 1 is placed on the multilayer wiring board 5 with the integrated circuit mounting surface of the semiconductor chip 1 facing the interposer 3 and the multilayer wiring board 5. It is mounted by the FC system to be mounted.
[0081]
The first layer wiring 35, the second layer wiring 36, and the external connection electrode 37 are all formed of a Cu film or a Cu alloy film in the first embodiment of the present invention. As a matter of course, an Al film or an Al alloy film can be used as these materials. An insulating film and a connection hole are provided between the first layer wiring 35 and the second layer wiring 36 and between the second layer wiring 36 and the external connection electrode 37. These configurations are basically the same as the configuration of the semiconductor chip 1, and the description thereof is omitted.
[0082]
The UBM film 40 and the bump electrode 41 on the external connection electrode 37 are basically composed of the same structure and material as the UBM film 20 and the bump electrode 21 of the semiconductor chip 1. That is, the UBM film 40 is formed in a concave shape, the bump electrode 41 is embedded in the concave shape of the UBM film 40, and the side surface and the bottom surface are surrounded by the UBM film 40.
[0083]
A part of the bump electrode 41 on the side of the external connection electrode 37 is embedded in the bump opening 42H formed in the insulating film 42 with the UBM film 40 interposed therebetween.
[0084]
The bump electrode 41 of the interposer 3 is further electrically and mechanically connected to the electrode 52 of the multilayer wiring board 5 through the solder bump electrode 6. The solder bump electrode 6 includes, for example, a binary alloy such as Sn—Pb, Sn—Ag, Sn—zinc (Zn), Sn—Cu, a ternary alloy such as Sn—Ag—Cu, or a quaternary alloy or more. Alloys can be used practically.
[0085]
[Method of manufacturing interposer]
Next, a method for manufacturing the above-described interposer 3 will be briefly described with reference to FIGS. 5 (A) to 5 (E).
[0086]
(1) First, as shown in FIG. 5A, a semiconductor wafer 3U to be an interposer body 30 is prepared. As this semiconductor wafer 3U, a silicon single crystal wafer having a thickness of several hundred μm can be practically used.
[0087]
(2) As shown in FIG. 5B, plug holes 30H are formed from the surface of the semiconductor wafer 3U in the depth direction. The plug hole 30H is formed by anisotropic etching such as RIE. Although not necessarily limited to the following numerical values, in the first embodiment of the present invention, a plug hole 30H having a diameter of 30 μm and a depth of 60 μm is formed.
[0088]
(3) As shown in FIG. 5C, an insulating film 31, a barrier metal film 32, and plating are formed on the entire surface of the semiconductor wafer 3U including the surface of the semiconductor wafer 3U, the inner wall of the plug hole 30H, and the bottom surface of the plug hole 30H. Each of the seed films 33 is sequentially formed.
[0089]
(4) As shown in FIG. 5D, a plug formation film 34A is formed on the plating seed film 33 so as to fill at least the inside of the plug hole 30H. As this plug forming film 34A, a Cu film formed by electrolytic plating using the plating seed film 33 as a power feeding film can be practically used.
[0090]
(5) As shown in FIG. 5E, in the region other than the plug hole 30H, at least each of the plug formation film 34A, the plating seed film 33, and the barrier metal film 32 is removed and buried in the plug hole 30H. A plug 34 is formed. For example, CMP can be used to remove this unnecessary portion.
[0091]
(6) Thereafter, although not shown, the first layer wiring 35, the second layer wiring 36, the external connection electrode (third layer wiring) 37, and the like are formed by, for example, a damascene process (FIG. 4). reference.).
[0092]
(7) Then, similarly to the manufacturing method of the UBM film 20 and the bump electrode 21 of the semiconductor chip 1, the UBM film 40 and the bump electrode 41 are formed on the external connection electrode 37 on the surface of the semiconductor wafer 3U (FIG. 3 and FIG. 3). (See FIG. 4.)
[0093]
(8) The semiconductor wafer 3U is thinned until the other end of the plug 34 is exposed from the back surface of the semiconductor wafer 3U. For this thinning process, a process using a grinding process and a subsequent CMP process in combination can be used practically. As a result of performing the thinning process until the other end of the plug 34 is exposed, the thickness of the semiconductor wafer 3U becomes about 60 μm.
[0094]
(9) Thereafter, the semiconductor wafer 3U is subdivided by a dicing process, whereby the interposer 3 as shown in FIGS. 3 and 4 can be manufactured.
[0095]
[Second Structure of Semiconductor Device]
The semiconductor device 2 having the second structure according to the first embodiment of the present invention employs a three-dimensional mounting structure. That is, the semiconductor device having the second structure includes a multilayer wiring board 5 and semiconductor chips 7A, 7B, 7C sequentially stacked in the height direction on the multilayer wiring board 5, as shown in FIGS. It is constructed to include at least the semiconductor chip 1 described above.
[0096]
The basic structure of the multilayer wiring board 5 and the uppermost semiconductor chip 1 is the same as the structure of the multilayer wiring board 5 of the semiconductor device 2 having the first structure shown in FIG. 3 and the semiconductor chip 1 shown in FIG. The description here is omitted.
[0097]
The semiconductor chips 7A to 7C are basically configured in the same structure, and are configured in a structure similar to the interposer 3 shown in FIGS. That is, the semiconductor chips 7A to 7C include a semiconductor substrate 70 made of a silicon single crystal substrate and a plug hole 70H reaching from the surface (lower surface in FIG. 7) to the back surface (upper surface in FIG. 7). And an insulating film 71 on the inner wall of the plug hole 70H, a barrier metal film 72 on the insulating film 71, a plating seed film 73 on the barrier metal film 72, and on the plating seed film 73 in the plug hole 70H. On the buried plug 74, the first layer wiring 75 on the surface of the semiconductor substrate 70, the second layer wiring 76 on the first layer wiring 75, and the second layer wiring 76 And at least an external connection electrode (third-layer wiring) 77. Although not shown, elements for constructing an integrated circuit are disposed on the respective surfaces of the semiconductor chips 7A to 7C in the same manner as the element 12 of the semiconductor chip 1 described above. Furthermore, on each external connection electrode 77 of the semiconductor chips 7A to 7C, a UBM film 80 similar to the UBM film 20 of the semiconductor chip 1 and a bump electrode 81 similar to the bump electrode 21 of the semiconductor chip 1 are provided. I have.
[0098]
Further, the external connection electrodes 77 and bump electrodes 81 of the semiconductor chips 7A to 7C according to the first embodiment of the present invention and the external connection electrodes 18 and bump electrodes 21 of the semiconductor chip 1 are the same as those of the semiconductor substrate 70 and the semiconductor substrate 10, respectively. Although arranged in a lattice pattern on the entire surface, it may be arranged only in the periphery.
[0099]
As the plug 74, a Cu plug having excellent electrical conductivity can be used practically, like the plug 34 of the interposer 3 described above. This Cu plug is formed by electrolytic plating using the plating seed film 73 on the inner wall of the plug hole 70H. Since the plug 74 is embedded in the plug hole 70H, it is used as a through wiring from the front surface to the back surface of the semiconductor substrate 70.
[0100]
In the first embodiment of the present invention, the first layer wiring 75, the second layer wiring 76, and the external connection electrode 77 are all formed of a Cu film or a Cu alloy film. As a matter of course, an Al film or an Al alloy film can be used as these materials. An insulating film and a connection hole are disposed between the first layer wiring 75 and the second layer wiring 76 and between the second layer wiring 76 and the external connection electrode 77. These configurations are basically the same as the configuration of the semiconductor chip 1, and the description thereof is omitted.
[0101]
The UBM film 80 and the bump electrode 81 on the external connection electrode 77 are basically composed of the same structure and material as the UBM film 20 and the bump electrode 21 of the semiconductor chip 1. That is, the UBM film 80 is formed in a concave shape, the bump electrode 81 is embedded in the concave shape of the UBM film 80, and the side surface and the bottom surface are surrounded by the UBM film 80.
[0102]
Further, a part of the external connection electrode of the bump electrode 81 on the 77 side is buried inside the bump opening 82H formed in the insulating film 82 with the UBM film 80 interposed therebetween.
[0103]
The lowermost semiconductor chip 7A has the surface (the lower surface in FIG. 6 and FIG. 7) facing the surface (the upper surface in FIG. 6) of the multilayer wiring substrate 5 by the FC method. Implemented above. The external connection electrode 77 of the semiconductor chip 7A is electrically and mechanically connected to the electrode 52 of the multilayer wiring board 5 through the bump electrode 81.
[0104]
The semiconductor chip 7B of the second layer is formed by the FC method in which the surface (the lower surface in FIGS. 6 and 7) faces the back surface (the upper surface in FIGS. 6 and 7) of the semiconductor chip 7A. The semiconductor chip 7A is mounted on the back surface. The external connection electrode 77 of the semiconductor chip 7B is electrically and mechanically connected to the plug 74 of the semiconductor chip 7A through the bump electrode 81.
[0105]
The semiconductor chip 7C of the third layer is formed by the FC method in which the surface (the lower surface in FIGS. 6 and 7) faces the back surface (the upper surface in FIGS. 6 and 7) of the semiconductor chip 7B. The semiconductor chip 7B is mounted on the back surface. The external connection electrode 77 of the semiconductor chip 7C is electrically and mechanically connected to the plug 74 of the semiconductor chip 7B through the bump electrode 81.
[0106]
The uppermost semiconductor chip 1 has a surface (the lower surface in FIG. 6, the upper surface in FIG. 1 described above) facing the back surface (the upper surface in FIG. 6) of the semiconductor chip 7C by the FC method. It is mounted on the back surface of the semiconductor chip 7C. The external connection electrode 18 of the semiconductor chip 1 is electrically and mechanically connected to the plug 74 of the semiconductor chip 7C through the bump electrode 21.
[0107]
In the semiconductor device 2 having the second structure according to the first embodiment of the present invention configured as described above, in addition to the above-described effects, each of the semiconductor chips 7A to 7C and the semiconductor chip 1 is connected to the multilayer wiring. Since the layers are stacked in the height direction on the substrate 5, further miniaturization can be achieved. Further, the electrical connection between the semiconductor chip 7A and the semiconductor chip 7B is performed by the plug 74 of the semiconductor chip 7A, and the electrical connection between the semiconductor chip 7B and the semiconductor chip 7C is performed by the plug 74 of the semiconductor chip 7B. The electrical connection between the semiconductor chip 7C and the semiconductor chip 1 is performed by the plug 74 of the semiconductor chip 7C, and the connection path length between the upper and lower semiconductor chips can be shortened, so that the circuit operation speed is increased. Can be planned.
[0108]
(Second Embodiment)
The second embodiment of the present invention is a method for improving the controllability of the film thickness of the insulating film 25 of the semiconductor chip 1 in the method for manufacturing the semiconductor device 2 according to the first embodiment of the present invention described above. The method is described. A method for manufacturing the semiconductor device 2 according to the second embodiment of the present invention will be described below with reference to FIGS. 8A to 8D.
[0109]
(1) First, a semiconductor wafer 10U is prepared in the same manner as in the method for manufacturing the semiconductor device 2 according to the first embodiment of the present invention (see FIG. 8A).
[0110]
(2) As shown in FIG. 8A, an insulating film 25A having bump openings 25H is formed on the external connection electrodes 18 of the semiconductor wafer 10U. Here, the insulating film 25 </ b> A forms a first insulating film 251, and a second insulating film 252 having an etching selectivity with respect to the first insulating film 251 is formed on the first insulating film 251. It is formed by the formed at least 2 layer structure. As the first insulating film 251, an inorganic insulating film such as a silicon oxide film or a silicon nitride film having a thickness of 1.0 μm formed by, for example, a plasma CVD method can be practically used. For the second insulating film 252, for example, an organic insulating film such as a polyimide resin film having a thickness of 5 μm applied by a spin coating method can be practically used. The bump opening 25H can be formed by a photolithography technique and an etching technique, similarly to the method for manufacturing the semiconductor device 2 according to the first embodiment of the present invention.
[0111]
(3) Next, the UBM film 20 is formed on the entire surface of the semiconductor wafer 10U on the insulating film 25A, on the inner wall of the bump opening 25H, and on the external connection electrode 18 in the bump opening 25H (see FIG. 8B). .
[0112]
(4) Subsequently, as shown in FIG. 8B, a bump electrode film 21A is formed on the UBM film 20 so as to bury at least the bump openings 25H.
[0113]
(5) As shown in FIG. 8C, unnecessary bump electrode films 21A and UBM film 20 other than the bump openings 25H are removed, and external connection electrodes 18 on the inner walls of the bump openings 25H and in the bump openings 25H. A bump electrode 21 surrounded by the upper UBM film 20 is formed. The unnecessary bump electrode film 21A and UBM film 20 are removed by CMP.
[0114]
(6) Next, as shown in FIG. 8D, a part of the surface of the insulating film 25A, that is, the second insulating film 252 is selectively removed by etching with respect to the first insulating film 251, and UBM is obtained. The film 20 and the bump electrode 21 are projected, and the insulating film 25 made of the first insulating film 251 recessed from the UBM film 20 and the bump electrode 21 is formed. Dry etching or wet etching can be used to remove the second insulating film 252. In the case where an organic resin film is used for the second insulating film 252, the second insulating film 252 can be easily removed by a plasma asher.
[0115]
(7) Thereafter, the external connection electrode 18 is obtained by performing the process of chamfering 21C shown in FIG. 2E of the manufacturing method of the semiconductor device 2 according to the first embodiment of the present invention and the subsequent processes. A semiconductor wafer 10U including a bump electrode 21 electrically and mechanically connected via an UBM film 20 thereon and an insulating film 25 surrounding at least a part of the periphery of the bump electrode 21 is completed. it can.
[0116]
(8) Then, a dicing process is performed on the semiconductor wafer 10U to form the semiconductor chip 1 as shown in FIG. 1 described above. As shown in FIG. 3 and FIG. 4 or FIG. 6 and FIG. By mounting the semiconductor chip 1 on the substrate 5, the semiconductor device 2 according to the second embodiment of the present invention can be completed.
[0117]
In the method of manufacturing the semiconductor device 2 according to the second embodiment of the present invention, the insulating film 25A is formed of at least the first insulating film 251 and the second insulating film 252 having different etching selection ratios. Since the second insulating film 252 is used as a sacrificial film, the first insulating film 251 is selectively removed by etching, so that the removal amount in the film thickness direction of a part of the surface of the insulating film 25A is reduced. It can be made uniform in the plane.
[0118]
(Third embodiment)
In the third embodiment of the present invention, the material of the UBM film 20 and the material of the bump electrode 21 of the semiconductor chip 1 are changed in the method of manufacturing the semiconductor device 2 according to the first embodiment of the present invention described above. An example will be described. That is, the method for manufacturing the semiconductor device 2 according to the third embodiment of the present invention is a method for manufacturing a fine Sn bump electrode having a diameter of 10 μm and a height of 1 μm. A method for manufacturing the semiconductor device 2 according to the third embodiment of the present invention will be described below with reference to FIGS. 9A to 9E.
[0119]
(1) First, a semiconductor wafer 10U is prepared similarly to the method for manufacturing the semiconductor device 2 according to the first embodiment of the present invention (see FIG. 9A).
[0120]
(2) As shown in FIG. 9A, an insulating film 25A having a bump opening 25H is formed on the external connection electrode 18.
[0121]
(3) Next, the UBM film 26 is formed on the entire surface of the semiconductor wafer 10U on the insulating film 25A, on the inner wall of the bump opening 25H, and on the external connection electrode 18 in the bump opening 25H (see FIG. 9B). . The UBM film 26 is formed by a laminated film of, for example, a titanium (Ti) film having a thickness of about 50 nm to 200 nm and a Ni film having a thickness of about 150 nm to 300 nm, and these films are formed by continuous sputtering. Can do. Since the UBM film 26 is formed by sputtering as described above, it is formed with a uniform film thickness along the step surface of the inner wall of the bump opening 25H and the surface of the external connection electrode 18 exposed in the bump opening 25H. be able to.
[0122]
(4) Subsequently, as shown in FIG. 9B, a bump electrode film 27A is formed on the UBM film 26 so as to bury at least the bump openings 25H. As the bump electrode film 27A, an Sn film formed by electroplating using the UBM film 26 as a power supply film can be used practically, and this Sn film is formed with a film thickness of about 2 μm to 5 μm, for example.
[0123]
(5) As shown in FIG. 9C, unnecessary (excess) bump electrode films 27A and UBM films 26 other than the bump openings 25H are removed, and the inner surfaces of the bump openings 25H and the bump openings 25H are removed. A bump electrode 27B surrounded by the UBM film 26 on the external connection electrode 18 is formed. The unnecessary bump electrode film 27A and UBM film 26 are removed by CMP.
[0124]
(6) As shown in FIG. 9D, a part of the surface of the insulating film 25A is removed in the film thickness direction so that the UBM film 26 and the bump electrode 27B protrude, and the UBM film 26 and the bump electrode 27B A recessed insulating film 25 is formed. Dry etching or wet etching can be used to remove the insulating film 25A. The insulating film 25A is removed by about 1.0 μm, for example, and the final film thickness of the insulating film 25 is adjusted to 1.5 μm, for example.
[0125]
(7) As shown in FIG. 9E, solder reflow is performed on the bump electrode 27B, for example, at a temperature of about 200 to 280 ° C., and the bump electrode 27 having a slightly rounded upper corner is formed.
[0126]
(8) When these series of steps are completed, the semiconductor wafer 10U including the bump electrode 27 electrically and mechanically connected to the external connection electrode 18 through the UBM film 26 can be completed.
[0127]
(9) Thereafter, a dicing process is performed on the semiconductor wafer 10U to form the semiconductor chip 1 as shown in FIG.
[0128]
(10) The semiconductor device according to the third embodiment of the present invention is mounted by mounting the semiconductor chip 1 on the multilayer wiring board 5 as shown in FIG. 3 and FIG. 4 or FIG. 6 and FIG. 2 can be completed.
[0129]
In the method of manufacturing the semiconductor device 2 according to the third embodiment of the present invention, the same effect as that obtained by the method of manufacturing the semiconductor device 2 according to the first embodiment of the present invention is obtained. In addition, the UBM film 26 surrounds the side and bottom surfaces of the bump electrode 27B, and the UBM film 26 can maintain the shape of the bump electrode 27B (function as a dam). Therefore, even if reflow is performed on the bump electrode 27B. The bump electrode material (Sn) can be prevented from flowing out, and the fine solder bump electrode 27 whose shape is adjusted by the UBM film 26 can be manufactured even after the reflow process.
[0130]
Furthermore, in the semiconductor device 2 according to the third embodiment of the present invention, it is possible to prevent a short circuit between the adjacent bump electrodes 27 due to the flow-out of the bump electrodes 27B accompanying the reflow process, which is electrically reliable. In addition, the bump electrode 27 can be made finer (fine pitch) and the bump electrodes 27 can be further miniaturized and the number of terminals can be increased.
[0131]
Further, the concave UBM film 26 has an appropriate mechanical strength, hardly changes in shape of the bump electrode 27, and can make the height of the bump electrode 27 uniform, so that the bump electrode 27 and the bump electrode 27 can be made uniform. The reliability of electrical connection with the other electrodes above can be improved. Here, the “other electrode” corresponds to, for example, the plug 34 of the interposer 3 shown in FIGS. 3 and 4 and the electrode 52 of the multilayer wiring board 5, and further includes the semiconductor chips 7A to 7C shown in FIGS. 6 and 7. Plug 74 corresponds.
[0132]
(Other embodiments)
Although the present invention has been described with the above-described embodiments, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.
[0133]
For example, in the semiconductor device 2 according to the first embodiment of the present invention, a Cu bump electrode is used as the bump electrode 21, but the present invention is not limited to such a material. The semiconductor device 2 may be constructed by Au bump electrodes, Ni bump electrodes, or the like.
[0134]
Furthermore, in the semiconductor device 2 according to the third embodiment of the present invention, an Sn bump electrode is used as the bump electrode 27. However, the present invention is based on Sn—Pb, Sn—Ag, Sn—Zn, Sn. The semiconductor device 2 may be constructed by a bump electrode of a binary alloy such as -Cu, a bump electrode of a ternary alloy such as Sn-Ag-Cu, or a bump electrode of a quaternary alloy or more.
[0135]
Further, in the semiconductor device 2 according to the first embodiment of the present invention, the UBM film 20 and the bump electrode 21 are disposed on the external connection electrode (external connection terminal or bonding pad) 18 of the semiconductor chip 1, and the interposer 3. Although the case where the UBM film 40 and the bump electrode 41 are disposed on the external connection electrode 37 is described, the present invention is directed to the electrode (internal terminal or internal electrode) 52 of the multilayer wiring board 5 or the exterior of the multilayer wiring board 5 (not shown). A UBM film and a bump electrode can be disposed on the connection electrode.
[0136]
Further, in the semiconductor device 2 according to the first embodiment of the present invention, only one semiconductor chip 1 is mounted on the multilayer wiring board 5, but the present invention is not limited to this, and the multilayer A multi-chip structure in which a plurality of semiconductor chips 1 are mounted on the wiring board 5 in a plan view may be used.
[0137]
As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.
[0138]
【The invention's effect】
As described above, the present invention can provide a semiconductor device that can realize a fine bump electrode and can realize high integration, high circuit operation speed, and multi-terminal.
[0139]
Furthermore, the present invention can provide a semiconductor device that can improve at least one of electrical reliability and mechanical reliability of a connection portion between an electrode and a bump electrode.
[0140]
Furthermore, this invention can provide the manufacturing method of the semiconductor device which can manufacture a fine bump electrode.
[0141]
Furthermore, the present invention can provide a method for manufacturing a semiconductor device that can improve the manufacturing yield.
[0142]
Furthermore, the present invention can provide a method for manufacturing a semiconductor device that can reduce the number of manufacturing steps.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a principal part showing a basic structure of a semiconductor chip and bump electrodes of a semiconductor device according to a first embodiment of the present invention.
FIGS. 2A to 2E are cross-sectional views of manufacturing steps of a semiconductor device including a bump electrode manufacturing method according to a first embodiment of the present invention;
FIG. 3 is a schematic sectional view of a semiconductor device having a first structure according to the first embodiment of the present invention;
4 is an enlarged cross-sectional structure diagram of a main part of the semiconductor device having the first structure shown in FIG. 3;
FIGS. 5A to 5E are cross-sectional views illustrating a manufacturing process of an interposer of the semiconductor device having the first structure shown in FIGS. 3 and 4; FIGS.
FIG. 6 is a schematic sectional view of a semiconductor device having a second structure according to the first embodiment of the present invention.
7 is an enlarged cross-sectional structure diagram of a main part of the semiconductor device having the second structure shown in FIG. 6;
FIGS. 8A to 8D are cross-sectional views of manufacturing steps of a semiconductor device including a bump electrode manufacturing method according to a second embodiment of the present invention. FIGS.
FIGS. 9A to 9E are cross-sectional views of manufacturing steps of a semiconductor device including a bump electrode manufacturing method according to a third embodiment of the present invention. FIGS.
10A to 10D are process cross-sectional views illustrating a method for manufacturing an Au bump electrode according to the prior art of the present invention.
11A to 11E are process cross-sectional views illustrating a method for manufacturing a solder bump electrode according to the prior art of the present invention.
12 is an enlarged cross-sectional view of a main part of a semiconductor device according to the prior art of the present invention. FIG.
[Explanation of symbols]
1, 7A-7C Semiconductor chip
10, 70 Semiconductor substrate
3U, 10U semiconductor wafer
12 elements
18, 37, 77 External connection electrode
20, 26, 40, 80 UBM membrane
21, 27, 27B, 41, 81 Bump electrode
21A, 27A Bump electrode film
21C Chamfer
25, 25A, 42, 82 Insulating film
25H, 42H, 82H Bump opening
2 Semiconductor devices
3 Interposer
30 Interposer body
30H, 70H Plug hole
34, 74 plugs
5 multilayer wiring board
51 Board body
52 electrodes
6 Solder bump electrodes

Claims

Forming an electrode on the substrate;
Forming an insulating film having an opening on the electrode;
Forming an under bump metal film on the insulating film, on the inner wall of the opening and on the electrode in the opening;
Forming a bump electrode film on the under bump metal film so as to bury at least the opening; and
The bump electrode film and the under bump metal film on the insulating film and the opening are retracted by chemical mechanical polishing to remove the bump electrode film and the under bump metal film other than the opening, and on the inner wall of the opening and the above Forming a bump electrode surrounded by an under bump metal film on the electrode in the opening; and
Removing at least part of the surface of the insulating film in the film thickness direction, and projecting part of the bump electrode from the insulating film.

The step of forming the insulating film is a step of forming a first insulating film and forming a second insulating film having an etching selectivity with respect to the first insulating film on the first insulating film. Yes,
The step of removing at least a part of the surface of the insulating film in the film thickness direction is a step of selectively removing the second insulating film by etching with respect to the first insulating film. Item 12. A method for manufacturing a semiconductor device according to Item 1 .

Wherein after the step of removing at least a portion of the thickness direction of the surface of the insulating film, manufacturing a semiconductor device according to claim 1, wherein the step of planarizing the top surface of the bump electrode, characterized by comprising further Method.

Forming an electrode on the substrate;
Forming an insulating film having an opening on the electrode;
Forming an under bump metal film on the insulating film, on the inner wall of the opening and on the electrode in the opening;
Forming a solder bump electrode film on the under bump metal film so as to bury at least the opening; and
The solder bump electrode film and the under bump metal film on the insulating film and the opening are retracted by chemical mechanical polishing to remove the solder bump electrode film and the under bump metal film other than the opening, and on the inner wall of the opening Forming a solder bump electrode surrounded by an under bump metal film on the electrode in the opening; and
Removing at least a part of the surface of the insulating film in the film thickness direction, and protruding a part of the solder bump electrode from the insulating film;
And a step of reflowing the solder bump electrode. A method of manufacturing a semiconductor device, comprising: