JP3729638B2

JP3729638B2 - メモリデバイス

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Publication number: JP3729638B2
Application number: JP11202998A
Authority: JP
Inventors: 良和本間
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-04-22
Filing date: 1998-04-22
Publication date: 2005-12-21
Anticipated expiration: 2018-04-22
Also published as: KR100321086B1; KR19990081811A; JPH11306085A; US6108235A

Description

【０００１】
【発明の属する技術分野】
本発明は、ブロック毎にデータの書き込み・消去を行うメモリデバイスに関し、特に、ブロック毎に書き込み・消去を禁止する記憶データ保護機能と、その書き込み・消去の禁止を解除する保護解除機能とを有するメモリデバイスに関する。
【０００２】
【従来の技術】
ブロック毎に書き込み・消去が行われるメモリデバイスとして、不揮発性メモリセルを利用したフラッシュメモリが知られている。かかるフラッシュメモリは、誤操作による書き込み・消去を防止する為に、書き込み・消去を禁止する記憶データの保護機能が設けられる。例えば、コンピュータを起動する時に読み込まれるイニシャル・プログラム・ロード用のプログラム等を記憶するブート領域に対応するメモリブロックについては、最初に書き込み・消去を禁止するように設定することで、通常状態においてそのメモリブロックに誤って他のデータが書き込まれたり、記憶データが消去されたりすることがないようにする。但し、初期において或いは一定の場合において、かかるメモリブロックにはデータの書き込みや消去を行う必要があり、上記の保護機能を解除する機能も設けられている。
【０００３】
図１０は、従来例のデータの保護解除機能を説明する図表である。従来例のメモリデバイスは、ブロック毎に書き込み・消去を禁止する保護指定データを記憶する保護指定記憶部と、その保護を解除する保護解除信号とを有する。通常状態では、保護解除信号は、保護指定データを有効にする為に非解除状態にある。その場合は、図表のケース１、２に示される通り、保護指定記憶部から読み出した保護指定信号に応じて、書き込み・消去回路の書き込み・消去を禁止する保護信号が、非保護または保護状態に制御される。一方、図表のケース３、４に示される通り、保護解除状態になると、保護指定記憶部からの保護指定信号の状態にかかわらず、非保護状態となり、書き込み・消去が許可される。
【０００４】
上記のメモリデバイスでは、保護指定されているメモリブロックに対して特に書き込みや消去を行いたい場合は、単に保護解除信号により保護指定データを無視するようにするだけであり、わざわざ保護指定記憶部のデータの変更を行う必要がないので、一部のメモリブロックへの書き込み・消去や全体のデータ変更などのさまざまな書き込み・消去処理に柔軟に対応することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記の従来例では、保護解除信号により保護解除状態にすると、本来データの変更をすべきでないメモリブロックに対しても誤って書き込み・消去がなされる場合が発生する。即ち、保護解除信号により保護指定データを無視する一時的保護解除という簡便な機能をとった為に、その一時的保護解除により、保護の優先度の高いメモリブロックに対しても簡単にデータの変更がなされてしまうことになる。そのため、ブートメモリ領域内のブートプログラムなどの高いセキュリティ性を有するデータに対して、誤って変更・消去してしまう危険性が高くなり、好ましくない。
【０００６】
そこで、本発明の目的は、保護解除状態になっても書き込み・消去の禁止状態（保護状態）を維持することができるメモリデバイスを提供することにある。
【０００７】
更に、本発明の目的は、保護解除状態になっても、更に別の操作を行わなければ書き込み・消去の禁止状態（保護状態）を解除できないメモリデバイスを提供することにある。
【０００８】
更に、本発明の目的は、保護レベルを複数階層にすることができるメモリデバイスを提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、メモリブロック単位で書き込み・消去が行われるメモリデバイスにおいて、書き込み・消去を禁止する保護指定データを前記メモリブロック毎に記憶する保護指定記憶部に加えて、保護解除を禁止する特定ブロック指定データを前記メモリブロック毎に記憶する特定ブロック指定記憶部を有する。そして、保護解除信号により保護指定データを無視する保護解除状態になっても、特定ブロック指定データにより特定ブロックと指定されている場合は、保護解除信号を無効化する。その結果、保護解除状態になっても特定ブロックと指定されているメモリブロックへの書き込み・消去は禁止され、データ保護のレベルを二重にすることができる。そして、特定ブロックに指定されたメモリブロックに書き込み・消去を行う場合は、単に保護解除信号を保護解除状態にするのではなく、保護指定データの変更というより煩雑な操作を必要とすることにより、データ保護のセキュリティ性をより高いレベルにすることができる。
【００１０】
上記の目的を達成する為に、本発明は、複数のメモリブロックを有し、前記メモリブロック単位で書き込みまたは消去が行われるメモリデバイスにおいて、
書き込み・消去信号に応答して、選択されたメモリブロックに書き込みまたは消去を行う書き込み・消去回路と、
書き込み・消去を禁止する保護指定データを前記メモリブロック毎に記憶する保護指定記憶部と、
保護解除を禁止する特定ブロック指定データを前記メモリブロック毎に記憶する特定ブロック指定記憶部とを有し、
保護解除がされない場合は、選択されたメモリブロックに対応する前記保護指定データに応じて、前記書き込み・消去回路の書き込み・消去動作が禁止され、保護解除がされた場合は、選択されたメモリブロックに対応する前記特定ブロック指定データが非指定状態であれば前記書き込み・消去動作が許可され、前記特定ブロック指定データが指定状態であれば、前記保護指定データに応じて前記書き込み・消去動作が禁止されることを特徴とする。
【００１１】
上記発明により、メモリブロック内に記憶されているデータの保護のレベルを二重にすることができ、誤って書き込み・消去によりデータが変更されることを防止することができる。
【００１２】
更に、上記の目的を達成する為に、本発明は、複数のメモリブロックを有し、前記メモリブロック単位で書き込みまたは消去が行われるメモリデバイスにおいて、
書き込み・消去信号に応答して、選択されたメモリブロックに書き込みまたは消去を行う書き込み・消去回路と、
書き込み・消去を禁止する保護指定データを前記メモリブロック毎に記憶する保護指定記憶部と、
第１の保護解除を禁止する特定ブロック指定データを前記メモリブロック毎に記憶する特定ブロック指定記憶部とを有し、
第２の保護解除がされない状態において、前記第１の保護解除がされない場合は、選択されたメモリブロックに対応する前記保護指定データに応じて、前記書き込み・消去回路の書き込み・消去動作が禁止され、前記第１の保護解除がされた場合は、選択されたメモリブロックに対応する前記特定ブロック指定データが非指定状態であれば前記書き込み・消去動作が許可され、前記特定ブロック指定データが指定状態であれば、前記保護指定データに応じて前記書き込み・消去動作が禁止され、
前記第２の保護解除がされた状態において、前記特定ブロック指定データにかかわらず前記書き込み・消去動作が許可されることを特徴とする。
【００１３】
上記の発明によれば、保護指定記憶部によるデータの保護に加えて、第１及び第２の保護解除状態があり、第１の保護解除状態は特定ブロック指定記憶部に依存して保護の解除が行われ、第２の保護解除状態により全てのメモリブロックの保護の解除が行われるので、保護のレベルを多層化することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００１５】
図１は、第１の実施の形態例の保護回路図の構成図である。図１において、メモリ領域１は４つのメモリブロックで構成される。各メモリブロック０乃至３は、ブロック選択信号ＢＬＫによってそれぞれ選択され、書き込み（プログラム）・消去及び読み出しが行われる。このメモリ領域１を構成する各メモリブロック内には、複数のメモリセルが設けられ、これらメモリセルは、後述するとおり例えば不揮発性メモリセルで構成される。不揮発性メモリセルの一般的な構造は、ワード線に接続されるコントロールゲートと、ビット線に接続されるドレイン電極と、ソース線に接続されるソース電極と、データを記憶するフローティングゲートからなる。かかる不揮発性メモリセルへの書き込み（プログラム）は、例えばワード線電圧を９Ｖにし同時にビット線電圧を５Ｖ、ソース線電圧を０Ｖにすることで電子をフローティングゲートに注入することで行われる。また、メモリセルへの消去はワード線電圧を−９Ｖにし、ビット線をフローティング、ソース線電圧を５Ｖにすることで、フローティングゲート内の電子を除去することで行われる。このように、メモリセルへの書き込み・消去を行うためには、ワード線、ビット線及びソース線の電圧をそれぞれ最適なレベルに制御する必要がある。このような制御を行うのは、書き込み・消去回路２である。書き込み・消去回路２は、書き込み・消去信号ＷＥが供給され、書き込み状態または消去状態に応じて、上記したとおりワード線、ビット線及びソース線の電圧をそれぞれ制御する。
【００１６】
メモリ領域１に記憶されたデータを保護するために、保護回路部１０が保護信号ＰＲＴを書き込み・消去回路２に供給する。保護回路部１０が、例えばＨレベルの保護信号ＰＲＴを書き込み・消去回路２に供給する場合は、書き込み・消去信号ＷＥにかかわらず、メモリ領域内のデータの書き込み及び消去が禁止される。
【００１７】
不揮発性メモリセルを利用したフラッシュメモリにおいて、ブロック毎に書き込み・消去を行うために、メモリ領域１内の各ブロックはブロック選択信号ＢＬＫにより選択される。従って、各メモリブロック毎に書き込み・消去を禁止するために、保護回路部１０内に、書き込み・消去を禁止する保護指定データをメモリブロック毎に記憶する保護指定記憶部１２が設けられる。この保護指定記憶部１２には、ブロック選択信号ＢＬＫが供給され、ブロック選択信号ＢＬＫに対応する保護指定データが保護指定信号１４として出力される。
【００１８】
保護解除信号２０は、外部から供給される信号６４に従って生成され、例えばＨレベルで保護解除状態にされる。保護解除信号２０が非解除状態（Ｌレベル）の場合は、通常、保護指定記憶部１２内に記憶される保護指定データに従って保護信号ＰＲＴが生成される。従って、記録されたデータを保護すべきメモリブロックに対して、対応する保護指定記憶部１２内の領域に保護指定データ（Ｈレベル）を記憶することで、通常状態における誤った書き込み・消去が防止される。一方、保護解除信号２０を保護解除状態（Ｈレベル）にすることにより、保護指定記憶部１２内の保護指定データが無視され、保護信号ＰＲＴは非保護状態（Ｌレベル）となり、メモリブロックへの書き込み・消去が許可される。
【００１９】
保護回路部１０は、保護指定記憶部１２に加えて、保護解除を禁止する特定ブロック指定データをメモリブロック毎に記憶する特定ブロック指定記憶部１６を有する。この特定ブロック指定記憶部１６内には、メモリブロック内のデータの保護レベルをより高くするために、保護解除を禁止する特定ブロック指定データがメモリブロックに対応して記憶される。すなわち、特定ブロック指定データが指定状態（Ｈレベル）の場合は、保護解除信号２０により保護指定記憶部１２内の保護指定データを無視する保護解除状態になっても、対象となるメモリブロックは、特定ブロックと指定されて保護解除信号２０を無効化する。
【００２０】
その結果、保護解除状態になっても特定ブロックと指定されているメモリブロックへの書き込み・消去は禁止され、データ保護のレベルを二重にすることができる。そして特定ブロックに指定されたメモリブロックに書き込み・消去を行う場合は、単に保護解除信号２０を保護解除状態（Ｌレベル）にするのではなく、特定ブロック指定記憶部１６内の特定ブロック指定データの変更又は保護指定記憶部１２内の保護指定データの変更というより煩雑な操作を必要とすることになり、データ保護のセキュリティレベルをより高くすることができる。
【００２１】
上記の保護機能を実現するために、保護回路部１０内には、ノアゲート２２、２４、インバータ２８、３０が設けられる。そして、保護指定信号１４、特定ブロック指定信号１８及び保護解除信号２０が、ノアゲート２２、２４及びインバータ２８、３０によってデコードされ、保護信号ＰＲＴが生成される。
【００２２】
図２は、第１の実施の形態例の保護解除機能を示す図表である。図１に示されるとおり、仮に、保護指定記憶部１２には、領域０、１に保護状態（Ｈレベル）のデータが、領域２、３に非保護状態のデータ（Ｌレベル）がそれぞれ記憶され、特定ブロック指定記憶部１６には、領域０に特定ブロックに指定するデータ（Ｈレベル）が、領域１、２及び３に指定ブロックに指定しないデータ（Ｌレベル）がそれぞれ記憶されているとする。かかる状態において、保護解除機能がどの様になるかについて、図２の図表に従って説明する。
【００２３】
ケース１と２は、保護解除信号２０が非解除状態（Ｌレベル）の場合である。このような通常状態において、ブロック選択信号ＢＬＫに応答して保護指定記憶部１２から出力される保護指定信号１４が、非保護状態（Ｌレベル）の場合は、保護信号ＰＲＴも非保護状態（Ｌレベル）になり、書き込み・消去が許可される。一方、保護指定信号１４が保護状態（Ｈレベル）の場合は、保護信号ＰＲＴも保護状態（Ｈレベル）になり、書き込み・消去は禁止される。従って、上記した例では、メモリブロック０又は１が選択される場合は、書き込み・消去が禁止され、メモリブロック２又は３が選択される場合は、書き込み・消去が許可される。
【００２４】
次に、図２のケース３、４に示されるとおり、保護解除信号２０が解除状態（Ｈレベル）の場合は、特定ブロック指定記憶部１６内に記憶された特定ブロック指定データに従って、保護信号ＰＲＴの保護状態又は非保護状態が決定される。今仮にメモリブロック１が選択されたとすると、特定ブロック指定記憶部１６から読みだされた特定ブロック指定信号１８が非特定ブロック状態（Ｌレベル）であり、保護指定信号１４にかかわらず、保護信号ＰＲＴは非保護状態（Ｌレベル）となり、書き込み・消去が許可される。すなわち保護解除信号２０によって、保護指定記憶部１２から出力される保護指定信号１４が無視される。
【００２５】
更に、図２のケース５、６に示されるとおり、保護解除信号２０が解除状態（Ｈレベル）であって、特定ブロック選択信号１８が特定ブロック指定状態（Ｈレベル）の場合は、保護解除信号２０による保護指定信号１４を無視する機能は禁止され、保護指定記憶部１２から読みだされる保護指定信号１４によって、保護信号ＰＲＴが決定される。従って、保護指定信号１４が非保護状態（Ｌレベル）であれば、保護信号ＰＲＴも非保護状態（Ｌレベル）となり、書き込み・消去が許可される。一方、保護指定信号１４が保護状態（Ｈレベル）の場合は、同様に保護信号ＰＲＴも保護状態（Ｈレベル）となり、書き込み・消去が禁止される。
【００２６】
図３は、書き込み・消去回路の構成を示す図である。図１において説明したとおり、書き込み・消去回路２には、書き込み・消去信号ＷＥと保護信号ＰＲＴとが供給される。保護信号ＰＲＴはインバータ４８を介して、アンドゲート４６に入力され、書き込み・消去信号ＷＥの有効化又は無効化が行われる。書き込み・消去信号ＷＥは、例えば２ビットの信号であり、いずれかのビットがＨレベルになることにより、書き込み又は消去が指示される。保護信号ＰＲＴが保護状態（Ｈレベル）の場合は、アンドゲート４６の出力が強制的にＬレベルとなり、書き込み・消去回路２内のワード線電圧制御回路４０と、ビット線電圧制御回路４２及びソース線電圧制御回路４４の制御が禁止される。その結果、書き込み・消去が禁止される。
【００２７】
一方、保護信号ＰＲＴが非保護状態（Ｌレベル）の場合は、書き込み・消去信号ＷＥがそのまま、ワード線電圧制御回路４０と、ビット線電圧制御回路４２とソース線電圧制御回路４４に供給される。そして、それぞれの電圧制御回路の出力のワード線昇圧電圧４１と、ビット線昇圧電圧４３及びソース線昇圧電圧４５は、書き込み時と消去時において、図３に示されるようなレベルまたは状態に制御される。その結果、書き込み・消去が許可される。前述したとおり、書き込み時においては、ワード線電圧４１が９Ｖ、ビット線電圧４３が５Ｖ、ソース線電圧４５が０Ｖとなり、電子がフローティングゲート内に注入される。また消去時において、ワード線電圧４１は−９Ｖ、ビット線電圧４３はフローティング状態、そしてソース線電圧４５は５Ｖとなり、フローティングゲート内の電子が除去される。
【００２８】
図４は、不揮発性メモリセルを利用したフラッシュメモリの１メモリブロック内の構造を示す図である。図４においてメモリセルブロックＭＣＢ内には、複数のワード線ＷＬと複数のビット線ＢＬとが設けられ、それらの交差位置に不揮発性メモリセルＭＣが配置される。メモリセルＭＣの各ドレイン電極は、ビット線ＢＬに接続され、各コントロールゲートはワード線ＷＬに接続され、そして各ソース電極はソース線ＳＬに共通に接続される。Ｘデコーダ５０には、ＸアドレスＸＡｄｄとブロック選択信号ＢＬＫとが供給され、ブロック選択状態においてＸアドレスに従って一本のワード線ＷＬを選択する。選択されたワード線ＷＬは、ワード線電圧制御回路４０によって生成されるワード線電圧４１に制御される。Ｙデコーダ５２には、ＹアドレスＹＡｄｄとブロック選択信号ＢＬＫが供給され、ブロック選択状態においてＹアドレスに従って一本のビット線ＢＬを選択する。
【００２９】
読み出し状態においては、選択されたビット線ＢＬはセンスアンプ５４に接続され、メモリセル内に記憶されたデータが出力される。また書き込み・消去動作状態においては、ワード線ＷＬがワード線電圧制御回路４０の生成するワード線電圧４１に、ビット線ＢＬがビット線電圧制御回路４２の生成するビット線電圧４３にそれぞれ制御される。同様に、ソース線ＳＬもソース電圧制御回路４４によってその電圧が制御される。
【００３０】
図４には、図１に示した保護回路部１０が示され、保護回路部１０によって生成される保護信号ＰＲＴによって、前述したとおりメモリブロックへの書き込み・消去動作が許可又は禁止される。保護回路部１０の構成は、図１に示されたものと同じである。
【００３１】
図５は、保護指定記憶部又は特定ブロック指定記憶部の具体的な構成を示す図である。この記憶部内には、電源ＶＣＣに負荷抵抗ＲＬを介して４つの記憶セルＣ０乃至Ｃ３が平行に接続される。各記憶セルＣ０乃至Ｃ３は、不揮発性メモリと同じものが利用されている。各記憶セルのゲートにはブロック選択信号ＢＬＫ０乃至ＢＬＫ３がそれぞれ供給され、負荷抵抗ＲＬと記憶セルとの接続点に保護指定信号１４または特定ブロック指定信号１８が出力される。これらの記憶セルは通常消去状態であり、非保護状態又は非特定状態の時は、ブロック選択信号ＢＬＫのＨレベルに応答して導通状態となり、出力信号はＬレベルとなる。また、これらの記憶セルに書き込みを行うことにより、保護状態または特定状態にすることができ、ブロック選択信号ＢＬＫのＨレベルによっても、出力の保護指定信号１４または特定ブロック指定信号１８がＨレベルになる。
【００３２】
図６は、第１の実施の形態例の保護解除機能の変形例を示す図表である。図６に示された変形例は、図２に示された図表と比較することによって相違点が明確になる。すなわち、ケース１、２の通常状態においては、図２と同様の保護非解除機能を有する。次にケース３、４においても、図２の場合と同様に、保護指定信号１４の状態にかかわらず保護解除信号２０の解除状態（Ｈレベル）によって、保護信号ＰＲＴは非保護状態となり、書き込み・消去が許可される。ケース５、６が図２に示された場合と異なる。図６の変形例では、ケース５、６において保護解除信号２０が解除状態（Ｈレベル）であって、特定ブロック指定信号１８が特定ブロック指定状態（Ｈレベル）の場合には、保護指定記憶部１２から出力される保護指定信号１４の状態にかかわらず、保護信号ＰＲＴは保護状態（Ｈレベル）となり、書き込み・消去動作が禁止される。
【００３３】
上記したとおり、図６に示した変形例では、保護解除信号２０が解除状態であって、特定ブロック指定信号１８が特定ブロック指定状態の場合には、強制的に書き込み・消去が禁止される。その結果、特定ブロック指定記憶部１６の記憶データと保護指定記憶部１２の記憶データとの間に整合性をとる必要がなく、常に特定ブロック指定記憶部１６内の記憶データが優先される。
【００３４】
図７は、上記の変形例を実現するための保護回路部１０の回路図である。図６におけるケース１，２の場合は、保護解除信号２０が非解除状態のＬレベルであるので、ＮＯＲゲート２９は、保護指定記憶部１２からの保護指定信号１４を反転して通過させる。また、インバータ３０の出力がＨレベルであるので、ＮＯＲゲート２４の出力は強制的にＬレベルとなり、ゲート２９の出力はＮＯＲゲート２２を反転して通過する。その結果、保護信号ＰＲＴが保護指定信号１４に応じたレベルとなる。
【００３５】
次に、図６のケース３〜６の場合は、保護解除信号２０が解除状態のＨレベルになり、保護指定信号１４にかかわらずＮＯＲゲート２９の出力はＬレベルとなる。一方、インバータ３０の出力はＬレベルとなり、特定ブロック指定信号１８が反転されてＮＯＲゲート２４を通過する。更に、その出力がＮＯＲゲート２２を反転して通過し、保護信号ＰＲＴが特定ブロック指定信号１８に応じたレベルとなる。
【００３６】
図８は、第２の実施の形態例の保護回路部の構成図である。前述の第１の実施の形態例では、メモリブロック内のデータの保護のレベルは、２段階になっていたが、図８に示した第２の実施の形態例では、３段階の保護レベルになっている。すなわち、図８の第２の実施の形態例では、第１の保護解除信号２０に加えて、第２の保護解除信号６０が追加される。そして追加された第２の保護解除信号６０は、ノアゲート２２に供給される。
【００３７】
図９は、第２の実施の形態例の保護解除機能を示す図表である。この図表を参照して第２の実施の形態例の保護解除機能について説明する。
【００３８】
第２の実施の形態例は、第１の保護解除信号２０によって特定ブロック以外のブロックに対する書き込み・消去を許可する保護解除機能と、第２の保護解除信号６０によって、特定ブロックを含めた全てのブロックに対する書き込み・消去を許可する保護解除機能を持つ。図９に示されるケース１は、第１及び第２の保護解除信号が共に非解除状態（Ｌレベル）の場合である。この様な通常状態では、保護解除機能は保護指定記憶部１２から出力される保護指定信号１４に依存して決められる。すなわち、図２又は図６に示されたケース１及び２の場合と同じである。
【００３９】
図９に示されたケース２の場合は、第１の保護解除信号２０が解除状態（Ｈレベル）であり、第２の保護解除信号６０が非解除状態（Ｌレベル）である。このケース２の場合は、特定ブロック以外のメモリブロックの書き込み・消去が許可される保護解除状態である。但し、特定ブロックの場合は、保護指定信号１４に依存して保護が解除されるか或いは強制的に保護状態となる。すなわち図２のケース３乃至６の場合、あるいは図６の変形例のケース３乃至６の場合に該当する。
【００４０】
図９に示されたケース３及び４の場合は、第２の保護解除信号６０が解除状態（Ｈレベル）の場合である。このケース３及び４の場合は、第１の保護解除信号２０にかかわらず、更に保護指定記憶部１２から出力される保護指定信号１４の状態にかかわらず、すべてのメモリブロックのデータの保護が解除され、強制的に保護信号ＰＲＴが非保護状態（Ｌレベル）にされる。その結果、すべてのメモリブロックへの書き込み・消去が許可される。
【００４１】
以上のとおり、第２の実施の形態例では、第１及び第２の保護解除信号が非解除状態の場合は、保護指定記憶部１２から出力される保護指定信号１４に依存して、保護信号ＰＲＴの保護状態若しくは非保護状態が決定される。さらに第１の保護解除信号２０が解除状態（Ｈレベル）になると、特定ブロック指定記憶部１６から出力される特定ブロック指定信号１８に依存して、保護信号ＰＲＴの状態が決定され、特定ブロックに指定されたメモリブロックのデータが保護される。そして、第２の保護解除信号６０が解除状態（Ｈレベル）になると、特定ブロックであっても保護信号ＰＲＴは非保護状態（Ｌレベル）となり、すべてのメモリブロックに対して書き込み・消去が許可される。
【００４２】
第１及び第２の実施の形態例において、保護解除信号２０、６０は外部信号によって生成される。図１及び図８に示されるとおり、外部信号６４又は６６が供給される保護解除信号発生部６２が設けられ、この外部信号６４又は６６に高い電圧が供給されるとき、保護解除信号発生部６２は、保護解除信号２０及び６０を解除状態（Ｈレベル）になるように制御する。
【００４３】
【発明の効果】
以上説明したとおり、本発明によれば、通常状態においてはメモリブロック毎に書き込み・消去の禁止または許可を指定することができ、さらに保護解除状態になっても特定ブロックに対しては書き込み・消去の禁止状態（保護状態）を維持することができ、メモリブロック内のデータが誤って変更又は消去される危険性が低くなる。更に保護解除信号を複数設けることによって保護解除状態を複数階層にし、メモリブロック内のデータの保護レベルを複数レベルにすることができる。
【図面の簡単な説明】
【図１】第１の実施の形態例の保護回路図の構成図である。
【図２】第１の実施の形態例の保護解除機能を示す図表である。
【図３】書き込み・消去回路の構成を示す図である。
【図４】不揮発性メモリセルを利用したフラッシュメモリの１メモリブロック内の構造を示す図である。
【図５】保護指定記憶部又は特定ブロック指定記憶部の具体的な構成を示す図である。
【図６】第１の実施の形態例の保護解除機能の変形例を示す図表である。
【図７】変形例を実現するための保護回路部１０の回路図である。
【図８】第２の実施の形態例の保護回路部の構成図である。
【図９】第２の実施の形態例の保護解除機能を示す図表である。
【図１０】従来例のデータの保護解除機能を説明する図表である。
【符号の説明】
１メモリブロック
２書き込み・消去回路
１２保護指定記憶部
１６特定ブロック指定記憶部
２０保護解除信号（第１の保護解除信号）
６０第２の保護解除信号

Claims

複数のメモリブロックを有し、前記メモリブロック単位で書き込みまたは消去が行われるメモリデバイスにおいて、
書き込み・消去信号に応答して、選択されたメモリブロックに書き込みまたは消去を行う書き込み・消去回路と、
書き込み・消去を禁止する保護指定データを前記メモリブロック毎に記憶する保護指定記憶部と、
保護解除を禁止する特定ブロック指定データを前記メモリブロック毎に記憶する特定ブロック指定記憶部とを有し、
保護解除信号により保護解除がされない場合は、選択されたメモリブロックに対応する前記保護指定データに応じて、前記書き込み・消去回路の書き込み・消去動作が禁止され、前記保護解除信号により保護解除がされた場合は、選択されたメモリブロックに対応する前記特定ブロック指定データが非指定状態であれば前記書き込み・消去動作が許可され、前記特定ブロック指定データが指定状態であれば前記書き込み・消去動作が禁止されることを特徴とするメモリデバイス。
請求項１において、前記保護解除を指示する前記保護解除信号が、外部から供給される信号にしたがって生成されることを特徴とするメモリデバイス。
請求項１において、前記メモリブロックは、複数の不揮発性メモリセルを有することを特徴とするメモリデバイス。
請求項３において、前記書き込み・消去回路は、前記不揮発性メモリセルのワード線電圧を制御するワード線電圧制御回路と、前記不揮発性メモリセルのビット線電圧を制御するビット線電圧制御回路と、前記不揮発性メモリセルのソース電圧を制御するソース電圧制御回路とを有することを特徴とするメモリデバイス。
複数のメモリブロックを有し、前記メモリブロック単位で書き込みまたは消去が行われるメモリデバイスにおいて、
書き込み・消去信号に応答して、選択されたメモリブロックに書き込みまたは消去を行う書き込み・消去回路と、
書き込み・消去を禁止する保護指定データを前記メモリブロック毎に記憶する保護指定記憶部と、
第１の保護解除を禁止する特定ブロック指定データを前記メモリブロック毎に記憶する特定ブロック指定記憶部とを有し、
第２の保護解除信号により第２の保護解除がされない状態において、第１の保護解除信号により前記第１の保護解除がされない場合は、選択されたメモリブロックに対応する前記保護指定データに応じて、前記書き込み・消去回路の書き込み・消去動作が禁止され、前記第１の保護解除信号により前記第１の保護解除がされた場合は、選択されたメモリブロックに対応する前記特定ブロック指定データが非指定状態であれば前記書き込み・消去動作が許可され、前記特定ブロック指定データが指定状態であれば、前記保護指定データに応じて前記書き込み・消去動作が禁止され、
前記第２の保護解除信号により前記第２の保護解除がされた状態において、前記特定ブロック指定データにかかわらず前記書き込み・消去動作が許可されることを特徴とするメモリデバイス。
請求項５において、前記第１の保護解除を指示する前記第１の保護解除信号と、前記第２の保護解除を指示する前記第２の保護解除信号とが、外部から供給される信号にしたがって生成されることを特徴とするメモリデバイス。
請求項５において、前記メモリブロックは、複数の不揮発性メモリセルを有することを特徴とするメモリデバイス。
請求項７において、前記書き込み・消去回路は、前記不揮発性メモリセルのワード線電圧を制御するワード線電圧制御回路と、前記不揮発性メモリセルのビット線電圧を制御するビット線電圧制御回路と、前記不揮発性メモリセルのソース電圧を制御するソース電圧制御回路とを有することを特徴とするメモリデバイス。
複数のメモリブロックを有し、前記メモリブロック単位で書き込みまたは消去が行われるメモリデバイスにおいて、
書き込み・消去信号に応答して、選択されたメモリブロックに書き込みまたは消去を行う書き込み・消去回路と、
書き込み・消去を禁止する保護指定データを前記メモリブロック毎に記憶する保護指定記憶部と、
第１の保護解除を禁止する特定ブロック指定データを前記メモリブロック毎に記憶する特定ブロック指定記憶部とを有し、
第２の保護解除信号により第２の保護解除がされない状態において、第１の保護解除信号により前記第１の保護解除がされない場合は、選択されたメモリブロックに対応する前記保護指定データに応じて、前記書き込み・消去回路の書き込み・消去動作が禁止され、前記第１の保護解除信号により前記第１の保護解除がされた場合は、選択されたメモリブロックに対応する前記特定ブロック指定データが非指定状態であれば前記書き込み・消去動作が許可され、前記特定ブロック指定データが指定状態であれば前記書き込み・消去動作が禁止され、
前記第２の保護解除信号により前記第２の保護解除がされた状態において、前記特定ブロック指定データにかかわらず前記書き込み・消去動作が許可されることを特徴とするメモリデバイス。
請求項９において、前記第１の保護解除を指示する前記第１の保護解除信号と、前記第２の保護解除を指示する前記第２の保護解除信号とが、外部から供給される信号にしたがって生成されることを特徴とするメモリデバイス。
請求項９において、前記メモリブロックは、複数の不揮発性メモリセルを有することを特徴とするメモリデバイス。
請求項１１において、前記書き込み・消去回路は、前記不揮発性メモリセルのワード線電圧を制御するワード線電圧制御回路と、前記不揮発性メモリセルのビット線電圧を制御するビット線電圧制御回路と、前記不揮発性メモリセルのソース電圧を制御するソース電圧制御回路とを有することを特徴とするメモリデバイス。