JP3725398B2

JP3725398B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP3725398B2
Application number: JP2000103303A
Authority: JP
Inventors: 傑鬼頭; 力佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-04-15
Filing date: 2000-04-05
Publication date: 2005-12-07
Anticipated expiration: 2020-04-05
Also published as: JP2000357779A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭの製造方法、特にトレンチキャパシタの製造方法に関する。
【０００２】
【従来の技術】
トレンチキャパシタを形成する工程において、寄生トランジスタの発生を抑えるためにトレンチ上部の側面に絶縁膜（以降「カラー酸化膜」と言う）を形成する。このカラー酸化膜を形成するのに、カラー酸化膜を形成したい部分を酸化して熱酸化膜を形成するプロセスがある。
【０００３】
【発明が解決しようとする課題】
トレンチは一般に、シリコン基板をＲＩＥ法を用いてエッチングすることにより形成される。このＲＩＥを行った後は、トレンチ１のシリコン基板表面より浅い領域では、図１（ａ）に示したようにトレンチ径形状が楕円形状である。しかし、トレンチの深さ約０．５μｍより深い位置から下方においては、図１（ｂ）に示したようにトレンチ径形状が長方形又は長方形に近い形状となる。そして、トレンチ径形状が長方形又は長方形に近い形状の部分を酸化すると、図１（ｂ）に示したように、四隅（角）で酸化が進まず、他の面の酸化膜厚に比べて膜厚が薄くなってしまう。
すると、その後のウェットエッチング等の工程において酸化膜厚が薄い部分が完全に除去されてしまうおそれがある。そして、トレンチ側面のシリコン基板表面が露出してしまうことがある。トレンチ側面のシリコン基板表面が露出すると、その後の不純物拡散工程で、その露出表面からシリコン基板中に不純物が拡散してしまう。これにより、情報転送用のセルトランジスタとプレート電極との絶縁ができなくなってしまう。
また、ウェットエッチング等の工程において酸化膜厚が薄い部分が完全には除去されないとしても、酸化膜が薄くなることにより、縦型寄生トランジスタのしきい値を動作上問題ない状態にすることができなくなる。これにより、縦方向のリーク電流の増加を招き、半導体装置の特性を劣化させることとなる。
【０００４】
本発明は、上記問題点に鑑みてなされたものであり、トレンチ側壁の酸化膜の膜厚をほぼ均一にすることにより半導体装置の特性を向上させることを目的とする。
【０００５】
【課題を解決するための手段】
本発明にかかる半導体装置は、半導体基板に形成されたトレンチと、前記トレンチの基板表面から所定の深さまでの側面に形成された熱酸化膜と、前記トレンチ内の表面に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜の表面に形成されたストレージ電極と、前記半導体基板内であって、前記キャパシタ絶縁膜を挟んで前記ストレージ電極と対向する位置に形成されたプレート電極と、ソース／ドレイン領域の一方が前記ストレージ電極と電気的に接続されたトランジスタとを具備し、前記トレンチの前記所定の深さにおける断面形状は略八面体であることを特徴とする。
ここで、前記トレンチの基板表面付近における断面形状は略楕円形であることも考えられる。また、前記所定の深さは、半導体基板の表面から０．５μｍ乃至１．６μｍ程度であることが考えられる。
本発明にかかる半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、前記トレンチを非酸化性雰囲気中で熱処理する工程と、前記トレンチの基板表面から所定の深さまでの表面に選択的に熱酸化膜を形成する工程と、前記トレンチの底面から前記所定の深さまでの側面から不純物を拡散させてプレート電極を形成する工程と、前記トレンチ内にキャパシタ絶縁膜を形成する工程と、前記トレンチ内にストレージ電極を形成する工程と、前記半導体基板上に、ソース／ドレイン拡散層のうち一方が前記ストレージ電極と電気的に接続されたトランジスタを形成する工程とを具備することを特徴とする。
【０００６】
ここで、前記熱酸化膜は、前記トレンチの底部から所定の深さまでの表面にマスク膜を形成した後、前記トレンチを熱酸化する工程とにより形成されることが考えられる。また、前記所定の深さは、半導体基板の表面から０．５μｍ乃至１．６μｍ程度であることが考えられる。また、前記熱処理は還元性のある非酸化性雰囲気中で行うことが好ましい。前記熱処理は、９００℃以上１０００℃以下、１００Ｔｏｒｒ以上の条件で行うことが好ましい。前記熱処理は、９００℃以上、１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下の条件で行うことが好ましい。
これにより、本発明にかかる半導体装置は、トレンチ側壁のカラー酸化膜の膜厚がほぼ均一であり、縦型寄生トランジスタのしきい値を制御しやすくでき、また、その後のエッチング工程において酸化膜が完全には除去されることを抑制することが可能となる。
また、本発明にかかる半導体装置の製造方法によると、トレンチ側壁の酸化膜の膜厚をほぼ均一にすることにより半導体装置の特性を向上させることを可能となる。
【０００７】
【発明の実施の形態】
＜第1の実施の形態＞
本発明の第１の実施の形態について図面（図２〜図１３）を参酌して説明する。図２に本発明の第１の実施の形態にかかる半導体装置（ここでは、ＤＲＡＭセルを例に取る）の断面図を示す。このＤＲＡＭセルは情報蓄積用のトレンチキャパシタ２及び情報転送用のＭＯＳトランジスタ３からなる。トレンチキャパシタ２は、プレート電極７、キャパシタ絶縁膜８及びストレージ電極９からなる。トレンチキャパシタ２は２つが隣り合わせで形成されおり、素子分離領域１５で素子分離されている。トレンチキャパシタ２が形成されるトレンチは、カラー酸化膜の下部より上方における上面から見た断面形状がほぼ八角形になっている。なお、プレート電極７はなくても構わない。この場合は、ストレージ電極９に電圧がかかったときに、ｐ型シリコン基板２８のトレンチキャパシタ２に隣接した領域にプレート電極が形成されることとなる。ＭＯＳトランジスタ３は、ｐ型シリコン基板２８内に形成されたソース／ドレイン領域１０、ｐ型シリコン基板２８上に形成されたゲート絶縁膜１３及びゲート絶縁膜１３上に形成されたゲート電極１１からなる。
【０００８】
ストレージ電極９は、導電膜１２及び埋め込みストラップ２４を介してソース／ドレイン領域１０の一方と電気的に接続されている。ゲート電極１１に電圧を加えることによりソース／ドレイン領域１０の一方はその他方と電気的に接続される。ソース／ドレイン領域１０の他方は、ビット線コンタクト５を介してビット線４に接続されている。これにより、トレンチキャパシタ２に蓄積された情報をビット線４に転送することが可能となる。ここで、ビット線４とビット線コンタクト５は同時に形成されたものであっても構わない。
トレンチキャパシタ２の上部の側面に例えばシリコン酸化膜からなるカラー酸化膜１４が形成されている。このカラー酸化膜１４の底部はｐ型シリコン基板２８の上面から深さ約１．２μｍから１．３μｍ程度になるように形成されている。
次に、図２に示したＤＲＡＭの製造方法について図面（図３〜図１３）を参酌して説明する。
まず、図３に示したようにトレンチ１９を形成する。それには、まず熱酸化法を用いてｐ型シリコン基板２８上にシリコン酸化膜１６を厚さ５ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて全面にシリコン窒化膜１７を厚さ２００ｎｍ程度、ＴＥＯＳ膜を厚さ７００ｎｍ程度にそれぞれ形成する。さらに、通常のリソグラフィー工程により図示せぬレジストをマスクとしてＴＥＯＳ膜１８及びシリコン窒化膜１７のうちトレンチを形成する部分をエッチングする。そして、図示せぬレジストを除去した後、ＴＥＯＳ膜１８をマスクとしてｐ型シリコン基板２８をエッチングすることにより、トレンチ１９を深さ７μｍ程度に形成する。このトレンチ１９のうちｐ型シリコン基板２８上面付近の部分の上面から見た断面は楕円形であるが、深さ０．５μｍ程度より深い部分の断面は長方形に近い形になっている。
【０００９】
次に、図４に示したように、熱酸化法を用いてトレンチ１９の表面を酸化し、シリコン酸化膜２０を厚さ５ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて全面にシリコン窒化膜２１を厚さ８ｎｍ程度に形成する。このシリコン窒化膜２１は、後述するようにカラー酸化膜を形成する際のマスクとなるものである。
次に、図５に示したように、回転塗布法を用いて全面にレジストを形成する。そして、例えばＣＤＥ（Chemical Dry Etching）法などのレジストエッチバックによりレジストをエッチングする。これにより、レジストの上面をトレンチ１９のｐ型シリコン基板２８上面から深さ０．５〜１．６μｍ程度となるようにする。
次に、図６に示したように、レジスト２２をマスクとしてＣＤＥ法を用いることにより、トレンチ１９のうちレジスト２２の上面より上に形成されているシリコン窒化膜２１を除去する。さらに、フッ酸系のウェットエッチング法を用いて、シリコン酸化膜２０のうち、表面にシリコン窒化膜２１が形成されていない部分を除去する。このシリコン酸化膜２０の一部を除去する工程は、レジスト２２を除去する工程（図７参照）の後で行っても構わない。
【００１０】
次に、図７に示したように、アッシングなどによりレジスト２２を除去する。
そして、例えば水素雰囲気などの非酸化性雰囲気中で、温度が９００℃から１０００℃程度、圧力が３８０Ｔｏｒｒ程度、時間が１０分程度の条件でアニール処理（熱処理）を行う。図８は図７におけるＡ−Ａ’（ｐ型シリコン基板２８の上面から深さ０．５μｍ程度の部分）での上面から見た断面図である。ここに示したように、アニール処理前においては、ｐ型シリコン基板２８の上面から深さ０．５μｍ程度以上の深さの部分の上面から見た断面形状は、長方形又は長方形に近い形状であった。しかし、アニール処理により、その断面形状が結晶面を反映して八角形又は八角形に近い形状となる。なお、トレンチ１９のうちｐ型シリコン基板２８上面付近の部分の上面から見た断面も、アニール処理後は八角形又は八角形に近い形状になる。また、このアニール処理によりトレンチ１９付近のｐ型シリコン基板２８に含まれる不純物が外方拡散される。このため、トレンチ１９付近では不純物濃度がｐ型シリコン基板２８の通常の濃度よりも薄くなる。ここで、図７のアニール処理は、温度９２５℃程度、圧力３８０Ｔｏｒｒ程度、時間が１０分程度の条件がより好ましい。また、雰囲気は還元性のある非酸化性雰囲気、例えば還元性水素雰囲気中で行うことが望ましい。これらの条件は、高温、低圧であればあるほど、シリコンマイグレーションが大きく生じ、短時間でトレンチ断面形状を八角形とすることが可能となる。一方、低温、高圧であれば、シリコンマイグレーションが小さくなり、トレンチ断面形状を八角形とするのに時間がかかるが、形状の均一性は向上する利点がある。
【００１１】
次に、図９に示したように、シリコン窒化膜２１をマスクとしてトレンチ１９表面を酸化することにより、シリコン酸化膜２３をトレンチ１９表面のうちシリコン窒化膜２１が形成されていない部分に選択的に厚さ５０ｎｍ程度に形成する。このシリコン酸化膜２３がカラー酸化膜となるものである。
図１０は図９におけるＢ−Ｂ’（ｐ型シリコン基板２８の上面から深さ０．５μｍ程度の部分）での上面から見た断面図である。ここに示したように、八角形のトレンチ断面形状においては、シリコン酸化膜２３が全体としてほぼ均一に形成される。すなわち、従来技術（図１（ｂ）参照）のように極端に膜厚が薄くなる部分が形成されることを抑制することができる。
次に、図１１に示したように、ＨＦ／ＧＲＹＣＥＲＯＬなどの溶液又はＣＤＥ法を用いてシリコン窒化膜２１を除去する。さらに、フッ酸系のウェットエッチング法を用いてシリコン酸化膜２０を除去する。この工程で、シリコン酸化膜２３も表面が除去されることとなる。しかし、本実施の形態によると、シリコン酸化膜２３は膜厚がほぼ均一に形成されているため、表面が除去されても極端に膜厚の薄い部分やｐ型シリコン基板２８が露出するような箇所の発生を抑制することが可能となる。
【００１２】
次に、図１２に示したように、通常の技術を用いて、トレンチ１９のうちｐ型シリコン基板２８が露出している部分から例えばＡｓ（砒素）などの不純物を拡散させる。これにより、プレート電極７が形成される。上述したように、このプレート電極を形成しなくても構わない。
次に、図１３に示したように、通常の技術により、トレンチ１９内の表面のうち所定の高さまでに例えばＮＯ膜などのキャパシタ絶縁膜８を形成する。さらに、通常の技術により、トレンチ１９内のキャパシタ絶縁膜８の表面に例えばＡｓがドープされたポリシリコン膜などのストレージ電極９を形成する。
その後、通常の技術を用いて図２に示したＤＲＡＭが形成される。
本発明の第１の実施の形態によると、トレンチ側壁のカラー酸化膜の膜厚をほぼ均一に形成することが可能となる。これにより、縦型寄生トランジスタのしきい値を制御しやすくできる。つまり、プレート電極７とソース／ドレイン領域１０との間のリーク電流を抑制することが可能となる。また、その後のエッチング工程においてカラー酸化膜が完全に除去されることを抑制することが可能となる。
また、図７のアニール処理を還元性のある非酸化性雰囲気で行えば、トレンチ１９内のｐ型シリコン基板２８表面に自然酸化膜が形成されても、これを除去することが可能となる。
【００１３】
ここで、上記アニール処理の条件について図３４（ａ）〜（ｃ）に示す。
図３４（ａ）に示したように、アニール処理の条件として、９５０℃以上の高温であれば処理に必要な時間を短くすることが可能となる。また、図３４（ｂ）に示したように、１００Ｔｏｒｒ以下の低圧であれば処理に必要な時間を短くすることが可能となる。
また、高温・高圧下でアニール処理を行うと、トレンチ１９の断面形状の長辺が短くなり、短辺が長くなる方向に変形しやすくなる。そのため、埋め込みストラップ２４がゲート電極１１方向に延びることから、チャネル長が短くなるショートチャネル効果を引き起こすこととなる。これに対して、アニール処理を温度９５０℃以下の低温とすればショートチャネル効果を抑制することができ、かつ、１０Ｔｏｒｒ程度の低圧力にすることにより、アニール処理の時間を短くすることが可能となる（図３４（ｃ）参照）。
また、温度が９５０℃以下、圧力が１００Ｔｏｒｒ以上の低温・高圧下でアニール処理を行うことにより、トレンチの断面形状を均一なものとすることが可能となる。
さらに、図７及び図８に示したアニール処理によってトレンチ１９付近のシリコン基板1における不純物濃度が薄くなっている。このため、プレート電極７を拡散層により形成しない半導体装置においては、ストレージ電極９に電圧を加えてトレンチ１９周囲にプレート電極を形成する際の反転しきい値が低下し、プレート電極を形成しやすくなる利点がある。
【００１４】
＜第２の実施の形態＞
本発明の第２の実施の形態にかかる半導体装置の製造方法について図面（図１４〜図２２）を参酌して説明する。本発明の第２の実施の形態にかかる半導体装置（ここでは、ＤＲＡＭセルを例に取る）の断面図は図２に示したものと同様である。
まず、図１４に示したようにトレンチ１９を形成する。それには、まず熱酸化法を用いてｐ型シリコン基板２８上にシリコン酸化膜１６を厚さ５ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて全面にシリコン窒化膜１７を厚さ２００ｎｍ程度、ＴＥＯＳ膜を厚さ７００ｎｍ程度にそれぞれ形成する。さらに、通常のリソグラフィー工程により図示せぬレジストをマスクとしてＴＥＯＳ膜１８及びシリコン窒化膜１７のうちトレンチを形成する部分をエッチングする。そして、図示せぬレジストを除去した後、ＴＥＯＳ膜１８をマスクとしてｐ型シリコン基板２８をエッチングすることにより、トレンチ１９を深さ７μｍ程度に形成する。このトレンチ１９のうちｐ型シリコン基板２８上面付近の部分の上面から見た断面は楕円形であるが、深さ０．５μｍ程度より深い部分の断面は長方形に近い形になっている。
【００１５】
次に、図１５に示したように、ｎ型不純物を含んだ膜、例えばＡｓＳＧ膜２５を厚さ１０〜１５ｎｍ程度に形成する。そして、全面にレジスト２６を塗布した後、I-line recess やＣＤＥ法を用いたレジストエッチバックすることにより、レジスト２６をトレンチ１９内の所定の深さにまで形成する。この所定の深さはプレート電極を形成する位置により定まる。ここでは、ｐ型シリコン基板２８の上面から深さ１．４μｍ程度とする。
次に、図１６に示したように、レジスト２６をマスクとしてフッ酸系のウェットエッチング法を用いることにより、ＡｓＳＧ膜２５の一部を除去する。これにより、ＡｓＳＧ膜２５をトレンチ１９内のレジスト２６が形成されている深さくらいまでの表面にのみ残すことが可能となる。さらに、アッシングによりレジスト２６を除去する。
次に、図１７に示したように、全面にＴＥＯＳ膜２７を１０ｎｍ〜２０ｎｍ程度に形成する。そして、アルゴン雰囲気中で１０００℃程度、３０分程アニール処理することにより、ＡｓＳＧ膜２５に含まれる不純物Ａｓをｐ型シリコン基板２８に拡散させる。これにより、プレート電極７が形成される。ここで、ＴＥＯＳ膜２７は不純物Ａｓが外方拡散するのを防止するためのものである。なお第１の実施の形態と同様、このプレート電極を形成しなくても構わない。
【００１６】
次に、図１８に示したように、フッ酸系のウェットエッチング法を用いてＡｓＳＧ膜２５及びＴＥＯＳ膜２７を除去する。
次に、図１９に示したように、熱酸化法を用いてトレンチ１９の表面を酸化し、シリコン酸化膜２０を厚さ５ｎｍ程度に形成する。そして、ＣＶＤ法を用いて全面にシリコン窒化膜２１を厚さ８ｎｍ程度に形成する。このシリコン窒化膜２１は、後述するようにカラー酸化膜を形成する際のマスクとなるものである。さらに、図示せぬレジストを全面に形成した後、レジストエッチバックによりレジストの上面をトレンチ１９のｐ型シリコン基板２８上面から深さ１．２〜１．３μｍ程度となるようにする。そして、そのレジストをマスクとしてＣＤＥ法を用いることにより、トレンチ１９のうちレジストの上面より上に形成されているシリコン窒化膜２１を除去する。さらに、フッ酸系のウェットエッチング法を用いて、シリコン酸化膜２０のうち、表面にシリコン窒化膜２１が形成されていない部分を除去する。最後に、アッシングなどによりレジスト２２を除去する。
次に、例えば水素雰囲気などの非酸化性雰囲気中で、温度が９００℃から１０００℃程度、圧力が３８０Ｔｏｒｒ程度、時間が１０分程度の条件でアニール処理（熱処理）を行う。
【００１７】
図２０は図１９におけるＣ−Ｃ’（ｐ型シリコン基板２８の上面から深さ０．５μｍ程度の部分）での上面から見た断面図である。ここに示したように、アニール処理前においては、ｐ型シリコン基板２８の上面から深さ０．５μｍ程度以上の深さの部分の上面から見た断面形状は、長方形又は長方形に近い形状であった。しかし、アニール処理により、その断面形状が結晶面を反映して八角形又は八角形に近い形状となる。なお、トレンチ１９のうちｐ型シリコン基板２８上面付近の部分の上面から見た断面もアニール処理後は八角形又は八角形に近い形状となる。また、このアニール処理によりトレンチ１９付近のｐ型シリコン基板２８に含まれる不純物が外方拡散される。このため、トレンチ１９付近では不純物濃度がｐ型シリコン基板２８の通常の濃度よりも薄くなる。ここで、図１９のアニール処理は、温度９２５℃程度、圧力３８０Ｔｏｒｒ程度、時間が１０分程度の条件がより好ましい。また、雰囲気は還元性のある非酸化性雰囲気、例えば還元性水素雰囲気中で行うことが望ましい。これらの条件は、高温、低圧であればあるほど、シリコンマイグレーションが大きく生じ、短時間でトレンチ断面形状を八角形とすることが可能となる。一方、低温、高圧であれば、シリコンマイグレーションが小さくなり、トレンチ断面形状を八角形とするのに時間がかかるが、形状の均一性は向上する利点がある。
【００１８】
次に、図２１に示したように、シリコン窒化膜２１をマスクとしてトレンチ１９表面を酸化することにより、シリコン酸化膜２３をトレンチ１９表面のうちシリコン窒化膜２１が形成されていない部分に選択的に厚さ５０ｎｍ程度に形成する。このシリコン酸化膜２３がカラー酸化膜となるものである。そして、ＨＦ／ＧＲＹＣＥＲＯＬなどの溶液又はＣＤＥ法を用いてシリコン窒化膜２１を除去する。さらに、フッ酸系のウェットエッチング法を用いてシリコン酸化膜２０を除去する。この工程で、シリコン酸化膜２３も表面が除去されることとなる。しかし、本実施の形態によると、シリコン酸化膜２３は膜厚がほぼ均一に形成されているため、表面が除去されても極端に膜厚の薄い部分やｐ型シリコン基板２８が露出するような箇所の発生を抑制することが可能となる。
図２２は図２１におけるＤ−Ｄ’（ｐ型シリコン基板２８の上面から深さ０．５μｍ程度の部分）での上面から見た断面図である。ここに示したように、八角形のトレンチ断面形状においては、シリコン酸化膜２３が全体としてほぼ均一に形成される。すなわち、従来技術（図１（ｂ）参照）のように極端に膜厚が薄くなる部分が形成されることを抑制することができる。
【００１９】
これ以降の工程は、第１の実施の形態で示した工程（図１３、図２参照）により、図２に示したＤＲＡＭが形成される。
本発明の第２の実施の形態によると、第１の実施の形態と同様の効果を得ることができる。
＜第３の実施の形態＞
本発明の第３の実施の形態にかかる半導体装置の製造方法について図面（図２３〜図３３）を参酌して説明する。本発明の第３の実施の形態にかかる半導体装置（ここでは、ＤＲＡＭセルを例に取る）の断面図は図２に示したものと同様である。
まず、図２３に示したようにトレンチ１９を形成する。それには、まず熱酸化法を用いてｐ型シリコン基板２８上にシリコン酸化膜１６を厚さ５ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて全面にシリコン窒化膜１７を厚さ２００ｎｍ程度、ＴＥＯＳ膜を厚さ７００ｎｍ程度にそれぞれ形成する。さらに、通常のリソグラフィー工程により図示せぬレジストをマスクとしてＴＥＯＳ膜１８及びシリコン窒化膜１７のうちトレンチを形成する部分をエッチングする。そして、図示せぬレジストを除去した後、ＴＥＯＳ膜１８をマスクとしてｐ型シリコン基板２８をエッチングすることにより、トレンチ１９を深さ７μｍ程度に形成する。このトレンチ１９のうちｐ型シリコン基板２８上面付近の部分の上面から見た断面は楕円形であるが、深さ０．５μｍ程度より深い部分の断面は長方形に近い形になっている。
【００２０】
そして、例えば水素雰囲気などの非酸化性雰囲気中で、温度が９００℃から１０００℃程度、圧力が３８０Ｔｏｒｒ程度、時間が１０分程度の条件でアニール処理（熱処理）を行う。図２４は図２３におけるＥ−Ｅ’（ｐ型シリコン基板２８の上面から深さ０．５μｍ程度の部分）での上面から見た断面図である。ここに示したように、アニール処理前においては、ｐ型シリコン基板２８の上面から深さ０．５μｍ程度以上の深さの部分の上面から見た断面形状は、長方形又は長方形に近い形状であった。しかし、アニール処理により、その断面形状が結晶面を反映して八角形又は八角形に近い形状となる。なお、トレンチ１９の上面から見た断面もアニール処理後は八角形又は八角形に近い形状となる。また、このアニール処理によりトレンチ１９付近のｐ型シリコン基板２８に含まれる不純物が外方拡散される。このため、トレンチ１９付近では不純物濃度がｐ型シリコン基板２８の通常の濃度よりも薄くなる。ここで、図２３のアニール処理は、温度９２５℃程度、圧力３８０Ｔｏｒｒ程度、時間が１０分程度の条件がより好ましい。また、雰囲気は還元性のある非酸化性雰囲気、例えば還元性水素雰囲気中で行うことが望ましい。これらの条件は、高温、低圧であればあるほど、シリコンマイグレーションが大きく生じ、短時間でトレンチ断面形状を八角形とすることが可能となる。一方、低温、高圧であれば、シリコンマイグレーションが小さくなり、トレンチ断面形状を八角形とするのに時間がかかるが、形状の均一性は向上する利点がある。
【００２１】
次に、図２５に示したように、熱酸化法を用いてトレンチ１９の表面を酸化し、シリコン酸化膜２０を厚さ５ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて全面にシリコン窒化膜２１を厚さ８ｎｍ程度に形成する。このシリコン窒化膜２１は、後述するようにカラー酸化膜を形成する際のマスクとなるものである。
次に、図２６に示したように、回転塗布法を用いて全面にレジストを形成する。そして、例えばＣＤＥ（Chemical Dry Etching）法などのレジストエッチバックによりレジストをエッチングする。これにより、レジストの上面をトレンチ１９のｐ型シリコン基板２８上面から深さ１．２〜１．３μｍ程度となるようにする。
次に、図２７に示したように、レジスト２２をマスクとしてＣＤＥ法を用いることにより、トレンチ１９のうちレジスト２２の上面より上に形成されているシリコン窒化膜２１を除去する。さらに、フッ酸系のウェットエッチング法を用いて、シリコン酸化膜２０のうち、表面にシリコン窒化膜２１が形成されていない部分を除去する。
次に、図２８に示したように、アッシングなどによりレジスト２２を除去する。
次に、図２９に示したように、シリコン窒化膜２１をマスクとしてトレンチ１９表面を酸化することにより、シリコン酸化膜２３をトレンチ１９表面のうちシリコン窒化膜２１が形成されていない部分に選択的に厚さ５０ｎｍ程度に形成する。このシリコン酸化膜２３がカラー酸化膜となるものである。
【００２２】
図３０は図２９におけるＦ−Ｆ’（ｐ型シリコン基板２８の上面から深さ０．５μｍ程度の部分）での上面から見た断面図である。ここに示したように、八角形のトレンチ断面形状においては、シリコン酸化膜２３が全体としてほぼ均一に形成される。すなわち、従来技術（図１（ｂ）参照）のように極端に膜厚が薄くなる部分が形成されることを抑制することができる。
次に、図３１に示したように、ＨＦ／ＧＲＹＣＥＲＯＬなどの溶液又はＣＤＥ法を用いてシリコン窒化膜２１を除去する。さらに、フッ酸系のウェットエッチング法を用いてシリコン酸化膜２０を除去する。この工程で、シリコン酸化膜２３も表面が除去されることとなる。しかし、本実施の形態によると、シリコン酸化膜２３は膜厚がほぼ均一に形成されているため、表面が除去されても極端に膜厚の薄い部分やｐ型シリコン基板２８が露出するような箇所の発生を抑制することが可能となる。
次に、図３２に示したように、トレンチ１９のうちｐ型シリコン基板２８が露出している部分から例えばＡｓ（砒素）などの不純物を拡散させる。これにより、プレート電極７が形成される。上述したように、このプレート電極を形成しなくても構わない。
【００２３】
次に、図３３に示したように、通常の技術により、トレンチ１９内の表面のうち所定の高さまでに例えばＮＯ膜などのキャパシタ絶縁膜８を形成する。さらに、通常の技術により、トレンチ１９内のキャパシタ絶縁膜８の表面に例えばＡｓがドープされたポリシリコン膜などのストレージ電極９を形成する。
その後、通常の技術を用いて図２に示したＤＲＡＭが形成される。
本発明の第３の実施の形態によると、第１の実施の形態と同様の効果を得ることができる。
＜第１乃至第３の実施の形態の変形例＞
ところで、上記実施の形態ではいずれも、シリコン窒化膜２１およびシリコン酸化膜２０を除去する工程の後、続いてプレート電極７を形成している。たとえば、第１の実施例においては、図１１に示す工程において、ＨＦ／ＧＲＹＣＥＲＯＬなどの溶液又はＣＤＥ法を用いてシリコン窒化膜２１を除去し、さらに、フッ酸系のエッチング剤を用いたウェットエッチング法を用いてシリコン酸化膜２０を除去した後、続く図１２に示す工程において、トレンチ１９のうちｐ型シリコン基板２８が露出している部分からｐ型シリコン基板２８に例えばＡｓ（砒素）などの不純物を拡散させることにより、プレート電極７を形成している。しかしながら、図１１に示すシリコン窒化膜２１およびシリコン酸化膜２０を除去する工程の後、続いて、シリコン酸化膜２３をマスクとして用いて、ウェットエッチング法あるいはＣＤＥ法を用いてトレンチ１９に露出しているｐ型シリコン基板２８部分をエッチングし、図３５に示したように、トレンチ１９の径を拡大してもよい。すなわち、シリコン酸化膜２３の底部より深い位置におけるトレンチ１９の径を拡大してもよい。その場合、シリコン酸化膜２３の底部より深い位置におけるトレンチ１９の径はシリコン酸化膜２３の底部より浅い位置におけるトレンチ１９の径よりも大きくなる。すなわち、シリコン酸化膜２３の底部の深さである所定の深さから前記トレンチの底部までの前記トレンチの径は前記トレンチの基板表面からシリコン酸化膜２３の底部までの前記トレンチの径よりも大きくなる。このエッチング工程後、第１の実施の形態におけるのと同様に、図１２、１３に示す工程を経て、さらに、その後、通常の技術を用いて、素子分離膜１５、ソース／ドレイン領域１０、ゲート絶縁膜１３、ゲート電極１１、ゲートービット間層間絶縁膜６、ビット線コンタクト５、ビット線４、ビット線４上の層間絶縁膜２９等を形成することにより、図３６に示されるようなＤＲＡＭセルが形成される。トレンチ１９の径を拡大することにより、トレンチ１９の表面積が拡大し、それにより、トレンチキャパシタ２の容量を大きくすることができる。
【００２４】
第２の実施の形態においても同様であり、図２１に示すシリコン窒化膜２１およびシリコン酸化膜２０を除去する工程の後、続いて、シリコン酸化膜２３をマスクとして用いて、ウェットエッチング法あるいはＣＤＥ法を用いてトレンチ１９に露出しているｐ型シリコン基板２８部分をエッチングし、図３５に示したように、トレンチ１９の径を拡大してもよい。すなわち、シリコン酸化膜２３の底部より深い位置におけるトレンチ１９の径を拡大してもよい。その場合、したがって、シリコン酸化膜２３の底部より深い位置におけるトレンチ１９の径はシリコン酸化膜２３の底部より浅い位置におけるトレンチ１９の径よりも大きくなる。すなわち、シリコン酸化膜２３の底部の深さである所定の深さから前記トレンチの底部までの前記トレンチの径は前記トレンチの基板表面からシリコン酸化膜２３の底部までの前記トレンチの径よりも大きくなる。このエッチング工程後、第２の実施例におけるのと同様に、図２３に示工程を経て、さらに、その後、通常の技術を用いて、素子分離膜１５、ソース／ドレイン領域１０、ゲート絶縁膜１３、ゲート電極１１、ゲートービット間層間絶縁膜６、ビット線コンタクト５、ビット線４、ビット線４上の層間絶縁膜２９等を形成することにより、図３６に示されるようなＤＲＡＭセルが形成される。トレンチ１９の径を拡大することにより、トレンチ１９の表面積が拡大し、それにより、トレンチキャパシタ２の容量を大きくすることができる。
【００２５】
第３の実施の形態においても同様であり、図２１に示すシリコン窒化膜２１およびシリコン酸化膜２０を除去する工程の後、続いて、シリコン酸化膜２３をマスクとして用いて、ウェットエッチング法あるいはＣＤＥ法を用いてトレンチ１９に露出しているｐ型シリコン基板２８部分をエッチングし、図３５に示したように、トレンチ１９の径を拡大してもよい。すなわち、シリコン酸化膜２３の底部より深い位置におけるトレンチ１９の径を拡大してもよい。その場合、したがって、シリコン酸化膜２３の底部より深い位置におけるトレンチ１９の径はシリコン酸化膜２３の底部より浅い位置におけるトレンチ１９の径よりも大きくなる。すなわち、シリコン酸化膜２３の底部の深さである所定の深さから前記トレンチの底部までの前記トレンチの径は前記トレンチの基板表面からシリコン酸化膜２３の底部までの前記トレンチの径よりも大きくなる。このエッチング工程後、第３の実施例におけるのと同様に、図３３、３４に示した工程を経て、さらに、その後、通常の技術を用いて、素子分離膜１５、ソース／ドレイン領域１０、ゲート絶縁膜１３、ゲート電極１１、ゲートービット間層間絶縁膜６、ビット線コンタクト５、ビット線４、ビット線４上の層間絶縁膜２９等を形成することにより、図３６に示されるようなＤＲＡＭセルが形成される。トレンチ１９の径を拡大することにより、トレンチ１９の表面積が拡大し、それにより、トレンチキャパシタＴＣの容量を大きくすることができる。
【００２６】
【発明の効果】
本発明は、トレンチ側壁の酸化膜の膜厚をほぼ均一にすることにより半導体装置の特性を向上させることを可能とする。
【図面の簡単な説明】
【図１】従来技術によるトレンチ側壁酸化後のトレンチ上部（基板表面付近）及びトレンチ下部（基板表面から深さ１μｍ以上）における酸化膜形状図。
【図２】本発明の第1の実施の形態にかかる半導体装置の断面図。
【図３】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図４】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図５】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図６】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図７】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図８】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図９】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図１０】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図１１】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図１２】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図１３】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図１４】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図１５】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図１６】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図１７】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図１８】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図１９】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図２０】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図２１】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図２２】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図２３】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図２４】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図２５】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図２６】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図２７】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図２８】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図２９】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３０】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３１】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３２】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３３】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３４】本発明におけるアニール温度・圧力とシリコンマイグレーションとの関係図。
【図３５】本発明の第１乃至第３の実施の形態の変形例にかかる半導体装置の製造工程断面図。
【図３６】本発明の第１乃至第３の実施の形態の変形例にかかる半導体装置の断面図。
【符号の説明】
１・…トレンチ、２・…酸化膜、３・…ＭＯＳトランジスタ、４・…ビット線、５・…ビット線コンタクト、６・…層間絶縁膜、７・…層間絶縁膜、８・…キャパシタ絶縁膜、９・…ストレージ電極、１０・…ソース／ドレイン領域、１１・…ゲート電極、１２・…導電膜、１３・…ゲート絶縁膜、１４・…カラー酸化膜、１５・…素子分離領域、１６・…シリコン酸化膜、１７・…シリコン窒化膜、１８・…ＴＥＯＳ膜、１９・…トレンチ、２０・…シリコン酸化膜、２１・…シリコン窒化膜、２２・…レジスト、２３・…シリコン酸化膜（カラー酸化膜）、２４・…埋め込みストラップ、２５・…ＡｓＳＧ膜、２６・…レジスト、２７・…ＴＥＯＳ膜、２８・…ｐ型シリコン基板、ＴＣ・…トレンチキャパシタ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a DRAM manufacturing method, and more particularly to a trench capacitor manufacturing method.
[0002]
[Prior art]
In the step of forming the trench capacitor, an insulating film (hereinafter referred to as “color oxide film”) is formed on the side surface of the upper portion of the trench in order to suppress the generation of parasitic transistors. In order to form the color oxide film, there is a process of forming a thermal oxide film by oxidizing a portion where the color oxide film is to be formed.
[0003]
[Problems to be solved by the invention]
The trench is generally formed by etching a silicon substrate using an RIE method. After this RIE, in the region shallower than the silicon substrate surface of the trench 1, the trench diameter is elliptical as shown in FIG. However, from the position deeper than the trench depth of about 0.5 μm, the trench diameter shape is a rectangle or a shape close to a rectangle as shown in FIG. Then, when the portion having a trench diameter of a rectangle or a shape close to a rectangle is oxidized, as shown in FIG. The thickness becomes thin.
Then, there is a possibility that a portion with a thin oxide film thickness is completely removed in a subsequent process such as wet etching. And the silicon substrate surface of the trench side surface may be exposed. When the silicon substrate surface on the side surface of the trench is exposed, impurities are diffused from the exposed surface into the silicon substrate in a subsequent impurity diffusion step. This makes it impossible to insulate the cell transistor for information transfer from the plate electrode.
Even if the thin oxide film is not completely removed in wet etching or other processes, the thin oxide film can reduce the threshold of the vertical parasitic transistor. Disappear. As a result, the leakage current in the vertical direction increases, and the characteristics of the semiconductor device are deteriorated.
[0004]
The present invention has been made in view of the above problems, and an object of the present invention is to improve the characteristics of a semiconductor device by making the thickness of an oxide film on a trench sidewall substantially uniform.
[0005]
[Means for Solving the Problems]
A semiconductor device according to the present invention includes a trench formed in a semiconductor substrate, a thermal oxide film formed on a side surface from the substrate surface of the trench to a predetermined depth, and a capacitor insulating film formed on a surface in the trench A storage electrode formed on the surface of the capacitor insulating film, a plate electrode formed in the semiconductor substrate at a position facing the storage electrode across the capacitor insulating film, and source / drain regions One of the transistors includes a transistor electrically connected to the storage electrode, and the cross-sectional shape of the trench at the predetermined depth is a substantially octahedron.
Here, the cross-sectional shape of the trench in the vicinity of the substrate surface may be substantially elliptical. The predetermined depth may be about 0.5 μm to 1.6 μm from the surface of the semiconductor substrate.
A method of manufacturing a semiconductor device according to the present invention includes: a step of forming a trench in a semiconductor substrate; a step of heat-treating the trench in a non-oxidizing atmosphere; and a surface selectively extending from a substrate surface of the trench to a predetermined depth. Forming a thermal oxide film on the substrate, diffusing impurities from the side surface from the bottom surface of the trench to the predetermined depth to form a plate electrode, forming a capacitor insulating film in the trench, Forming a storage electrode in the trench; and forming a transistor in which one of the source / drain diffusion layers is electrically connected to the storage electrode on the semiconductor substrate. .
[0006]
Here, it is conceivable that the thermal oxide film is formed by a step of thermally oxidizing the trench after forming a mask film on the surface from the bottom of the trench to a predetermined depth. The predetermined depth may be about 0.5 μm to 1.6 μm from the surface of the semiconductor substrate. The heat treatment is preferably performed in a reducing non-oxidizing atmosphere. The heat treatment is preferably performed under conditions of 900 ° C. or higher and 1000 ° C. or lower and 100 Torr or higher. The heat treatment is preferably performed under conditions of 900 ° C. or higher and 10 Torr or higher and 100 Torr or lower.
Thereby, in the semiconductor device according to the present invention, the thickness of the color oxide film on the trench sidewall is almost uniform, the threshold value of the vertical parasitic transistor can be easily controlled, and the oxide film is formed in the subsequent etching process. It is possible to suppress complete removal.
Further, according to the method for manufacturing a semiconductor device according to the present invention, it is possible to improve the characteristics of the semiconductor device by making the thickness of the oxide film on the sidewall of the trench substantially uniform.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
<First embodiment>
A first embodiment of the present invention will be described with reference to the drawings (FIGS. 2 to 13). FIG. 2 is a sectional view of the semiconductor device according to the first embodiment of the present invention (here, a DRAM cell is taken as an example). This DRAM cell comprises a trench capacitor 2 for storing information and a MOS transistor 3 for transferring information. The trench capacitor 2 includes a plate electrode 7, a capacitor insulating film 8 and a storage electrode 9. Two trench capacitors 2 are formed adjacent to each other, and are separated in an element isolation region 15. The trench in which the trench capacitor 2 is formed has a substantially octagonal cross-sectional shape as viewed from the upper surface above the lower portion of the collar oxide film. The plate electrode 7 may not be provided. In this case, when a voltage is applied to the storage electrode 9, a plate electrode is formed in a region adjacent to the trench capacitor 2 of the p-type silicon substrate 28. The MOS transistor 3 includes a source / drain region 10 formed in a p-type silicon substrate 28, a gate insulating film 13 formed on the p-type silicon substrate 28, and a gate electrode 11 formed on the gate insulating film 13. .
[0008]
The storage electrode 9 is electrically connected to one of the source / drain regions 10 via the conductive film 12 and the buried strap 24. By applying a voltage to the gate electrode 11, one of the source / drain regions 10 is electrically connected to the other. The other of the source / drain regions 10 is connected to the bit line 4 via the bit line contact 5. As a result, information stored in the trench capacitor 2 can be transferred to the bit line 4. Here, the bit line 4 and the bit line contact 5 may be formed simultaneously.
A color oxide film 14 made of, for example, a silicon oxide film is formed on the upper side surface of the trench capacitor 2. The bottom of the color oxide film 14 is formed to have a depth of about 1.2 μm to 1.3 μm from the upper surface of the p-type silicon substrate 28.
Next, a method of manufacturing the DRAM shown in FIG. 2 will be described with reference to the drawings (FIGS. 3 to 13).
First, as shown in FIG. 3, the trench 19 is formed. For this purpose, a silicon oxide film 16 is first formed to a thickness of about 5 nm on the p-type silicon substrate 28 by using a thermal oxidation method. Further, a silicon nitride film 17 is formed to a thickness of about 200 nm and a TEOS film is formed to a thickness of about 700 nm on the entire surface by CVD. Further, the portion of the TEOS film 18 and the silicon nitride film 17 where the trench is to be formed is etched by a normal lithography process using a resist (not shown) as a mask. Then, after removing the resist (not shown), the p-type silicon substrate 28 is etched using the TEOS film 18 as a mask, thereby forming the trench 19 to a depth of about 7 μm. The cross section of the trench 19 viewed from the upper surface of the portion near the upper surface of the p-type silicon substrate 28 is elliptical, but the cross section of the portion deeper than about 0.5 μm is nearly rectangular.
[0009]
Next, as shown in FIG. 4, the surface of the trench 19 is oxidized using a thermal oxidation method to form a silicon oxide film 20 with a thickness of about 5 nm. Further, a silicon nitride film 21 is formed to a thickness of about 8 nm on the entire surface by using the CVD method. The silicon nitride film 21 serves as a mask when forming a color oxide film, as will be described later.
Next, as shown in FIG. 5, a resist is formed on the entire surface using a spin coating method. Then, the resist is etched by resist etch back such as CDE (Chemical Dry Etching) method. Thereby, the upper surface of the resist is made to have a depth of about 0.5 to 1.6 μm from the upper surface of the p-type silicon substrate 28 of the trench 19.
Next, as shown in FIG. 6, the silicon nitride film 21 formed above the upper surface of the resist 22 in the trench 19 is removed by using the CDE method with the resist 22 as a mask. Further, a portion of the silicon oxide film 20 where the silicon nitride film 21 is not formed is removed using a hydrofluoric acid-based wet etching method. The step of removing part of the silicon oxide film 20 may be performed after the step of removing the resist 22 (see FIG. 7).
[0010]
Next, as shown in FIG. 7, the resist 22 is removed by ashing or the like.
Then, annealing treatment (heat treatment) is performed in a non-oxidizing atmosphere such as a hydrogen atmosphere under conditions of a temperature of about 900 ° C. to 1000 ° C., a pressure of about 380 Torr, and a time of about 10 minutes. FIG. 8 is a cross-sectional view seen from the upper surface at AA ′ (a portion having a depth of about 0.5 μm from the upper surface of the p-type silicon substrate 28) in FIG. As shown here, before the annealing process, the cross-sectional shape viewed from the upper surface of the portion having a depth of about 0.5 μm or more from the upper surface of the p-type silicon substrate 28 is a rectangle or a shape close to a rectangle. It was. However, the annealing process causes the cross-sectional shape to reflect the crystal plane and become an octagon or a shape close to an octagon. Note that the cross section of the trench 19 viewed from the upper surface of the portion near the upper surface of the p-type silicon substrate 28 also has an octagonal shape or a shape close to an octagonal shape after the annealing treatment. In addition, impurities contained in the p-type silicon substrate 28 in the vicinity of the trench 19 are diffused outward by this annealing treatment. For this reason, in the vicinity of the trench 19, the impurity concentration is lower than the normal concentration of the p-type silicon substrate 28. Here, the annealing process in FIG. 7 is more preferably performed under conditions of a temperature of about 925 ° C., a pressure of about 380 Torr, and a time of about 10 minutes. The atmosphere is preferably a non-oxidizing atmosphere having a reducing property, for example, a reducing hydrogen atmosphere. Under these conditions, the higher the temperature and the lower pressure, the larger the silicon migration, and the trench cross-sectional shape can be made octagonal in a short time. On the other hand, if the temperature is low and the pressure is high, silicon migration becomes small, and it takes time to make the trench cross-sectional shape octagonal, but there is an advantage that the uniformity of the shape is improved.
[0011]
Next, as shown in FIG. 9, the surface of the trench 19 is oxidized using the silicon nitride film 21 as a mask, so that the silicon oxide film 23 is selectively applied to a portion of the surface of the trench 19 where the silicon nitride film 21 is not formed. To a thickness of about 50 nm. This silicon oxide film 23 becomes a color oxide film.
FIG. 10 is a cross-sectional view seen from the upper surface at BB ′ in FIG. 9 (a portion having a depth of about 0.5 μm from the upper surface of the p-type silicon substrate 28). As shown here, the silicon oxide film 23 is formed substantially uniformly as a whole in the octagonal trench cross-sectional shape. That is, it is possible to suppress the formation of a portion where the film thickness becomes extremely thin as in the prior art (see FIG. 1B).
Next, as shown in FIG. 11, the silicon nitride film 21 is removed using a solution such as HF / GRYCEROL or the CDE method. Further, the silicon oxide film 20 is removed using a hydrofluoric acid-based wet etching method. In this step, the surface of the silicon oxide film 23 is also removed. However, according to the present embodiment, since the silicon oxide film 23 is formed with a substantially uniform thickness, even if the surface is removed, an extremely thin portion or the p-type silicon substrate 28 is exposed. It becomes possible to suppress generation | occurrence | production of a location.
[0012]
Next, as shown in FIG. 12, an impurity such as As (arsenic) is diffused from the portion of the trench 19 where the p-type silicon substrate 28 is exposed, using a normal technique. Thereby, the plate electrode 7 is formed. As described above, this plate electrode need not be formed.
Next, as shown in FIG. 13, a capacitor insulating film 8 such as an NO film is formed up to a predetermined height on the surface in the trench 19 by a normal technique. Further, a storage electrode 9 such as a polysilicon film doped with As is formed on the surface of the capacitor insulating film 8 in the trench 19 by a normal technique.
Thereafter, the DRAM shown in FIG. 2 is formed using a normal technique.
According to the first embodiment of the present invention, it is possible to form the color oxide film on the trench sidewall almost uniformly. This makes it easy to control the threshold value of the vertical parasitic transistor. That is, the leakage current between the plate electrode 7 and the source / drain region 10 can be suppressed. In addition, it is possible to prevent the color oxide film from being completely removed in the subsequent etching process.
7 is performed in a reducing non-oxidizing atmosphere, even if a natural oxide film is formed on the surface of the p-type silicon substrate 28 in the trench 19, it can be removed.
[0013]
Here, the conditions for the annealing treatment are shown in FIGS.
As shown in FIG. 34A, if the annealing process is performed at a high temperature of 950 ° C. or higher, the time required for the process can be shortened. Further, as shown in FIG. 34 (b), the time required for processing can be shortened if the pressure is 100 Torr or less.
Further, when annealing is performed under high temperature and high pressure, the long side of the cross-sectional shape of the trench 19 is shortened and the short side is likely to be deformed in the longer direction. Therefore, since the buried strap 24 extends in the direction of the gate electrode 11, a short channel effect that shortens the channel length is caused. On the other hand, if the annealing process is performed at a low temperature of 950 ° C. or less, the short channel effect can be suppressed, and the annealing process time can be shortened by using a low pressure of about 10 Torr. (See FIG. 34C).
Further, by performing the annealing process at a low temperature and a high pressure at a temperature of 950 ° C. or lower and a pressure of 100 Torr or higher, the cross-sectional shape of the trench can be made uniform.
Further, the impurity concentration in the silicon substrate 1 in the vicinity of the trench 19 is reduced by the annealing process shown in FIGS. For this reason, in a semiconductor device in which the plate electrode 7 is not formed of a diffusion layer, the inversion threshold when forming a plate electrode around the trench 19 by applying a voltage to the storage electrode 9 is lowered, and it is easy to form the plate electrode. There are advantages.
[0014]
<Second Embodiment>
A method of manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to the drawings (FIGS. 14 to 22). A cross-sectional view of a semiconductor device according to the second embodiment of the present invention (here, a DRAM cell is taken as an example) is the same as that shown in FIG.
First, the trench 19 is formed as shown in FIG. For this purpose, a silicon oxide film 16 is first formed to a thickness of about 5 nm on the p-type silicon substrate 28 by using a thermal oxidation method. Further, a silicon nitride film 17 is formed to a thickness of about 200 nm and a TEOS film is formed to a thickness of about 700 nm on the entire surface by CVD. Further, the portion of the TEOS film 18 and the silicon nitride film 17 where the trench is to be formed is etched by a normal lithography process using a resist (not shown) as a mask. Then, after removing the resist (not shown), the p-type silicon substrate 28 is etched using the TEOS film 18 as a mask, thereby forming the trench 19 to a depth of about 7 μm. The cross section of the trench 19 viewed from the upper surface of the portion near the upper surface of the p-type silicon substrate 28 is elliptical, but the cross section of the portion deeper than about 0.5 μm is nearly rectangular.
[0015]
Next, as shown in FIG. 15, a film containing an n-type impurity, for example, an AsSG film 25 is formed to a thickness of about 10 to 15 nm. Then, after applying the resist 26 to the entire surface, the resist 26 is formed to a predetermined depth in the trench 19 by performing resist etch back using an I-line recess or CDE method. This predetermined depth is determined by the position where the plate electrode is formed. Here, the depth is about 1.4 μm from the upper surface of the p-type silicon substrate 28.
Next, as shown in FIG. 16, a part of the AsSG film 25 is removed by using a hydrofluoric acid-based wet etching method using the resist 26 as a mask. As a result, the AsSG film 25 can be left only on the surface up to the depth where the resist 26 in the trench 19 is formed. Further, the resist 26 is removed by ashing.
Next, as shown in FIG. 17, a TEOS film 27 is formed on the entire surface to a thickness of about 10 nm to 20 nm. Then, the impurity As contained in the AsSG film 25 is diffused into the p-type silicon substrate 28 by annealing at about 1000 ° C. for about 30 minutes in an argon atmosphere. Thereby, the plate electrode 7 is formed. Here, the TEOS film 27 is for preventing impurities As from being diffused outward. Note that the plate electrode need not be formed as in the first embodiment.
[0016]
Next, as shown in FIG. 18, the AsSG film 25 and the TEOS film 27 are removed by using a hydrofluoric acid-based wet etching method.
Next, as shown in FIG. 19, the surface of the trench 19 is oxidized using a thermal oxidation method to form a silicon oxide film 20 with a thickness of about 5 nm. Then, a silicon nitride film 21 having a thickness of about 8 nm is formed on the entire surface by CVD. The silicon nitride film 21 serves as a mask when forming a color oxide film, as will be described later. Further, after forming a resist (not shown) on the entire surface, the upper surface of the resist is made to have a depth of about 1.2 to 1.3 μm from the upper surface of the p-type silicon substrate 28 of the trench 19 by resist etch back. Then, using the CDE method with the resist as a mask, the silicon nitride film 21 formed above the upper surface of the resist in the trench 19 is removed. Further, a portion of the silicon oxide film 20 where the silicon nitride film 21 is not formed is removed using a hydrofluoric acid-based wet etching method. Finally, the resist 22 is removed by ashing or the like.
Next, annealing treatment (heat treatment) is performed in a non-oxidizing atmosphere such as a hydrogen atmosphere under conditions of a temperature of about 900 ° C. to 1000 ° C., a pressure of about 380 Torr, and a time of about 10 minutes.
[0017]
20 is a cross-sectional view seen from the upper surface at CC ′ in FIG. 19 (a portion having a depth of about 0.5 μm from the upper surface of the p-type silicon substrate 28). As shown here, before the annealing process, the cross-sectional shape viewed from the upper surface of the portion having a depth of about 0.5 μm or more from the upper surface of the p-type silicon substrate 28 is a rectangle or a shape close to a rectangle. It was. However, the annealing process causes the cross-sectional shape to reflect the crystal plane and become an octagon or a shape close to an octagon. Note that the cross section of the trench 19 viewed from the upper surface of the portion near the upper surface of the p-type silicon substrate 28 also has an octagonal shape or a shape close to an octagonal shape after the annealing treatment. In addition, impurities contained in the p-type silicon substrate 28 in the vicinity of the trench 19 are diffused outward by this annealing treatment. For this reason, in the vicinity of the trench 19, the impurity concentration is lower than the normal concentration of the p-type silicon substrate 28. Here, the annealing process of FIG. 19 is more preferably under conditions of a temperature of about 925 ° C., a pressure of about 380 Torr, and a time of about 10 minutes. The atmosphere is preferably a non-oxidizing atmosphere having a reducing property, for example, a reducing hydrogen atmosphere. Under these conditions, the higher the temperature and the lower pressure, the larger the silicon migration, and the trench cross-sectional shape can be made octagonal in a short time. On the other hand, if the temperature is low and the pressure is high, silicon migration becomes small, and it takes time to make the trench cross-sectional shape octagonal, but there is an advantage that the uniformity of the shape is improved.
[0018]
Next, as shown in FIG. 21, the surface of the trench 19 is oxidized using the silicon nitride film 21 as a mask, so that the silicon oxide film 23 is selectively applied to a portion of the surface of the trench 19 where the silicon nitride film 21 is not formed. To a thickness of about 50 nm. This silicon oxide film 23 becomes a color oxide film. Then, the silicon nitride film 21 is removed using a solution such as HF / GRYCEROL or the CDE method. Further, the silicon oxide film 20 is removed using a hydrofluoric acid-based wet etching method. In this step, the surface of the silicon oxide film 23 is also removed. However, according to the present embodiment, since the silicon oxide film 23 is formed with a substantially uniform thickness, even if the surface is removed, an extremely thin portion or the p-type silicon substrate 28 is exposed. It becomes possible to suppress generation | occurrence | production of a location.
22 is a cross-sectional view taken along the line DD ′ in FIG. 21 (a portion having a depth of about 0.5 μm from the top surface of the p-type silicon substrate 28). As shown here, the silicon oxide film 23 is formed substantially uniformly as a whole in the octagonal trench cross-sectional shape. That is, it is possible to suppress the formation of a portion where the film thickness becomes extremely thin as in the prior art (see FIG. 1B).
[0019]
In the subsequent steps, the DRAM shown in FIG. 2 is formed by the steps shown in the first embodiment (see FIGS. 13 and 2).
According to the second embodiment of the present invention, the same effect as that of the first embodiment can be obtained.
<Third Embodiment>
A method of manufacturing a semiconductor device according to the third embodiment of the present invention will be described with reference to the drawings (FIGS. 23 to 33). A cross-sectional view of a semiconductor device (here, taking a DRAM cell as an example) according to a third embodiment of the present invention is the same as that shown in FIG.
First, the trench 19 is formed as shown in FIG. For this purpose, a silicon oxide film 16 is first formed to a thickness of about 5 nm on the p-type silicon substrate 28 by using a thermal oxidation method. Further, a silicon nitride film 17 is formed to a thickness of about 200 nm and a TEOS film is formed to a thickness of about 700 nm on the entire surface by CVD. Further, the portion of the TEOS film 18 and the silicon nitride film 17 where the trench is to be formed is etched by a normal lithography process using a resist (not shown) as a mask. Then, after removing the resist (not shown), the p-type silicon substrate 28 is etched using the TEOS film 18 as a mask, thereby forming the trench 19 to a depth of about 7 μm. The cross section of the trench 19 viewed from the upper surface of the portion near the upper surface of the p-type silicon substrate 28 is elliptical, but the cross section of the portion deeper than about 0.5 μm is nearly rectangular.
[0020]
Then, annealing treatment (heat treatment) is performed in a non-oxidizing atmosphere such as a hydrogen atmosphere under conditions of a temperature of about 900 ° C. to 1000 ° C., a pressure of about 380 Torr, and a time of about 10 minutes. FIG. 24 is a cross-sectional view taken from the upper surface at EE ′ (a portion having a depth of about 0.5 μm from the upper surface of the p-type silicon substrate 28) in FIG. As shown here, before the annealing process, the cross-sectional shape viewed from the upper surface of the portion having a depth of about 0.5 μm or more from the upper surface of the p-type silicon substrate 28 is a rectangle or a shape close to a rectangle. It was. However, the annealing process causes the cross-sectional shape to reflect the crystal plane and become an octagon or a shape close to an octagon. In addition, the cross section seen from the upper surface of the trench 19 also becomes an octagon or a shape close to an octagon after the annealing process. In addition, impurities contained in the p-type silicon substrate 28 in the vicinity of the trench 19 are diffused outward by this annealing treatment. For this reason, in the vicinity of the trench 19, the impurity concentration is lower than the normal concentration of the p-type silicon substrate 28. Here, the annealing process in FIG. 23 is more preferably performed under conditions of a temperature of about 925 ° C., a pressure of about 380 Torr, and a time of about 10 minutes. The atmosphere is preferably a non-oxidizing atmosphere having a reducing property, for example, a reducing hydrogen atmosphere. Under these conditions, the higher the temperature and the lower pressure, the larger the silicon migration, and the trench cross-sectional shape can be made octagonal in a short time. On the other hand, if the temperature is low and the pressure is high, silicon migration becomes small, and it takes time to make the trench cross-sectional shape octagonal, but there is an advantage that the uniformity of the shape is improved.
[0021]
Next, as shown in FIG. 25, the surface of the trench 19 is oxidized using a thermal oxidation method to form a silicon oxide film 20 with a thickness of about 5 nm. Further, a silicon nitride film 21 is formed to a thickness of about 8 nm on the entire surface by using the CVD method. The silicon nitride film 21 serves as a mask when forming a color oxide film, as will be described later.
Next, as shown in FIG. 26, a resist is formed on the entire surface using a spin coating method. Then, the resist is etched by resist etch back such as CDE (Chemical Dry Etching) method. Thereby, the upper surface of the resist is made to have a depth of about 1.2 to 1.3 μm from the upper surface of the p-type silicon substrate 28 of the trench 19.
Next, as shown in FIG. 27, by using the CDE method with the resist 22 as a mask, the silicon nitride film 21 formed above the upper surface of the resist 22 in the trench 19 is removed. Further, a portion of the silicon oxide film 20 where the silicon nitride film 21 is not formed is removed using a hydrofluoric acid-based wet etching method.
Next, as shown in FIG. 28, the resist 22 is removed by ashing or the like.
Next, as shown in FIG. 29, by oxidizing the surface of the trench 19 using the silicon nitride film 21 as a mask, the silicon oxide film 23 is selectively applied to a portion of the surface of the trench 19 where the silicon nitride film 21 is not formed. To a thickness of about 50 nm. This silicon oxide film 23 becomes a color oxide film.
[0022]
FIG. 30 is a cross-sectional view seen from the upper surface at FF ′ in FIG. 29 (a portion having a depth of about 0.5 μm from the upper surface of the p-type silicon substrate 28). As shown here, the silicon oxide film 23 is formed substantially uniformly as a whole in the octagonal trench cross-sectional shape. That is, it is possible to suppress the formation of a portion where the film thickness becomes extremely thin as in the prior art (see FIG. 1B).
Next, as shown in FIG. 31, the silicon nitride film 21 is removed using a solution such as HF / GRYCEROL or the CDE method. Further, the silicon oxide film 20 is removed using a hydrofluoric acid-based wet etching method. In this step, the surface of the silicon oxide film 23 is also removed. However, according to the present embodiment, since the silicon oxide film 23 is formed with a substantially uniform thickness, even if the surface is removed, an extremely thin portion or the p-type silicon substrate 28 is exposed. It becomes possible to suppress generation | occurrence | production of a location.
Next, as shown in FIG. 32, impurities such as As (arsenic) are diffused from the portion of the trench 19 where the p-type silicon substrate 28 is exposed. Thereby, the plate electrode 7 is formed. As described above, this plate electrode need not be formed.
[0023]
Next, as shown in FIG. 33, a capacitor insulating film 8 such as an NO film is formed up to a predetermined height on the surface in the trench 19 by a normal technique. Further, a storage electrode 9 such as a polysilicon film doped with As is formed on the surface of the capacitor insulating film 8 in the trench 19 by a normal technique.
Thereafter, the DRAM shown in FIG. 2 is formed using a normal technique.
According to the third embodiment of the present invention, the same effect as that of the first embodiment can be obtained.
<Modification of the first to third embodiments>
In any of the above embodiments, the plate electrode 7 is formed after the step of removing the silicon nitride film 21 and the silicon oxide film 20. For example, in the first embodiment, in the step shown in FIG. 11, the silicon nitride film 21 is removed using a solution such as HF / GRYCEROL or the CDE method, and further wet etching using a hydrofluoric acid-based etchant. After the silicon oxide film 20 is removed using the method, in the subsequent step shown in FIG. The plate electrode 7 is formed by diffusing impurities. However, after the step of removing the silicon nitride film 21 and the silicon oxide film 20 shown in FIG. 11, the silicon oxide film 23 is used as a mask and exposed to the trench 19 using a wet etching method or a CDE method. The p-type silicon substrate 28 may be etched to enlarge the diameter of the trench 19 as shown in FIG. That is, the diameter of the trench 19 at a position deeper than the bottom of the silicon oxide film 23 may be enlarged. In that case, the diameter of the trench 19 at a position deeper than the bottom of the silicon oxide film 23 is larger than the diameter of the trench 19 at a position shallower than the bottom of the silicon oxide film 23. That is, the diameter of the trench from a predetermined depth which is the depth of the bottom of the silicon oxide film 23 to the bottom of the trench is larger than the diameter of the trench from the substrate surface of the trench to the bottom of the silicon oxide film 23. Become. After this etching step, the steps shown in FIGS. 12 and 13 are performed in the same manner as in the first embodiment, and thereafter, the element isolation film 15, the source / drain region 10, the gate are formed using ordinary techniques. A DRAM cell as shown in FIG. 36 is formed by forming the insulating film 13, the gate electrode 11, the gate-bit interlayer insulating film 6, the bit line contact 5, the bit line 4, the interlayer insulating film 29 on the bit line 4, and the like. Is formed. By enlarging the diameter of the trench 19, the surface area of the trench 19 is increased, and thereby the capacitance of the trench capacitor 2 can be increased.
[0024]
The same applies to the second embodiment. After the step of removing the silicon nitride film 21 and the silicon oxide film 20 shown in FIG. 21, the silicon oxide film 23 is used as a mask, and a wet etching method or CDE is subsequently performed. The portion of the p-type silicon substrate 28 exposed in the trench 19 may be etched using a method to enlarge the diameter of the trench 19 as shown in FIG. That is, the diameter of the trench 19 at a position deeper than the bottom of the silicon oxide film 23 may be enlarged. In this case, therefore, the diameter of the trench 19 at a position deeper than the bottom of the silicon oxide film 23 is larger than the diameter of the trench 19 at a position shallower than the bottom of the silicon oxide film 23. That is, the diameter of the trench from a predetermined depth which is the depth of the bottom of the silicon oxide film 23 to the bottom of the trench is larger than the diameter of the trench from the substrate surface of the trench to the bottom of the silicon oxide film 23. Become. After this etching process, the process shown in FIG. 23 is performed in the same manner as in the second embodiment, and thereafter, the element isolation film 15, the source / drain region 10, the gate insulating film 13 are used by using a normal technique. By forming the gate electrode 11, the gate-bit interlayer insulating film 6, the bit line contact 5, the bit line 4, the interlayer insulating film 29 on the bit line 4, etc., a DRAM cell as shown in FIG. 36 is formed. The By enlarging the diameter of the trench 19, the surface area of the trench 19 is increased, and thereby the capacitance of the trench capacitor 2 can be increased.
[0025]
The same applies to the third embodiment. After the step of removing the silicon nitride film 21 and the silicon oxide film 20 shown in FIG. 21, the silicon oxide film 23 is used as a mask, and then wet etching or CDE is used. The portion of the p-type silicon substrate 28 exposed in the trench 19 may be etched using a method to enlarge the diameter of the trench 19 as shown in FIG. That is, the diameter of the trench 19 at a position deeper than the bottom of the silicon oxide film 23 may be enlarged. In this case, therefore, the diameter of the trench 19 at a position deeper than the bottom of the silicon oxide film 23 is larger than the diameter of the trench 19 at a position shallower than the bottom of the silicon oxide film 23. That is, the diameter of the trench from a predetermined depth which is the depth of the bottom of the silicon oxide film 23 to the bottom of the trench is larger than the diameter of the trench from the substrate surface of the trench to the bottom of the silicon oxide film 23. Become. After this etching step, the steps shown in FIGS. 33 and 34 are performed in the same manner as in the third embodiment, and thereafter, the element isolation film 15, the source / drain region 10, the gate are formed using ordinary techniques. A DRAM cell as shown in FIG. 36 is formed by forming the insulating film 13, the gate electrode 11, the gate-bit interlayer insulating film 6, the bit line contact 5, the bit line 4, the interlayer insulating film 29 on the bit line 4, and the like. Is formed. By enlarging the diameter of the trench 19, the surface area of the trench 19 is increased, and thereby the capacitance of the trench capacitor TC can be increased.
[0026]
【The invention's effect】
The present invention makes it possible to improve the characteristics of a semiconductor device by making the thickness of the oxide film on the trench sidewall almost uniform.
[Brief description of the drawings]
FIG. 1 is an oxide film shape diagram at a trench upper part (near the substrate surface) and a trench lower part (depth of 1 μm or more from the substrate surface) after trench sidewall oxidation according to the prior art.
FIG. 2 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention.
FIG. 3 is a cross-sectional view of a manufacturing process of the semiconductor device according to the first embodiment of the invention.
FIG. 4 is a cross-sectional view of a manufacturing process of the semiconductor device according to the first embodiment of the invention.
FIG. 5 is a manufacturing process sectional view of the semiconductor device according to the first embodiment of the present invention;
FIG. 6 is a cross-sectional view of a manufacturing process of the semiconductor device according to the first embodiment of the invention.
FIG. 7 is a manufacturing process sectional view of the semiconductor device according to the first embodiment of the present invention;
FIG. 8 is a manufacturing process sectional view of the semiconductor device according to the first embodiment of the present invention;
FIG. 9 is a manufacturing process sectional view of the semiconductor device according to the first embodiment of the invention;
FIG. 10 is a manufacturing process sectional view of the semiconductor device according to the first embodiment of the invention;
FIG. 11 is a manufacturing process sectional view of the semiconductor device according to the first embodiment of the invention;
FIG. 12 is a manufacturing process sectional view of the semiconductor device according to the first embodiment of the invention;
FIG. 13 is a manufacturing process sectional view of the semiconductor device according to the first embodiment of the invention;
FIG. 14 is a sectional view of a manufacturing process of the semiconductor device according to the second embodiment of the invention.
FIG. 15 is a manufacturing process sectional view of the semiconductor device according to the second embodiment of the present invention;
FIG. 16 is a manufacturing process cross-sectional view of the semiconductor device according to the second embodiment of the present invention;
FIG. 17 is a manufacturing process cross-sectional view of the semiconductor device according to the second embodiment of the present invention;
FIG. 18 is a manufacturing process cross-sectional view of the semiconductor device according to the second embodiment of the present invention;
FIG. 19 is a manufacturing process cross-sectional view of the semiconductor device according to the second embodiment of the present invention;
FIG. 20 is a manufacturing process sectional view of the semiconductor device according to the second embodiment of the present invention;
FIG. 21 is a manufacturing process sectional view of the semiconductor device according to the second embodiment of the present invention;
FIG. 22 is a manufacturing process sectional view of the semiconductor device according to the second embodiment of the present invention;
FIG. 23 is a manufacturing process sectional view of the semiconductor device according to the third embodiment of the present invention;
FIG. 24 is a manufacturing process sectional view of the semiconductor device according to the third embodiment of the present invention;
FIG. 25 is a manufacturing process sectional view of the semiconductor device according to the third embodiment of the present invention;
FIG. 26 is a manufacturing process sectional view of the semiconductor device according to the third embodiment of the present invention;
FIG. 27 is a manufacturing process sectional view of the semiconductor device according to the third embodiment of the present invention;
FIG. 28 is a manufacturing process sectional view of the semiconductor device according to the third embodiment of the present invention;
FIG. 29 is a manufacturing process sectional view of the semiconductor device according to the third embodiment of the present invention;
30 is a manufacturing process sectional view of the semiconductor device according to the third embodiment of the present invention; FIG.
FIG. 31 is a manufacturing process sectional view of the semiconductor device according to the third embodiment of the present invention;
FIG. 32 is a manufacturing process sectional view of the semiconductor device according to the third embodiment of the present invention;
FIG. 33 is a manufacturing process sectional view of the semiconductor device according to the third embodiment of the present invention;
FIG. 34 is a diagram showing the relationship between annealing temperature / pressure and silicon migration in the present invention.
FIG. 35 is a cross-sectional view of a manufacturing process of a semiconductor device according to a modification of the first to third embodiments of the present invention.
FIG. 36 is a cross-sectional view of a semiconductor device according to a modification of the first to third embodiments of the present invention.
[Explanation of symbols]
1 .... trench, 2 .... oxide film, 3 .... MOS transistor, 4 .... bit line, 5 .... bit line contact, 6 .... interlayer insulating film, 7 .... interlayer insulating film, 8 .... capacitor insulating film , 9 ... Storage electrode, 10 ... Source / drain region, 11 ... Gate electrode, 12 ... Conductive film, 13 ... Gate insulating film, 14 ... Color oxide film, 15 ... Element isolation region, 16 ... ... Silicon oxide film, 17... Silicon nitride film, 18... TEOS film, 19... Trench, 20... Silicon oxide film, 21 silicon nitride film, 22 resist resist, 23 silicon oxide film (color) Oxide film), 24... Buried strap, 25... AsSG film, 26... Resist, 27... TEOS film, 28.

Claims

Forming a trench in a semiconductor substrate;
Heat-treating the trench in a non-oxidizing atmosphere to form an octagonal cross-sectional shape at a predetermined depth of the trench;
Selectively forming a thermal oxide film on the surface from the substrate surface of the trench to the predetermined depth;
Forming a capacitor insulating film in the trench;
Forming a storage electrode in the trench;
Forming a transistor in which one of the source / drain diffusion layers is electrically connected to the storage electrode on the semiconductor substrate;
Are performed in this order.

The semiconductor device according to claim 1, wherein the thermal oxide film is formed by a step of thermally oxidizing the trench after forming a mask film on a surface from a bottom of the trench to a predetermined depth. Method.

The method of manufacturing a semiconductor device according to claim 1, wherein the predetermined depth is about 0.5 μm to 1.6 μm from a surface of the semiconductor substrate.

4. The method of manufacturing a semiconductor device according to claim 1, wherein the heat treatment is performed in a reducing non-oxidizing atmosphere.

The method for manufacturing a semiconductor device according to claim 1, wherein the heat treatment is performed under conditions of 900 ° C. or higher and 1000 ° C. or lower and 100 Torr or higher.

6. The step of enlarging the diameter of the lower portion of the trench than the predetermined depth between the step of forming the thermal oxide film and the step of forming the capacitor insulating film. Semiconductor device manufacturing method.

7. The step of enlarging the diameter of the trench below the predetermined depth is performed by etching the semiconductor substrate exposed in the trench using the thermal oxide film as a mask. The manufacturing method of the semiconductor device of description.

A trench formed in a semiconductor substrate;
A thermal oxide film formed on a side surface from the substrate surface of the trench to a predetermined depth;
A capacitor insulating film formed on the surface in the trench;
A storage electrode formed on the surface of the capacitor insulating film;
One of the source / drain regions comprises a transistor electrically connected to the storage electrode;
The semiconductor device according to claim 1, wherein a cross-sectional shape of the trench surrounded by the thermal oxide film at the predetermined depth of the trench is an octagon.

9. The semiconductor device according to claim 8, wherein a cross-sectional shape of the trench in the vicinity of the substrate surface is substantially elliptical.

10. The semiconductor device according to claim 8, wherein the predetermined depth is about 0.5 μm to 1.6 μm from the surface of the semiconductor substrate.

11. The semiconductor device according to claim 8, wherein a diameter of the trench below the predetermined depth is larger than a diameter from a substrate surface of the trench to the predetermined depth.