JP3713034B2 - メモリモジュール - Google Patents

Description

本発明は、ＩＣ実装技術さらには接栓端子列を有する半導体実装絶縁基板に適用して特に有効な技術に関し、例えば複数個のメモリＩＣを高密度に搭載したソケット実装タイプのメモリモジュールに利用して有効な技術に関する。

近年、一辺に接栓端子列を有する絶縁基板上に複数個のメモリＩＣを高密度に実装してなるメモリモジュールが、ノートパソコン等の小型電子機器向けに開発されている。従来のメモリモジュールにおける接栓端子列は、実装用絶縁基板１０の表裏に銅めっきを施した後、エッチングにより図８に示すように、基板の一辺に沿って同一形状の接栓端子１１ａ，１１ｂ………および１１ａ’，１１ｂ’………を基板表裏にそれぞれ形成し、各接栓端子１１の基端部と基板を貫通するようにドリルで穴あけを行なってスルーホール１５を形成し、各接栓端子１１の表面から上記スルーホール１５の内面にかけて銅めっきを施すことで、基板表裏の対応する接栓端子１１間を電気的に接続した構造とされていた。

しかしながら、上述した技術には、次のような問題のあることが本発明者らによってあきらかとされた。
すなわち、従来のソケット実装タイプのメモリモジュールでは、実装用絶縁基板に設けられる接栓端子のピッチが２．５４ｍｍあるいは１．２７ｍｍで標準化されていたため、ある大きさの基板に設けることができる接栓端子の数に制約があった。言い換えると、必要な接栓端子数を確保しようとすると、基板の外形寸法が接栓端子数によって律速されてしまうという問題点があった。

本発明は、従来と同一の大きさの絶縁基板にピッチを変えることなく２倍の数の接栓端子を設けることができるような構造の基板を用いたモジュールを提供することを目的とする。あるいは、接栓端子の数が同一ならば絶縁基板の大きさをおよそ半分にすることができるような基板構造およびそのような構造の基板を用いたモジュールを提供することを目的とする。
本発明の前記並びにその他の目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、絶縁基板の表裏に設けられる接栓端子を、互いに電気的に絶縁された別個の接栓端子となるように形成するようにしたものである。
具体的には、互いに対向する第１及び第３の辺と、互いに対向する第２及び第４の辺とを有する矩形状の絶縁基板と、前記第１の辺に沿って前記絶縁基板の表面側及び裏面側に互いに電気的に絶縁されて設けられた複数の接栓端子と、前記絶縁基板に設けられ、複数のメモリと前記複数のメモリに共通信号を伝達するドライバとを含む複数の半導体装置と、前記絶縁基板に設けられ、前記半導体装置と前記接栓端子とを電気的に接続する配線とを備えた半導体実装装置としたものである。

上記した手段によれば、従来と同一の大きさの絶縁基板にピッチを変えることなく２倍の数の接栓端子を設けることができ、あるいは、接栓端子の数が同一ならば絶縁基板の大きさをおよそ半分にすることができる。

さらに、前記絶縁基板において、前記第１の辺に誤挿入防止のためのノッチを、前記第２及び第４の辺にそれぞれ抜け止め用のノッチを設けることが望ましい。これによって、前記絶縁基板をソケットに装着する際の誤挿入を防止できるとともに、基板装着後、基板の抜け止めを行えるようになっている。

また、長方形の絶縁基板と、前記絶縁基板の１つの長辺に沿って前記絶縁基板の両面に電気的に互いに絶縁して設けられた複数の接栓端子と、前記絶縁基板に設けられた複数の半導体装置と、前記絶縁基板上に設けられ、前記半導体装置と前記接栓端子とを電気的に接続する配線とを備え、前記接栓端子は基板識別用の端子を含む半導体実装装置としてもよい。これによって、異なる仕様の複数種のモジュールに対して基板の標準化を可能とし、トータルコストを低減することができるようになる。

さらに、前記絶縁基板の場合も、前記絶縁基板の長辺に誤挿入防止のためのノッチを、前記絶縁基板の２つの短辺にそれぞれ抜け止め用のノッチを設けるとよい。これによって、前記絶縁基板をソケットに装着する際誤挿入を防止できるとともに、基板装着後、基板の抜け止めを行うことができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、ＩＣが実装される絶縁基板に、ピッチを変えることなく従来の２倍の数の接栓端子を設けることができ、あるいは、接栓端子の数が同一ならば絶縁基板の大きさをおよそ半分にすることができる。

以下、本発明の好適な実施例を図面に基づいて説明する。

図１〜図３には、本発明を適用したメモリモジュールの一実施例が示されている。この実施例のメモリモジュールは、絶縁基板１０の表面と裏面にそれぞれ８個のメモリＩＣ２０と１個のドライバＩＣ３０が搭載されており、上記絶縁基板１０の表裏には基板の一辺に沿って同一形状の接栓端子１１ａ，１１ｂ，１１ｃ………が、等ピッチＰでそれぞれ形成されている。絶縁基板１０の表側の接栓端子１１ａ，１１ｂ，１１ｃ………と、裏側の接栓端子１１ａ’，１１ｂ’，１１ｃ’………とは、互いに電気的に絶縁されている。しかもこの実施例では、特に制限されないが、絶縁基板１０の表側の接栓端子１１ａ，１１ｂ，１１ｃ………と、裏側の接栓端子１１ａ’，１１ｂ’，１１ｃ’………とは、図２に示すごとく、互いに位置が半ピッチＰ／２だけずれるように形成されている。

上記絶縁基板１０は、それぞれ表面に導電層からなる配線パターンが形成されてなる複数（例えば６枚）の絶縁性基板が積層された多層構造とされている。また、この実施例では、上記絶縁基板１０の材料としてＦＲ−５と呼ばれる熱膨張率が１０ｐｐｍ程度の高ＴＧ材料（軟化温度の高いガラス）が使用されている。これによって、ＴＳＯＰ（薄型スモール・アウトライン・パッケージ）構造のメモリＩＣ２０が実装可能にされる。

すなわち、従来一般的に使用されていたＦＲ−４と呼ばれるガラスエポキシ等からなる基板にあっては、熱膨張率が１６ｐｐｍ程度であるため、はんだ接合部の熱膨張率が５ｐｐｍ程度であるＴＳＯＰ（薄型スモール・アウトライン・パッケージ）構造のメモリＩＣを使用すると、熱サイクル等によりはんだ接合部が剥がれたりするおそれがあるため、はんだ接合部の熱膨張率が１０ｐｐｍ程度であるＳＯＪ構造のメモリＩＣを実装せざるを得なかった。

しかるに、本実施例では、基板１０の材料として熱膨張率が１０ｐｐｍ程度の高ＴＧ材料を使用しているため、リード端子が外側に拡がるように折曲された熱膨張率が５ｐｐｍ程度のＴＳＯＰ（薄型スモール・アウトライン・パッケージ）構造のメモリＩＣを使用することができるようになった。その結果、基板に実装された状態でのＩＣの高さが低くなって、モジュールが小型化できるようになった。

さらに、この実施例では、絶縁基板１０の所定の位置に、互いにリード端子が逆方向に曲げられたメモリＩＣ２０がはんだ付けされている。すなわち、絶縁基板１０の表側に実装されたメモリＩＣ２０は、図３に示すように、リード端子２１がＩＣの腹の側に向かって曲げられており、絶縁基板１０の裏側に実装されたメモリＩＣ２０’はリード端子２１’がＩＣの背の側に向かって曲げられている。これによって、表面のＩＣと裏面のＩＣの信号端子が同一位置に来るようになるので、基板１０の表面に形成すべき配線パターンの共用化が可能になるとともに、最短距離の配線形成が容易となる。そのため、配線パターンの設計が容易となるとともに、配線同士の交差箇所を減らすことができ、配線が簡素化されてモジュールの特性および品質が向上する。

上記絶縁基板１０の接栓端子１１が形成された辺とこれに直交する２辺には、図１に示すように、それぞれノッチ１２ａ，１２ｂおよび１３ａ，１３ｂが形成されている。このうち接栓端子が形成された辺上のノッチ１２ａと１２ｂは、誤挿入を防止するためのメカニカルキーイン用のノッチ（凹部）とされ、１３ａ，１３ｂは抜け止め用のノッチとされる。

すなわち、この実施例の絶縁基板１０は、図４に示されているようなソケット４０に装着される適した構造とされている。

次に、ソケット４０の一実施例について説明する。
絶縁基板１０が装着されるソケット４０は、前記接栓端子１１ａ，１１ｂ，１１ｃ………および１１ａ，１１ｂ，１１ｃ………と１１ａ’，１１ｂ’，１１ｃ’………の数に対応した端子ピン４１ａ，４１ｂ，４１ｃ………を外側に有し、内側には上記ノッチ１２ａ，１２ｂに対応した位置にそれぞれ上記ノッチと係合可能な突起４２ａ，４２ｂを有している。

また、上記各端子ピン４１ａ，４１ｂ，４１ｃ………には、図５に示すように、上記各接栓端子１１と接触可能な弾性片からなるリード４３がそれぞれ一体に形成されており、それらがソケットのハウジング４４内に接栓端子のピッチＰの半分のピッチＰ／２で保持されている。各リード４３は互いに離間されているとともに、リード４３は、図５に実線Ａで示されているようなやや下向きのリードと二点鎖線Ｂで示されているようなやや上向きのリードとが交互に配置されることにより、互いに基板１０の厚みとより少し狭い間隔をおいて向き合う係合部を構成している。絶縁基板１０は、矢印Ｃ方向から接栓端子部を上記リード４３により構成される係合部に挿入し、矢印Ｄ方向へ回動させることにより装着される。

ソケット４０の両端には、図４に示すように、先端部にそれぞれ突起４７ａ，４７ｂを有する一対の保持アーム４５ａ，４５ｂがピン４６ａ，４６ｂを支点として回転自在に取り付けられており、上記リード４３に上記絶縁基板１０を装着した後に、上記保持アーム４５ａ，４５ｂを内側に回動させ、基板１０の側面のノッチ１３ａ，１３ｂに突起４７ａ，４７ｂを係合させることで、基板の抜け止めを行なえるようになっている。

さらに、保持アーム４５ａ，４５ｂには内側に向けて作動片４８ａ，４８ｂが形成されており、上記ピン４６ａ，４６ｂを支点としてそれぞれ外側へ回動させたとき、上記作動片４８ａ，４８ｂが装着されている基板１０を押し出して離脱させるように構成されている。これによって、端子密度が増大し取外しが困難になった基板１０とソケット４０との結合を、保持アーム４５ａ，４５ｂの操作によるてこの原理で簡単に外すことができるようになる。

さらに、この実施例の絶縁基板１０には、基板識別用のＰＤ端子１７ａ，１７ｂ，１７ｃ，１７ｄと、ジャンパーチップ接続端子１８ａ，１８ｂ，１８ｃ，１８ｄと、グランド端子（もしくはＶｃｃ端子）１９ａ，１９ｂ，１９ｃ，１９ｄが基板表面に、また上記ＰＤ端子１７ａ，１７ｂ，１７ｃ，１７ｄをジャンパーチップ接続端子１８ａ，１８ｂ，１８ｃ，１８ｄに接続するための配線パターン５０が、図１に破線で示すように、内部配線層に設けられており、上記ＰＤ端子１７ａ，１７ｂ，１７ｃ，１７ｄおよびグランド端子（もしくはＶｃｃ端子）１９ａ，１９ｂ，１９ｃ，１９ｄ間に、それらを短絡するための導電体（０Ωの抵抗）を有するジャンパーチップ５０ａ，５０ｃ………が選択的に接続されるようになっている。ジャンパーチップ５０ａ，５０ｃ………は、仕様の異なるモジュールを識別するためのコードを発生するために使用される。

すなわち、図６に示すように、ジャンパーチップ５０ａ，５０ｃが接続されたＰＤ端子１７ａ，１７ｃはグランド電位（もしくはＶｃｃ電位）に固定され、ジャンパーチップが接続されないＰＤ端子１７ｂ，１７ｄはＮＣ端子（ノオ・コネクション端子）となるため、これらのＰＤ端子１７ａ〜１７ｄの状態をマイクロプロセッサが読み込むことでどのような仕様のモジュールであるか、つまりモジュールの記憶容量や電気的特性を例えば自己の保有するテーブル（メモリ）を参照することで知ることができる。上記ＰＤ端子が４個あれば１６種類、ｎ個あれば２のｎ乗種類のモジュールを識別することができる。

図７には、上記メモリモジュールのブロック構成例を示す。この実施例のモジュールは、１６個のダイナミックＲＡＭ Ｄ０〜Ｄ１５（メモリＩＣ２０）と、ドライバＢ０〜Ｂ２６とにより構成されている。上記ドライバＢ０〜Ｂ２６は、半数ずつそれぞれ一つの半導体チップ上に形成されてＩＣ化され、基板１０上に実装される（図１のＩＣ３０）。上記ドライバＢ０〜Ｂ２６は、複数のダイナミックＲＡＭに共通の信号（ＯＥ，ＷＥ，ＣＡＳ等）を各チップに伝達するのに使用される。

このように、ドライバがモジュール側に設けられていることにより、これを駆動するＣＰＵの側のドライバが不要となり、ユーザーはモジュールの種類ごとにドライバを設計する必要がなくなる。すなわち、仮にモジュール側にドライバがないとすると、使用するモジュールが変わるとそれを駆動するのに必要な駆動力も変わるので、いちいち最適なドライバを設計し直す必要があるが、上記実施例ではドライバがモジュール側に設けられているため、ＣＰＵの側のドライバが不要となる。

以上説明したように上記実施例は、絶縁基板の表裏に設けられる接栓端子を、互いに電気的に絶縁された別個の接栓端子となるように形成するようにしたので、従来と同一の大きさの絶縁基板にピッチを変えることなく２倍の数の接栓端子を設けることができる。あるいは、接栓端子の数が同一ならば絶縁基板の大きさをおよそ半分にすることができるという効果がある。

さらに、絶縁基板の材料として低熱膨張率の材料を使用するとともに、ＴＳＯＰ（薄型スモール・アウトライン・パッケージ）構造のＩＣとして実装させるようにしたので、ＳＯＪ構造のＩＣに比べて絶縁基板に実装された状態でのＩＣの高さを低くなってモジュールが小型化されるという効果がある。

また、絶縁基板の表面側の接栓端子列と、裏面側の接栓端子列とを互いに半ピッチ分ずらして形成するようにしたので、それぞれの接栓端子列と接触するリード（コネクタ）を有するソケットを作りやすくなるという効果がある。

さらに、絶縁基板の接栓端子列側の端面にノッチを設け、ソケットの対応する位置には上記ノッチに係合可能な突起を設けるようにしたので、誤った基板（モジュール）に挿入されてシステムが誤動作したり、モジュール内のＩＣが破損されるのを防止することができる。

また、絶縁基板の接栓端子列の一部に、複数の基板識別用端子（ＰＤ端子）を設けるとともに、これらの端子と電源端子間を選択的に短絡させるためのジャンパーチップを実装可能な接続端子を設けるようにしたので、異なる仕様の複数種のモジュールに対して基板の標準化を可能とし、トータルコストを低減することができるようになる。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記実施例では、絶縁基板の表面および裏面にそれぞれ複数のメモリＩＣが実装されているが、複数のＩＣが絶縁基板の表面または裏面の一方にのみ実装されたものであってもよい。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるメモリモジュールに適用した場合について説明したがこの発明はそれに限定されるものでなく、メモリカードその他一枚の絶縁基板上に複数のＩＣが実装された半導体実装基板に広く利用することができる。

本発明を適用したメモリモジュールの一実施例を示す平面図である。 図１のメモリモジュールの接栓端子部の拡大説明図である。 図１のメモリモジュールのＩＣ実装状態を示す拡大説明図である。 図１のメモリモジュールが装着されるソケットの一実施例を示す側面図である。 図３のソケットの構造を示す拡大断面図である。 ＰＤ端子とジャンパーチップとの関係を示す等化回路図である。 図１のメモリモジュールの構成例を示すブロック図である。 従来のメモリモジュールの接栓端子部の拡大説明図である。

符号の説明

１０ 絶縁基板
１１ａ，１１ｂ，１１ｃ 接栓端子
１２ａ，１２ｂ メカニカルキーイン用のノッチ
１３ａ，１３ｂ 抜け止め用のノッチ
１７ａ〜１７ｄ ＰＤ端子
２０ メモリＩＣ
３０ ドライバＩＣ
４０ ソケット
５０ａ，５０ｃ ジャンパーチップ

Claims (2)

1. 互いに対向する第１及び第３の辺と、互いに対向する第２及び第４の辺とを有する矩形状の絶縁基板と、
   前記第１の辺に沿って前記絶縁基板の表面側及び裏面側に互いに電気的に絶縁されて設けられた複数の接栓端子と、
   前記絶縁基板の表面と裏面にそれぞれ設けられた複数のメモリＩＣと前記複数のメモリＩＣに共通信号を伝達するドライバＩＣとを含む複数の半導体装置と、
   前記絶縁基板の前記第１の辺の略中央に設けられた誤挿入防止のためのメカニカルキーイン用ノッチとを備え、
   前記絶縁基板の表面に設けられたメモリＩＣと前記絶縁基板の裏面に設けられたメモリＩＣの対応する外部端子同士が、前記絶縁基板に形成された共通の配線パターンを介して前記絶縁基板の表面側または裏面側の接栓端子のいずれか一つの接栓端子に接続されてなることを特徴とするメモリモジュール。
2. 前記絶縁基板は、前記第１の辺に設けられた誤挿入防止のためのノッチに加えて、前記第２及び第４の辺にそれぞれ設けられた抜け止め用のノッチとを備えることを特徴とする請求項１記載のメモリモジュール。
   

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