JP3712367B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、デュアルポートＲＡＭに係る半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、マイコンを使ったシステムまたはシステム自体を１個のＩＣで設計しているシステム オン チップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：以下、ＳＯＣと略記する）等では単一のＭＰＵではなく、複数のＭＰＵを使用している。
【０００３】
このＭＰＵ間の通信（データの受け渡し）を行う時、通信ポートを介したデータ転送は、ＭＰＵ間にメモリを介在させる事で、各ＭＰＵはメモリをアクセスするだけでデータを転送できることができる。
【０００４】
この利便性のため、マルチＭＰＵのシステムでは、マルチポートのメモリ、すなわち、デュアルポートＲＡＭが使用されることが衆知である。
【０００５】
デュアルポートＲＡＭのポートをＡポート、Ｂポートとし、ＭＰＵ１をＡポートに接続し、ＭＰＵ２をＢポートに接続することで、ＭＰＵ１がＡポートにデータを書き込んだ直後または、同時に、ＭＰＵ２はＢポートのデータを読みにいけばよく、メモリに対するアクセスを行う事でＭＰＵ１のデータをＭＰＵ２に伝える事ができる利点が有る。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来技術のデュアルポートＲＡＭでは、次のような問題があった。
【０００７】
まず、第１の問題点は、このＭＰＵ間の通信（データの受け渡し）を行う時、通信ポートを介したデータ転送は、ハードウエアおよびソフトウエアの構成が複雑になるばかりか、その動作速度も遅くなる問題が有る。
【０００８】
また、第２の問題点は、メモリの大容量化、高集積化の傾向にともない、従来技術のデュアルポートＲＡＭでの消費電流は増大してしまう。
【０００９】
そこで、本発明の目的は、上記問題に鑑み、無負荷型のＣＭＯＳ ＳＲＡＭメモリセルを用いてデュアルポートＲＡＭを構成する事で、高集積化を行い、さらに電流は通常の無負荷型４ＴｒＣＭＯＳ ＳＲＡＭメモリセルと同等の構成にする事により、消費電流の削減を計る事にある。
【００１０】
なお、無負荷型４Ｔｒ ＣＭＯＳ ＳＲＡＭについては、例えば、特開２０００−１２４３３３号公報に記載されている。
【００１１】
【課題を解決するための手段】
本発明の半導体記憶装置は、第１のビット線にソースが接続され、ゲートが第１のワード線に接続された一導電型の第１のＭＯＳトランジスタと、第２のビット線にソースが接続され、ゲートが前記第１のワード線に接続された一導電型の第２のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続された逆導電型の第３のＭＯＳトランジスタと、ソースが前記第２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続された逆導電型の第４のＭＯＳトランジスタとで、論理状態を保持するためのフリップフロップと、第３のビット線にソースが接続され、ゲートが第２のワード線に接続された逆導電型の第５のＭＯＳトランジスタと、第４のビット線にソースが接続され、ゲートが前記第２のワード線に接続された逆導電型の第６のＭＯＳトランジスタとを備える構成である。
【００１２】
さらに、本発明の半導体記憶装置は、第１のビット線にソースが接続され、ゲートが第１のワード線に接続された一導電型の第１のＭＯＳトランジスタと、
第２のビット線にソースが接続され、ゲートが前記第１のワード線に接続された一導電型の第２のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続された逆導電型の第３のＭＯＳトランジスタと、ソースが前記第２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続された逆導電型の第４のＭＯＳトランジスタとで、論理状態を保持するためのフリップフロップと、第３のビット線にソースが接続され、ゲートが第２のワード線に接続された一導電型の第７のＭＯＳトランジスタと、第４のビット線にソースが接続され、ゲートが前記第２のワード線に接続された一導電型の第８のＭＯＳトランジスタとを備え、前記第７のＭＯＳトランジスタの駆動電流が、前記第１のＭＯＳトランジスタの駆動電流より小さく、前記第８のＭＯＳトランジスタの駆動電流が、前記第２のＭＯＳトランジスタの駆動電流より小さい構成である。
【００１３】
また、本発明の半導体記憶装置の前記一導電型ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、前記逆導電型ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタである構成である。
【００１４】
またさらに、本発明の半導体記憶装置の前記第７のＭＯＳトランジスタのゲート幅が、前記第１のＭＯＳトランジスタのゲート幅より少なくとも０．０２μｍ以上大きく、前記第８のＭＯＳトランジスタのゲート幅が、前記第２のＭＯＳトランジスタのゲート幅より少なくとも０．０２μｍ以上大きい構成である。
【００１５】
さらに、本発明の半導体記憶装置の前記第７のＭＯＳトランジスタのしきい値電圧が、前記第１のＭＯＳトランジスタのしきい値電圧よりも大きく、前記第８のＭＯＳトランジスタのしきい値電圧が、前記第２のＭＯＳトランジスタのしきい値電圧より大きい構成である。
【００１６】
【発明の実施の形態】
次に、図面を参照しながら、本発明の実施の形態を以下に詳述する。
【００１７】
本発明の特徴は、無負荷型４ＴｒＣＭＯＳ ＳＲＡＭをベースにデュアルポートＲＡＭを構成したときに、電流削減をしたことにある。
【００１８】
図１は、本発明の第１の実施の形態の半導体記憶装置の回路図である。
【００１９】
図１を参照すると、本発明の第１の実施の形態の半導体記憶装置は、第１のビット線ＢＩＴＡ１（１３１）、ＢＩＴＡ１Ｂ（１３３）にソースが接続され、ゲートがワード線Ａ（１２１）に接続されたＰＭＯＳトランジスタ１０１，１０２と、論理状態を保持するためのフリップフロップを構成している２個のＮＭＯＳトランジスタ１０３と、さらに、第２のビット線ＢＩＴＢ１（１３２）、ＢＩＴＢ１Ｂ（１３４）にソースが接続され、ゲートがワード線Ｂ（１２２）に接続されたＮＭＯＳトランジスタ１０４，１０５とを備える。
【００２０】
次に、本発明の第１の実施の形態の半導体記憶装置の動作を説明する。
【００２１】
再び、図１を参照すると、本発明の第１の実施の形態の半導体記憶装置のビット線ＢＩＴＡ１（１３１）、ＢＩＴＡ１Ｂ（１３３）は、ハイレベル（例えば、電源電位）にあり、ＰＭＯＳトランジスタ１０１、１０２にはオフリーク電流Ｉｏｆｆが流れており、このオフリーク電流Ｉｏｆｆにより、フリップフロップの電位を保持している。
【００２２】
しかし、本発明の第１の実施の形態の半導体記憶装置のビット線ＢＩＴＢ１（１３２）、ＢＩＴＢ１Ｂ（１３４）にソースが接続され、ワード線Ｂ（１２２）にゲートが接続されているＮＭＯＳトランジスタ１０４、１０５には、オフリーク電流Ｉｏｆｆはほとんど流れないため、デュアルポートＲＡＭでありながら、電流値は無負荷型４ＴｒＣＭＯＳＳＲＡＭと同等になる。
【００２３】
次に、本発明の第２の実施の形態の半導体記憶装置について図面を参照して詳細に説明する。
【００２４】
本発明の第２の実施の形態の半導体記憶装置の構成を図２に示す。
【００２５】
図２を参照すると、本発明の第２の実施の形態の半導体記憶装置は、本発明の第１の実施の形態の半導体記憶装置のワード線に接続されているポートＢ側のトランジスタをＮＭＯＳトランジスタからオフリーク電流Ｉｏｆｆの少ないＰＭＯＳトランジスタに置き換えた例である。
【００２６】
その他の構成要素は、本発明の第１の実施の形態の半導体記憶装置の構成要素と同一で、同一の参照符号を付してある。
【００２７】
このＰＭＯＳトランジスタの製造方法としては、ポートＡ側のワード線に接続されたＰＭＯＳトランジスタ１０１、１０２に対して、ポートＢ側のＰＭＯＳトランジスタ１０６、１０７のゲート幅Ｌを少なくとも０．０２μｍ以上大きくするか、ＰＭＯＳトランジスタ１０６、１０７のしきい値電圧Ｖｔを大きくすることによって実現できる。
【００２８】
本発明の第２の実施の形態の半導体記憶装置の効果については、本発明の第１の実施の形態の半導体記憶装置の効果、すなわち、オフリーク電流Ｉｏｆｆがほとんど流れないため、デュアルポートＲＡＭでありながら、電流値は無負荷型４ＴｒＣＭＯＳＳＲＡＭと同等になる。
【００２９】
次に、本発明の第３の実施の形態の半導体記憶装置について図面を参照して詳細に説明する。
【００３０】
本発明の第３の実施の形態の半導体記憶装置の構成を図３に示す。
【００３１】
図３を参照すると、本発明の第３の実施の形態の半導体記憶装置は、本発明の第２の実施の形態の半導体記憶装置のデュアルポートＲＡＭの構成において、メモリアレイを構成した時の配置で、１本当たりのビット線の電流負荷を軽減した例である。
【００３２】
本発明の第３の実施の形態の半導体記憶装置のポートＡ側について説明すると、まず、最初にビット線ＢＩＴＡ１（１３１）に対して、メモリセル３０１は、ワード線にゲートが接続されているオフリーク電流Ｉｏｆｆの大きいＰＭＯＳトランジスタ１０１のソースが接続されている。
【００３３】
そして、次のメモリセル３０２は、ソースが接続されるＰＭＯＳトランジスタは、オフリーク電流Ｉｏｆｆが少ないＰＭＯＳトランジスタ１０６になり、オフリーク電流Ｉｏｆｆが多いトランジスタと、少ないトランジスタが同一ビット線に対して、交互に接続された構成になる事を特徴としている。
【００３４】
これにより各ビット線の負荷電流は、半減できる効果がある。本発明の第３の実施の形態の半導体記憶装置の効果については、本発明の第１の実施の形態の半導体記憶装置の効果、すなわち、オフリーク電流Ｉｏｆｆがほとんど流れないため、デュアルポートＲＡＭでありながら、電流値は無負荷型４ＴｒＣＭＯＳＳＲＡＭと同じである。
【００３５】
次に、本発明の第４の実施の形態の半導体記憶装置について図面を参照して詳細に説明する。
【００３６】
本発明の第４の実施の形態の半導体記憶装置の構成を図４に示す。
【００３７】
図４を参照すると、本発明の第４の実施の形態の半導体記憶装置は、本発明の第１の実施の形態の半導体記憶装置のワード線に接続されているポートＢ側のビット線に接続されるＮＭＯＳトランジスタをビット線の正論理側だけに配置し、トータルのトランジスタ数を５トランジスタとして集積度を向上させた例である。
【００３８】
その他の構成要素は、本発明の第１の実施の形態の半導体記憶装置の構成要素と同一で、同一の参照符号を付してある。
【００３９】
電流削減効果は、本発明の第１の実施の形態の半導体記憶装置と同じである。
【００４０】
本発明の第４の実施の形態の半導体記憶装置のフリップフロップ部とポートＢ側部分のレイアウト配置の概略平面図の例としては、図８および図９に示すようになる。
【００４１】
次に、本発明の第５の実施の形態の半導体記憶装置について図面を参照して詳細に説明する。
【００４２】
本発明の第５の実施の形態の半導体記憶装置の構成を図５に示す。
【００４３】
図５を参照すると、本発明の第５の実施の形態の半導体記憶装置は、本発明の第４の実施の形態の半導体記憶装置においてＮＭＯＳトランジスタを削除することにより、内部接点１０９と１１０の接点容量値の関係が変化し、フリップフロップの負荷容量がアンバランスになるため、内部接点１０９側に拡散層容量またはゲートポリの対基盤容量を有する容量素子１０８を追加し、フリップフロップの内部接点１０９と１１０における負荷を等価的に等しくし、動作を安定させるようにした例である。
【００４４】
図８、図９にフリップフロップ部とポートＢ側のレイアウトの概略平面配置図を示しているが、点線で囲まれた領域の拡散層側面容量分が、内部接点１１０に内部接点１０９より多く付加されるため、内部接点１０９側に容量を付加し、内部接点１０９，１１０の接点容量を等しくした例である。
【００４５】
次に、本発明の第６の実施の形態の半導体記憶装置について図面を参照して詳細に説明する。
【００４６】
本発明の第６の実施の形態の半導体記憶装置の構成を図６に示す。
【００４７】
図６を参照すると、本発明の第６の実施の形態の半導体記憶装置は、本発明の第４の実施の形態の半導体記憶装置の内部接点容量を等しくする為に、ゲートがワード線Ｂに接続されている素子を容量として残した例で、フリップフロップ部とポートＢ側のワード線領域のレイアウト概略図の１例を図１０および図１１に示している。ポートＢのバー側の内部接点１１０の拡散層の端をワード線に接続されたゲートのゲート幅Ｌ方向の半分の位置にする事で実現できる。
【００４８】
次に、本発明の第７の実施の形態の半導体記憶装置について図面を参照して詳細に説明する。
【００４９】
本発明の第７の実施の形態の半導体記憶装置の構成を図７に示す。
【００５０】
図７を参照すると、本発明の第６の実施の形態の半導体記憶装置は、本発明の第４の実施の形態の半導体記憶装置を２個用い、これらの配置を鏡面配置とした例である。
【００５１】
すなわち、ワード線の配置をポートＡ、ポートＢ、ポートＢ、ポートＡの順番で配置する事で、削減されたＮＭＯＳトランジスタの領域を隣接するメモリセル同士でかななり合うように配置できるため、集積度が大幅に向上する。
【００５２】
【発明の効果】
以上説明した通り、本発明による第１の効果は、オフリーク電流Ｉｏｆｆを流すＰＭＯＳトランジスタをポートＡ、ポートＢ共に用いたデュアルポートＲＡＭに比べて、前記ＰＭＯＳはポートＡ側のみにしか配置しないため、電流値が半分になる。
【００５３】
また、本発明による第２の効果は、負荷型ＣＭＯＳＳＲＡＭでデュアルポートを構成すると最低でも８個のトランジスタが必要であるが、本発明では、デュアルポートＲＡＭの６個のトランジスタで構成でき、集積度の面で向上できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置の回路図である。
【図２】本発明の第２の実施の形態の半導体記憶装置の回路図である。
【図３】本発明の第３の実施の形態の半導体記憶装置の回路図である。
【図４】本発明の第４の実施の形態の半導体記憶装置の回路図である。
【図５】本発明の第５の実施の形態の半導体記憶装置の回路図である。
【図６】本発明の第６の実施の形態の半導体記憶装置の回路図である。
【図７】本発明の第７の実施の形態の半導体記憶装置の回路図である。
【図８】図４に示す本発明の第４の実施の形態の半導体記憶装置の平面配置図である。
【図９】本発明の第４の実施の形態の半導体記憶装置の他の平面配置図である。
【図１０】図６に示す本発明の第６の実施の形態の半導体記憶装置の平面配置図である。
【図１１】本発明の第６の実施の形態の半導体記憶装置の他の平面配置図である。
【図１２】従来の半導体記憶装置の平面配置図である。
【図１３】従来の半導体記憶装置の他の平面配置図である。
【符号の説明】
５１，５２，５３，５４，５５，５６，５７，５８，５９ 拡散層
１０１，１０２，１０６，１０７ ＰＭＯＳトランジスタ
１０３ メモリセルトランジスタ
１０８，１１１ 負荷容量
１０９，１１０ 内部接点
１２１，１２２ ワード線
１３１，１３２，１３３，１３４ デジット線
１４１，１４２ メモリセル
１５１ コンタクトホール
２０１ 拡散層
３０１ ゲートチャネル
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、デュアルポートＲＡＭに係る半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、マイコンを使ったシステムまたはシステム自体を１個のＩＣで設計しているシステム オン チップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：以下、ＳＯＣと略記する）等では単一のＭＰＵではなく、複数のＭＰＵを使用している。
【０００３】
このＭＰＵ間の通信（データの受け渡し）を行う時、通信ポートを介したデータ転送は、ＭＰＵ間にメモリを介在させる事で、各ＭＰＵはメモリをアクセスするだけでデータを転送できることができる。
【０００４】
この利便性のため、マルチＭＰＵのシステムでは、マルチポートのメモリ、すなわち、デュアルポートＲＡＭが使用されることが衆知である。
【０００５】
デュアルポートＲＡＭのポートをＡポート、Ｂポートとし、ＭＰＵ１をＡポートに接続し、ＭＰＵ２をＢポートに接続することで、ＭＰＵ１がＡポートにデータを書き込んだ直後または、同時に、ＭＰＵ２はＢポートのデータを読みにいけばよく、メモリに対するアクセスを行う事でＭＰＵ１のデータをＭＰＵ２に伝える事ができる利点が有る。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来技術のデュアルポートＲＡＭでは、次のような問題があった。
【０００７】
まず、第１の問題点は、このＭＰＵ間の通信（データの受け渡し）を行う時、通信ポートを介したデータ転送は、ハードウエアおよびソフトウエアの構成が複雑になるばかりか、その動作速度も遅くなる問題が有る。
【０００８】
また、第２の問題点は、メモリの大容量化、高集積化の傾向にともない、従来技術のデュアルポートＲＡＭでの消費電流は増大してしまう。
【０００９】
そこで、本発明の目的は、上記問題に鑑み、無負荷型のＣＭＯＳ ＳＲＡＭメモリセルを用いてデュアルポートＲＡＭを構成する事で、高集積化を行い、さらに電流は通常の無負荷型４ＴｒＣＭＯＳ ＳＲＡＭメモリセルと同等の構成にする事により、消費電流の削減を計る事にある。
【００１０】
なお、無負荷型４Ｔｒ ＣＭＯＳ ＳＲＡＭについては、例えば、特開２０００−１２４３３３号公報に記載されている。
【００１１】
【課題を解決するための手段】
本発明の半導体記憶装置は、第１のビット線にソースが接続され、ゲートが第１のワード線に接続された一導電型の第１のＭＯＳトランジスタと、第２のビット線にソースが接続され、ゲートが前記第１のワード線に接続された一導電型の第２のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続された逆導電型の第３のＭＯＳトランジスタと、ソースが前記第２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続された逆導電型の第４のＭＯＳトランジスタとで、論理状態を保持するためのフリップフロップと、第３のビット線にソースが接続され、ゲートが第２のワード線に接続された逆導電型の第５のＭＯＳトランジスタと、第４のビット線にソースが接続され、ゲートが前記第２のワード線に接続された逆導電型の第６のＭＯＳトランジスタとを備える構成である。
【００１２】
さらに、本発明の半導体記憶装置は、第１のビット線にソースが接続され、ゲートが第１のワード線に接続された一導電型の第１のＭＯＳトランジスタと、
第２のビット線にソースが接続され、ゲートが前記第１のワード線に接続された一導電型の第２のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続された逆導電型の第３のＭＯＳトランジスタと、ソースが前記第２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続された逆導電型の第４のＭＯＳトランジスタとで、論理状態を保持するためのフリップフロップと、第３のビット線にソースが接続され、ゲートが第２のワード線に接続された一導電型の第７のＭＯＳトランジスタと、第４のビット線にソースが接続され、ゲートが前記第２のワード線に接続された一導電型の第８のＭＯＳトランジスタとを備え、前記第７のＭＯＳトランジスタの駆動電流が、前記第１のＭＯＳトランジスタの駆動電流より小さく、前記第８のＭＯＳトランジスタの駆動電流が、前記第２のＭＯＳトランジスタの駆動電流より小さい構成である。
【００１３】
また、本発明の半導体記憶装置の前記一導電型ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、前記逆導電型ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタである構成である。
【００１４】
またさらに、本発明の半導体記憶装置の前記第７のＭＯＳトランジスタのゲート幅が、前記第１のＭＯＳトランジスタのゲート幅より少なくとも０．０２μｍ以上大きく、前記第８のＭＯＳトランジスタのゲート幅が、前記第２のＭＯＳトランジスタのゲート幅より少なくとも０．０２μｍ以上大きい構成である。
【００１５】
さらに、本発明の半導体記憶装置の前記第７のＭＯＳトランジスタのしきい値電圧が、前記第１のＭＯＳトランジスタのしきい値電圧よりも大きく、前記第８のＭＯＳトランジスタのしきい値電圧が、前記第２のＭＯＳトランジスタのしきい値電圧より大きい構成である。
【００１６】
【発明の実施の形態】
次に、図面を参照しながら、本発明の実施の形態を以下に詳述する。
【００１７】
本発明の特徴は、無負荷型４ＴｒＣＭＯＳ ＳＲＡＭをベースにデュアルポートＲＡＭを構成したときに、電流削減をしたことにある。
【００１８】
図１は、本発明の第１の実施の形態の半導体記憶装置の回路図である。
【００１９】
図１を参照すると、本発明の第１の実施の形態の半導体記憶装置は、第１のビット線ＢＩＴＡ１（１３１）、ＢＩＴＡ１Ｂ（１３３）にソースが接続され、ゲートがワード線Ａ（１２１）に接続されたＰＭＯＳトランジスタ１０１，１０２と、論理状態を保持するためのフリップフロップを構成している２個のＮＭＯＳトランジスタ１０３と、さらに、第２のビット線ＢＩＴＢ１（１３２）、ＢＩＴＢ１Ｂ（１３４）にソースが接続され、ゲートがワード線Ｂ（１２２）に接続されたＮＭＯＳトランジスタ１０４，１０５とを備える。
【００２０】
次に、本発明の第１の実施の形態の半導体記憶装置の動作を説明する。
【００２１】
再び、図１を参照すると、本発明の第１の実施の形態の半導体記憶装置のビット線ＢＩＴＡ１（１３１）、ＢＩＴＡ１Ｂ（１３３）は、ハイレベル（例えば、電源電位）にあり、ＰＭＯＳトランジスタ１０１、１０２にはオフリーク電流Ｉｏｆｆが流れており、このオフリーク電流Ｉｏｆｆにより、フリップフロップの電位を保持している。
【００２２】
しかし、本発明の第１の実施の形態の半導体記憶装置のビット線ＢＩＴＢ１（１３２）、ＢＩＴＢ１Ｂ（１３４）にソースが接続され、ワード線Ｂ（１２２）にゲートが接続されているＮＭＯＳトランジスタ１０４、１０５には、オフリーク電流Ｉｏｆｆはほとんど流れないため、デュアルポートＲＡＭでありながら、電流値は無負荷型４ＴｒＣＭＯＳＳＲＡＭと同等になる。
【００２３】
次に、本発明の第２の実施の形態の半導体記憶装置について図面を参照して詳細に説明する。
【００２４】
本発明の第２の実施の形態の半導体記憶装置の構成を図２に示す。
【００２５】
図２を参照すると、本発明の第２の実施の形態の半導体記憶装置は、本発明の第１の実施の形態の半導体記憶装置のワード線に接続されているポートＢ側のトランジスタをＮＭＯＳトランジスタからオフリーク電流Ｉｏｆｆの少ないＰＭＯＳトランジスタに置き換えた例である。
【００２６】
その他の構成要素は、本発明の第１の実施の形態の半導体記憶装置の構成要素と同一で、同一の参照符号を付してある。
【００２７】
このＰＭＯＳトランジスタの製造方法としては、ポートＡ側のワード線に接続されたＰＭＯＳトランジスタ１０１、１０２に対して、ポートＢ側のＰＭＯＳトランジスタ１０６、１０７のゲート幅Ｌを少なくとも０．０２μｍ以上大きくするか、ＰＭＯＳトランジスタ１０６、１０７のしきい値電圧Ｖｔを大きくすることによって実現できる。
【００２８】
本発明の第２の実施の形態の半導体記憶装置の効果については、本発明の第１の実施の形態の半導体記憶装置の効果、すなわち、オフリーク電流Ｉｏｆｆがほとんど流れないため、デュアルポートＲＡＭでありながら、電流値は無負荷型４ＴｒＣＭＯＳＳＲＡＭと同等になる。
【００２９】
次に、本発明の第３の実施の形態の半導体記憶装置について図面を参照して詳細に説明する。
【００３０】
本発明の第３の実施の形態の半導体記憶装置の構成を図３に示す。
【００３１】
図３を参照すると、本発明の第３の実施の形態の半導体記憶装置は、本発明の第２の実施の形態の半導体記憶装置のデュアルポートＲＡＭの構成において、メモリアレイを構成した時の配置で、１本当たりのビット線の電流負荷を軽減した例である。
【００３２】
本発明の第３の実施の形態の半導体記憶装置のポートＡ側について説明すると、まず、最初にビット線ＢＩＴＡ１（１３１）に対して、メモリセル３０１は、ワード線にゲートが接続されているオフリーク電流Ｉｏｆｆの大きいＰＭＯＳトランジスタ１０１のソースが接続されている。
【００３３】
そして、次のメモリセル３０２は、ソースが接続されるＰＭＯＳトランジスタは、オフリーク電流Ｉｏｆｆが少ないＰＭＯＳトランジスタ１０６になり、オフリーク電流Ｉｏｆｆが多いトランジスタと、少ないトランジスタが同一ビット線に対して、交互に接続された構成になる事を特徴としている。
【００３４】
これにより各ビット線の負荷電流は、半減できる効果がある。本発明の第３の実施の形態の半導体記憶装置の効果については、本発明の第１の実施の形態の半導体記憶装置の効果、すなわち、オフリーク電流Ｉｏｆｆがほとんど流れないため、デュアルポートＲＡＭでありながら、電流値は無負荷型４ＴｒＣＭＯＳＳＲＡＭと同じである。
【００３５】
次に、本発明の第４の実施の形態の半導体記憶装置について図面を参照して詳細に説明する。
【００３６】
本発明の第４の実施の形態の半導体記憶装置の構成を図４に示す。
【００３７】
図４を参照すると、本発明の第４の実施の形態の半導体記憶装置は、本発明の第１の実施の形態の半導体記憶装置のワード線に接続されているポートＢ側のビット線に接続されるＮＭＯＳトランジスタをビット線の正論理側だけに配置し、トータルのトランジスタ数を５トランジスタとして集積度を向上させた例である。
【００３８】
その他の構成要素は、本発明の第１の実施の形態の半導体記憶装置の構成要素と同一で、同一の参照符号を付してある。
【００３９】
電流削減効果は、本発明の第１の実施の形態の半導体記憶装置と同じである。
【００４０】
本発明の第４の実施の形態の半導体記憶装置のフリップフロップ部とポートＢ側部分のレイアウト配置の概略平面図の例としては、図８および図９に示すようになる。
【００４１】
次に、本発明の第５の実施の形態の半導体記憶装置について図面を参照して詳細に説明する。
【００４２】
本発明の第５の実施の形態の半導体記憶装置の構成を図５に示す。
【００４３】
図５を参照すると、本発明の第５の実施の形態の半導体記憶装置は、本発明の第４の実施の形態の半導体記憶装置においてＮＭＯＳトランジスタを削除することにより、内部接点１０９と１１０の接点容量値の関係が変化し、フリップフロップの負荷容量がアンバランスになるため、内部接点１０９側に拡散層容量またはゲートポリの対基盤容量を有する容量素子１０８を追加し、フリップフロップの内部接点１０９と１１０における負荷を等価的に等しくし、動作を安定させるようにした例である。
【００４４】
図８、図９にフリップフロップ部とポートＢ側のレイアウトの概略平面配置図を示しているが、点線で囲まれた領域の拡散層側面容量分が、内部接点１１０に内部接点１０９より多く付加されるため、内部接点１０９側に容量を付加し、内部接点１０９，１１０の接点容量を等しくした例である。
【００４５】
次に、本発明の第６の実施の形態の半導体記憶装置について図面を参照して詳細に説明する。
【００４６】
本発明の第６の実施の形態の半導体記憶装置の構成を図６に示す。
【００４７】
図６を参照すると、本発明の第６の実施の形態の半導体記憶装置は、本発明の第４の実施の形態の半導体記憶装置の内部接点容量を等しくする為に、ゲートがワード線Ｂに接続されている素子を容量として残した例で、フリップフロップ部とポートＢ側のワード線領域のレイアウト概略図の１例を図１０および図１１に示している。ポートＢのバー側の内部接点１１０の拡散層の端をワード線に接続されたゲートのゲート幅Ｌ方向の半分の位置にする事で実現できる。
【００４８】
次に、本発明の第７の実施の形態の半導体記憶装置について図面を参照して詳細に説明する。
【００４９】
本発明の第７の実施の形態の半導体記憶装置の構成を図７に示す。
【００５０】
図７を参照すると、本発明の第６の実施の形態の半導体記憶装置は、本発明の第４の実施の形態の半導体記憶装置を２個用い、これらの配置を鏡面配置とした例である。
【００５１】
すなわち、ワード線の配置をポートＡ、ポートＢ、ポートＢ、ポートＡの順番で配置する事で、削減されたＮＭＯＳトランジスタの領域を隣接するメモリセル同士でかななり合うように配置できるため、集積度が大幅に向上する。
【００５２】
【発明の効果】
以上説明した通り、本発明による第１の効果は、オフリーク電流Ｉｏｆｆを流すＰＭＯＳトランジスタをポートＡ、ポートＢ共に用いたデュアルポートＲＡＭに比べて、前記ＰＭＯＳはポートＡ側のみにしか配置しないため、電流値が半分になる。
【００５３】
また、本発明による第２の効果は、負荷型ＣＭＯＳＳＲＡＭでデュアルポートを構成すると最低でも８個のトランジスタが必要であるが、本発明では、デュアルポートＲＡＭの６個のトランジスタで構成でき、集積度の面で向上できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置の回路図である。
【図２】本発明の第２の実施の形態の半導体記憶装置の回路図である。
【図３】本発明の第３の実施の形態の半導体記憶装置の回路図である。
【図４】本発明の第４の実施の形態の半導体記憶装置の回路図である。
【図５】本発明の第５の実施の形態の半導体記憶装置の回路図である。
【図６】本発明の第６の実施の形態の半導体記憶装置の回路図である。
【図７】本発明の第７の実施の形態の半導体記憶装置の回路図である。
【図８】図４に示す本発明の第４の実施の形態の半導体記憶装置の平面配置図である。
【図９】本発明の第４の実施の形態の半導体記憶装置の他の平面配置図である。
【図１０】図６に示す本発明の第６の実施の形態の半導体記憶装置の平面配置図である。
【図１１】本発明の第６の実施の形態の半導体記憶装置の他の平面配置図である。
【図１２】従来の半導体記憶装置の平面配置図である。
【図１３】従来の半導体記憶装置の他の平面配置図である。
【符号の説明】
５１，５２，５３，５４，５５，５６，５７，５８，５９ 拡散層
１０１，１０２，１０６，１０７ ＰＭＯＳトランジスタ
１０３ メモリセルトランジスタ
１０８，１１１ 負荷容量
１０９，１１０ 内部接点
１２１，１２２ ワード線
１３１，１３２，１３３，１３４ デジット線
１４１，１４２ メモリセル
１５１ コンタクトホール
２０１ 拡散層
３０１ ゲートチャネル
Claims (6)
- 第１のビット線にソースが接続され、ゲートが第１のワード線に接続された一導電型の第１のＭＯＳトランジスタと、
第２のビット線にソースが接続され、ゲートが前記第１のワード線に接続された一導電型の第２のＭＯＳトランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続された逆導電型の第３のＭＯＳトランジスタと、
ソースが前記第２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続された逆導電型の第４のＭＯＳトランジスタとで、論理状態を保持するためのフリップフロップと、
第３のビット線にソースが接続され、ゲートが第２のワード線に接続された一導電型の第７のＭＯＳトランジスタと、
第４のビット線にソースが接続され、ゲートが前記第２のワード線に接続された一導電型の第８のＭＯＳトランジスタとを備え、
前記第７のＭＯＳトランジスタのオフリーク電流が、前記第１のＭＯＳトランジスタのオフリーク電流より小さく、前記第８のＭＯＳトランジスタのオフリーク電流が、前記第２のＭＯＳトランジスタのオフリーク電流より小さく構成された第１のメモリセルと、
前記第１のビット線にソースが接続され、ゲートが第４のワード線に接続された一導電型の第９のＭＯＳトランジスタと、
第２のビット線にソースが接続され、ゲートが前記第４のワード線に接続された一導電型の第１０のＭＯＳトランジスタと、
ソースが前記第９のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１０のＭＯＳトランジスタのドレインに接続された逆導電型の第１１のＭＯＳトランジスタと、
ソースが前記第１０のＭＯＳトランジスタのドレインに接続され、ゲートが前記第９のＭＯＳトランジスタのドレインに接続された逆導電型の第１２のＭＯＳトランジスタと
で、論理状態を保持するためのフリップフロップと、
第３のビット線にソースが接続され、ゲートが第３のワード線に接続された一導電型の第１３のＭＯＳトランジスタと、
第４のビット線にソースが接続され、ゲートが前記第３のワード線に接続された一導電型の第１４のＭＯＳトランジスタとを備え、
前記第９のＭＯＳトランジスタのオフリーク電流が、前記第１３のＭＯＳトランジスタのオフリーク電流より小さく、前記第１０のＭＯＳトランジスタのオフリーク電流が、前記第１４のＭＯＳトランジスタの駆動電流より小さく構成された第２のメモリセルとを備える半導体記憶装置。 - 前記一導電型ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、前記逆導電型ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタである請求項１記載の半導体記憶装置。
- 前記第８及び第１０のＭＯＳトランジスタを削除して構成した請求項１記載の半導体記憶装置。
- 前記第８及び第１０のＭＯＳトランジスタの替わりに容量素子を具備した請求項１記載の半導体記憶装置。
- 前記容量素子は、拡散容量で構成した請求項４記載の半導体記憶装置。
- 前記容量素子は、ゲートポリシリコンの対基板容量で構成した請求項４記載の半導体記憶装置。
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