CN113345496A - 一种存储器阵列 - Google Patents

Abstract

本申请涉及集成电路技术领域，提供了一种存储器阵列，每列存储单元包括：多个存储单元，按照排列方向排成一列，每个存储单元的第一边缘区域设置有位线触点和互补位线触点，多个存储单元包括按相邻关系分为第一存储单元和第二存储单元构成的存储单元对，第一存储单元和第二存储单元各自的第二边缘区域连接以形成连接区域，连接区域位于第一存储单元和第二存储单元各自的第一边缘区域之间；两条位线，分别与第一存储单元和第二存储单元各自的位线触点一一对应连接；两条互补位线，分别与第一存储单元和第二存储单元各自的互补位线触点一一对应连接。通过本申请实施例提供的技术方案可降低位线上的负载，提高包含存储器阵列的FPGA的运行速度。

Description

一种存储器阵列

技术领域

本申请涉及集成电路技术领域，尤其涉及一种存储器阵列。

背景技术

在FPGA中，由于功能模块多，器件数量庞大，因此金属布线资源比较紧张。而存储器作为不可或缺的模块，通常分成多列分布在整个FPGA中，因此占用了许多的布线资源。

目前，在存储器中每对应一列配置位，则有一列的位线(占用纵向的布线资源)，当每一列存储单元对的比特越多，则位线的负载越重。以一列132位的存储单元对为例，有两条位线，每条位线带了132个存储单元。

但是，位线的负载越多，不仅会导致运行速度变慢，也可能会在进入28nm工艺设计后造成功能失效。

发明内容

本申请实施例提供了一种存储器阵列，通过将位线触点和互补位线触点设置在两个存储单元的连接区域的两侧，以使两个存储单元连接不同的位线和互补位线，使得每条位线上的负载减少一半，从而提高存储单元对的运行速度，保障其功能和性能；字线减少一半，使得字线走线方向的布线资源节省出一半。

第一方面，本申请实施例提供了一种存储器阵列，包括：

多个存储单元，按照排列方向排成一列，每个存储单元的第一边缘区域设置有位线触点和互补位线触点，多个存储单元包括按相邻关系分为第一存储单元和第二存储单元构成的存储单元对，第一存储单元和第二存储单元各自的第二边缘区域连接以形成连接区域，连接区域位于第一存储单元和第二存储单元各自的第一边缘区域之间；

两条位线，分别与每个存储单元对中的第一存储单元和第二存储单元各自的位线触点一一对应连接；

两条互补位线，分别与每个存储单元对中的第一存储单元和第二存储单元各自的互补位线触点一一对应连接；

其中，每个存储单元连接一条字线，存储单元对中的第一存储单元和第二存储单元共用一条字线。

本申请实施例中，通过将位线触点和互补位线触点设置在两个存储单元的连接区域的两侧，以使两个存储单元连接不同的位线和互补位线，使得每条位线上的负载减少一半，从而提高存储单元对的运行速度，保障其功能和性能。字线减少一半，使得字线走线方向的布线资源节省出一半。

在一种可能的实施方式中，多个存储单元在排列方向上按照第一存储单元、第二存储单元、第二存储单元和第一存储单元的方式进行排成一列；

多个存储单元中相邻的两个第一存储单元各自的第一边缘区域连接，以使相邻的两个第一存储单元共用位线触点和互补位线触点；

多个存储单元中相邻的两个第二存储单元各自的第一边缘区域连接，以使相邻的两个第二存储单元共用位线触点和互补位线触点。

本申请实施例中，通过相邻的两个存储单元共用位线触点和互补位线触点，减少了拼接面积，从而减少存储器阵列在列方向上的长度。

在一种可能的实施方式中，存储单元包括：

多个晶体管，至少包括以目标中心线对称设置的两个传输晶体管、两个下拉晶体管和两个上拉晶体管，目标中心线为列存储单元沿排列方向的中心线；

其中，连接区域至少包括两个上拉晶体管和两个下拉晶体管中多晶硅两侧有源区远离传输晶体管一侧的有源区；第一边缘区域至少包括两个传输晶体管中多晶硅两侧有源区远离连接区域一侧的有源区；第一边缘区域中的一个传输晶体管的有源区设置位线触点，另一个传输晶体管的有源区设置互补位线触点。

在一种可能的实施方式中，存储单元包括：

存储单元包括：

第1至第N金属层，由下而上设置在多个晶体管上，第二金属层设置有两条位线和两条互补位线，N为大于1的正整数；

第1至第N绝缘层，设置在多个晶体管与第一金属层以及相邻的两个金属层之间；

其中，第一边缘区域的绝缘层设置有层间通孔，以使位线连接至位线触点及互补位线连接至互补位线触点。

在一种可能的实现方式中，连接区域中第一存储单元和第二存储单元各自的两条位线、两条互补位线分别连接；

两条位线位于目标中心线的一侧，两条互补位线位于目标中心线的另一侧。

在一种可能的实施方式中，目标中心线上方的上拉晶体管中的多晶硅通过第一金属层连接至目标中心线下方的下拉晶体管中多晶硅两侧有源区靠近传输晶体管一侧的有源区；

目标中心线下方的上拉晶体管中的多晶硅通过第二金属层中的自锁线连接至目标中心线上方的下拉晶体管中多晶硅两侧有源区靠近传输晶体管一侧的有源区。

本申请实施方式中，通过两个上拉晶体管和两个下拉晶体管的互连形成自锁结构，从而缓存数据。

在一种可能的实施方式中，每个存储单元的传输晶体管中远离目标中心线的多晶硅设置有字线触点；

存储单元对中的第一存储单元和第二存储单元各自设置的字线触点连接同一条字线。

在一种可能的实施方式中，多个存储单元中的每个存储单元设置有地线触点和电源线触点；

列存储单元包括：

地线，连接至每个存储单元设置的地线触点；

电源线，连接至每个存储单元设置的电源线触点；

其中，存储单元对中的第一存储单元和第二存储单元共用连接区域的下拉晶体管的有源区设置的地线触点和上拉晶体管的有源区设置的电源线触点；连接区域的绝缘层设置有层间通孔，以使电源线连接至电源线触点以及地线连接至地线触点。

在一种可能的实施方式中，电源线设置在第二至第i金属层，地线设置在第二金属层，字线设置在第二至第j金属层，i和j均为大于2的正整数；

其中，第二至第i金属层中的电源线通过连接区域的第1至第i-1绝缘层设置的层间通孔连接至电源线触点；第二至第j金属层中的字线通过第1至第j-1绝缘层设置的层间通孔连接至字线触点；连接区域中的第一存储单元和第二存储单元各自的字线、电源线和地线分别连接。

在一种可能的实施方式中，i为4和/或j为5；

地线设置于两条位线和/或两条互补位线远离目标中心线的一侧；

第二金属层的电源线与位线垂直,第四金属层中的电源线与位线平行；

第二金属层中的字线与位线平行，第五金属层中的字线与位线垂直，位于连接区域。

本申请实施方式中，通过第二至第五金属层布局字线，第二至第四金属层布局电源线，从而实现字线和电源线的共用。

第二方面，本申请实施例提供了一种FPGA，包括如第一方面中任一的存储器阵列。

本申请实施例提供的FPGA，通过将位线触点和互补位线触点设置在两个存储单元的连接区域的两侧，以使两个存储单元连接不同的位线和互补位线，使得每条位线上的负载减少一半，从而提高存储单元对的运行速度，保障其功能和性能；字线减少一半，使得字线走线方向的布线资源节省出一半。

附图说明

为了更清楚地说明本申请实施例或现有的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的存储器阵列的版图设计(省略第二至第五金属层)；

图1a为图1中的晶体管的布局设计；

图1b为图1中的第一金属层的布局版图设计；

图2为图1中省略的第二金属层的布局设计；

图3为图1中省略的第三金属层的布局设计；

图4为图1中省略的第四金属层的布局设计；

图5为图1中省略的第五金属层的布局设计；

图6为本申请提供的一种64×2bit单译码存储器的结构示意图；

其中，图中各附图标记：

100-存储单元；101-半导体衬底；102-有源区；103-多晶硅；104-边缘区域；104a-位线触点；104b-互补位线触点；105-连接区域；105a-地线触点；105b-电源线触点；110-存储单元对；111-第一存储单元；112-第二存储单元；PG-传输晶体管；PGa-存储结点；PGb-字线触点；PD-下拉晶体管；PU-上拉晶体管；PUa-有源区触点；PUb-自锁触点；L1-列存储单元沿排列方向的中心线；L2-参考方向；M1-第一金属层；M2-第二金属层；M2a-自锁线；M3-第三金属层；M4-第四金属层；M5-第五金属层。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合具体实施例及相应的附图对本申请的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。

第一方面，本申请实施例提供了一种存储器阵列，存储器阵列中每个行存储单元连接一条字线，每个列存储单元连接两条位线、两条互补位线、地线和电源线，应当理解，地线和电源线条数可以根据实际需求设置，本申请实施例对此不做具体限定，下文将以两条地线、一条电源线为例进行说明。在实际应用中，存储器阵列可以包括多个列存储单元，本申请实施例对此不做具体限定，具体需要结合实际需求确定，由于每个列存储单元的结构相同，下文将以一列存储单元进行描述。图1为本申请实施例提供了一种存储器阵列的版图设计。请参考图1，存储器阵列中的任意一列存储单元包括多个存储单元100，多个存储单元100在L1指示的方向上排成一列。多个存储单元100包括按相邻关系分为第一存储单元111和第二存储单元112构成的存储单元对110。第一存储单元111连接一条位线和一条互补位线，第二存储单元112连接另一条位线和另一条互补位线，换言之，一条位线和一条互补位线连接每个存储单元对100中的第一存储单元111，另一条位线和另一条互补位线连接每个存储单元对100中的第二存储单元112，使得每条位线上的负载减少一半，从而提高存储单元对的运行速度，保障其功能和性能。每个存储单元100连接一条字线，第一存储单元111和第二存储单元112共用一条字线，换言之，第一存储单元111和第二存储单元112所在的两个行存储单元共用一条字线，使得字线走线方向的布线资源节省出一半。存储单元对100中的第一存储单元111和第二存储单元112共用一条电源线，各自连接两条地线，换言之，一条电源线连接至每个存储单元100，两条地线分别连接至每个存储单元100。

下面将对存储器阵列的工作原理进行说明：

当对存储器阵列进行写操作时，通过行地址译码器选择一条字线，通过列地址译码器选择与字线连接的至少两个存储单元100，将与至少两个存储单元100相连接的至少两个读写电路控制在写状态，并将输入输出端的数据通过至少两个读写电路写入到至少两个存储单元100中。

当对存储器阵列进行读操作时，通过行地址译码器选择一条字线，通过列地址译码器选择与字线连接的至少两个存储单元100，将与至少两个存储单元100相连接的至少两个读写电路控制在读状态，并通过至少两个读写电路将至少两个读写电路相连的至少两个存储单元100中的数据读出到输入输出端。

应当理解的，当通过地址译码器选择其中一个字线时，该字线位高电平，与该字线相连的所有存储单元对被导通，然后位线和互补位线通过读写电路对连接在其上并且已导通的存储单元对进行读写操作。

图6为本申请提供的一种64×2bit单译码存储器的结构示意图，包括：6线-64线地址译码器、存储器阵列和读写控制。

当对该存储器进行读操作时，A0～A5六位地址码送到地址译码器中，选择一条字线，然后将与该字线连接的第一存储单元111和第二存储单元112的晶体管导通。然后将读写电路控制在读状态，将与选中的字线相连的第一存储单元111和第二存储单元112中的数据送出到I/O1～I/O2中。

当对该存储器进行写操作时，A0～A5六位地址码送到地址译码器中，选择一个字线资源，然后将与该字线连接的第一存储单元111和第二存储单元112的晶体管导通。然后将读写电路控制在写状态，在I/O1～I/O2端的数据将被写入与选中的字线相连的第一存储单元111和第二存储单元112中。

需要说明的是，在本发明申请实施例中，描述了单译码结构的FPGA配置存储器的读写方式，不能理解为对本发明申请的限制。本发明申请同样适用用于双译码结构的地址译码存储器。

本申请实施例中，由于两行存储单元共用一条字线，从而节约了大量的横向布线资源；同时，由于存储单元对中的第一存储单元111和第二存储单元112连接不同的位线，降低了位线的负载，使得存储器阵列的存储速度更快，可靠性更强。

每个存储单元对110的结构相同，下面通过具体实施例来说明存储单元对110的整体结构。为了便于描述，设置两条位线分别为BL0和BL1，两条互补位线分别为BLB0和BLB1，两条地线分别为VSSD0和VSSD1，电源线为VC，字线为WL，下述将以BL0、BL1、BLB0、BLB1、VSSD0、VSSD1、VC和WL为例进行描述。同时设置BL0和BLB0连接至第一存储单元111，BL1和BLB1连接至第二存储单元112。

图1a为本申请实施例提供的一个存储单元的晶体管的布局设计，为了阐明本申请的特征所在，图1a未示出第1至第N金属层及第1至第N绝缘层。为了方便描述，下述将以参考方向L2和列存储单元沿排列方向的中心线L1为例进行更为详细的描述。

请参考图1a，第一存储单元111至少包括边缘区域104和连接区域105；第二存储单元112至少包括边缘区域104和连接区域105。第一存储单元111和第二存储单元112通过连接区域105连接在一起。应当理解，第一存储单元111和第二存储单元112共用连接区域105中的有源区；连接区域105可以理解为位于存储单元100的边缘区域104的相对侧的区域，换言之，连接区域105和边缘区域104位于存储单元100沿L2方向的中心线的两侧。

在一种可行的实施方式中，为了实现第一存储单元111和存储单元20连接不同位线和互补位线，第一存储单元111和第二存储单元112各自的边缘区域104中的有源区设置位线触点104a和互补位线触点104b。其中，第一存储单元111的边缘区域104中的位线触点104a与BL0连接，互补位线触点104b与BLB0连接；第二存储单元112的第二边缘区域104中的位线触点104a与BL1连接，互补位线触点104b与BLB1连接，使得一条位线连接的负载降低了一半，从而提高存储单元对的运行速度，保障其功能和性能。

为了降低拼接面积，同时确保第一存储单元111和第二存储单元112能够连接不同的位线，请参考图1，在一种可行的实现方式中，多个存储单元100在L1指示的方向上按照第一存储单元111、第二存储单元112、第二存储单元112和第一存储单元111的排列方式排成一列，相邻的两个第一存储单元111共用其连接的有源区上设置的位线触点104a和互补位线触点104b，相邻的第二存储单元112共用其连接的有源区上设置的位线触点104a和互补位线触点104b。

为了确保位线的分开，同时降低列存储单元在纵向上的长度，在连接区域105的有源区上设置地线触点105a和电源线触点105b。第一存储单元111和第二存储单元112共用地线触点105a，第一存储单元111通过地线触点105a连接VSSD0和VSSD1，第二存储单元112也通过地线触点105a连接VSSD0和VSSD1，从而分开两个存储单元的位线和互补位线，同时实现两个存储单元的VSSD0和VSSD1的连接。第一存储单元111和第二存储单元112共用电源线触点105b，第一存储单元111通过电源线触点105b连接VC，第二存储单元112也通过电源线触点105b连接一条VC，进一步确保能够分开两个存储单元的位线和互补位线，同时实现两个存储单元的VC的连接。

本申请实施例中，通过将位线触点和互补位线触点设置在两个存储单元的连接区域的两侧，从而实现两个存储单元连接不同的位线和互补位线，使得每条位线上的负载减少一半，进而提高存储单元对的运行速度，保障其功能和性能。字线减少一半，使得字线走线方向的布线资源节省出一半。通过相邻的两个存储单元共用位线触点和互补位线触点，从而降低存储单元对的拼接面积，降低列存储单元在列方向上的长度。

以上即是对本申请中存储单元对110的介绍。由于第一存储单元111和第二存储单元112的结构是相似的，区别仅仅在于连接的位线和互补位线不同，接下来基于上述图1a中描述的存储单元对110，对本申请中涉及的第一存储单元111进行详细介绍。

图1a示出了有源区102以及多晶硅103的布局。有源区102为图1a中填有斜线(“\”)图样的矩形区域，多晶硅103为图1a中填有网格线图样的与L1垂直的长条形矩形区域。请继续参考图1a，第一存储单元111包括：半导体衬底101，半导体衬底101上形成的传输晶体管PG、传输晶体管PG、下拉晶体管PD，以及传输晶体管PG、传输晶体管PG、下拉晶体管PD上由下而上堆叠的第一至第N金属层(图1a未示出第一至第N金属层)。其中，半导体衬底101包括硅，其他示例性组分包括但不限于硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、锗和/或其他合适的材料。金属层通常是为了更好的进行金属布线，N的大小具体需要结合实际的布线需求进行设置，可选地，N为5，下述将以N为5为例进行描述。传输晶体管PG，下拉晶体管PD，上拉晶体管PU各自以L1对称分布。应当理解，连接区域指的是第一存储单元111和第二存储单元112共用的有源区以及连接在一起的第一至第N金属层；第一边缘区域指的是第一存储单元111中的两个传输晶体管PG中多晶硅左侧的有源区及连接在一起的第一至第N金属层。

图1b示出了图1中的第一金属层M1的结构。在参考图1a的基础上继续参考图1b，对L1的上方的第一存储单元111的传输晶体管PG，下拉晶体管PD，上拉晶体管PU进行描述。

传输晶体管PG和下拉晶体管PD中多晶硅103之间的有源区共用；上拉晶体管PU中多晶硅左侧的有源区通过第一金属层M1连接至传输晶体管PG和下拉晶体管PD之间共用的有源区。当然，在实际应用中，也可以通过第一金属层M1之外的其他金属层进行有源区的连接，本申请实施例对此不做具体限定，具体需要结合实际需求确定。应当理解，上拉晶体管PU进行P型重掺杂、N阱以及P型高阈值压管识别以制作电极，下拉晶体管PD和传输晶体管PG进行N型重掺杂和N型高阈值压管识别以制作电极。

传输晶体管PG连接BL0，设置有位线触点104a、存储结点PGa和字线触点PGb。其中，位线触点104a设置在传输晶体管PG中多晶硅左侧的有源区。应当理解，传输晶体管PG中多晶硅左侧的有源区制作有漏极。换言之，BL0通过位线触点104a和第一金属层M1连接到传输晶体管PG的漏极。存储结点PGa设置在传输晶体管PG中多晶硅右侧的有源区。字线触点PGb设置在传输晶体管PG中有源区之外的多晶硅上。应当理解，传输晶体管PG的多晶硅上制作有栅极。换言之，WL通过字线触点PGb和第一金属层M1连接到传输晶体管PG的栅极。

下拉晶体管PD连接VSSD0，设置有地线触点105a。地线触点105a设置在下拉晶体管PD中多晶硅右侧的有源区。应当理解，下拉晶体管PD中多晶硅右侧的有源区制作有源极。换言之，VSSD0通过地线触点105a和第一金属层M1连接到下拉晶体管PD的源极。

上拉晶体管PU连接VC，设置有电源线触点105b、有源区触点PUa及自锁触点PUb。其中，电源线触点105b设置在上拉晶体管PU中多晶硅右侧的有源区。应当理解，上拉晶体管PU中多晶硅右侧的有源区制作有源极。换言之，VC通过电源线触点105b和第一金属层M1连接到上拉晶体管PU的源极。有源区触点PUa设置在上拉晶体管PU中多晶硅左侧的有源区。上拉晶体管PU中多晶硅左侧的有源区通过有源区触点PUa和第一金属层M1连接至传输晶体管PG和下拉晶体管PD共用的有源区。自锁触点PUc设置在上拉晶体管PU中的多晶硅上。应当理解，上拉晶体管PU中的多晶硅上制作有栅极。

应当理解，L1的下方和上方的第一存储单元111的传输晶体管PG、下拉晶体管PD、上拉晶体管PU结构相同，区别仅仅在于L1的下方的第一存储单元111中的传输晶体管PG设置的是互补位线触点104b，BLB0通过互补位线触点104b和第一金属层M1连接到传输晶体管PG的漏极，L1的下方的下拉晶体管PD连接的是VSSD1。第一存储单元111和第二存储单元112的传输晶体管PG、下拉晶体管PD、上拉晶体管PU的设置是相同的，不同的是，第二存储单元112中的L1上方的传输晶体管PG中多晶硅右侧有源区设置的位线触点104a连接的是BL1，L1上方的传输晶体管PG中多晶硅右侧有源区设置的互补位线触点104b连接的是BLB1。

在实际应用中，第一存储单元111中的两个下拉晶体管PD和两个上拉晶体管PU形成自锁结构，从而实现对数据的缓存。在一种可行的实施方式中，请参考图1a和1b，L1上方的上拉晶体管PU中多晶硅通过其上的自锁触点PUb和第一金属层M1连接至L1下方的下拉晶体管PD中多晶硅左侧的有源区；图2示出了图1未示出的第二金属层的布局设计，请参考图1a和图2，L1下方的上拉晶体管PU2中多晶硅通过其上的上的自锁触点PUb和第二金属层M2中的自锁线M2a连接至L1上方的下拉晶体管PD中多晶硅左侧的有源区。这里，还可以通过在其他金属层设置自锁线，本申请实施例对此不做具体限定，具体需要结合实际情况确定设置自锁线的金属层。

需要说明的是，L1上方的上拉晶体管PU和L1下方的上拉晶体管PU中的多晶硅在同一线道的中间用隔断层隔断开(图1中未示出)。

接下来对第一存储单元111中第一至第五金属层的布线以及不同金属层间的连接关系进行更为具体的描述。

图2至图5分别示出了图1省略的第二金属层M2至第五金属层M5的布局设计。请参考图2至图5，在一种可能的实现方式中，VSSD0、BL0、BL1、BLB0、BLB1、VSSD1设置在第二金属层M2，WL设置在第二金属层M2至第五金属层M5，VC设置在第二金属层M2至第四金属层M4。第二金属层M2至第四金属层M4中设置了两条字线，为了便于区别，设置两条字线分别为WL01和WL02，下述将以WL01和WL02为例进行描述。具体地，第二金属层中的WL01通过L1上方的字线触点PG1连接到传输晶体管PG中的多晶硅上；WL02通过L1下方的字线触点PG1连接到传输晶体管PG中的多晶硅上。

应当理解，虽然图1至图5均没有示出绝缘层，但是在实际应用中，任意相邻的两个金属层、第一金属层和有源区102之间均设置有绝缘层，绝缘层通常需要设置层间通孔，层间通孔设置有导电插塞以实现与半导体衬底101上的各个器件以及各个器件之间的电互连。可选地，通过有源区102、多晶硅103和第一金属层之间的导电插塞、第一金属层M1、第一金属层M1和第二金属层M2之间的导电插塞、第二金属层M2、第二金属层M2和第三金属层M3之间的导电插塞、第三金属层M3、第三金属层M3和第四金属层M4之间的导电插塞、第四金属层金属M4、第四金属层M4和第五金属层M5之间的导电插塞和第五金属层M5，从而实现不同金属层的互连。虽然实施例中仅示出了5个金属层，但是在实际应用中可以提供任何数量的金属层并且用于实现本申请。每一金属层可以包括铝、铝合金(例如铝/硅/铜)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、硅化物、多晶硅的导电材料和/或其他合适的导电材料。在实际应用中，镶嵌和/或双镶嵌工艺用于形成金属层。每一绝缘层可以包括原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)的掺杂的氧化硅的MLI结构的合适的介电材料和/或其他合适的介电材料彼此绝缘。层间通孔的导电插塞可以包括铜、钨和/或其他合适的导电材料。VSSD、BL、BLB、VC、WL均可以是包括铝、铝合金(例如，铝/硅/铜)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、硅化物、多晶硅的导电材料和/或其他合适的导电材料。

在一些可行的实现方式中，连接区域105的第二金属层M2下方的每一绝缘层的设置有连接VSSD的导电插塞，以实现将第二金属层M2中的VSSD0和VSSD1连接至对应的地线触点105a。应当理解，第二金属层M2下方的最底层的绝缘层设置的导电插塞在地线触点105a的正上方。

连接区域105的第四金属层M4下方的每一绝缘层设置有连接VC的导电插塞，以实现第二金属层M2至第四金属层M4中的VC连接，并将VC连接至电源线触点105b。应当理解，第四金属层M2下方的最底层的绝缘层设置的导电插塞在电源线触点105b的正上方。

边缘区域104的第二金属层M2下方的每一绝缘层的设置有连接BL0和BLB0的导电插塞，以实现第二金属层中的BL0和BLB0连接至对应的位线触点104a和互补位线触点104b。具体来说，第二金属层M2下方的最底层的绝缘层的导电插塞设置在位线触点104a和互补位线触点104b的正上方；第一金属层M1和第二金属层M2的绝缘层中的2个导电插塞，一个设置在BL0的正下方，用于连接BL0，另一个设置在BLB0的正下方，用于连接BLB0。第二存储单元112和第一存储单元111类似，但是第二边缘区域20中第一金属层M1和第二金属层M2的绝缘层中的2个导电插塞，一个设置在BL1的正下方，用于连接BL1，另一个设置在BLB1的正下方，用于连接BLB1。

下面将详细描述每个金属层各自的布线情况。

请参考图2，第二金属层M2从上往下依次设置有与L1平行的WL01、VSSD0、BL0、BL1、BLB0、BLB1、VSSD1、WL02，与L1垂直的VC以及自锁线M2a，其中，VC位于连接区域105内。

请参考图3，第三金属层M3从上往下依次设置有与L1垂直的WL01、VC、WL02，其中，WL01、VC、WL02位于连接区域105内。

请参考图4，第四金属层M4从上往下依次设置有与L1平行的WL01、VC、WL02，其中，VC设置在第一存储单元111的中间区域，从而实现第一存储单元111和第二存储单元112共用VC。

请参考图5，第五金属层M5设置有与排列方向L1垂直的WL，WL位于连接区域105内。

应当理解，上述提供的第二至第五金属层M5中的布线仅仅是一种可行的实现方式，本申请实施例并不意图对第二至第五金属层M5中的布线方式进行限定，具体需要结合实际需求确定即可。

以上是对存储单元对中的详细介绍，采用上述存储单元对，位线多出了一倍，每条位线上的负载相应减少了一半，其运行速度比之前更快，功能和性能较之前都更有保障；而字线减少一半，使得字线走线方向的布线资源节省出一半。同时采用合理的布局设计，兼顾了存储器阵列的大小和运行速度。

第二方面，本申请实施例提供了一种FPGA。FPGA包括上述任一实施例所述的存储器阵列。

本申请实施例提供的FPGA，通过将位线触点和互补位线触点设置在两个存储单元的连接区域的两侧，以使两个存储单元连接不同的位线和互补位线，使得每条位线上的负载减少一半，从而提高存储单元对的运行速度，保障其功能和性能；字线减少一半，使得字线走线方向的布线资源节省出一半。

以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (10)

1.一种存储器阵列，其特征在于，所述存储器阵列中的每列存储单元包括：

多个存储单元，按照排列方向排成一列，每个所述存储单元的第一边缘区域设置有位线触点和互补位线触点，所述多个存储单元包括按相邻关系分为第一存储单元和第二存储单元构成的存储单元对，所述第一存储单元和第二存储单元各自的第二边缘区域连接以形成连接区域，所述连接区域位于所述第一存储单元和第二存储单元各自的第一边缘区域之间；

两条位线，分别与每个所述存储单元对中的第一存储单元和第二存储单元各自的位线触点一一对应连接；

两条互补位线，分别与每个所述存储单元对中的第一存储单元和第二存储单元各自的互补位线触点一一对应连接；

其中，每个所述存储单元连接一条字线，所述存储单元对中的第一存储单元和第二存储单元共用一条字线。

2.根据权利要求1所述的存储器阵列，其特征在于，所述多个存储单元在排列方向上按照第一存储单元、第二存储单元、第二存储单元和第一存储单元的方式进行排成一列；

所述多个存储单元中相邻的两个所述第一存储单元各自的第一边缘区域连接，以使相邻的两个所述第一存储单元共用位线触点和互补位线触点；

所述多个存储单元中相邻的两个所述第二存储单元各自的第一边缘区域连接，以使相邻的两个所述第二存储单元共用位线触点和互补位线触点。

3.根据权利要求1所述的存储器阵列，其特征在于，所述存储单元包括：

多个晶体管，至少包括以目标中心线对称设置的两个传输晶体管、两个下拉晶体管和两个上拉晶体管，所述目标中心线为所述列存储单元沿所述排列方向的中心线；

其中，所述连接区域至少包括所述两个上拉晶体管和所述两个下拉晶体管中多晶硅两侧有源区远离所述传输晶体管一侧的有源区；所述第一边缘区域至少包括所述两个传输晶体管中多晶硅两侧有源区远离所述连接区域一侧的有源区；所述第一边缘区域中的一个传输晶体管的有源区设置位线触点，另一个传输晶体管的有源区设置互补位线触点。

4.根据权利要求3所述的存储器阵列，其特征在于，所述存储单元包括：

第1至第N金属层，由下而上设置在所述多个晶体管上，所述第二金属层设置有所述两条位线和两条互补位线，所述N为大于1的正整数；

第1至第N绝缘层，设置在所述多个晶体管与第一金属层以及相邻的两个金属层之间；

其中，所述第一边缘区域的绝缘层设置有层间通孔，以使所述位线连接至位线触点及所述互补位线连接至所述互补位线触点。

5.根据权利要求4所述的存储器阵列，其特征在于，所述连接区域中所述第一存储单元和第二存储单元各自的两条位线、两条互补位线分别连接；

所述两条位线位于所述目标中心线的一侧，所述两条互补位线位于所述目标中心线的另一侧。

6.根据权利要求4所述的存储器阵列，其特征在于，所述目标中心线上方的上拉晶体管中的多晶硅通过第一金属层连接至所述目标中心线下方的下拉晶体管中多晶硅两侧有源区靠近所述传输晶体管一侧的有源区；

所述目标中心线下方的上拉晶体管中的多晶硅通过第二金属层中的自锁线连接至所述目标中心线上方的下拉晶体管中多晶硅两侧有源区靠近所述传输晶体管一侧的有源区。

7.根据权利要求4所述的存储器阵列，其特征在于，每个所述存储单元的传输晶体管中远离所述目标中心线的多晶硅设置有字线触点；

所述存储单元对中的第一存储单元和第二存储单元各自设置的字线触点连接同一条字线。

8.根据权利要求4所述的存储器阵列，其特征在于，每个所述存储单元设置有地线触点和电源线触点；

所述列存储单元包括：

地线，连接至每个所述存储单元设置的地线触点；

电源线，连接至每个所述存储单元设置的电源线触点；

其中，所述存储单元对中的第一存储单元和第二存储单元共用所述连接区域的下拉晶体管的有源区设置的地线触点和上拉晶体管的有源区设置的电源线触点；所述连接区域的绝缘层设置有层间通孔，以使所述电源线连接至所述电源线触点以及所述地线连接至所述地线触点。

9.根据权利要求8所述的存储器阵列，所述电源线设置在第二至第i金属层，所述地线设置在第二金属层，所述字线设置在第二至第j金属层，所述i和j均为大于2的正整数；

其中，所述第二至第i金属层中的电源线通过所述连接区域的第1至第i-1绝缘层设置的层间通孔连接至所述电源线触点；所述第二至第j金属层中的字线通过第1至第j-1绝缘层设置的层间通孔连接至字线触点；所述连接区域中的所述第一存储单元和第二存储单元各自的字线、电源线和地线分别连接。

10.根据权利要求9所述的存储器阵列,所述i为4和/或所述j为5；

所述地线设置于所述两条位线和/或所述两条互补位线远离所述目标中心线的一侧；

所述第二金属层的电源线与所述位线垂直,所述第四金属层中的电源线与所述位线平行；

所述第二金属层中的字线与所述位线平行，第五金属层中的字线与所述位线垂直，位于所述连接区域。

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