JP3703387B2

JP3703387B2 - Sample and hold circuit

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Publication number: JP3703387B2
Application number: JP2000330152A
Authority: JP
Inventors: 茂雄服部
Original assignee: Ｎｅｃマイクロシステム株式会社
Priority date: 2000-10-30
Filing date: 2000-10-30
Publication date: 2005-10-05
Anticipated expiration: 2020-10-30
Also published as: JP2002133891A

Description

【０００１】
【発明の属する技術分野】
本発明は、サンプル＆ホールド回路に関し、特に、Ａ／Ｄコンバータ回路に係るサンプル＆ホールド回路に関する。
【０００２】
【従来の技術】
図４に従来のＡ／Ｄコンバータ回路に係るサンプル＆ホールド回路を示す。このサンプル＆ホールド回路は、一方のサンプリング容量Ｃ１ｂ（２）とサンプリング容量Ｃ２ｂ（３）とが差動入出力型オペアンプ回路１０によってホールド動作であり、他方のサンプリング容量Ｃ１ａ（１）とサンプリング容量Ｃ２ａ（４）はサンプリング動作である。
【０００３】
このサンプル＆ホールド動作期間が終わると、サンプル＆ホールド回路は、インターリーブ動作させるために、ホールド動作であるものはサンプリング動作へ移行し、サンプリング動作にあるものはホールド動作に制御回路１１によって変更される。
【０００４】
サンプリング容量Ｃ１ｂ（２）とサンプリング容量Ｃ２ｂ（３）が、差動入出力型オペアンプ回路によって、ホールド動作からサンプリング動作へ移る場合には、制御信号Φ４によってＳＷ回路６、７がＯＮ動作からＯＦＦ動作になり、差動入出力型オペアンプ１０の入力端子から接続が切れる。
【０００５】
ＳＷ回路６、７ではＯＦＦ動作によるチャージインジェクションが発生して、差動入出力型オペアンプ１０の入力端子であるノードＡとノードＢにＳＷ回路６、７のゲート容量による電荷のチャージが行われる。
【０００６】
この電荷のチャージ量は、各ＳＷ回路のタイミング、ゲート端子におけるスルーレート、各ＳＷ回路の両端子に接続される回路インピーダンス等によって電荷のチャージ量が変化する。
【０００７】
すなわち、ＳＷ回路６、７が制御信号Φ４によってＯＦＦ動作する事でＭＯＳトランジスタのソース端子、ドレイン端子にチャ−ジインジェクションのよる電荷が発生し差動入出力型オペアンプ１０の入力端子であるノードＡおよび、ノードＢには、ＳＷ回路６、およびＳＷ回路７の回路動作条件によって、異なった電荷がチャージする。この異なった電荷のチャージ量による差動成分は、ノードＡおよび、ノードＢが高インピーダンス状態にある為にノード端子に保持する。
【０００８】
インターリーブ動作である他方のサンプリング動作にあるサンプリング容量Ｃ１ａとサンプリング容量Ｃ２ａは、ホールド動作への移行に、制御信号Φ１によってＳＷ回路５、８がＯＦＦ動作からＯＮ動作へ差動入出力型オペアンプ１０の入力端子に接続変更する。
【０００９】
【発明が解決しようとする課題】
しかしながら、ＳＷ回路５、６の接続によってチャージインジェクションによってノードＡおよび、ノードＢに保持した差動成分は、サンプリング容量Ｃ１ａとサンプリング容量Ｃ２ａに各々チャージすることになる。
【００１０】
そのために、サンプリング容量Ｃ１ａ，サンプリング容量Ｃ２ａには、差動入力信号でのサンプリング結果にノードＡおよび、ノードＢに保持した差動成分が加算された状態が起こり、本来のサンプリング結果がＳＷ回路ＯＦＦ動作によるチャージインジェクションによって変化してしまい、エラーを含んだ結果をホールド動作にて差動出力結果として出力する不具合が生じていた。
【００１１】
ＳＷ回路６、７におけるチャージインジェクションの電荷量は、ＳＷ回路のタイミング、ＳＷ回路の両端子に接続される回路インピーダンス、ＭＯＳトランジスタのゲート容量、製造ばらつきによって変動するものである。
【００１２】
その為に差動入出力型オペアンプ１０の入力端子のノードＡおよび、ノードＢへの差動成分は一定でなく変動値を持つ事になる。この差動成分エラーは、高精度のＡ／Ｄコンバータ回路におけるサンプル＆ホールド回路では、ビット精度以上のエラーとなり高精度のＡ／Ｄ変換回路を実現できなくなった。
【００１３】
したがって、上記の問題に鑑み、本発明の主な目的は、上記の問題に鑑み、これらの問題を解決したサンプル＆ホールド回路を提供することにある。
【００１４】
【課題を解決するための手段】
本発明のサンプル＆ホールド回路は、差動入力信号を受ける第１および第２の端子と、前記端子に接続される第１のＳＷ回路と、前記差動入力信号をサンプル＆ホールドするサンプリング容量と、前記サンプリング容量両端の電荷をホールドする差動入力形オペアンプ回路と、前記サンプリング容量の一端と前記差動入力形オペアンプ回路の入力端とに接続される第３のＳＷ回路と、前記第１と第３とのＳＷ回路を制御する制御回路とを備え、前記第１のＳＷ回路を介して前記サンプリング容量の片側に接続されるサンプリング容量をそれぞれ２組持ち、これらサンプリング容量は、一方の組がサンプリング動作を行っている期間に、他方の組がホールド動作を行うインターリーブ動作をし、前記インターリーブ動作の制御は、前記制御回路で行い、前記差動入出力形オペアンプ回路の入力端子間には、第２のＳＷ回路を設け、前記第２のＳＷ回路の制御は、前記インターリーブ動作を行う制御回路によって制御されて、前記インターリーブ動作の切り替え期間中にオンとなり、前記差動入力形オペアンプ回路の入力端同士をショートさせる構成である。
【００１５】
さらに、本発明のサンプル＆ホールド回路の前記第１と第３のＳＷ回路の動作制御タイミングは、前記インターリーブ動作の切り換え動作毎に行い、ホールド動作よって前記差動入出力オペアンプ回路の入力端子に接続された前記第３のＳＷ回路がＯＦＦ動作になるタイミングと、他方のサンプリング動作からホールド動作への移行の為に、差動入出力オペアンプ回路の入力端子に接続する第３のＳＷ回路がＯＮ動作になるホールド動作へ移行するタイミングの期間で、差動入出力オペアンプ回路の入力端子間に設けた第２のＳＷ回路がＯＦＦ動作からＯＮ動作、そしてＯＮ動作からＯＦＦ動作へと一連の動作を行う構成とすることもできる。
【００１６】
さらにまた、本発明のサンプル＆ホールド回路の前記第２のＳＷ回路は、ＭＯＳ形トランジスタで構成され、前記第２のＳＷ回路は、前記差動入出力オペアンプ回路の差動入力信号電圧レベルに対応するＰｃｈ型ＭＯＳトランジスタ回路構成することもでき、前記第２のＳＷ回路は、前記差動入出力オペアンプ回路の差動入力信号電圧レベルに対応するＮｃｈ型ＭＯＳトランジスタ回路で構成とすることもできる。
【００１７】
さらに、本発明のサンプル＆ホールド回路は、ホールド動作に乗算動作を加え、前記差動入力信号による差動出力信号振幅をコントロールする乗算回路を備えるの構成とすることもできる。
【００１８】
【発明の実施の形態】
次に、図面を参照しながら、本発明の実施の形態について以下に詳述する。
【００１９】
図１には、本発明の第１の実施の形態のサンプル＆ホールド回路が示されている。
【００２０】
図１を参照すると、本発明の第１の実施の形態のサンプル＆ホールド回路は、Ａ／Ｄコンバータ回路におけるサンプル＆ホールド回路で、差動入力信号端子ＶＩＮ＿Ｐ端子側とＶＩＮ＿Ｎ端子側に、ＳＷ回路２１〜２４を介してサンプリング容量１〜４が接続され、４つのサンプリング容量は、サンプリング容量Ｃ１ａとサンプリング容量Ｃ２ａを１組のサンプル＆ホールド回路とし、他方のサンプリング容量Ｃ１ｂとサンプリング容量Ｃ２ｂをもう１組のサンプル＆ホールド回路として構成している。
【００２１】
これら２組のサンプル＆ホールド回路は、一方の組がサンプリング動作を行っている期間に、他方の組がホールド動作期間であるインターリーブ動作を行う。インターリーブ動作は、制御回路１１によって制御され、ホールド動作の手段として用いる差動入出力形オペアンプ１０を備え、差動入出力形オペアンプ１０の入力端子間にはＳＷ回路９を設け、ＳＷ回路９の動作は、インターリーブ動作を行う制御回路１１によって制御する。
【００２２】
次に、本発明の第１の実施の形態のサンプル＆ホールド回路の構成を、より詳細に説明するは
図１を参照すると、本発明の第１の実施の形態のサンプル＆ホールド回路は、差動信号入力端子であるＶＩＮ＿Ｐ端子側とＶＩＮ＿Ｎ端子側にＳＷ回路（２１〜２４）を介して接続するサンプリング容量（１〜４）を具備する。
【００２３】
これらサンプリング容量１〜４の端子には、ＳＷ回路（２１〜２４）を含め各々の端子に２個のＳＷ回路が接続される。各サンプリング容量に接続する４つのＳＷ回路によってサンプリング動作とホールド動作を制御する。
【００２４】
一方のサンプリング容量Ｃ１ａとサンプリング容量Ｃ２ａの組がサンプリング動作を行っている期間に、他方のサンプリング容量Ｃ１ｂとサンプリング容量Ｃ２ｂの組がホールド動作を行う。
【００２５】
本発明の第１の実施の形態のサンプル＆ホールド回路のサンプル＆ホールド動作は、各ＳＷ回路の制御信号で行なう。制御回路１１は、互いにサンプリング動作とホールド動作を入れ換えるインターリーブ動作も制御する。
【００２６】
ホールド動作の手段として用いる差動入出力形オペアンプ１０と、差動入出力形オペアンプ１０の入力端子間にはＳＷ回路９を設ける。
【００２７】
ホールド動作時は、サンプルング容量の両端子が差動入出力形オペアンプ回路１０の入出力端子にＳＷ回路（５〜８）およびＳＷ回路２５〜２８を介して接続する。サンプリング動作時には、サンプリング容量の片側の端子は、サンプリング時の基準となるＶＣＯＭ端子にサンプリング容量１〜４の片側の端子がＳＷ回路２９〜３２を介して接続する。
【００２８】
他方の端子は、差動信号入力端子であるＶＩＮ＿Ｐ端子側とＶＩＮ＿Ｎ端子側にＳＷ回路２１〜２４を介して接続する。差動入出力形オペアンプ１０の入力端子間に設けたＳＷ回路９の動作は、制御回路１１によって制御する。ホールド動作時には、ホールドされた差動出力電圧を外部に出力するために差動出力端子ＶＯＵＴ＿Ｎ端子とＶＯＵＴ＿Ｐ端子を備える。
【００２９】
次に、本発明の第１の実施の形態のサンプル＆ホールド回路の動作について説明する。
【００３０】
本発明の第１の実施の形態のサンプル＆ホールド回路は、差動信号入力端子であるＶＩＮ＿Ｐ端子とＶＩＮ＿Ｎ端子に差動信号電圧が入力信号として入力される。
【００３１】
差動信号入力電圧は、ＶＣＯＭ端子電圧をコモン電圧としたサンプリング動作によりサンプリング容量にサンプリングする。サンプリングされた電圧は、ホールド動作により差動入出力形オペアンプ回路１０を用いてホールド電圧出力として差動出力端子ＶＯＵＴ＿Ｎ端子とＶＯＵＴ＿Ｐ端子に増幅率１で出力する。
【００３２】
ＶＩＮ＿Ｐ端子側にサンプリング容量Ｃ１ａとサンプリング容量Ｃ２ａが、ＶＩＮ＿Ｎ端子側にサンプリング容量Ｃ１ｂとサンプリング容量Ｃ２ｂがＳＷ回路２１〜２４を介して接続された２組のサンプル＆ホールド回路を構成する。サンプル＆ホールド動作は交互に行われるインターリーブ動作を制御回路１１により制御する。図２に２組のサンプル＆ホールド回路の動作タイミングチャートをＳＷ回路の制御信号を用いて示す。
【００３３】
本発明の第１の実施の形態のサンプル＆ホールド回路の各ＳＷ回路の動作制御状態は、図２のタイミングチャートで示す。
【００３４】
タイミングＴ点（ｔ２１）は、サンプリング容量Ｃ１ａとＣ２ａが制御信号Φ４、Φ２Ｄ信号のＯＮ条件によってサンプリング動作接続を行い、サンプリングＳ１の期間を表す。
【００３５】
他方のサンプリング容量Ｃ１ｂとＣ２ｂが制御信号Φ１、Φ４信号のＯＮ条件によってホールド動作接続を行い、ホールドＨ０の期間を表す。
【００３６】
サンプリングＳ１期間のサンプリング動作時の接続条件として、ＶＩＮ＿Ｐ端子の差動入力電圧は、ＳＷ回路２１とＳＷ回路２９がＯＮ動作でありサンプリング容量Ｃ１ａにはＶＣＯＭ端子電圧を基準電圧（コモン）とした差動入力電圧をサンプリングする。
【００３７】
同様にＶＩＮ＿Ｎ端子側は、ＳＷ回路２４とＳＷ回路３２がＯＮ動作でありサンプリング容量Ｃ２ａにＶＣＯＭ端子電圧を基準電圧（コモン）とした差動入力電圧をサンプルングする。
【００３８】
他方であるホールドＨ０期間のホールド動作時の接続条件は、サンプリング容量Ｃ１ｂの両端子が、それぞれＳＷ回路６とＳＷ回路２５がＯＮ動作であり差動入出力形オペアンプ回路１０の入力端子（＋）と出力端子（−）に接続しサンプリング容量Ｃ１ｂにサンプルングした電荷をホールド（保持）する。
【００３９】
同様にサンプリング容量Ｃ２ｂの両端子は、ＳＷ回路７とＳＷ回路２８がＯＮ動作であり差動入出力形オペアンプ回路１０の入力端子（−）と出力端子（＋）に接続しサンプリング容量Ｃ２ｂにサンプリングした電荷をホールド（保持）する。
【００４０】
ホールド（保持）する電荷は、差動入出力形オペアンプ回路１０の差動出力として出力端子ＶＯＵＴ＿Ｎ端子とＶＯＵＴ＿Ｐ端子に差動電圧として出力する。一連のサンプル＆ホールド動作期間を終えると、インターリーブ動作の為に、サンプリング動作であるものはホールド動作に、ホールド動作にあるものは、サンプリング動作へと制御回路１１の制御信号によって動作する。
【００４１】
インターリーブ動作の切り換え期間に、ＳＷ回路９は制御信号ΦＡを用いてＯＮ＆ＯＦＦ動作する。ＳＷ回路９のＯＮ動作によって差動入出力形オペアンプ回路１０の入力端子（＋）と入力端子（−）は、ＳＷ回路９を介して接続する。
【００４２】
ＳＷ回路９をＯＮ動作する制御動作タイミングは、ホールド動作中であるＳＷ回路６、７がサンプリング動作に移行するためにＯＦＦ動作になった後に、ＳＷ回路９をＯＦＦからＯＮ動作制御する。
【００４３】
次に、ＯＮからＯＦＦ動作する制御動作タイミングは、インターリーブ動作の他方のサンプリング動作中からホールド動作に移行する前にＯＦＦ動作する。ＳＷ回路９がＯＮ動作からＯＦＦ動作に戻った後に、サンプリング動作であったサンプリング容量Ｃ１ａは、ＳＷ回路５、２６がＯＮ動作となりホールド動作に移り、ホールド動作であったサンプリング容量Ｃ１ｂは、ＳＷ回路２２、３０がＯＮ動作となりサンプリング動作に移り、インターリーブ動作を完了する。
【００４４】
この様に、インターリーブ動作を行う２組のサンプリング容量とサンプル＆ホールド動作を制御する制御回路１１を用いて、インターリーブ動作の切り替え期間中に差動入出力形オペアンプ回路１０の入力端子間に設けたＳＷ回路９を一時的にＯＮ動作して差動入出力形オペアンプ回路１０の入力端子（＋）と入力端子（−）の接続（ショート）する。
【００４５】
一般にサンプル＆ホールド回路に用いられるＳＷ回路にはＭＯＳトランジスタが使用される。インターリーブ動作の切り換え期間中にホールド動作接続にあるＳＷ回路６、７が制御信号Φ４によりＯＮからＯＦＦ動作に切り換り差動入出力型オペアンプ１０の入力端子（＋）と入力端子（−）は開放状態（オープン）になる。
【００４６】
この時、ＳＷ回路６、７にＭＯＳトランジスタを使用しているのでＳＷ回路のＯＦＦ動作によってチャージインジェクションが発生する。差動入出力型オペアンプ１０の入力端子（＋）のノードＡと入力端子（−）のノードＢにＳＷ回路６、７のゲート容量に蓄えられていた電荷による電荷再分配がソース端子、ドレイン端子に電荷のチャージとして行われる。図５にチャージインジェクションの原理を示す。
【００４７】
ＭＯＳトランジスタの両端子に低インピーダンスである理想電源ＶｉｎとＣｌｏａｄ負荷とするＶｏｕｔ出力を示すが、この時ＭＯＳトランジスタのゲート容量Ｃｇ（Ｃｇｓ＋Ｃｄｓ）にはゲート電圧Ｖｇｓによって電荷Ｑがチャージされている。
Ｖｔｈ＝ＭＯＳトランジスタにおける閾値電圧
Ｑ＝Ｃｇ・（Ｖｇｓ−Ｖｔｈ）
ＭＯＳトランジスタがＯＮ状態でゲート容量に蓄えられた電荷Ｑは、ＭＯＳトランジスタがＯＮ動作からＯＦＦ動作を行うとソース端子及びドレイン端子に等しく５０対５０に電荷Ｑが分配されます。その為、Ｃｌｏａｄ負荷とするＶｏｕｔ出力には、ＭＯＳトランンジスタにおける電荷Ｑの影響を受けてＶｏｕｔ出力がΔＶｏｕｔ変化する。
（ＭＯＳトランジスタにＮｃｈ＿ＭＯＳを使用した場合）
ΔＶｏｕｔ＝−（Ｃｇ（Ｖｇｓ−Ｖｔｈ）／２Ｃｌｏａｄ）
この様に、ＭＯＳトランジスタがＯＮ動作からＯＦＦ動作に変化する時にＭＯＳトランジスタのゲート容量に蓄えられた電荷ＱがＣｌｏａｄ負荷に対してΔＶｏｕｔ電圧を出力電圧Ｖｏｕｔに変化を与えてしまう現象をチャージインジェクションという。
【００４８】
図５においては、低インピーダンスである理想電源Ｖｉｎを用いて説明してあるので、電荷Ｑは、１／２づつに分配され、ソース端子に電荷１／２Ｑ、ドレイン端子に電荷１／２Ｑ配分されたが、図１におけるサンプル＆ホールド回路では、理想電源Ｖｉｎの変わりにサンプリング容量２、３が接続され、Ｃｌｏａｄ負荷には差動入出力型オペアンプ１０の入力端子容量へ置き換えられる。
【００４９】
置き換えられた、サンプリング容量は高インピーダンス回路、また出力差動入出力型オペアンプ１０の入力端子においても高インピーダンス回路であり、電荷Ｑの分配率が５０対５０の理想条件と異なる。
【００５０】
その為に電荷分配についてはサンプリング容量と出力差動入出力型オペアンプ１０の入力端子などの負荷条件にによって５０対５０の分配から再分配が行われ分配率が変化します。サンプリング容量の片側端子は、ＳＷ回路２５、２８が接続し、前記ＳＷ回路２５，２８はＯＮ動作状態であるので差動入出力型オペアンプ１０の出力端子である低インピーダンス回路へと繋がっている。
【００５１】
その為にＳＷ回路６、７でおけるチャージインジェクション電荷Ｑの配分は、サンプリング容量の片側端子であるＳＷ回路２５、２８と出力差動入出力型オペアンプ１０によって分配が決定する。今、サンプリング容量２側では、ＳＷ回路６における電荷Ｑの配分電荷を−Ｑｃ１ｂとすると、サンプリング容量２に−Ｑｃ１ｂがチャージされたので電荷保存則よりサンプリング容量の反対側の端子から同じだけの電荷を供給したことになり−Ｑｃ１ｂと等しい逆電荷＋Ｑｃ１ｂが発生しなければいけない。
【００５２】
＋Ｑｃ１ｂは、ＳＷ回路２５を介して差動入出力型オペアンプ１０の出力端子から供給されるが、チャージインジェクションは、ＳＷ回路のＯＮ動作からＯＦＦ動作までの短い時間ｔに行われるものであり、差動入出力型オペアンプ１０の出力端子から供給される電荷は、サンプリング容量２の容量値Ｃ１ｂ、ＳＷ回路２５のＯＮ抵抗Ｒｓｗｏｎ２５によって再分配が制御される。
【００５３】
【数１】

【００５４】
なお、Ｑ０は、サンプリング容量２にサンプリング時に既に蓄えられたサンプリング電荷である。
【００５５】
＋Ｑｃ１ｂは、時間ｔにおけるＳＷ回路２５のＯＮ抵抗とサンプリング容量Ｃ１ｂによって決定される。時間ｔは、ＳＷ回路６のＯＮ動作からＯＦＦ動作へ移行する期間の時間であり、微少時間ｔがほぼ０（ｓ）時では、Ｑｃ１ｂがほぼ０（ｃ）となる。これは、動入出力型オペアンプ１０の入力端子（＋）からの電荷の供給が少時間ｔがほぼ０（ｓ）では行なえ為に、Ｑｃ１ｂがほぼ０（ｃ）になる条件であり、チャージインジェクションによる電荷の分配は理想分配の５０対５０に分配される。
【００５６】
１／２Ｑづつに分配さされた電荷に対してからサンプリング容量２の片側端子は、電荷保存即に従い電荷をＳＷ回路２５がＯＮ動作である間に供給する。
【００５７】
しかし、時間ｔは、ＭＯＳトランジスタにおけるＳＷ動作であり有限の時間をもつ。その為にＱｃ１ｂが発生することで、電荷Ｑに対する再分配が行なわれ理想条件からずれた分配率がおこる。
【００５８】
動入出力型オペアンプ１０の入力端子に配分される電荷ＱｉｎＰは、電荷Ｑよりサンプリング容量２に配分された電荷Ｑｃ１ｂの残りが配分される。
ＱｉｎＰ＝−Ｑ−（−Ｑｃ１ｂ）
【００５９】
【数２】

【００６０】
同様に、差動入出力型オペアンプ１０の入力端子（−）に配分される電荷ＱｉｎＮは、
ＱｉｎＮ＝−Ｑ−（−Ｑｃ２ｂ）
【００６１】
【数３】

【００６２】
この時、ＳＷ回路６、７で各々発生するチャージインジェクションの電荷Ｑは、サンプリング容量、ＳＷ回路２５、２８のＯＮ抵抗によって差動入出力型オペアンプ１０の入力端子（＋）および入力端子（−）に配分される電荷量が決定される。
【００６３】
特に、ＳＷ回路２５、２８のＯＮ抵抗については、差動入出力型オペアンプ１０の出力端子電圧の影響を受ける為に、ＳＷ回路２５、２８におけるソース−ドレイン端子間電圧ＶＤＳは差動出力電圧がゼロ電圧（コモン電圧）ない限り一致すことはなく、コモン電圧に対してプラス電位とマイナス電位に振れるのでＯＮ抵抗は異なる。
【００６４】
この様に、差動入出力型オペアンプ１０の入力端子（＋）（−）へは、チャージインジェクションによって配分された電荷が異なった状態でチャージされて差動電荷ΔＱが差動入出力型オペアンプ１０の入力端子に現われる。
ΔＱ＝ＱｉｎＰ−ＱｉｎＮ
差動電荷ΔＱは、差動入出力型オペアンプ１０の入力端子（＋）（−）が高インピーダンス状態で在るために保持される。
【００６５】
その後、インターリーブ動作である他方のサンプリング動作からホールド動作への移行によって、ＳＷ回路５、８が制御信号Φ１によってＯＦＦ動作からＯＮ動作へと差動入出力型オペアンプ１０の入力端子に接続変更する時に、前記チャージインジェクションによってノードＡおよび、ノードＢに保持した電荷ＱｉｎＰと電荷ＱｉｎＮは、サンプリング容量Ｃ１ａとサンプリング容量Ｃ２ａに各々チャージ（加算）される。
【００６６】
チャージインジェクションによって発生したノードＡおよび、ノードＢに保持した差動電荷ΔＱがエラー成分として本来のサンプリング結果に含まれる不具合が生じる。
【００６７】
差動電荷ΔＱが、サンプリング電圧におけるホールド電圧への影響を簡単な数式で表すとサンプリング容量を１ｐＦとして差動電荷ΔＱを１ｆＣだとするとＶ＝Ｑ／ＣよりＶ＝１ｍＶとなる。Ｖ＝１ｍＶとは、高精度Ａ／Ｄコンバータ回路で使用するサンプル＆ホールド回路では、決して無視できる誤差電圧値でなくビット精度を悪化させる。
【００６８】
本発明では、チャージインジェクションによって発生したノードＡおよび、ノードＢに保持した差動電荷をキャンセルすることで本来のサンプリング結果に含まれない事を特徴として高精度のホールド出力結果を出力（ホールド）する事にある。
【００６９】
本発明は、差動入出力型オペアンプ１０の入力端子間にＳＷ回路９を設け、ＳＷ回路６、７がＯＦＦ動作する事によって生じるチャ−ジインジェクションによってノードＡおよび、ノードＢに保持する差動電荷成分をＳＷ回路９と制御信号ΦＡによりノードＡとノードＢを一時的に接続（ショート）する。
【００７０】
接続する事で前記差動電荷成分をキャンセルし差動成分を取り除き、本来のサンプリング結果にエラーとなる差動成分が加算されない事を特徴とするサンプル＆ホールド回路を用いて、高精度Ａ／Ｄコンバータ回路を実現する。
【００７１】
インターリーブ動作の切り換え期間に、ＳＷ回路９を制御信号ΦＡによって一時的にＯＮ動作すると差動入出力形オペアンプ回路１０の入力端子であるノードＡおよび、ノードＢは、ＳＷ回路９を介して接続される。その為にノードＡおよび、ノードＢ間にチャージインジェクションによって生じた差動電荷は、バランス（平均化）してノードＡおよび、ノードＢに対する差動成分を無くす（キャンセル）ことが出来る。
【００７２】
差動電荷の大きい方は、電荷の少ない方へ電荷を分配し直し、最終的にノードＡとノードＢの電荷は等しく差動電荷が存在しない。次にＳＷ回路９が制御信号ΦＡによってＯＮ動作からＯＦＦ動作へと移行するとノードＡとノードＢには差動成分がキャンセルされた状態で基の回路接続状態に戻る。
【００７３】
ノードＡおよび、ノードＢ間にチャージインジェクションによって生じた差動電荷のキャンセル後は、インターリーブ動作である他方のサンプリング容量がホールド動作で差動入出力形オペアンプ回路１０の入力端子に接続する場合に、サンプリング容量にＳＷ回路６、７によるチャージインジェクションの差動電荷成分エラーは加算されず正常なサンプリング結果をホールド動作の出力結果として出力する事ができる。
【００７４】
ＳＷ回路９のＯＦＦ動作によって起きるチャージインジェクションは、ＳＷ回路９のソース端子、ドレイン端子に接続される回路インピーダンス条件が、差動入出力形オペアンプ回路１０の入力端子であり、シンメトリー回路での回路インピーダンスが等しく、ＳＷ回路９によるチャージインジェクションは、１／２Ｑづつに分配されるので、差動電荷は微少である。ただし、電荷のチャージは必ず行われるので入力オフセット電圧は発生してしまうが、差動成分への影響はなく問題とならない。
【００７５】
図６にノードＡ及びノードＢでの電荷の変化を同時に示す。
【００７６】
次に、本発明の第２の実施の形態のサンプル＆ホールド回路について、説明する。
【００７７】
図３には、本発明の第２の実施の形態のサンプル＆ホールド回路が示されている。図３は、本発明を用いた乗算回路である。
【００７８】
図３を参照すると、本発明の第２の実施の形態のサンプル＆ホールド回路の乗算回路の構成は、図１に示す本発明の第１の実施の形態のサンプル＆ホールド回路と同様に、サンプリング容量を２組に具備し、交互にサンプル＆ホールド動作をするインターリーブ動作制御を行い、制御回路の制御動作タイミングも基本的には、本発明の第１の実施の形態のサンプル＆ホールド回路と同じである。
【００７９】
ただし、乗算回路では、ホールド動作に乗算動作が加わり差動入力信号による差動出力信号振幅をコントロールする。
【００８０】
乗算回路は、差動入力信号をサンプリングした後、ホールド期間に、差動入力信号のレベルに合わせた加減算制御信号によって、乗算回路が以下に示す３つの演算モードから一つが選択され加減演算が行われ、基準電圧ＶＲＴ、基準電圧ＶＲＢと２つのサンプリング容量によって差動出力電圧を制御する。
Ｖｏｕｔ＝２×Ｖｉｎ＋Ｖｒｅｆ（２倍＋加算モード）
Ｖｏｕｔ＝２×Ｖｉｎ（２倍モード）
Ｖｏｕｔ＝２×Ｖｉｎ−Ｖｒｅｆ（２倍＋減算モード）
２倍＋加算モードでは、ＳＷ回路Ｘ３３０、３３１がＯＮ動作でサンプリング容量Ｃ１は、ＬＯＷ側の基準電圧ＶＲＢ端子に接続、サンプリング容量Ｃ６は、高側の基準電圧ＶＲＴ端子に接続する。
【００８１】
２倍モードでは、ＳＷ回路Ｙ３４１がＯＮ動作でサンプリング容量Ｃ１とサンプリング容量Ｃ６との片側の端子同士が接続する。
【００８２】
最後に、２倍＋減算モードでは、ＳＷ回路Ｚ３３６、３３８がＯＮ動作で加算モードと反対にサンプリング容量Ｃ１は、高側の基準電圧ＶＲＴ端子に接続、サンプリング容量Ｃ６は、ＬＯＷ側の基準電圧ＶＲＢ端子に接続する。この様にホールド動作で乗算回路は、サンプリング容量の片側の端子が加減算制御信号による制御により３つの接続状態が発生する。
【００８３】
そのため、ＳＷ回路６、７がホールド動作からサンプリング動作へ移行するのにＯＮ動作からＯＦＦ動作へと発生するチャージインジェクションの分配量は、サンプリング容量の片側端子の接続状態によって、大きく変化してソース端子、ドレイン端子の回路インピーダンスが異なる。
【００８４】
このために、チャージインジェクションによって生じる差動入出力オペアンプ回路１０の入力端子に発生する差動成分はばらつき、特に、３つの演算モードの切り替え前後ではＳＷ回路に接続される回路インピーダンスが大きく変化するので差動成分の直線性誤差が大きくなる。
【００８５】
この直線性誤差を押さえるために、本発明の第１の実施の形態のサンプル＆ホールド回路と同様のＳＷ回路９を設け、インターリーブ動作の切り替え時にＳＷ回路９の動作制御を行うことで、ＳＷ回路６、７とＳＷ回路５、８で発生するチャージインジェクションによる差動成分を低減し、差動入出力型オペアンプ１０の入力端子にチャージインジェクションによる差動成分が発生しない。
【００８６】
【発明の効果】
以上説明したように、本発明によれば、ノードＡおよび、ノードＢ間にチャージインジェクションによって生じた差動電荷のキャンセル後は、サンプリング容量にＳＷ回路６、７によるチャージインジェクションの差動電荷成分エラーは加算されず正常なサンプリング結果をホールド動作の出力結果として出力することができる効果がある。
【００８７】
なお、本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は、適宜変更され得ることは明らかである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のサンプル＆ホールド回路を示す回路図である。
【図２】図１に示す本発明の第１の実施の形態のサンプル＆ホールド回路の動作を説明するタイミングチャートである。
【図３】本発明の第２の実施の形態のサンプル＆ホールド回路を示す回路図である。
【図４】従来のサンプル＆ホールド回路を示す回路図である。
【図５】チャージインジェクションの原理を説明する図である。
【図６】ノードＡとノードＢにおける電荷の移動を説明する図である。
【符号の説明】
１，２，３，４サンプリング容量
５，６，７，８，９ＳＷ回路
１０差動入出形オペアンプ
１１制御回路
２１〜３２ＳＷ回路
Φ１，Φ２，Φ３，Φ４，Φ１Ｄ，Φ２Ｄ，ΦＡ制御信号
Ａ，Ｂノード[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a sample and hold circuit, and more particularly to a sample and hold circuit related to an A / D converter circuit.
[0002]
[Prior art]
FIG. 4 shows a sample and hold circuit according to a conventional A / D converter circuit. In this sample & hold circuit, one sampling capacitor C1b (2) and sampling capacitor C2b (3) are held by the differential input / output operational amplifier circuit 10, and the other sampling capacitor C1a (1) and sampling capacitor C2a are held. (4) is a sampling operation.
[0003]
When this sample & hold operation period ends, the sample & hold circuit shifts to the sampling operation for the hold operation, and the control circuit 11 changes the sampling operation to the hold operation for the interleave operation. .
[0004]
When the sampling capacitor C1b (2) and the sampling capacitor C2b (3) are shifted from the hold operation to the sampling operation by the differential input / output operational amplifier circuit, the SW circuits 6 and 7 are operated from the ON operation to the OFF operation by the control signal Φ4. Thus, the connection is cut off from the input terminal of the differential input / output operational amplifier 10.
[0005]
In the SW circuits 6 and 7, charge injection due to the OFF operation occurs, and charge is applied to the nodes A and B which are the input terminals of the differential input / output operational amplifier 10 by the gate capacitance of the SW circuits 6 and 7.
[0006]
The charge amount varies depending on the timing of each SW circuit, the slew rate at the gate terminal, the circuit impedance connected to both terminals of each SW circuit, and the like.
[0007]
That is, when the SW circuits 6 and 7 are turned off by the control signal Φ 4, charge due to charge injection is generated at the source terminal and drain terminal of the MOS transistor, and the node A which is the input terminal of the differential input / output operational amplifier 10. The node B is charged with different charges depending on the circuit operating conditions of the SW circuit 6 and the SW circuit 7. The differential components due to the different charge amounts are held at the node terminals because the node A and the node B are in a high impedance state.
[0008]
The sampling capacitor C1a and the sampling capacitor C2a in the other sampling operation which is the interleave operation are switched from the OFF operation to the ON operation by the control signal Φ1 when the SW circuit 5 or 8 is switched to the hold operation. Change the connection to the input terminal.
[0009]
[Problems to be solved by the invention]
However, the differential components held in the node A and the node B by the charge injection by the connection of the SW circuits 5 and 6 are charged in the sampling capacitor C1a and the sampling capacitor C2a, respectively.
[0010]
Therefore, the sampling capacitor C1a and the sampling capacitor C2a have a state in which the differential component held at the node A and the node B is added to the sampling result of the differential input signal, and the original sampling result is turned off by the SW circuit OFF. It has changed due to charge injection due to the operation, and there has been a problem that a result including an error is output as a differential output result in the hold operation.
[0011]
The charge injection charge amount in the SW circuits 6 and 7 varies depending on the timing of the SW circuit, the circuit impedance connected to both terminals of the SW circuit, the gate capacitance of the MOS transistor, and manufacturing variations.
[0012]
For this reason, the differential components to the node A and the node B of the input terminal of the differential input / output operational amplifier 10 are not constant but have variable values. This differential component error becomes an error of bit precision or higher in the sample and hold circuit in the high-precision A / D converter circuit, and a high-precision A / D conversion circuit cannot be realized.
[0013]
Therefore, in view of the above problems, a main object of the present invention is to provide a sample and hold circuit that solves these problems in view of the above problems.
[0014]
[Means for Solving the Problems]
A sample and hold circuit according to the present invention includes first and second terminals that receive a differential input signal, a first SW circuit connected to the terminal, and a sampling capacitor that samples and holds the differential input signal. A differential input type operational amplifier circuit for holding the charge across the sampling capacitor; A third SW circuit connected to one end of the sampling capacitor and an input end of the differential input operational amplifier circuit; The first And the third and Control circuit for controlling the SW circuit of the first SW circuit The Each of the sampling capacitors connected to one side of the sampling capacitor through two sets, and these sampling capacitors perform an interleaving operation in which the other set performs a hold operation during a period in which one set performs a sampling operation, The interleave operation is controlled by the control circuit. Yes, before A second SW circuit is provided between the input terminals of the differential input / output operational amplifier circuit, and the control of the second SW circuit is controlled by the control circuit that performs the interleave operation. , Turned on during the interleave operation switching period, and short-circuits the input terminals of the differential input operational amplifier circuit It is a configuration.
[0015]
Furthermore, the first of the sample and hold circuit of the present invention. And third The operation control timing of the SW circuit is performed every time the interleave operation is switched, and the SW circuit is connected to the input terminal of the differential input / output operational amplifier circuit by a hold operation. 3 The timing when the SW circuit is turned off and the transition from the other sampling operation to the hold operation of For this purpose, connect the input terminal of the differential input / output operational amplifier circuit. 3 The second SW circuit provided between the input terminals of the differential input / output operational amplifier circuit is switched from the OFF operation to the ON operation, and from the ON operation to the OFF operation during the timing of the transition to the hold operation in which the SW circuit is turned on. It can also be configured to perform a series of operations.
[0016]
Furthermore, the second SW circuit of the sample and hold circuit of the present invention is configured by a MOS transistor, and the second SW circuit corresponds to the differential input signal voltage level of the differential input / output operational amplifier circuit. The Pch type MOS transistor circuit may be configured, and the second SW circuit may be configured by an Nch type MOS transistor circuit corresponding to the differential input signal voltage level of the differential input / output operational amplifier circuit.
[0017]
Furthermore, the sample and hold circuit of the present invention may be configured to include a multiplication circuit that adds a multiplication operation to the hold operation and controls the differential output signal amplitude by the differential input signal.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described in detail below with reference to the drawings.
[0019]
FIG. 1 shows a sample and hold circuit according to a first embodiment of the present invention.
[0020]
Referring to FIG. 1, the sample and hold circuit according to the first embodiment of the present invention is a sample and hold circuit in an A / D converter circuit, and includes an SW circuit on the differential input signal terminal VIN_P terminal side and the VIN_N terminal side. Sampling capacitors 1 to 4 are connected via 21 to 24, and the four sampling capacitors include the sampling capacitor C1a and the sampling capacitor C2a as one set of sample and hold circuits, and the other sampling capacitor C1b and the sampling capacitor C2b to another one. It is configured as a set of sample and hold circuits.
[0021]
These two sets of sample and hold circuits perform an interleave operation in which one set is performing a sampling operation and the other set is a hold operation period. The interleave operation is controlled by the control circuit 11 and includes a differential input / output operational amplifier 10 used as a holding operation means. An SW circuit 9 is provided between the input terminals of the differential input / output operational amplifier 10. The operation is controlled by a control circuit 11 that performs an interleave operation.
[0022]
Next, the configuration of the sample and hold circuit according to the first embodiment of the present invention will be described in more detail.
Referring to FIG. 1, the sample-and-hold circuit according to the first embodiment of the present invention has sampling connected to the VIN_P terminal side and the VIN_N terminal side which are differential signal input terminals via SW circuits (21 to 24). It has a capacity (1-4).
[0023]
Two SW circuits are connected to the terminals of the sampling capacitors 1 to 4 including the SW circuits (21 to 24). Sampling operation and hold operation are controlled by four SW circuits connected to each sampling capacitor.
[0024]
During the period in which one set of the sampling capacitor C1a and the sampling capacitor C2a is performing the sampling operation, the other set of the sampling capacitor C1b and the sampling capacitor C2b performs the hold operation.
[0025]
The sample and hold operation of the sample and hold circuit according to the first embodiment of the present invention is performed by the control signal of each SW circuit. The control circuit 11 also controls an interleaving operation that interchanges the sampling operation and the holding operation.
[0026]
A SW circuit 9 is provided between the differential input / output operational amplifier 10 used as a holding operation means and the input terminals of the differential input / output operational amplifier 10.
[0027]
During the hold operation, both terminals of the sampling capacitor are connected to the input / output terminals of the differential input / output operational amplifier circuit 10 via the SW circuits (5 to 8) and the SW circuits 25 to 28. At the time of the sampling operation, one terminal of the sampling capacitor is connected to the VCOM terminal serving as a reference at the time of sampling through one of the SW circuits 29 to 32.
[0028]
The other terminal is connected to the VIN_P terminal side and the VIN_N terminal side which are differential signal input terminals via SW circuits 21 to 24. The operation of the SW circuit 9 provided between the input terminals of the differential input / output operational amplifier 10 is controlled by the control circuit 11. In the hold operation, a differential output terminal VOUT_N terminal and a VOUT_P terminal are provided to output the held differential output voltage to the outside.
[0029]
Next, the operation of the sample and hold circuit according to the first embodiment of the present invention will be described.
[0030]
In the sample and hold circuit according to the first embodiment of the present invention, a differential signal voltage is input as an input signal to the VIN_P terminal and the VIN_N terminal which are differential signal input terminals.
[0031]
The differential signal input voltage is sampled to the sampling capacitor by a sampling operation using the VCOM terminal voltage as a common voltage. The sampled voltage is output at a gain of 1 to the differential output terminal VOUT_N terminal and the VOUT_P terminal as a hold voltage output using the differential input / output operational amplifier circuit 10 by the hold operation.
[0032]
A sampling capacitor C1a and a sampling capacitor C2a are connected to the VIN_P terminal side, and two sets of sample and hold circuits are connected to the VIN_N terminal side via the SW circuits 21 to 24. In the sample and hold operation, the control circuit 11 controls an interleave operation which is alternately performed. FIG. 2 shows operation timing charts of the two sets of sample and hold circuits using control signals of the SW circuit.
[0033]
The operation control state of each SW circuit of the sample and hold circuit according to the first embodiment of the present invention is shown in the timing chart of FIG.
[0034]
The timing T point (t21) represents the period of sampling S1 when the sampling capacitors C1a and C2a perform sampling operation connection according to the ON conditions of the control signals Φ4 and Φ2D signals.
[0035]
The other sampling capacitors C1b and C2b perform hold operation connection according to the ON conditions of the control signals Φ1 and Φ4, and represent the period of the hold H0.
[0036]
As a connection condition during the sampling operation in the sampling S1 period, the differential input voltage of the VIN_P terminal is the difference between the SW circuit 21 and the SW circuit 29 being ON and the sampling capacitor C1a having the VCOM terminal voltage as the reference voltage (common). The dynamic input voltage is sampled.
[0037]
Similarly, on the VIN_N terminal side, the SW circuit 24 and the SW circuit 32 are in the ON operation, and the differential input voltage with the VCOM terminal voltage as the reference voltage (common) is sampled in the sampling capacitor C2a.
[0038]
On the other hand, the connection condition during the hold operation during the hold H0 period is that both terminals of the sampling capacitor C1b are ON, and the SW circuit 6 and SW circuit 25 are ON, respectively, and the input terminal (+) of the differential input / output operational amplifier circuit 10 Are connected to the output terminal (−) and hold the sampled charge in the sampling capacitor C1b.
[0039]
Similarly, both terminals of the sampling capacitor C2b are connected to the input terminal (−) and the output terminal (+) of the differential input / output type operational amplifier circuit 10 when the SW circuit 7 and the SW circuit 28 are ON, and are sampled to the sampling capacitor C2b. Hold the retained charge.
[0040]
The charges to be held (held) are output as differential voltages to the output terminal VOUT_N terminal and the VOUT_P terminal as differential outputs of the differential input / output operational amplifier circuit 10. When a series of sample and hold operation periods are finished, for the interleave operation, the sampling operation is performed by the hold operation, and the hold operation is performed by the control signal of the control circuit 11 for the sampling operation.
[0041]
During the interleave operation switching period, the SW circuit 9 is turned on and off using the control signal ΦA. The input terminal (+) and the input terminal (−) of the differential input / output operational amplifier circuit 10 are connected via the SW circuit 9 by the ON operation of the SW circuit 9.
[0042]
The control operation timing for turning on the SW circuit 9 is that the SW circuit 6 and 7 in the hold operation is turned off to shift to the sampling operation, and then the SW circuit 9 is turned on from OFF.
[0043]
Next, the control operation timing for the OFF operation from ON is OFF before the shift to the hold operation from the other sampling operation of the interleave operation. After the SW circuit 9 returns from the ON operation to the OFF operation, the sampling capacitor C1a that was the sampling operation is switched to the hold operation when the SW circuits 5 and 26 are turned on, and the sampling capacitor C1b that was the hold operation is the SW circuit 22 and 30 are turned on and the operation moves to the sampling operation to complete the interleaving operation.
[0044]
In this way, two sets of sampling capacitors for performing the interleave operation and the control circuit 11 for controlling the sample and hold operation are used, and provided between the input terminals of the differential input / output type operational amplifier circuit 10 during the switching period of the interleave operation. The SW circuit 9 is temporarily turned on to connect (short) the input terminal (+) and the input terminal (−) of the differential input / output operational amplifier circuit 10.
[0045]
In general, a MOS transistor is used in an SW circuit used in a sample and hold circuit. During the interleave operation switching period, the SW circuits 6 and 7 in the hold operation connection are switched from ON to OFF operation by the control signal Φ4, and the input terminal (+) and the input terminal (−) of the differential input / output operational amplifier 10 are It becomes an open state (open).
[0046]
At this time, since MOS transistors are used for the SW circuits 6 and 7, charge injection is generated by the OFF operation of the SW circuit. Charge redistribution due to the charges stored in the gate capacitances of the SW circuits 6 and 7 at the node A of the input terminal (+) and the node B of the input terminal (−) of the differential input / output operational amplifier 10 is the source terminal and drain terminal. This is performed as a charge. FIG. 5 shows the principle of charge injection.
[0047]
Both terminals of the MOS transistor show an ideal power source Vin having a low impedance and a Vout output as a Cload load. At this time, the gate capacitance Cg (Cgs + Cds) of the MOS transistor is charged with the charge Q by the gate voltage Vgs.
Vth = threshold voltage in MOS transistor
Q = Cg · (Vgs−Vth)
When the MOS transistor is turned on, the charge Q stored in the gate capacitance is distributed 50 to 50 equally between the source and drain terminals when the MOS transistor is turned off. Therefore, the Vout output as a Cload load changes by ΔVout due to the influence of the charge Q in the MOS transistor.
(When Nch_MOS is used for MOS transistor)
ΔVout = − (Cg (Vgs−Vth) / 2Cload)
As described above, a phenomenon in which the charge Q stored in the gate capacitance of the MOS transistor changes the ΔVout voltage to the output voltage Vout with respect to the Cload load when the MOS transistor changes from the ON operation to the OFF operation is called charge injection. .
[0048]
In FIG. 5, since the description is made using the ideal power source Vin having a low impedance, the charge Q is distributed by 1/2, the charge 1 / 2Q is distributed to the source terminal, and the charge 1 / 2Q is distributed to the drain terminal. However, in the sample and hold circuit in FIG. 1,

sampling capacitors

2 and 3 are connected instead of the ideal power source Vin, and the Cload load is replaced with the input terminal capacitance of the differential input / output operational amplifier 10.
[0049]
The replaced sampling capacitor is a high impedance circuit and also a high impedance circuit at the input terminal of the output differential input / output operational amplifier 10, and the distribution ratio of the charge Q is different from the ideal condition of 50:50.
[0050]
Therefore, for charge distribution, redistribution is performed from 50 to 50 depending on the load conditions such as the sampling capacity and the input terminal of the output differential I / O type operational amplifier 10, and the distribution ratio changes. One side terminal of the sampling capacitor is connected to

SW circuits

25 and 28, and the

SW circuits

25 and 28 are in an ON operation state, so that they are connected to a low impedance circuit that is an output terminal of the differential input / output operational amplifier 10.
[0051]
Therefore, the distribution of the charge injection charge Q in the SW circuits 6 and 7 is determined by the

SW circuits

25 and 28 which are one side terminals of the sampling capacitors and the output differential input / output operational amplifier 10. Now, on the sampling capacitor 2 side, assuming that the distribution charge of the charge Q in the SW circuit 6 is -Qc1b, since -Qc1b is charged in the sampling capacitor 2, the same amount of charge is charged from the terminal on the opposite side of the sampling capacitor according to the charge conservation law. Therefore, a reverse charge + Qc1b equal to −Qc1b must be generated.
[0052]
+ Qc1b is supplied from the output terminal of the differential input / output operational amplifier 10 via the SW circuit 25, but the charge injection is performed in a short time t from the ON operation to the OFF operation of the SW circuit. Redistribution of the electric charge supplied from the output terminal of the dynamic input / output operational amplifier 10 is controlled by the capacitance value C1b of the sampling capacitor 2 and the ON resistance Rswon25 of the SW circuit 25.
[0053]
[Expression 1]

[0054]
Q0 is a sampling charge already stored in the sampling capacitor 2 at the time of sampling.
[0055]
+ Qc1b is determined by the ON resistance of the SW circuit 25 and the sampling capacitor C1b at time t. The time t is a time period during which the SW circuit 6 is shifted from the ON operation to the OFF operation. When the minute time t is approximately 0 (s), Qc1b is approximately 0 (c). This is a condition that Qc1b becomes almost 0 (c) because the charge is supplied from the input terminal (+) of the dynamic input / output operational amplifier 10 when the time t is almost 0 (s). The distribution of the electric charge is distributed 50 to 50 of the ideal distribution.
[0056]
The one-side terminal of the sampling capacitor 2 supplies charges while the SW circuit 25 is in an ON operation in accordance with the charge storage immediately after the charge distributed by 1 / 2Q.
[0057]
However, the time t is a SW operation in the MOS transistor and has a finite time. Therefore, when Qc1b is generated, redistribution with respect to the charge Q is performed, and a distribution ratio deviating from the ideal condition occurs.
[0058]
The charge QinP distributed to the input terminal of the dynamic input / output operational amplifier 10 is distributed from the charge Q to the remainder of the charge Qc1b distributed to the sampling capacitor 2.
QinP = −Q − (− Qc1b)
[0059]
[Expression 2]

[0060]
Similarly, the charge QinN distributed to the input terminal (−) of the differential input / output operational amplifier 10 is
QinN = −Q − (− Qc2b)
[0061]
[Equation 3]

[0062]
At this time, the charge injection charge Q generated in each of the SW circuits 6 and 7 is input to the input terminal (+) and the input terminal (−) of the differential input / output operational amplifier 10 by the sampling capacitor and the ON resistance of the

SW circuits

25 and 28. The amount of charge distributed to is determined.
[0063]
In particular, since the ON resistances of the

SW circuits

25 and 28 are affected by the output terminal voltage of the differential input / output operational amplifier 10, the source-drain terminal voltage VDS in the

SW circuits

25 and 28 has a differential output voltage. As long as there is no zero voltage (common voltage), they do not coincide with each other, and the ON resistance is different because the common voltage swings between a positive potential and a negative potential.
[0064]
In this way, the input terminals (+) and (−) of the differential input / output operational amplifier 10 are charged in a state where the charges distributed by the charge injection are different, and the differential charge ΔQ is supplied to the differential input / output operational amplifier 10. Appears at the input terminal.
ΔQ = QinP−QinN
The differential charge ΔQ is held because the input terminal (+) (−) of the differential input / output operational amplifier 10 is in a high impedance state.
[0065]
Thereafter, when the switching operation from the other sampling operation, which is an interleave operation, to the hold operation, the SW circuits 5 and 8 change the connection to the input terminal of the differential input / output operational amplifier 10 from the OFF operation to the ON operation by the control signal Φ1. The charge QinP and the charge QinN held in the node A and the node B by the charge injection are charged (added) to the sampling capacitor C1a and the sampling capacitor C2a, respectively.
[0066]
There arises a problem that the differential charge ΔQ held in the node A and the node B generated by the charge injection is included in the original sampling result as an error component.
[0067]
When the influence of the differential charge ΔQ on the hold voltage in the sampling voltage is expressed by a simple mathematical expression, assuming that the sampling charge is 1 pF and the differential charge ΔQ is 1 fC, V = 1 mV from V = Q / C. V = 1 mV is not an error voltage value that can never be ignored in the sample and hold circuit used in the high-precision A / D converter circuit, but deteriorates the bit accuracy.
[0068]
In the present invention, the differential charge held in the node A and the node B generated by the charge injection is canceled and is not included in the original sampling result, and a highly accurate hold output result is output (holded). There is a thing.
[0069]
In the present invention, the SW circuit 9 is provided between the input terminals of the differential input / output operational amplifier 10, and the differential held at the node A and the node B by the charge injection generated when the SW circuits 6 and 7 are turned off. The charge component is temporarily connected (shorted) between the node A and the node B by the SW circuit 9 and the control signal ΦA.
[0070]
By using the sample and hold circuit, the differential charge component is canceled by removing the differential component and the differential component causing the error is not added to the original sampling result. A converter circuit is realized.
[0071]
When the SW circuit 9 is temporarily turned on by the control signal ΦA during the interleave operation switching period, the node A and the node B which are the input terminals of the differential input / output operational amplifier circuit 10 are connected via the SW circuit 9. The Therefore, differential charges generated by charge injection between the node A and the node B can be balanced (averaged) to eliminate (cancel) the differential components with respect to the node A and the node B.
[0072]
If the differential charge is larger, the charge is redistributed to the smaller charge. Finally, the charges of the node A and the node B are equal and there is no differential charge. Next, when the SW circuit 9 shifts from the ON operation to the OFF operation by the control signal ΦA, the node A and the node B return to the original circuit connection state with the differential component canceled.
[0073]
After canceling the differential charge generated by the charge injection between the node A and the node B, when the other sampling capacitor that is the interleave operation is connected to the input terminal of the differential input / output operational amplifier circuit 10 by the hold operation, A differential charge component error of charge injection by the SW circuits 6 and 7 is not added to the sampling capacitor, and a normal sampling result can be output as an output result of the hold operation.
[0074]
The charge injection caused by the OFF operation of the SW circuit 9 is such that the circuit impedance condition connected to the source terminal and drain terminal of the SW circuit 9 is the input terminal of the differential input / output operational amplifier circuit 10 and the circuit impedance in the symmetry circuit. Are equal, and the charge injection by the SW circuit 9 is distributed every 1 / 2Q, so the differential charge is very small. However, since the charge is always charged, an input offset voltage is generated, but there is no influence on the differential component, and there is no problem.
[0075]
FIG. 6 shows the change in charge at node A and node B simultaneously.
[0076]
Next, a sample and hold circuit according to a second embodiment of the present invention will be described.
[0077]
FIG. 3 shows a sample and hold circuit according to the second embodiment of the present invention. FIG. 3 shows a multiplication circuit using the present invention.
[0078]
Referring to FIG. 3, the configuration of the multiplication circuit of the sample and hold circuit according to the second embodiment of the present invention is similar to that of the sample and hold circuit according to the first embodiment of the present invention shown in FIG. Two sets of capacitors are provided to perform interleave operation control for alternately performing sample and hold operations, and the control operation timing of the control circuit is basically the same as that of the sample and hold circuit of the first embodiment of the present invention. It is.
[0079]
However, in the multiplication circuit, the multiplication operation is added to the hold operation to control the differential output signal amplitude by the differential input signal.
[0080]
After the sampling of the differential input signal, the multiplier circuit selects one of the following three operation modes in the hold period according to the addition / subtraction control signal that matches the level of the differential input signal, and performs the addition / subtraction operation. The differential output voltage is controlled by the reference voltage VRT, the reference voltage VRB, and two sampling capacitors.
Vout = 2 × Vin + Vref (2 times + addition mode)
Vout = 2 × Vin (double mode)
Vout = 2 × Vin−Vref (2 × + subtraction mode)
In the double + addition mode, the SW circuits X330 and 331 are turned on, the sampling capacitor C1 is connected to the LOW side reference voltage VRB terminal, and the sampling capacitor C6 is connected to the high side reference voltage VRT terminal.
[0081]
In the double mode, the SW circuit Y341 is turned on to connect the terminals on one side of the sampling capacitor C1 and the sampling capacitor C6.
[0082]
Finally, in the double + subtraction mode, the SW circuits Z336 and 338 are turned on, and the sampling capacitor C1 is connected to the high-side reference voltage VRT terminal and the sampling capacitor C6 is connected to the LOW-side reference voltage VRB. Connect to the terminal. In this way, in the hold operation, the multiplication circuit has three connection states at one terminal of the sampling capacitor under the control of the addition / subtraction control signal.
[0083]
For this reason, the distribution amount of charge injection that occurs from the ON operation to the OFF operation when the SW circuits 6 and 7 shift from the hold operation to the sampling operation varies greatly depending on the connection state of the one-side terminal of the sampling capacitor. The circuit impedance of the drain terminal is different.
[0084]
For this reason, the differential component generated at the input terminal of the differential input / output operational amplifier circuit 10 due to charge injection varies, and in particular, the circuit impedance connected to the SW circuit greatly changes before and after switching between the three operation modes. The linearity error of the differential component increases.
[0085]
In order to suppress this linearity error, the SW circuit 9 similar to the sample and hold circuit according to the first embodiment of the present invention is provided, and the SW circuit 9 is controlled when the interleave operation is switched. 6 and 7, and the differential component due to charge injection generated in the SW circuits 5 and 8 is reduced, and the differential component due to charge injection is not generated at the input terminal of the differential input / output operational amplifier 10.
[0086]
【The invention's effect】
As described above, according to the present invention, after the differential charge generated by the charge injection between the node A and the node B is canceled, the differential charge component error of the charge injection by the SW circuits 6 and 7 is added to the sampling capacitor. Is not added, and a normal sampling result can be output as an output result of the hold operation.
[0087]
Note that the present invention is not limited to the above-described embodiments, and it is obvious that the embodiments can be appropriately changed within the scope of the technical idea of the present invention.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a sample and hold circuit according to a first embodiment of the present invention.
FIG. 2 is a timing chart for explaining the operation of the sample and hold circuit according to the first embodiment of the present invention shown in FIG. 1;
FIG. 3 is a circuit diagram showing a sample and hold circuit according to a second embodiment of the present invention.
FIG. 4 is a circuit diagram showing a conventional sample and hold circuit.
FIG. 5 is a diagram illustrating the principle of charge injection.
FIG. 6 is a diagram for explaining the movement of electric charges in node A and node B;
[Explanation of symbols]
1,2,3,4 sampling capacity
5, 6, 7, 8, 9 SW circuit
10 Differential input / output operational amplifier
11 Control circuit
21-32 SW circuit
Φ1, Φ2, Φ3, Φ4, Φ1D, Φ2D, ΦA Control signal
A and B nodes

Claims

First and second terminals for receiving a differential input signal, a first SW circuit connected to the terminal, a sampling capacitor for sampling and holding the differential input signal, and holding charges at both ends of the sampling capacitor A differential input operational amplifier circuit, a third SW circuit connected to one end of the sampling capacitor and an input end of the differential input operational amplifier circuit, and the first and third SW circuits. A control circuit,
Wherein having first respective two sets of sampling capacitors to be connected to one side of the sampling capacitor via the SW circuit, these sampling capacitor during a period in which one set is performing the sampling operation, the other set is the hold operation the interleaving operation of performing the control of the interleaving operation, are performed by the said control circuit,
Between the input terminals of the pre-Symbol differential output type operational amplifier circuit, the second SW circuit is provided, the control of the second SW circuit is controlled by the control circuit for the interleaving operation, the interleave operation A sample-and-hold circuit , which is turned on during a switching period to short-circuit the input terminals of the differential input operational amplifier circuit.

Wherein the first and the operation control timing of the third SW circuit performs for each switching operation of the interleaving operation, the third SW circuit connected to the input terminal of the hold operation therefore the differential input operational amplifier circuit is OFF a timing at which the operation, in order from the other sampling operation the transition to the hold operation, the period of time when a shift to the hold operation third SW circuit connected to the input terminal of the differential input operational amplifier circuit is turned oN The sample and hold circuit according to claim 1, wherein the second SW circuit provided between the input terminals of the differential input / output operational amplifier circuit performs a series of operations from the OFF operation to the ON operation and from the ON operation to the OFF operation. .

4. The sample and hold circuit according to claim 1, wherein the second SW circuit is formed of a MOS transistor.

4. The sample and hold circuit according to claim 3, wherein the second SW circuit includes a Pch type MOS transistor circuit corresponding to a differential input signal voltage level of the differential input / output operational amplifier circuit.

4. The sample and hold circuit according to claim 3, wherein the second SW circuit includes an Nch type MOS transistor circuit corresponding to a differential input signal voltage level of the differential input / output operational amplifier circuit. 5.

6. The sample and hold circuit according to claim 1, further comprising a multiplication circuit that adds a multiplication operation to a hold operation and controls a differential output signal amplitude of the differential input signal.

7. The sample and hold circuit according to claim 6, wherein the multiplier circuit controls the differential output voltage by using a reference voltage VRT, a reference voltage VRB, and two sampling capacitors.

8. The sample and hold circuit according to claim 7, wherein the multiplication circuit performs addition / subtraction operation in a double plus addition mode.

8. The sample and hold circuit according to claim 7, wherein the multiplication circuit performs an addition / subtraction operation in a double mode. 8. The sample and hold circuit according to claim 1, 2, 3, 4, 5, or 7.

8. The sample and hold circuit according to claim 7, wherein the multiplication circuit performs an addition / subtraction operation in a double plus subtraction mode.