JP3696211B2 - パワースイッチング装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はパワースイッチング装置に関する。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）などのＭＩＳ（Metal Insulated Semiconductor）トランジスタは、電源やインバータ等の様々な電子機器に用いられている。
【０００３】
図９は、従来の典型的なＤＣ−ＤＣコンバータの回路図である。ＤＣ−ＤＣコンバータ５００は、入力ＩＮと出力ＯＵＴとの間に接続されたパワーＭＯＳＦＥＴ Ｑ１（以下、トランジスタＱ１ともいう）を備えている。トランジスタＱ１は、制御回路ＩＣ１によって高周波数で制御されるドライバＤＲ１によって駆動される。
【０００４】
ＤＣ−ＤＣコンバータ５００は、インダクタンスＬ、キャパシタＣｉｎおよびキャパシタＣｏｕｔをさらに備えている。インダクタンスＬ、キャパシタＣｉｎおよびキャパシタＣｏｕｔは、トランジスタＱ１がオンまたはオフへスイッチングされることによって、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔへ変換する。
【０００５】
ＤＣ−ＤＣコンバータ５００は、ダイオードＤＩおよびパワーＭＯＳＦＥＴ Ｑ２（以下、トランジスタＱ２ともいう）をさらに備えている。ダイオードＤＩおよびトランジスタＱ２は、トランジスタＱ１がオンからオフへスイッチングされたときに、ＤＣ−ＤＣコンバータの出力電流を補う。従って、トランジスタＱ１がオンであるときにはトランジスタＱ２はオフであり、トランジスタＱ１がオンからオフへスイッチングされたときにトランジスタＱ２はオフからオンへスイッチングされる。即ち、ＤＣ−ＤＣコンバータ５００は、同期整流型ＤＣ−ＤＣコンバータである。トランジスタＱ２は、制御回路ＩＣ１によって制御されたドライバＤＲ２によって駆動される。
【０００６】
【特許文献１】
特開平６−２１６３１５号公報
【特許文献２】
特開平８−２７４１８２号公報
【特許文献３】
特開２００２−１６４８６号公報
【特許文献４】
特開平８−２０４１８３号公報（米国特許第5,693,966号）
【０００７】
【発明が解決しようとする課題】
従来のトランジスタＱ１は、１つのゲート電極によって総てのセルを駆動していた。トランジスタＱ１は、入力から出力へ大電流を流すために互いに並列に接続された多数のセルを有する。ゲート電極がこれらのセル上にそれぞれ設けられており、ゲート電極にはアルミニウム配線が接続されている。アルミニウム配線は、ボンディングパッド（図示せず）に接続されている。ボンディングパッドを介してアルミニウム配線に電圧を印加することによって、総てのセルのゲート電極の電位が変化する。それによって総てのセルがオンまたはオフに切り替えられる。これは、活性化されるセル領域の面積（以下、活性化面積という）が、チップサイズに依存し、一定であることを意味する。
【０００８】
トランジスタＱ１のスイッチング速度を速くするためには、アルミニウム配線の抵抗またはインダクタンスを低下させることが有効である。従来の技術では、アルミニウム配線の抵抗またはインダクタンスを低下させるために、アルミニウム配線の幅をより広く製造し、若しくは、複数のアルミニウム配線を製造していた。
【０００９】
しかし、アルミニウム配線の抵抗を低下させた場合、ドライバＤＲ１は大電流を流さなければならない。よって、ドライバＤＲ１の負担が増大する。さらに、この場合、ゲート電極へのボンディングワイヤに大電流が流れるので、ボンディングワイヤの抵抗およびインダクタンスを考慮する必要が生じる。
【００１０】
そこで、本発明の目的は、高速にスイッチング動作をすることができるパワースイッチング装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明に係る実施形態に従ったパワースイッチング装置は、半導体基板と、前記半導体基板に互いに並列接続するように形成され、電源から負荷への電流をゲート電極の電位に基づいてスイッチングする複数のセルと、前記ゲート電極に接続され、前記複数のセルの配列内に分散配置され、若しくは、前記複数のセルの周辺に分散配置された複数のドライバとを備えたスイッチング回路、
前記複数のドライバを制御する制御回路および、
前記スイッチング回路に流れる電流を検出し、この検出の結果を前記制御回路へフィードバックする検出回路を備え、
前記制御回路は、前記スイッチング回路に流れる電流に基づいて前記複数のドライバをそれぞれ独立して制御する。
【００１２】
本発明に係る実施形態に従ったパワースイッチング装置は、半導体基板と、前記半導体基板に配列して形成され、電源から負荷への電流をゲート電極の電位に基づいてスイッチングする複数のセルと、前記ゲート電極に接続され、前記複数のセルの配列内に分散配置され、若しくは、前記複数のセルの周辺に分散配置された複数のドライバとを備えたスイッチング回路および、
前記複数のドライバを制御する制御回路、および、
前記複数のドライバのそれぞれに対応して設けられており、前記スイッチング回路に流れる電流を検出し、この検出の結果を前記制御回路へフィードバックする検出回路を備え、
前記制御回路は、前記前記スイッチング回路に流れる電流の変化から得られる前記スイッチング回路の動作周波数に基づいて、前記複数のドライバをそれぞれ独立して制御する。
【００２２】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。これらの実施の形態は本発明を限定するものではない。
【００２３】
従来、パワースイッチング装置を駆動させるドライバは制御回路内に設けられられていた（図９のＤＲ１を参照）。本発明による実施の形態は、パワースイッチング装置のセルの配列内またはその周辺に分散配置された複数のドライバを備えている。これにより、本発明による実施の形態は、分散された複数のポイントからゲート電極へ電流を供給し、セルの活性化面積を制御することができる。
【００２４】
図１は、本発明に係るパワースイッチング装置の第１の実施の形態に従ったパワーＭＩＳＦＥＴ Ｑ１０（以下 トランジスタＱ１０ともいう）の平面図である。トランジスタＱ１０はフレーム１０に搭載された半導体チップ２０を備えている。半導体チップ２０は、半導体基板２２、ゲート電極２４および複数のドライバ３０を備えている。半導体基板２２には、複数のセルが配列して形成されている。但し、これらのセルはゲート電極２４の下に形成されているので図示していない。
【００２５】
ドライバ３０は、ゲート電極２４に接続されている。ドライバ３０にゲート信号が入力されると、ドライバ３０はゲート信号を増幅し、ゲート電流をゲート電極２４に供給する。これによって、ゲート電極２４の電位が変化するので、各セルがスイッチングし、電流が電源から負荷へ流れ得る。各セルが流すことができる電流量は小さいが、多くのセルを並列接続することによってトランジスタＱ１０は大電流を流すことができる。
【００２６】
本実施の形態によれば、４つのドライバ３０が、複数のセルの配列内に分散配置されている。ドライバ３０は、半導体チップ２０の表面上において、前後左右に偏ることなく均一に分散配置されている。換言すると、ドライバ３０は、４つのドライバ３０の重心が全セルの重心にほぼ一致するように配置されている。
【００２７】
従来のトランジスタＱ１においては、１つのポイント（ゲートに接続されたボンディングパッド）からゲート電流が供給されていた。しかし、本実施の形態によれば、複数のドライバ３０がセルの配列内に組み込まれているので、ゲート電流は、ゲート電極２４の複数のポイントから供給され得る。従って、トランジスタＱ１０のゲート電極２４の容量がトランジスタＱ１のゲート電極の容量に等しい場合であっても、トランジスタＱ１０のドライバ３０はゲート電極２４を速く昇圧することができる。その結果、トランジスタＱ１０は従来のトランジスタＱ１よりもスイッチング速度が速くなる。但し、この場合、複数のドライバ３０はそれぞれ同じタイミングでゲート電極２４に電圧を印加する。
【００２８】
ゲート電流は、複数のポイントからゲート電極２４へ供給されるので、ゲート電極２４のインダクタンスが低下する。これにより、電子機器の動作が安定する。また、複数のドライバ３０が分散配置されているので、ゲート電極２４へ電流を供給するポイントから各セルまでの距離が短くなる。これにより、アルミニウム配線の抵抗およびインダクタンスが低減する。一般に、パワーＭＩＳＦＥＴのゲート抵抗やインダクタンスは、ドライバ３０からゲート電極２４までのアルミニウム配線に起因する。従って、アルミニウム配線の抵抗およびインダクタンスを低下させることによって、パワーＭＩＳＦＥＴのゲート抵抗やインダクタンスが低下する。よって、トランジスタＱ１０のスイッチング速度が速くなる。
【００２９】
本実施の形態は、ゲート電極２４の複数のポイントからゲート電流を供給するので、ゲート電流が各ドライバ３０に分散される。よって、１つのドライバ３０に大電流が集中することがなく、ドライバ３０への負担が従来に比べて小さい。さらに、ドライバ３０はセルの配列内に均一に分散配置されているので、ほぼ等しい電流がそれぞれのドライバ３０に流れる。ボンディングワイヤには信号電流のみが流れ、増幅された後の大電流は流れないので、ボンディングワイヤの抵抗およびインダクタンスを考慮する必要がない。さらに、複数のドライバ３０から各セルまでの距離を従来よりも短縮することができる。よって、アルミニウム配線の抵抗およびインダクタンスが低下する。その結果、トランジスタＱ１０のスイッチング速度が従来よりも速くなる。スイッチング速度が速くなることは、スイッチング時間ｔＳＷが短くなることを意味するので、下記の式２に示すスイッチング損失が低下する。
【００３０】
また、本実施の形態によれば、複数のドライバ３０のそれぞれを異なるタイミングで制御することができる。それによって、複数のドライバ３０は、ゲート電極２４への電流を制御し、ゲート電圧の上昇速度または低下速度を変更することできる。例えば、ゲート電極２４の電位の立下りの初期において、図５に示す制御回路ＩＣは総てのドライバ３０を動作させる。それによって、ゲート電流の増幅率が比較的大きいので、ゲート電極２４の電位は比較的素早く低下する。その後、ゲート電極２４の電位の立下りが完了する直前に、制御回路ＩＣは、動作させるドライバ３０の個数を減少させる。それによって、ゲート電流の増幅率が比較的小さくなるので、ゲート電極２４の電位は比較的緩やかに低下する。このように、立下りが完了する直前に、ゲート電極２４の電位を比較的緩やかに低下させることによって、スイッチング速度が抑制される。これにより、スイッチングノイズが低減する。一方で、ゲート電極２４の電位の立下りの初期において、ゲート電極２４の電位を素早く低下させるので、スイッチング損失が発生する時間は、従来のスイッチング動作とほぼ同じである。スイッチング速度の低下の度合いは従来よりも小さい。
【００３１】
ゲート電極２４の電位の立上りに関しても、その立下りと同様に、スイッチング速度の低下をある程度抑制しつつ、スイッチングノイズを低減させることができる。
【００３２】
複数配置したドライバの電流増幅率を変えることによって、スイッチングノイズは低減する。しかし、従来は、スイッチング時間ｔＳＷを変更するために、外付けのゲート抵抗を用いていた。ゲート抵抗は、スイッチング時間ｔＳＷ中に亘ってゲート電流を抑えるので、スイッチングの間、一律にスイッチング速度を低下させる。その結果、スイッチング損失を増大させるという結果をもたらす。これに対し、本実施の形態によれば、外付けのゲート抵抗を用いることなく、スイッチング時間のうちある部分的な期間だけドライバの電流増幅率を変え、スイッチング速度を変更することができる。即ち、本実施の形態は、スイッチングの間にスイッチング速度を変更することによって、ノイズを効果的に抑制することができる。例えば、ドレイン電流が完全に立上がる直前に、スイッチング速度を低下させることによって、ノイズは効果的に抑制され得る。
【００３３】
オン抵抗ＲＤＳ（ＯＮ）は、トランジスタ内で並列接続するセル数を増加させることにより低下する。しかし、各セルは並列接続されているので、セル数を増加させることは、ゲート電極の容量を増大させる。ゲート電極の容量が増加すると、スイッチング時間ｔＳＷが遅くなってしまう。従って、オン抵抗ＲＤＳ（ＯＮ）とスイッチング時間ｔＳＷとは、並列接続するセルの個数に関してトレードオフの関係にある。
【００３４】
従来からこのトレードオフの関係を改善する試みが多かった。しかし、本発明の発明者は、過渡現象においてインダクタンス、キャパシタおよび抵抗は等価であることに着目した。これに基づいた本実施の形態は、複数のドライバ３０をセルの配列内に分散配置させた。それによって、アルミニウム配線の抵抗およびインダクタンスを低減させることができた。本実施の形態によれば、オン抵抗ＲＤＳ（ＯＮ）を低下させるためにゲート電極２４の容量が増加した場合であっても、アルミニウム配線の抵抗およびインダクタンスを低減させることによって、スイッチング時間ｔＳＷの増加を抑えることができる。従って、本実施の形態によれば、ゲート電極２４の容量を変更することなく、オン抵抗ＲＤＳ（ＯＮ）およびスイッチング時間ｔＳＷのトレードオフを改善し、その結果、電力損失Ｐを低下させることができる。これは、図５に示すようなＤＣ−ＤＣコンバータにおいて電源の変換効率を改善し、電子機器の消費電力を低減することができる。
【００３５】
図２は、本発明に係るパワースイッチング装置の第２の実施の形態に従ったパワーＭＩＳＦＥＴ Ｑ１１（以下 トランジスタＱ１１ともいう）の平面図である。トランジスタＱ１１は、フレーム１０上にドライバ３０を搭載している点でトランジスタＱ１０と異なる。ドライバ３０は、半導体チップ２０とは別個に製造されたドライバチップとしてよい。トランジスタＱ１１の他の構成はトランジスタＱ１０と同様である。本実施の形態において、ドライバ３０は、トランジスタＱ１０と同様に、４つのドライバ３０の重心が全セルの重心にほぼ一致するように配置されている。
【００３６】
本実施の形態によれば、ドライバ３０がセルの配列内に存在しないので、第１の実施の形態よりも多くのセルを半導体チップ２０内に設けることができる。さらに、本実施の形態は、トランジスタＱ１０と同様の効果を得ることができる。
【００３７】
図３は、本発明に係るパワースイッチング装置の第３の実施の形態に従ったパワーＭＩＳＦＥＴ Ｑ１２（以下 トランジスタＱ１２ともいう）の平面図である。本実施の形態は、ゲート電極が２４ａ、２４ｂ、２４ｃおよび２４ｄに分割されている点で第１の実施の形態と異なる。ゲート電極２４ａ、２４ｂ、２４ｃおよび２４ｄは互いに電気的に絶縁されている。図３および図４において、ゲート電極２４ａから２４ｄの分離領域を破線で示している。ゲート電極２４ａ、２４ｂ、２４ｃおよび２４ｄは、それぞれドライバ３０ａ、３０ｂ、３０ｃおよび３０ｄに接続されている。ドライバ３０ａから３０ｄは、アルミニウム配線の抵抗およびインダクタンスを低下させるために、それぞれゲート電極２４ａから２４ｄのほぼ中心に設けられている。本実施の形態の他の構成は、第１の実施の形態と同様である。
【００３８】
本実施の形態によれば、ドライバ３０ａから３０ｄが同じタイミングでゲート電極２４ａから２４ｄに電圧を与える場合には、第１の実施の形態と同様に動作する。
【００３９】
一方で、ドライバ３０ａから３０ｄがそれぞれ異なるタイミングでゲート電極２４ａから２４ｄに電圧を与える場合には、ドライバ３０ａから３０ｄはゲート電極２４ａから２４ｄのそれぞれの下にあるセルのみを駆動させることができる。
【００４０】
一般に、同期整流型ＤＣ−ＤＣコンバータが高速動作をする場合には、それに用いられるパワーＭＯＳトランジスタの電力損失Ｐは、主にオン抵抗損失（定常損失）およびスイッチング損失の和である。パワーＭＯＳトランジスタのオン抵抗をＲＤＳ（ＯＮ）とし、パワーＭＯＳトランジスタのスイッチング時間をｔＳＷとすると、一般的に、電力損失Ｐは式１のように表すことができる。
【００４１】
【数１】
尚、ＩＤはドレイン電流であり、ｆはＤＣ−ＤＣコンバータの動作周波数である。スイッチング損失は式２で表され、オン抵抗損失は式３で表される。
【００４２】
【数２】
スイッチング損失とオン抵抗損失とが等しいとき、即ち、下記の式４が成り立つときは、式１の等号が成り立ち、電力損失Ｐは最小値となる。式４が成立することが、ＤＣ−ＤＣコンバータにとって最適な条件となる。
【００４３】
【数３】
ドレイン電流ＩＤ、入力電圧Ｖｉｎ、出力電圧ＶｏｕｔおよびＤＣ−ＤＣコンバータの動作周波数ｆが与えられると、式４を満たすオン抵抗ＲＤＳ（ＯＮ）とスイッチング時間ｔＳＷとの比が決定する。
【００４４】
従来のトランジスタＱ１は、製造された後、活性化面積が一定であるので、ゲート電極の抵抗、インダクタンスおよび容量も一定となる。活性化面積、ゲート電極の抵抗、インダクタンスおよび容量は、オン抵抗ＲＤＳ（ＯＮ）およびスイッチング時間ｔＳＷを決定する要因である。従って、１つのトランジスタＱ１は、ある負荷ＲＬに対して、上記の最適な条件をたった１つしか提供することができなかった。即ち、従来のトランジスタＱ１は負荷ＲＬの変化に対応した最適な条件を提供することができなかった。
【００４５】
これに対して、本実施の形態は、ドライバ３０ａから３０ｄの動作を制御することによって、活性化面積を変更することができる。これにより、式４が成立するようにオン抵抗ＲＤＳ（ＯＮ）とスイッチング時間ｔＳＷとを調節することができる。
【００４６】
さらに、本実施の形態は第１の実施の形態が有する効果と同様の効果を有する。
【００４７】
図４は、本発明に係るパワースイッチング装置の第４の実施の形態に従ったパワーＭＩＳＦＥＴ Ｑ１３（以下 トランジスタＱ１３ともいう）の平面図である。本実施の形態は、ゲート電極が２４ａ、２４ｂ、２４ｃおよび２４ｄに分割されている点で第２の実施の形態と異なる。ゲート電極２４ａ、２４ｂ、２４ｃおよび２４ｄは互いに電気的に絶縁されている。ゲート電極２４ａ、２４ｂ、２４ｃおよび２４ｄは、それぞれドライバ３０ａ、３０ｂ、３０ｃおよび３０ｄに接続されている。本実施の形態の他の構成は、第２の実施の形態と同様である。
【００４８】
本実施の形態は、第２の実施の形態および第３の実施の形態の両方の効果を有する。
【００４９】
パワースイッチング装置の第１から第４の実施の形態は、パワーＭＯＳＦＥＴまたはＩＧＢＴでもよい。これらのパワースイッチング装置は、Ｐ型のＦＥＴまたはＮ型のＦＥＴの何れでもよい。
【００５０】
ドライバ３０の個数は限定しない。第３および第４の実施の形態において、ドライバ３０の個数とゲート電極２４の個数とは等しい。
【００５１】
これらの実施の形態において、ドライバ３０は、アルミニウム配線の抵抗およびインダクタンスを低下させるために、全ドライバ３０の重心が全セルの重心にほぼ一致するように配置された。しかし、ゲート電極２４に電流を効率よく供給することができる位置であれば、ドライバ３０は自由に配置してよい。
【００５２】
図５は、本発明に係るＤＣ−ＤＣコンバータの第１の実施の形態を示す回路図である。本実施の形態によるＤＣ−ＤＣコンバータ１００は、トランジスタＱ１２、制御回路ＩＣ１０および検出回路Ｓを備えている。トランジスタＱ１２は、入力ＩＮと出力ＯＵＴとの間に接続されている。トランジスタＱ１２は、図３に示されている。図５または図７の実施の形態において、トランジスタＱ１２に代えて、図４に示されたトランジスタＱ１３を用いてもよい。
【００５３】
制御回路ＩＣ１０は、トランジスタＱ１２内に設けられた複数のドライバ３０を制御する。ドライバ３０がトランジスタＱ１２内に設けられているので、制御回路ＩＣ１０はドライバＤＲ１を有しない。制御回路ＩＣ１０はドライバ３０を制御してトランジスタＱ１２を高周波数でスイッチングさせる。
【００５４】
検出回路Ｓは、入力ＩＮと出力ＯＵＴとの間に直列に接続された検出抵抗Ｒｓを備えている。検出抵抗Ｒｓは出力ＯＵＴの近傍に設けられている。さらに、検出回路Ｓは、検出抵抗Ｒｓに対して並列に接続されたセンスアンプＡＭＰ１からＡＭＰ４を備えている。センスアンプＡＭＰ１からＡＭＰ４は互いに並列に接続されている。センスアンプＡＭＰ１からＡＭＰ４の入力の一方は、検出抵抗Ｒｓの入力ＩＮ側の端に接続されている。それらの入力の他方は、それぞれ電圧源Ｖ１からＶ４を介して検出抵抗Ｒｓの出力ＯＵＴ側の端に接続されている。センスアンプＡＭＰ１からＡＭＰ４の出力は、制御回路ＩＣ１０へ接続されている。
【００５５】
センスアンプＡＭＰ１からＡＭＰ４は、トランジスタＱ１２内の複数のドライバ３０のそれぞれに対して１つずつ設けられている。従って、本実施の形態では、センスアンプＡＭＰ１からＡＭＰ４の個数は、ドライバ３０の個数と同じである。
【００５６】
検出回路Ｓは、検出抵抗Ｒｓに流れる電流、即ち、トランジスタＱ１２に流れる電流を検出し、この検出結果を制御回路ＩＣ１０へフィードバックする。
【００５７】
検出回路Ｓの動作をより詳細に説明する。検出抵抗Ｒｓに流れる電流が大きくなると、検出抵抗Ｒｓの両端に電位差が大きくなる。このときの検出抵抗Ｒｓの入力ＩＮ側の端の電圧をＶａとし、検出抵抗Ｒｓの出力ＯＵＴ側の端の電圧をＶｂとする。センスアンプＡＭＰ１は、電圧Ｖａと電圧Ｖｂとの電位差が電圧Ｖ１を超えたときに、検出信号を制御回路ＩＣ１０へフィードバックする。制御回路ＩＣ１０は、この検出信号に基づいて、複数のドライバ３０のうちセンスアンプＡＭＰ１に対応する１つのドライバ３０を動作させる。同様に、センスアンプＡＭＰ２からＡＭＰ４は、電圧Ｖａと電圧Ｖｂとの電位差がそれぞれ電圧Ｖ２から電圧Ｖ４を超えたときに、検出信号を制御回路ＩＣ１０へフィードバックする。制御回路ＩＣ１０はこの検出信号に基づいて、複数のドライバ３０のうちセンスアンプＡＭＰ２からＡＭＰ４のそれぞれに対応するドライバ３０を動作させる。
【００５８】
さらに、センスアンプＡＭＰ１からＡＭＰ４は、電圧Ｖａと電圧Ｖｂとの電位差がそれぞれ電圧Ｖ１からＶ４より低下したときには、検出信号を制御回路ＩＣ１０へフィードバックする。制御回路ＩＣ１０は、これらの検出信号に基づいて、複数のドライバ３０のうちセンスアンプＡＭＰ １ からＡＭＰ４のそれぞれ対応するドライバ３０を停止させる。
【００５９】
このように、ＤＣ−ＤＣコンバータ１００は、トランジスタＱ１２に設けられた複数のドライバ３０のそれぞれを独立して制御することができる。一方で、電圧Ｖ１からＶ４を等しくすることによって、ＤＣ−ＤＣコンバータ１００は、トランジスタＱ１２に設けられた複数のドライバ３０を同時に制御することができる。
【００６０】
また、周波数変調で制御する場合、トランジスタＱ１２の動作周波数が変化すると、トランジスタＱ１２に流れる電流、即ち、検出抵抗Ｒｓに流れる電流が変化する。検出回路Ｓが動作周波数の変化に伴う電流の変化を検出し、制御回路ＩＣ１０へ検出信号を送る。制御回路ＩＣ１０は、この検出信号に基づいてドライバ３０を制御することができる。
【００６１】
例えば、動作周波数が上昇した場合に、制御回路ＩＣ１０は、複数のドライバ３０のうち一部のドライバ３０をオフにし、活性化されるセルの個数を減少させる。その結果、オン抵抗ＲＤＳ（ＯＮ）が上昇し、スイッチング時間ｔＳＷが短くなる。一方で、動作周波数が低下した場合に、制御回路ＩＣ１０は、動作させるドライバ３０を増加させる。その結果、オン抵抗ＲＤＳ（ＯＮ）が低下し、スイッチング時間ｔＳＷが長くなる。これにより、オン抵抗損失とスイッチング損失との比を調整することができる。よって、本実施の形態は、動作周波数ｆが変化しても式４を成立させることができる。
【００６２】
例えば、パーソナルコンピュータ内のＤＣ−ＤＣコンバータに用いられるパワーＭＩＳＦＥＴ Ｑ１２またはＱ１３に流れる電流は、ＣＰＵが処理を実行しているとき、または、ＨＤＤ（Hard Disk Drive）が高速回転しているときなど、負荷が大きい場合に増加する。式２および式３に示すとおり、スイッチング損失は電流ＩＤの１次関数であり、オン抵抗損失は電流ＩＤの2次関数であるので、電力損失Ｐに占めるオン抵抗損失の割合がスイッチング損失の割合に比べて増大する。この場合には、動作させるドライバ３０の個数を増加させることによって、活性化させるセルの個数を増加させる。これにより、パワーＭＩＳＦＥＴ Ｑ１２またはＱ１３のオン抵抗を低下させる。その結果、オン抵抗損失とスイッチング損失とが等しくなるように調整することができる。このように、本実施の形態は、動作させるドライバ３０の個数を変更することによって、式４を成立させることができる。
【００６３】
本実施の形態において、検出抵抗Ｒｓに代えて、ＣＴ（Current Transformer）、トランスまたはホールＩＣのいずれかを用いることができる。図６（Ａ）から図６（Ｃ）にＣＴ、トランスおよびホールＩＣの実施の形態を示す。ＣＴ、トランスまたはホールＩＣのいずれかを用いる場合、図５に示すノードＮａからノードＮｂまでの配線、ノードＮｃからノードＮｄまでの配線およびノードＮａからノードＮｄまでの検出抵抗Ｒｓを含む配線に代えて、図６（Ａ）から図６（Ｃ）のいずれかに示す端子Ｔａ、Ｔｂ、ＴｃおよびＴｄをそれぞれノードＮａ、Ｎｂ、ＮｃおよびＮｄに接続すればよい。このような変形例も、図５に示す実施の形態の効果を有する。
【００６４】
図７は、本発明に係るＤＣ−ＤＣコンバータの第２の実施の形態を示す回路図である。本実施の形態によるＤＣ−ＤＣコンバータ２００は、検出抵抗を有さず、検出回路ＳがトランジスタＱ１２に流れる電流を直接に検出する点でＤＣ−ＤＣコンバータ１００と異なる。
【００６５】
本実施の形態の検出回路Ｓは、トランジスタＱ１２に対して並列に接続されたセンスアンプＡＭＰ１からＡＭＰ４を備えている。センスアンプＡＭＰ１からＡＭＰ４は互いに並列に接続されている。センスアンプＡＭＰ１からＡＭＰ４の入力の一方は、トランジスタＱ１２のドレインに接続されている。それらの入力の他方は、それぞれ電圧源Ｖ１からＶ４を介してトランジスタＱ１２のソースに接続されている。本実施の形態のその他の構成は、図５に示すＤＣ−ＤＣコンバータ１００と同様である。
【００６６】
トランジスタＱ１２のソース−ドレイン間には抵抗成分がある。トランジスタＱ１２のソース−ドレイン間に流れる電流が大きくなると、ソース−ドレイン間の電位差が大きくなる。検出回路Ｓは、この電位差に基づいて検出信号を制御回路ＩＣ１０へフィードバックする。本実施の形態の他の動作は、図５に示すＤＣ−ＤＣコンバータ１００の動作と同様である。
【００６７】
本実施の形態によれば、検出抵抗Ｒｓが不要である。さらに、本実施の形態は、図５に示す第１の実施の形態と同様の効果を有する。
【００６８】
図８は、本発明に係るＤＣ−ＤＣコンバータの第３の実施の形態を示す回路図である。本実施の形態によるＤＣ−ＤＣコンバータ３００は、検出回路Ｓを有さず、制御回路ＩＣ１１が動作周波数またはパルス幅に基づいてトランジスタＱ１０内のドライバ３０を制御する点でＤＣ−ＤＣコンバータ１００、２００と異なる。
【００６９】
制御回路ＩＣ１１は、動作周波数に基づいてドライバ３０を制御する。それによって、本実施の形態は、ＤＣ−ＤＣコンバータ１００と同様に、動作周波数ｆ（式２参照）またはパルス幅に基づいてオン抵抗損失とスイッチング損失の比を調整することができる。即ち、本実施の形態は、動作周波数ｆまたはパルス幅に基づいて電流が変化しても式４を成立させることができる。
【００７０】
制御回路ＩＣ１１は、スタンバイ信号ＳＴＢを入力し、この信号ＳＴＢに基づいてトランジスタＱ１０を制御することができる。例えば、負荷がスタンバイ状態である場合には、制御回路ＩＣ１１は、動作させるドライバ３０の個数を低減させ、活性化させるセルの個数を少なくする。それによって、負荷のスタンバイ時におけるゲート電極２４からのリーク電流を抑えることができる。
【００７１】
本実施の形態において、トランジスタＱ１０に代えて、トランジスタＱ１１、Ｑ１２またはＱ１３のいずれかを用いてもよい。
【００７２】
【発明の効果】
本発明に従ったパワースイッチング装置は、高速にスイッチング動作をすることができる。
【図面の簡単な説明】
【図１】本発明に係るパワースイッチング装置の第１の実施の形態に従ったトランジスタＱ１０の平面図。
【図２】本発明に係るパワースイッチング装置の第２の実施の形態に従ったトランジスタＱ１１の平面図。
【図３】本発明に係るパワースイッチング装置の第３の実施の形態に従ったトランジスタＱ１２の平面図。
【図４】本発明に係るパワースイッチング装置の第４の実施の形態に従ったトランジスタＱ１３の平面図。
【図５】本発明に係るＤＣ−ＤＣコンバータの第１の実施の形態を示す回路図。
【図６】図５に示す実施の形態において、検出抵抗Ｒｓに代えて用いることができるＣＴ、トランスまたはホールＩＣの回路図。
【図７】本発明に係るＤＣ−ＤＣコンバータの第２の実施の形態を示す回路図。
【図８】本発明に係るＤＣ−ＤＣコンバータの第３の実施の形態を示す回路図。
【図９】従来のＤＣ−ＤＣコンバータの回路図。
【符号の説明】
１０ フレーム
２０ 半導体チップ
２２ 半導体基板
２４ ゲート電極
３０ ドライバ
１００、２００、３００ ＤＣ−ＤＣコンバータ
Ｑ１０、Ｑ１１、Ｑ１２、Ｑ１３ パワーＭＩＳＦＥＴ
ＩＣ 制御回路
Ｌ インダクタンス
ＣｉｎＣｏｕｔ キャパシタ
ＩＮ 入力
ＯＵＴ 出力
ＲＤＳ（ＯＮ） オン抵抗
ｔＳＷ スイッチング時間
ｆ 動作周波数
Ｓ 検出回路
Ｒｓ 検出抵抗
ＡＭＰ センスアンプ
ＳＴＢ スタンバイ信号
【発明の属する技術分野】
本発明はパワースイッチング装置に関する。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）などのＭＩＳ（Metal Insulated Semiconductor）トランジスタは、電源やインバータ等の様々な電子機器に用いられている。
【０００３】
図９は、従来の典型的なＤＣ−ＤＣコンバータの回路図である。ＤＣ−ＤＣコンバータ５００は、入力ＩＮと出力ＯＵＴとの間に接続されたパワーＭＯＳＦＥＴ Ｑ１（以下、トランジスタＱ１ともいう）を備えている。トランジスタＱ１は、制御回路ＩＣ１によって高周波数で制御されるドライバＤＲ１によって駆動される。
【０００４】
ＤＣ−ＤＣコンバータ５００は、インダクタンスＬ、キャパシタＣｉｎおよびキャパシタＣｏｕｔをさらに備えている。インダクタンスＬ、キャパシタＣｉｎおよびキャパシタＣｏｕｔは、トランジスタＱ１がオンまたはオフへスイッチングされることによって、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔへ変換する。
【０００５】
ＤＣ−ＤＣコンバータ５００は、ダイオードＤＩおよびパワーＭＯＳＦＥＴ Ｑ２（以下、トランジスタＱ２ともいう）をさらに備えている。ダイオードＤＩおよびトランジスタＱ２は、トランジスタＱ１がオンからオフへスイッチングされたときに、ＤＣ−ＤＣコンバータの出力電流を補う。従って、トランジスタＱ１がオンであるときにはトランジスタＱ２はオフであり、トランジスタＱ１がオンからオフへスイッチングされたときにトランジスタＱ２はオフからオンへスイッチングされる。即ち、ＤＣ−ＤＣコンバータ５００は、同期整流型ＤＣ−ＤＣコンバータである。トランジスタＱ２は、制御回路ＩＣ１によって制御されたドライバＤＲ２によって駆動される。
【０００６】
【特許文献１】
特開平６−２１６３１５号公報
【特許文献２】
特開平８−２７４１８２号公報
【特許文献３】
特開２００２−１６４８６号公報
【特許文献４】
特開平８−２０４１８３号公報（米国特許第5,693,966号）
【０００７】
【発明が解決しようとする課題】
従来のトランジスタＱ１は、１つのゲート電極によって総てのセルを駆動していた。トランジスタＱ１は、入力から出力へ大電流を流すために互いに並列に接続された多数のセルを有する。ゲート電極がこれらのセル上にそれぞれ設けられており、ゲート電極にはアルミニウム配線が接続されている。アルミニウム配線は、ボンディングパッド（図示せず）に接続されている。ボンディングパッドを介してアルミニウム配線に電圧を印加することによって、総てのセルのゲート電極の電位が変化する。それによって総てのセルがオンまたはオフに切り替えられる。これは、活性化されるセル領域の面積（以下、活性化面積という）が、チップサイズに依存し、一定であることを意味する。
【０００８】
トランジスタＱ１のスイッチング速度を速くするためには、アルミニウム配線の抵抗またはインダクタンスを低下させることが有効である。従来の技術では、アルミニウム配線の抵抗またはインダクタンスを低下させるために、アルミニウム配線の幅をより広く製造し、若しくは、複数のアルミニウム配線を製造していた。
【０００９】
しかし、アルミニウム配線の抵抗を低下させた場合、ドライバＤＲ１は大電流を流さなければならない。よって、ドライバＤＲ１の負担が増大する。さらに、この場合、ゲート電極へのボンディングワイヤに大電流が流れるので、ボンディングワイヤの抵抗およびインダクタンスを考慮する必要が生じる。
【００１０】
そこで、本発明の目的は、高速にスイッチング動作をすることができるパワースイッチング装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明に係る実施形態に従ったパワースイッチング装置は、半導体基板と、前記半導体基板に互いに並列接続するように形成され、電源から負荷への電流をゲート電極の電位に基づいてスイッチングする複数のセルと、前記ゲート電極に接続され、前記複数のセルの配列内に分散配置され、若しくは、前記複数のセルの周辺に分散配置された複数のドライバとを備えたスイッチング回路、
前記複数のドライバを制御する制御回路および、
前記スイッチング回路に流れる電流を検出し、この検出の結果を前記制御回路へフィードバックする検出回路を備え、
前記制御回路は、前記スイッチング回路に流れる電流に基づいて前記複数のドライバをそれぞれ独立して制御する。
【００１２】
本発明に係る実施形態に従ったパワースイッチング装置は、半導体基板と、前記半導体基板に配列して形成され、電源から負荷への電流をゲート電極の電位に基づいてスイッチングする複数のセルと、前記ゲート電極に接続され、前記複数のセルの配列内に分散配置され、若しくは、前記複数のセルの周辺に分散配置された複数のドライバとを備えたスイッチング回路および、
前記複数のドライバを制御する制御回路、および、
前記複数のドライバのそれぞれに対応して設けられており、前記スイッチング回路に流れる電流を検出し、この検出の結果を前記制御回路へフィードバックする検出回路を備え、
前記制御回路は、前記前記スイッチング回路に流れる電流の変化から得られる前記スイッチング回路の動作周波数に基づいて、前記複数のドライバをそれぞれ独立して制御する。
【００２２】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。これらの実施の形態は本発明を限定するものではない。
【００２３】
従来、パワースイッチング装置を駆動させるドライバは制御回路内に設けられられていた（図９のＤＲ１を参照）。本発明による実施の形態は、パワースイッチング装置のセルの配列内またはその周辺に分散配置された複数のドライバを備えている。これにより、本発明による実施の形態は、分散された複数のポイントからゲート電極へ電流を供給し、セルの活性化面積を制御することができる。
【００２４】
図１は、本発明に係るパワースイッチング装置の第１の実施の形態に従ったパワーＭＩＳＦＥＴ Ｑ１０（以下 トランジスタＱ１０ともいう）の平面図である。トランジスタＱ１０はフレーム１０に搭載された半導体チップ２０を備えている。半導体チップ２０は、半導体基板２２、ゲート電極２４および複数のドライバ３０を備えている。半導体基板２２には、複数のセルが配列して形成されている。但し、これらのセルはゲート電極２４の下に形成されているので図示していない。
【００２５】
ドライバ３０は、ゲート電極２４に接続されている。ドライバ３０にゲート信号が入力されると、ドライバ３０はゲート信号を増幅し、ゲート電流をゲート電極２４に供給する。これによって、ゲート電極２４の電位が変化するので、各セルがスイッチングし、電流が電源から負荷へ流れ得る。各セルが流すことができる電流量は小さいが、多くのセルを並列接続することによってトランジスタＱ１０は大電流を流すことができる。
【００２６】
本実施の形態によれば、４つのドライバ３０が、複数のセルの配列内に分散配置されている。ドライバ３０は、半導体チップ２０の表面上において、前後左右に偏ることなく均一に分散配置されている。換言すると、ドライバ３０は、４つのドライバ３０の重心が全セルの重心にほぼ一致するように配置されている。
【００２７】
従来のトランジスタＱ１においては、１つのポイント（ゲートに接続されたボンディングパッド）からゲート電流が供給されていた。しかし、本実施の形態によれば、複数のドライバ３０がセルの配列内に組み込まれているので、ゲート電流は、ゲート電極２４の複数のポイントから供給され得る。従って、トランジスタＱ１０のゲート電極２４の容量がトランジスタＱ１のゲート電極の容量に等しい場合であっても、トランジスタＱ１０のドライバ３０はゲート電極２４を速く昇圧することができる。その結果、トランジスタＱ１０は従来のトランジスタＱ１よりもスイッチング速度が速くなる。但し、この場合、複数のドライバ３０はそれぞれ同じタイミングでゲート電極２４に電圧を印加する。
【００２８】
ゲート電流は、複数のポイントからゲート電極２４へ供給されるので、ゲート電極２４のインダクタンスが低下する。これにより、電子機器の動作が安定する。また、複数のドライバ３０が分散配置されているので、ゲート電極２４へ電流を供給するポイントから各セルまでの距離が短くなる。これにより、アルミニウム配線の抵抗およびインダクタンスが低減する。一般に、パワーＭＩＳＦＥＴのゲート抵抗やインダクタンスは、ドライバ３０からゲート電極２４までのアルミニウム配線に起因する。従って、アルミニウム配線の抵抗およびインダクタンスを低下させることによって、パワーＭＩＳＦＥＴのゲート抵抗やインダクタンスが低下する。よって、トランジスタＱ１０のスイッチング速度が速くなる。
【００２９】
本実施の形態は、ゲート電極２４の複数のポイントからゲート電流を供給するので、ゲート電流が各ドライバ３０に分散される。よって、１つのドライバ３０に大電流が集中することがなく、ドライバ３０への負担が従来に比べて小さい。さらに、ドライバ３０はセルの配列内に均一に分散配置されているので、ほぼ等しい電流がそれぞれのドライバ３０に流れる。ボンディングワイヤには信号電流のみが流れ、増幅された後の大電流は流れないので、ボンディングワイヤの抵抗およびインダクタンスを考慮する必要がない。さらに、複数のドライバ３０から各セルまでの距離を従来よりも短縮することができる。よって、アルミニウム配線の抵抗およびインダクタンスが低下する。その結果、トランジスタＱ１０のスイッチング速度が従来よりも速くなる。スイッチング速度が速くなることは、スイッチング時間ｔＳＷが短くなることを意味するので、下記の式２に示すスイッチング損失が低下する。
【００３０】
また、本実施の形態によれば、複数のドライバ３０のそれぞれを異なるタイミングで制御することができる。それによって、複数のドライバ３０は、ゲート電極２４への電流を制御し、ゲート電圧の上昇速度または低下速度を変更することできる。例えば、ゲート電極２４の電位の立下りの初期において、図５に示す制御回路ＩＣは総てのドライバ３０を動作させる。それによって、ゲート電流の増幅率が比較的大きいので、ゲート電極２４の電位は比較的素早く低下する。その後、ゲート電極２４の電位の立下りが完了する直前に、制御回路ＩＣは、動作させるドライバ３０の個数を減少させる。それによって、ゲート電流の増幅率が比較的小さくなるので、ゲート電極２４の電位は比較的緩やかに低下する。このように、立下りが完了する直前に、ゲート電極２４の電位を比較的緩やかに低下させることによって、スイッチング速度が抑制される。これにより、スイッチングノイズが低減する。一方で、ゲート電極２４の電位の立下りの初期において、ゲート電極２４の電位を素早く低下させるので、スイッチング損失が発生する時間は、従来のスイッチング動作とほぼ同じである。スイッチング速度の低下の度合いは従来よりも小さい。
【００３１】
ゲート電極２４の電位の立上りに関しても、その立下りと同様に、スイッチング速度の低下をある程度抑制しつつ、スイッチングノイズを低減させることができる。
【００３２】
複数配置したドライバの電流増幅率を変えることによって、スイッチングノイズは低減する。しかし、従来は、スイッチング時間ｔＳＷを変更するために、外付けのゲート抵抗を用いていた。ゲート抵抗は、スイッチング時間ｔＳＷ中に亘ってゲート電流を抑えるので、スイッチングの間、一律にスイッチング速度を低下させる。その結果、スイッチング損失を増大させるという結果をもたらす。これに対し、本実施の形態によれば、外付けのゲート抵抗を用いることなく、スイッチング時間のうちある部分的な期間だけドライバの電流増幅率を変え、スイッチング速度を変更することができる。即ち、本実施の形態は、スイッチングの間にスイッチング速度を変更することによって、ノイズを効果的に抑制することができる。例えば、ドレイン電流が完全に立上がる直前に、スイッチング速度を低下させることによって、ノイズは効果的に抑制され得る。
【００３３】
オン抵抗ＲＤＳ（ＯＮ）は、トランジスタ内で並列接続するセル数を増加させることにより低下する。しかし、各セルは並列接続されているので、セル数を増加させることは、ゲート電極の容量を増大させる。ゲート電極の容量が増加すると、スイッチング時間ｔＳＷが遅くなってしまう。従って、オン抵抗ＲＤＳ（ＯＮ）とスイッチング時間ｔＳＷとは、並列接続するセルの個数に関してトレードオフの関係にある。
【００３４】
従来からこのトレードオフの関係を改善する試みが多かった。しかし、本発明の発明者は、過渡現象においてインダクタンス、キャパシタおよび抵抗は等価であることに着目した。これに基づいた本実施の形態は、複数のドライバ３０をセルの配列内に分散配置させた。それによって、アルミニウム配線の抵抗およびインダクタンスを低減させることができた。本実施の形態によれば、オン抵抗ＲＤＳ（ＯＮ）を低下させるためにゲート電極２４の容量が増加した場合であっても、アルミニウム配線の抵抗およびインダクタンスを低減させることによって、スイッチング時間ｔＳＷの増加を抑えることができる。従って、本実施の形態によれば、ゲート電極２４の容量を変更することなく、オン抵抗ＲＤＳ（ＯＮ）およびスイッチング時間ｔＳＷのトレードオフを改善し、その結果、電力損失Ｐを低下させることができる。これは、図５に示すようなＤＣ−ＤＣコンバータにおいて電源の変換効率を改善し、電子機器の消費電力を低減することができる。
【００３５】
図２は、本発明に係るパワースイッチング装置の第２の実施の形態に従ったパワーＭＩＳＦＥＴ Ｑ１１（以下 トランジスタＱ１１ともいう）の平面図である。トランジスタＱ１１は、フレーム１０上にドライバ３０を搭載している点でトランジスタＱ１０と異なる。ドライバ３０は、半導体チップ２０とは別個に製造されたドライバチップとしてよい。トランジスタＱ１１の他の構成はトランジスタＱ１０と同様である。本実施の形態において、ドライバ３０は、トランジスタＱ１０と同様に、４つのドライバ３０の重心が全セルの重心にほぼ一致するように配置されている。
【００３６】
本実施の形態によれば、ドライバ３０がセルの配列内に存在しないので、第１の実施の形態よりも多くのセルを半導体チップ２０内に設けることができる。さらに、本実施の形態は、トランジスタＱ１０と同様の効果を得ることができる。
【００３７】
図３は、本発明に係るパワースイッチング装置の第３の実施の形態に従ったパワーＭＩＳＦＥＴ Ｑ１２（以下 トランジスタＱ１２ともいう）の平面図である。本実施の形態は、ゲート電極が２４ａ、２４ｂ、２４ｃおよび２４ｄに分割されている点で第１の実施の形態と異なる。ゲート電極２４ａ、２４ｂ、２４ｃおよび２４ｄは互いに電気的に絶縁されている。図３および図４において、ゲート電極２４ａから２４ｄの分離領域を破線で示している。ゲート電極２４ａ、２４ｂ、２４ｃおよび２４ｄは、それぞれドライバ３０ａ、３０ｂ、３０ｃおよび３０ｄに接続されている。ドライバ３０ａから３０ｄは、アルミニウム配線の抵抗およびインダクタンスを低下させるために、それぞれゲート電極２４ａから２４ｄのほぼ中心に設けられている。本実施の形態の他の構成は、第１の実施の形態と同様である。
【００３８】
本実施の形態によれば、ドライバ３０ａから３０ｄが同じタイミングでゲート電極２４ａから２４ｄに電圧を与える場合には、第１の実施の形態と同様に動作する。
【００３９】
一方で、ドライバ３０ａから３０ｄがそれぞれ異なるタイミングでゲート電極２４ａから２４ｄに電圧を与える場合には、ドライバ３０ａから３０ｄはゲート電極２４ａから２４ｄのそれぞれの下にあるセルのみを駆動させることができる。
【００４０】
一般に、同期整流型ＤＣ−ＤＣコンバータが高速動作をする場合には、それに用いられるパワーＭＯＳトランジスタの電力損失Ｐは、主にオン抵抗損失（定常損失）およびスイッチング損失の和である。パワーＭＯＳトランジスタのオン抵抗をＲＤＳ（ＯＮ）とし、パワーＭＯＳトランジスタのスイッチング時間をｔＳＷとすると、一般的に、電力損失Ｐは式１のように表すことができる。
【００４１】
【数１】
【００４２】
【数２】
【００４３】
【数３】
【００４４】
従来のトランジスタＱ１は、製造された後、活性化面積が一定であるので、ゲート電極の抵抗、インダクタンスおよび容量も一定となる。活性化面積、ゲート電極の抵抗、インダクタンスおよび容量は、オン抵抗ＲＤＳ（ＯＮ）およびスイッチング時間ｔＳＷを決定する要因である。従って、１つのトランジスタＱ１は、ある負荷ＲＬに対して、上記の最適な条件をたった１つしか提供することができなかった。即ち、従来のトランジスタＱ１は負荷ＲＬの変化に対応した最適な条件を提供することができなかった。
【００４５】
これに対して、本実施の形態は、ドライバ３０ａから３０ｄの動作を制御することによって、活性化面積を変更することができる。これにより、式４が成立するようにオン抵抗ＲＤＳ（ＯＮ）とスイッチング時間ｔＳＷとを調節することができる。
【００４６】
さらに、本実施の形態は第１の実施の形態が有する効果と同様の効果を有する。
【００４７】
図４は、本発明に係るパワースイッチング装置の第４の実施の形態に従ったパワーＭＩＳＦＥＴ Ｑ１３（以下 トランジスタＱ１３ともいう）の平面図である。本実施の形態は、ゲート電極が２４ａ、２４ｂ、２４ｃおよび２４ｄに分割されている点で第２の実施の形態と異なる。ゲート電極２４ａ、２４ｂ、２４ｃおよび２４ｄは互いに電気的に絶縁されている。ゲート電極２４ａ、２４ｂ、２４ｃおよび２４ｄは、それぞれドライバ３０ａ、３０ｂ、３０ｃおよび３０ｄに接続されている。本実施の形態の他の構成は、第２の実施の形態と同様である。
【００４８】
本実施の形態は、第２の実施の形態および第３の実施の形態の両方の効果を有する。
【００４９】
パワースイッチング装置の第１から第４の実施の形態は、パワーＭＯＳＦＥＴまたはＩＧＢＴでもよい。これらのパワースイッチング装置は、Ｐ型のＦＥＴまたはＮ型のＦＥＴの何れでもよい。
【００５０】
ドライバ３０の個数は限定しない。第３および第４の実施の形態において、ドライバ３０の個数とゲート電極２４の個数とは等しい。
【００５１】
これらの実施の形態において、ドライバ３０は、アルミニウム配線の抵抗およびインダクタンスを低下させるために、全ドライバ３０の重心が全セルの重心にほぼ一致するように配置された。しかし、ゲート電極２４に電流を効率よく供給することができる位置であれば、ドライバ３０は自由に配置してよい。
【００５２】
図５は、本発明に係るＤＣ−ＤＣコンバータの第１の実施の形態を示す回路図である。本実施の形態によるＤＣ−ＤＣコンバータ１００は、トランジスタＱ１２、制御回路ＩＣ１０および検出回路Ｓを備えている。トランジスタＱ１２は、入力ＩＮと出力ＯＵＴとの間に接続されている。トランジスタＱ１２は、図３に示されている。図５または図７の実施の形態において、トランジスタＱ１２に代えて、図４に示されたトランジスタＱ１３を用いてもよい。
【００５３】
制御回路ＩＣ１０は、トランジスタＱ１２内に設けられた複数のドライバ３０を制御する。ドライバ３０がトランジスタＱ１２内に設けられているので、制御回路ＩＣ１０はドライバＤＲ１を有しない。制御回路ＩＣ１０はドライバ３０を制御してトランジスタＱ１２を高周波数でスイッチングさせる。
【００５４】
検出回路Ｓは、入力ＩＮと出力ＯＵＴとの間に直列に接続された検出抵抗Ｒｓを備えている。検出抵抗Ｒｓは出力ＯＵＴの近傍に設けられている。さらに、検出回路Ｓは、検出抵抗Ｒｓに対して並列に接続されたセンスアンプＡＭＰ１からＡＭＰ４を備えている。センスアンプＡＭＰ１からＡＭＰ４は互いに並列に接続されている。センスアンプＡＭＰ１からＡＭＰ４の入力の一方は、検出抵抗Ｒｓの入力ＩＮ側の端に接続されている。それらの入力の他方は、それぞれ電圧源Ｖ１からＶ４を介して検出抵抗Ｒｓの出力ＯＵＴ側の端に接続されている。センスアンプＡＭＰ１からＡＭＰ４の出力は、制御回路ＩＣ１０へ接続されている。
【００５５】
センスアンプＡＭＰ１からＡＭＰ４は、トランジスタＱ１２内の複数のドライバ３０のそれぞれに対して１つずつ設けられている。従って、本実施の形態では、センスアンプＡＭＰ１からＡＭＰ４の個数は、ドライバ３０の個数と同じである。
【００５６】
検出回路Ｓは、検出抵抗Ｒｓに流れる電流、即ち、トランジスタＱ１２に流れる電流を検出し、この検出結果を制御回路ＩＣ１０へフィードバックする。
【００５７】
検出回路Ｓの動作をより詳細に説明する。検出抵抗Ｒｓに流れる電流が大きくなると、検出抵抗Ｒｓの両端に電位差が大きくなる。このときの検出抵抗Ｒｓの入力ＩＮ側の端の電圧をＶａとし、検出抵抗Ｒｓの出力ＯＵＴ側の端の電圧をＶｂとする。センスアンプＡＭＰ１は、電圧Ｖａと電圧Ｖｂとの電位差が電圧Ｖ１を超えたときに、検出信号を制御回路ＩＣ１０へフィードバックする。制御回路ＩＣ１０は、この検出信号に基づいて、複数のドライバ３０のうちセンスアンプＡＭＰ１に対応する１つのドライバ３０を動作させる。同様に、センスアンプＡＭＰ２からＡＭＰ４は、電圧Ｖａと電圧Ｖｂとの電位差がそれぞれ電圧Ｖ２から電圧Ｖ４を超えたときに、検出信号を制御回路ＩＣ１０へフィードバックする。制御回路ＩＣ１０はこの検出信号に基づいて、複数のドライバ３０のうちセンスアンプＡＭＰ２からＡＭＰ４のそれぞれに対応するドライバ３０を動作させる。
【００５８】
さらに、センスアンプＡＭＰ１からＡＭＰ４は、電圧Ｖａと電圧Ｖｂとの電位差がそれぞれ電圧Ｖ１からＶ４より低下したときには、検出信号を制御回路ＩＣ１０へフィードバックする。制御回路ＩＣ１０は、これらの検出信号に基づいて、複数のドライバ３０のうちセンスアンプＡＭＰ １ からＡＭＰ４のそれぞれ対応するドライバ３０を停止させる。
【００５９】
このように、ＤＣ−ＤＣコンバータ１００は、トランジスタＱ１２に設けられた複数のドライバ３０のそれぞれを独立して制御することができる。一方で、電圧Ｖ１からＶ４を等しくすることによって、ＤＣ−ＤＣコンバータ１００は、トランジスタＱ１２に設けられた複数のドライバ３０を同時に制御することができる。
【００６０】
また、周波数変調で制御する場合、トランジスタＱ１２の動作周波数が変化すると、トランジスタＱ１２に流れる電流、即ち、検出抵抗Ｒｓに流れる電流が変化する。検出回路Ｓが動作周波数の変化に伴う電流の変化を検出し、制御回路ＩＣ１０へ検出信号を送る。制御回路ＩＣ１０は、この検出信号に基づいてドライバ３０を制御することができる。
【００６１】
例えば、動作周波数が上昇した場合に、制御回路ＩＣ１０は、複数のドライバ３０のうち一部のドライバ３０をオフにし、活性化されるセルの個数を減少させる。その結果、オン抵抗ＲＤＳ（ＯＮ）が上昇し、スイッチング時間ｔＳＷが短くなる。一方で、動作周波数が低下した場合に、制御回路ＩＣ１０は、動作させるドライバ３０を増加させる。その結果、オン抵抗ＲＤＳ（ＯＮ）が低下し、スイッチング時間ｔＳＷが長くなる。これにより、オン抵抗損失とスイッチング損失との比を調整することができる。よって、本実施の形態は、動作周波数ｆが変化しても式４を成立させることができる。
【００６２】
例えば、パーソナルコンピュータ内のＤＣ−ＤＣコンバータに用いられるパワーＭＩＳＦＥＴ Ｑ１２またはＱ１３に流れる電流は、ＣＰＵが処理を実行しているとき、または、ＨＤＤ（Hard Disk Drive）が高速回転しているときなど、負荷が大きい場合に増加する。式２および式３に示すとおり、スイッチング損失は電流ＩＤの１次関数であり、オン抵抗損失は電流ＩＤの2次関数であるので、電力損失Ｐに占めるオン抵抗損失の割合がスイッチング損失の割合に比べて増大する。この場合には、動作させるドライバ３０の個数を増加させることによって、活性化させるセルの個数を増加させる。これにより、パワーＭＩＳＦＥＴ Ｑ１２またはＱ１３のオン抵抗を低下させる。その結果、オン抵抗損失とスイッチング損失とが等しくなるように調整することができる。このように、本実施の形態は、動作させるドライバ３０の個数を変更することによって、式４を成立させることができる。
【００６３】
本実施の形態において、検出抵抗Ｒｓに代えて、ＣＴ（Current Transformer）、トランスまたはホールＩＣのいずれかを用いることができる。図６（Ａ）から図６（Ｃ）にＣＴ、トランスおよびホールＩＣの実施の形態を示す。ＣＴ、トランスまたはホールＩＣのいずれかを用いる場合、図５に示すノードＮａからノードＮｂまでの配線、ノードＮｃからノードＮｄまでの配線およびノードＮａからノードＮｄまでの検出抵抗Ｒｓを含む配線に代えて、図６（Ａ）から図６（Ｃ）のいずれかに示す端子Ｔａ、Ｔｂ、ＴｃおよびＴｄをそれぞれノードＮａ、Ｎｂ、ＮｃおよびＮｄに接続すればよい。このような変形例も、図５に示す実施の形態の効果を有する。
【００６４】
図７は、本発明に係るＤＣ−ＤＣコンバータの第２の実施の形態を示す回路図である。本実施の形態によるＤＣ−ＤＣコンバータ２００は、検出抵抗を有さず、検出回路ＳがトランジスタＱ１２に流れる電流を直接に検出する点でＤＣ−ＤＣコンバータ１００と異なる。
【００６５】
本実施の形態の検出回路Ｓは、トランジスタＱ１２に対して並列に接続されたセンスアンプＡＭＰ１からＡＭＰ４を備えている。センスアンプＡＭＰ１からＡＭＰ４は互いに並列に接続されている。センスアンプＡＭＰ１からＡＭＰ４の入力の一方は、トランジスタＱ１２のドレインに接続されている。それらの入力の他方は、それぞれ電圧源Ｖ１からＶ４を介してトランジスタＱ１２のソースに接続されている。本実施の形態のその他の構成は、図５に示すＤＣ−ＤＣコンバータ１００と同様である。
【００６６】
トランジスタＱ１２のソース−ドレイン間には抵抗成分がある。トランジスタＱ１２のソース−ドレイン間に流れる電流が大きくなると、ソース−ドレイン間の電位差が大きくなる。検出回路Ｓは、この電位差に基づいて検出信号を制御回路ＩＣ１０へフィードバックする。本実施の形態の他の動作は、図５に示すＤＣ−ＤＣコンバータ１００の動作と同様である。
【００６７】
本実施の形態によれば、検出抵抗Ｒｓが不要である。さらに、本実施の形態は、図５に示す第１の実施の形態と同様の効果を有する。
【００６８】
図８は、本発明に係るＤＣ−ＤＣコンバータの第３の実施の形態を示す回路図である。本実施の形態によるＤＣ−ＤＣコンバータ３００は、検出回路Ｓを有さず、制御回路ＩＣ１１が動作周波数またはパルス幅に基づいてトランジスタＱ１０内のドライバ３０を制御する点でＤＣ−ＤＣコンバータ１００、２００と異なる。
【００６９】
制御回路ＩＣ１１は、動作周波数に基づいてドライバ３０を制御する。それによって、本実施の形態は、ＤＣ−ＤＣコンバータ１００と同様に、動作周波数ｆ（式２参照）またはパルス幅に基づいてオン抵抗損失とスイッチング損失の比を調整することができる。即ち、本実施の形態は、動作周波数ｆまたはパルス幅に基づいて電流が変化しても式４を成立させることができる。
【００７０】
制御回路ＩＣ１１は、スタンバイ信号ＳＴＢを入力し、この信号ＳＴＢに基づいてトランジスタＱ１０を制御することができる。例えば、負荷がスタンバイ状態である場合には、制御回路ＩＣ１１は、動作させるドライバ３０の個数を低減させ、活性化させるセルの個数を少なくする。それによって、負荷のスタンバイ時におけるゲート電極２４からのリーク電流を抑えることができる。
【００７１】
本実施の形態において、トランジスタＱ１０に代えて、トランジスタＱ１１、Ｑ１２またはＱ１３のいずれかを用いてもよい。
【００７２】
【発明の効果】
本発明に従ったパワースイッチング装置は、高速にスイッチング動作をすることができる。
【図面の簡単な説明】
【図１】本発明に係るパワースイッチング装置の第１の実施の形態に従ったトランジスタＱ１０の平面図。
【図２】本発明に係るパワースイッチング装置の第２の実施の形態に従ったトランジスタＱ１１の平面図。
【図３】本発明に係るパワースイッチング装置の第３の実施の形態に従ったトランジスタＱ１２の平面図。
【図４】本発明に係るパワースイッチング装置の第４の実施の形態に従ったトランジスタＱ１３の平面図。
【図５】本発明に係るＤＣ−ＤＣコンバータの第１の実施の形態を示す回路図。
【図６】図５に示す実施の形態において、検出抵抗Ｒｓに代えて用いることができるＣＴ、トランスまたはホールＩＣの回路図。
【図７】本発明に係るＤＣ−ＤＣコンバータの第２の実施の形態を示す回路図。
【図８】本発明に係るＤＣ−ＤＣコンバータの第３の実施の形態を示す回路図。
【図９】従来のＤＣ−ＤＣコンバータの回路図。
【符号の説明】
１０ フレーム
２０ 半導体チップ
２２ 半導体基板
２４ ゲート電極
３０ ドライバ
１００、２００、３００ ＤＣ−ＤＣコンバータ
Ｑ１０、Ｑ１１、Ｑ１２、Ｑ１３ パワーＭＩＳＦＥＴ
ＩＣ 制御回路
Ｌ インダクタンス
ＣｉｎＣｏｕｔ キャパシタ
ＩＮ 入力
ＯＵＴ 出力
ＲＤＳ（ＯＮ） オン抵抗
ｔＳＷ スイッチング時間
ｆ 動作周波数
Ｓ 検出回路
Ｒｓ 検出抵抗
ＡＭＰ センスアンプ
ＳＴＢ スタンバイ信号
Claims (8)
- 半導体基板と、前記半導体基板に互いに並列接続するように形成され、電源から負荷への電流をゲート電極の電位に基づいてスイッチングする複数のセルと、前記ゲート電極に接続され、前記複数のセルの配列内に分散配置され、若しくは、前記複数のセルの周辺に分散配置された複数のドライバとを備えたスイッチング回路、
前記複数のドライバを制御する制御回路および、
前記スイッチング回路に流れる電流を検出し、この検出の結果を前記制御回路へフィードバックする検出回路を備え、
前記制御回路は、前記スイッチング回路に流れる電流に基づいて前記複数のドライバをそれぞれ独立して制御することを特徴とするパワースイッチング装置。 - 前記検出回路は、当該パワースイッチング装置の入力と出力との間に直列接続された検出抵抗に流れる電流を検出することを特徴とする請求項１に記載のパワースイッチング装置。
- 半導体基板と、前記半導体基板に配列して形成され、電源から負荷への電流をゲート電極の電位に基づいてスイッチングする複数のセルと、前記ゲート電極に接続され、前記複数のセルの配列内に分散配置され、若しくは、前記複数のセルの周辺に分散配置された複数のドライバとを備えたスイッチング回路および、
前記複数のドライバを制御する制御回路、および、
前記複数のドライバのそれぞれに対応して設けられており、前記スイッチング回路に流れる電流を検出し、この検出の結果を前記制御回路へフィードバックする検出回路を備え、
前記制御回路は、前記前記スイッチング回路に流れる電流の変化から得られた前記スイッチング回路の動作周波数に基づいて、前記複数のドライバをそれぞれ独立して制御することを特徴とするパワースイッチング装置。 - 前記複数のドライバの重心は、前記複数のセルの重心に一致するように配置されていることを特徴とする請求項１または請求項３に記載のパワースイッチング装置。
- 前記ゲート電極は前記複数のドライバのそれぞれに対応して分割され、分割された各ゲート電極は互いに電気的に絶縁されていることを特徴とする請求項１または請求項３に記載のパワースイッチング装置。
- 前記制御回路は、当該パワースイッチング装置の動作周波数が上昇すると、前記複数のドライバのうち動作するドライバの数を減少させることを特徴とする請求項５に記載のパワースイッチング装置。
- 前記制御回路は、当該パワースイッチング装置に流れる電流が上昇すると、前記複数のドライバのうち動作するドライバの数を上昇させることを特徴とする請求項５に記載のパワースイッチング装置。
- 前記複数のドライバはそれぞれに対応するゲート電極のほぼ中心に位置することを特徴とする請求項５に記載のパワースイッチング装置。
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