JP3692407B2 - 半導体量子ドット素子の製造方法 - Google Patents

Description

本発明は、半導体量子ドット素子の製造方法に関し、特に、高均一性を有し、且つ高密度に形成された量子ドットを有する半導体量子ドット素子の製造方法に関する。

近年、量子ドットなどの半導体ナノ構造の自己組織化形成技術の発展により、量子ドットレーザ等の開発が盛んに行われている。量子ドットとは、電子と正孔を３次元的に非常に狭いエネルギーポテンシャル中に閉じ込める構造を有したものである。このような構造において電子と正孔のエネルギー準位は完全に離散化し、状態密度関数は先鋭化したパルス状となる。

このような特性を有する量子ドットを半導体レーザ活性層に導入すると、レーザの基本特性が大きく改善される。改善される代表的な特性として（１）閾値電流、（２）変調特性、（３）スペクトル特性の３つの特性が挙げられる。ここで閾値電流は半導体レーザの基本特性であるが、量子ドットを活性層に導入することにより、状態密度の先鋭化によって温度依存性の抑圧に加え閾値電流の低減を期待できる。また変調特性、スペクトル特性のようなレーザのダイナミック特性は、状態密度関数の広がりが抑制されて利得スペクトルが狭くなることによって、キャリア密度の増加に伴う利得の増加の割合、つまり微分利得が大きくなる。緩和振動周波数は、微分利得の平方根に比例するので、量子ドットを活性層に用いることにより、変調帯域幅の大幅な増大が期待できる。

現在、光通信分野においてＩｎＡｓ／ＧａＡｓ量子ドットは、光通信に必要な１．３μｍ帯での発振が可能となり、近年では１．５２μｍ帯までその波長範囲が拡大している。また、もう１つの重要な波長帯である１．５５μｍ帯にも近づきつつある。

上述のような量子ドットレーザを実現させるためには、結晶性の劣化を生じさせず、且つ高均一で高密度な量子ドットを形成する必要がある。現在、比較的簡便な量子ドットの製造方法には、自己組織化、又はStranski-Krastanow成長モードを利用する方法がある。成長装置としては、分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）装置や有機金属気相成長法（Metal organic chemical vapor deposition：ＭＯＣＶＤ）装置が用いられている。

ここで図１１を参照して、上記方法で作製された従来の半導体量子ドット素子の構造を説明する。同図に示すように半導体量子ドット素子は、半導体基板（図示せず）上に結晶成長により積層された半導体バッファ層１１０と、この半導体バッファ層１１０と異なる格子定数を有し半導体バッファ層１１０上に形成されたドット構造を有する量子ドット層１２０と、このドット構造を埋め込むように積層形成された埋込層１３０とで構成されている。ここで半導体バッファ層１１０及び埋込層１３０はＧａＡｓによって形成され、量子ドット層１２０はＩｎＡｓによって形成されている。
「オプトロ二クス」オプトロ二クス社出版、第２２２巻第８号、ｐ９１−９９「特集光とナノテクノロジー」

ところで、上記ＭＢＥ装置及びＭＯＣＶＤ装置を用いて量子ドットを形成することは、比較的簡便な方法である反面、量子ドット層１２０内に形成されるドット構造の２次元的均一性が低いという問題がある。この問題は光学特性に直接的に影響を与える。

つまり、理想的には１個の量子ドットから出力されるフォトルミネッセンス半値幅を極限として、半導体量子ドット素子全体のフォトルミネッセンス半値幅がこの極限に近づくことが望ましい。しかし、図１１に示した構造を有する半導体量子ドット素子は、フォトルミネッセンス半値幅が５０−８０ｍｅＶと大きく広がり実用化は困難である。現在、製造方法の低成長速度、低Ａｓ圧の条件を適切値にすることでフォトルミネッセンス半値幅は２５−３０ｍｅＶまで改善されているが、実用化には更なる改善が必要である。

本発明は上記課題を鑑みてなされたものであり、その目的は、均一性の高い量子ドットの作製条件を見つけることにより、フォトルミネッセンス半値幅を極限まで狭めることができる半導体量子ドット素子の製造方法を提供することにある。

上記目的を達成するために、本発明の半導体量子ドット素子は、半導体基板上に結晶成長により形成された第１の半導体バッファ層と、第１の半導体バッファ層上に結晶成長により形成され、第１の半導体バッファ層と格子定数が異なり、且つ３次元成長が生じない臨界膜厚以下の膜厚を積層してなる第２の半導体バッファ層と、第２の半導体バッファ層上に形成され単原子層平坦化が生じる膜厚を有する第３の半導体バッファ層と、第３の半導体バッファ層上に形成され、第３の半導体バッファ層と格子定数が異なり、且つ３次元成長が生じる臨界膜厚以上の膜厚を積層してなる量子ドット層を有することを要旨する。

また、本発明の半導体量子ドット素子の製造方法は、結晶成長により、半導体基板上に積層して第１の半導体バッファ層を形成する工程と、結晶成長により、第１の半導体バッファ層との間に格子不整合による３次元成長が生じない臨界膜厚以下の膜厚で第１の半導体バッファ層上に積層して第２の半導体バッファ層を形成する工程と、第２の半導体バッファ層の表面をアニールするアニール工程と、アニール工程後、結晶成長により、第２の半導体バッファ層上に第３の半導体バッファ層を形成する工程と、結晶成長により、第２の半導体バッファ層との間に格子不整合による３次元成長が生じる臨界膜厚以上の膜厚で前記第３の半導体バッファ層上に積層して量子ドット層を形成する工程とを有することを要旨する。

本発明によれば、量子ドット層の下に、第２の半導体バッファ層と第３の半導体バッファ層で構成される結合歪バッファ層を設けることで単原子層平坦化させることができるので、第３の半導体バッファ層上の２次元面内方向の様々な方向に広がるステップを密に形成することができる。これにより量子ドットを２次元面内に均一、且つ高密度に結晶成長させることができる。また、量子ドットを均一に成長させることが可能となるから隣接する量子ドットが重合する確率が低下し、ドットの巨大化を抑制できる。更に、量子ドットを成長させる環境がどの領域でも同品質化されるので量子ドットの大きさを均一化させることができる。

従って本発明によれば、量子ドット層の下に、第２の半導体バッファ層と第３の半導体バッファ層で構成される結合歪バッファ層を設けることで、第３の半導体バッファ層の２次元面内方向にステップを密に形成することができるので、量子ドットを高均一、且つ高密度に形成することができる。その結果、量子ドットのフォトルミネッセンス半値幅を極限まで狭めた半導体量子ドット素子の製造方法を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。

図１は、本発明の実施の形態に係る半導体量子ドット素子の断面構成図である。

図１に示すように、本実施の形態に係る半導体量子ドット素子は、第１の半導体バッファ層１０上に、第２の半導体バッファ層２０と第３の半導体バッファ層３０とが連続積層されてなる結合歪バッファ層６０が形成されており、この結合歪バッファ層６０上に量子ドット層４０が形成されている。そして量子ドット層４０を埋め込むように埋込層５０が設けられている。

ここで、本実施の形態の半導体量子ドット素子の特徴のひとつは、半導体基板上に形成された第１の半導体バッファ層１０上に、第１の半導体バッファ層１０より大きい格子定数を有する化合物半導体を結晶成長させて第２の半導体バッファ層２０を形成し、第２の半導体バッファ層２０上に歪を形成させると共に、第２の半導体バッファ層２０の膜厚を化合物半導体が３次元成長を生じない臨界膜厚以下で成長させることで、第２の半導体バッファ層２０の表面上に欠陥が無く、歪のみが形成された表面層を形成する。

また、歪みが形成された第２の半導体バッファ層２０上に化合物半導体を結晶成長させて第３の半導体バッファ層３０を形成し、第２の半導体バッファ層２０上の歪を第３の半導体バッファ層３０の表面に継承させつつ、第３の半導体バッファ層３０の２次元面内に単原子層のステップを形成する。

ここで第１の半導体バッファ層１０は、半導体基板（図示せず）上に結晶成長により形成される層である。結晶成長材料は、III−Ｖ族化合物半導体が好ましく、具体的にはＧａＡｓが望ましい。尚、ＧａＡｓに限らず、ＧａＡｓに微量のＩｎやＡｌを化合したＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓでもよい。

一方、結合歪バッファ層６０のうち第２の半導体バッファ層２０は、第１の半導体バッファ層１０の上に結晶成長により形成される層である。結晶成長材料は、Ｉｎ元素を含むIII−Ｖ族化合物半導体が好ましく、具体的にはＩｎxＧａ1-xＡｓが望ましい。しかしＩｎＧａＡｓに限らず、ＩｎＧａＡｌＡｓ等の４元混晶半導体であってもよい。

ここで第２の半導体バッファ層２０は、格子不整合により歪を生じ、結晶品質を損なわず、且つ３次元成長を生じない臨界膜厚以下で結晶成長される必要がある。Ｉｎ元素を含むIII−Ｖ族化合物半導体を結晶成長させるためには、少なくともＧａＡｓとＩｎＡｓの格子不整合度（約７％）より小さく、望ましくは０より大きく２．１％以下である。

例えばＩｎxＧａ1-xＡｓで第２の半導体バッファ層２０を形成した場合、組成ｘが０＜ｘ≦０．３の範囲内にあるとき結晶品質は損なわれない。そこで、この組成範囲を格子不整合度に換算すると、ＧａＡｓとＩｎＡｓの格子不整合度が約７％であることから、この値に組成ｘを乗算することで結晶品質が損なわれない程度の格子不整合度が得られる。つまり具体的には、組成ｘ＝０．１２（Ｉｎ_0.12Ｇａ_0.88Ａｓ）のとき格子不整合度は約１％となり（７％×０．１２＝０．８４％）、同様に組成ｘ＝０．３（Ｉｎ_0.3Ｇａ_0.7Ａｓ）のとき格子不整合度は約２．１％となることから求められる。

また、このような第２の半導体バッファ層２０は、格子不整合の作用から、ある膜厚以上の結晶成長を続けると表面に３次元成長が生じる（又は欠陥が導入される）。組成ｘと膜厚の関係は、組成ｘの変化に応じて変化するものであるが、上記組成範囲（０＜ｘ≦０．３）内においては、膜厚ｄ１が０＜ｄ１≦１０ｎｍの範囲内にあるとき結晶品質を損なわず、且つ３次元成長を生じない範囲で結晶成長させることができる。

尚ここで、「３次元成長」とは、結晶間の格子定数差により生じる現象であり、２次元的な層成長が起きた後、３次元的な島状成長が起きることをいう。従って「３次元成長が生じない臨界膜厚以下」とは、欠陥が導入されず、且つ島状の３次元成長が生じる手前の臨界膜厚を含むそれ以下の膜厚を意味している。

結合歪バッファ層のうち第３の半導体バッファ層３０は、第２の半導体バッファ層２０上に結晶成長により形成される層である。結晶成長材料は、III−Ｖ族化合物半導体が好ましく、具体的にはＧａＡｓが望ましい。また、ＧａＡｓの積層膜厚ｄ２は、数原子層（数モノレイヤー：ＭＬ）から数ｎｍであり、具体的には０＜ｄ２≦１０ｎｍが望ましい。

また、この第３の半導体バッファ層３０は、第２の半導体バッファ層２０をアニールした場合にできるＩｎの不均一な表面偏析分布を軽減する効果を有する。これにより単原子層のステップがほぼ均一に存在する平坦表面とすることができる。またこれにより、第１の半導体バッファ層１０に直接量子ドット層を成長する場合よりも均一性と密度が、第３の半導体バッファ層３０の膜厚ｄ２のゼロから数ｎｍの範囲内で変化する。しかし第３の半導体バッファ層３０の膜厚ｄ２が、数ｎｍを越えると直接第１の半導体バッファ層１０上にドットを成長した時と同じ状態となる。つまり結合歪バッファ層６０の効果が消失するため、第３の半導体バッファの膜厚ｄ２は、ゼロから直接第１の半導体バッファ層１０上にドットを形成した際の均一性及び密度が同等になるまでの範囲である必要がある。すなわち０＜ｄ２≦１０ｎｍとなる。尚、ここで「単原子層平坦化」とは、原子レベルで平坦化することをいい、換言すれば、単原子層ステップの高低差が１原子で、ほぼ平坦面であることをいう。

量子ドット層４０は、第３の半導体バッファ層３０上に結晶成長により形成される層である。結晶成長材料は、III−Ｖ族化合物半導体が好ましく、具体的にはＩｎＡｓが挙げられる。結晶成長材料はこれに限らず、微量のＧａを含む３元混晶半導体であってもよい。このとき結晶成長材料は、第３の半導体バッファ層上で３次元成長を生じるように、第３の半導体バッファ層との格子不整合度が大きいことが望ましい。これにより量子ドット層４０は、格子不整合の作用を利用して、ある膜厚以上の結晶成長を続けることによりドットを３次元成長させて形成される。

埋込層５０は、量子ドット層４０の上に結晶成長により形成される層である。結晶成長材料は、III−Ｖ族化合物半導体が好ましく、具体的にはＧａＡｓが望ましい。尚、ＧａＡｓに限らず、ＧａＡｓに微量のＩｎを化合したＩｎＧａＡｓや、ＩｎＧａＡｓを積層した後にＧａＡｓを積層しても良く、その積層形態は特に限定しない。尚、ここでトリエチルガリウム（triethylgallium：ＴＥＧ）を適用することで低温成長が可能となるので、量子ドットを変形させず高品質のドットを形成することができる。

上記構成の半導体量子ドット素子によれば、量子ドット層の下に、第２の半導体バッファ層と第３の半導体バッファ層で構成される結合歪バッファ層を設けることで単原子層平坦化させることができるので、第３の半導体バッファ層の２次元面内の様々な方向にステップを密に形成することができる。これにより量子ドットを２次元面内に均一且つ高密度に結晶成長させることができる。また、量子ドットを均一に成長させることが可能となるから隣接する量子ドットが重合する確率が低下し、ドットの巨大化を抑制できる。更に、量子ドットを成長させる環境がどの領域でも同品質化されるので量子ドットの大きさを均一化させることができる。

尚、本実施の形態においては、量子ドット層は１層としたが、層数はこれに限らず、例えば量子ドット層は多層構造としてもよい。この場合、埋込層５０の上に、結合歪バッファ層（第２及び第３の半導体バッファ層）を形成し、その上に量子ドット層を自己組織化により結晶成長させればよい。

（製造方法）
次に、図２を参照して、本発明の実施形態に係る半導体量子ドット素子の製造方法を説明する。本実施の形態では、第１の半導体バッファ層１０にはＧａＡｓ、第２の半導体バッファ層２０にはＩｎ_0.12Ｇａ_0.88Ａｓ、第３の半導体バッファ層３０にはＧａＡｓを用いた。また、結晶成長法に、有機金属気相成長法（ＭＯＣＶＤ法）を用いた。

先ず、図２（ａ）に示すように、半導体基板としてＧａＡｓ（００１）基板を用意し、この基板温度を７００℃に設定してＧａＡｓを２５０ｎｍの厚さまで成長させ、第１の半導体バッファ層１１を形成する。ここでIII族の元素の原料としてトリメチルガリウム（ＴＭＧ）を用い、Ｖ族の元素の原料としてターシャルブチルアルシン（ＴＢＡ）を用いる。

続いて、図２（ｂ）に示すように、Ｖ族の原料は変えずにIII族の元素の原料にトリメチルインジウム（ＴＭＩ）を更に加える。そして基板温度を５００℃まで下げて、第１の半導体バッファ層１１の上にＩｎ_0.12Ｇａ_0.88Ａｓを５ｎｍの厚さまで成長させ、第２の半導体バッファ層２１を形成する。Ｉｎ_0.12Ｇａ_0.88Ａｓは、ＧａＡｓとの間の格子不整合度が約１％であるため、成長膜厚が５ｎｍを越す付近で表面に歪みが生じる。

そして図２（ｃ）に示すように、ＴＭＩの供給を停止し、基板温度を６００℃まで上げて（このとき６００℃に上げるのに４５０秒間を有し、この間試料はアニール状態となる）。そして第２の半導体バッファ層２１の上にＧａＡｓを２ｎｍの厚さまで成長させて第３の半導体バッファ層３１を形成する。

次いで図２（ｄ）に示すように、ＴＭＧの供給を停止し再びＴＭＩを供給する。そして基板温度を５００℃に下げて、第３の半導体バッファ層３１の上にＩｎＡｓを成長させ、量子ドット層４１を形成する。ＩｎＡｓは、ＧａＡｓとの間の格子不整合度が約７％であるため、成長膜厚が０．５７ｎｍを越す付近で３次元成長を生じ、ＩｎＡｓ量子ドットが自己組織化により形成される。

そして最後に図２（ｅ）に示すように、III族の元素の原料をトリエチルガリウム（ＴＥＧ）に切り替えて、基板温度を５００℃に維持した状態で量子ドット層４１の上にＧａＡｓを１００ｎｍの厚さまで成長させ、埋込層５１を形成する。

以上の製造方法によれば、量子ドット層４１の下に、第２の半導体バッファ層２１と、第３の半導体バッファ層３１で構成される結合歪バッファ層を設けることで、第２の半導体バッファ層２１の表面に形成された歪みを第３の半導体バッファ層３１に継承させつつ単一原子層平坦化することができるので、第３の半導体バッファ層３１の２次元面内の様々な方向に広がるステップを形成することができる。その結果、量子ドットを２次元方向に高均一化させることができると同時に、高密度化させることができる。

また、埋込層５１にＴＥＧを用いることで、従来と比較して結晶成長が良くなると共に、波長１．３μｍの発光波長の制御が可能になる。

また更に、基板温度を５００℃から６００℃まで４５０秒かけて上昇させることで、第２の半導体バッファ層２１上に形成されたステップをより２次元的に平坦化することができる。

また、第３の半導体バッファ層（ＧａＡｓ）３１は、第２の半導体バッファ層（ＩｎＧａＡｓ）２１をアニールした場合にできるＩｎの不均一な表面偏析分布を軽減することができる。その結果、単原子層からなる第３の半導体バッファ層の表面がより原子的に均一な平坦表面となる。

尚、第２の半導体バッファ層２１の膜厚ｄ１は、ＩｎxＧａ1-xＡｓの組成ｘと相関関係があることから、組成が０＜ｘ≦０．３の範囲内にあるとき膜厚ｄ１を０＜ｄ１≦１０ｎｍの範囲内で膜厚変化させても結晶性を損なわない結晶成長が可能である。また第３の半導体バッファ層３１の膜厚ｄ２も、膜厚２ｎｍに限らず、０＜ｄ２≦１０ｎｍの範囲内であれば第２の半導体バッファ層２１の歪みを消失させることなく原子的に均一な平坦表面を形成することができる。またアニール温度は６００℃に限らず、５００℃から７００℃の間であればＩｎの不均一な表面偏析分布を軽減させることができる。

次に、図３〜図６を参照して、図２で示した製造工程で形成された各層表面の状態を説明する。各層表面は、原子間力顕微鏡（atomic force microscope：ＡＦＭ、Nanoscope IIIa）を用いて測定した。以下、原子間力顕微鏡で撮影した像をＡＦＭ像と呼ぶ。

図３は、図２（ａ）の工程で作製した第１の半導体バッファ層１１の層表面１１ａを撮影したＡＦＭ像である。この第１の半導体バッファ層は、ＧａＡｓによって形成されている。このようにＧａＡｓを結晶成長させると層表面１１ａに１次元方向に波形を有するステップバンチングが発生する。

図４は、図２（ｂ）の工程で作製した第２の半導体バッファ層２１の層表面２１ａを撮影したＡＦＭ像である。この第２の半導体バッファ層２１は、第１の半導体バッファ層１１と異なる格子定数を有するＩｎＧａＡｓによって形成されている。そのため第２の半導体バッファ層表面２１ａの上にＩｎに起因した斑点状の島ができる。

図５は、第２の半導体バッファ層表面２１ａを６００℃でアニールした場合のＡＦＭ像である。第２の半導体バッファ層２１をアニールすることにより、Ｉｎが表面に偏析して表面が緩和される。（しかしこのままでは、まだ大きな島の境界線に起因した形でドットが形成される）。

図６は、図２（ｃ）の工程で作製した第３の半導体バッファ層３１の層表面３１ａを撮影したＡＦＭ像である。この第３の半導体バッファ層３１はＧａＡｓによって形成されている。このとき結晶成長させる膜厚を０＜ｄ２≦１０ｎｍとすることで、歪が緩和され、結果としてステップが２次元面内の様々な方向に均一に存在する単原子平坦表面へと変化する。このステップとステップの間隔は数十ｎｍから数百ｎｍであり、平坦なステップ上に形成される島（斑若しくは円盤に近い）の大きさは、１５０ｎｍ〜５００ｎｍ程度である。

次に、図７，８を参照して、図３に示した層表面１１ａ上に形成された量子ドットのサイズ分布を示す。

図７は、図３に示した層表面１１ａ上に直接量子ドットを成長させた場合のＡＦＭ像である。同図に示すように第１の半導体バッファ層１１の層表面１１ａは、１次元方向に波状のステップバンチングが形成されているので、量子ドットもこのステップバンチングに依存して１次元方向に形成されている。また、形成された量子ドットのサイズに不均一性がみられる。

図８は、横軸を量子ドットの高さ、縦軸を量子ドットの数とした場合の分布図である。ここでドット数はＡＦＭ像を画像処理して計数した。分布図から読み取れるように、高さ２ｎｍ〜１３ｎｍを有する量子ドットが、数個から数十個、それぞれ形成されていた。このときの密度は１．４９×１０¹⁰ｃｍ^-2であり、量子ドットの平均の高さｈは９．３ｎｍ、平均の幅ｄは３１．９ｎｍであった。

一方、図９は、図６に示した層表面３１ａ上に形成された量子ドットのＡＦＭ像である。同図に示すように層表面３１ａは、２次元面内方向にステップが形成されているので、量子ドットもこのステップに依存して２次元面内方向に均一に広がって形成されている。また同像より、形成された量子ドットのサイズがほぼ均一であることが観察できる。

ここで上記と同様に、図９のＡＦＭ像を画像処理してドット数を計数した。ドットの分布図を図１０に示す。この分布図から読み取れるように、高さ１０ｎｍ程度を有する量子ドットが全体の８０％を占めていた。尚、このときの密度は１．７４×１０¹⁰ｃｍ^-2であり、量子ドットの平均の高さｈは９．７ｎｍ、平均の幅ｄは３９．０ｎｍであった。

以上のように、結合歪バッファ層６０を挿入して作製したＩｎＡｓ量子ドットは、量子ドット密度が、従来の１．４９×１０¹⁰ｃｍ^-2より１６．８％高い、１．７４×１０¹⁰ｃｍ^-2に増加した。

また、本実施の形態に係る半導体量子ドット素子のフォトルミネッセンス半値幅と、従来技術（図１１）で作製したフォトルミネッセンス半値幅を測定した結果、従来のＩｎＡｓ量子ドットが、２６ｍｅＶであったのに比べ、本実施の形態のＩｎＡｓ量子ドットは、２０．５ｍｅＶと減少して、高均一化の効果が現れた。

従って、第１の半導体バッファ層（例えばＧａＡｓ）１１上に、第１の半導体バッファ層（例えばＧａＡｓ）１１と格子不整合により歪を生じる第２の半導体バッファ層（例えばＩｎＧａＡｓ）２１を０＜ｄ１≦１０ｎｍの範囲内で結晶成長させ、第２の半導体バッファ層２１を所定時間アニール後、第２の半導体バッファ層２１の歪を緩和し、且つ単原子層平坦面を形成する第３の半導体バッファ層（ＧａＡｓ）３１を０＜ｄ２≦１０ｎｍの範囲内で結晶成長させることで、第３の半導体バッファ層３１の２次元面内方向に一様に広がる単原子層のステップを形成することができるので、量子ドット（ＩｎＡｓ）を高均一、且つ高密度に結晶成長させることができる。その結果、量子ドットの成長環境を均一化することができるのでフォトルミネッセンス半値幅を極限まで狭めることができる。

本発明の実施の形態に係る半導体量子ドット素子の断面構成図である。 本発明の実施の形態に係る半導体量子ドット素子の製造工程を説明する工程断面図である。 図２（ａ）に示した第１の半導体バッファ層表面のＡＦＭ像である。 図２（ｂ）に示した第２の半導体バッファ層表面のＡＦＭ像である。 図２（ｂ）に示す第２の半導体バッファ層をアニールした場合の、第２の半導体バッファ層表面のＡＦＭ像である。 図２（ｃ）に示す第３の半導体バッファ層表面のＡＦＭ像である。 図２（ａ）に示す第１の半導体バッファ層の上に量子ドットを成長させたときの量子ドット分布状態を示すＡＦＭ像である。 図７に示す量子ドット分布をグラフ化した図である。 図２（ｃ）に示す第１の半導体バッファ層の上に量子ドットを成長させたときの量子ドット分布状態を示すＡＦＭ像である。 図９に示す量子ドット分布をグラフ化した図である。 従来の半導体量子ドット素子の構成断面図である。

符号の説明

１０、１１…第１の半導体バッファ層
２０、２１…第２の半導体バッファ層
３０、３１…第３の半導体バッファ層
４０、４１…量子ドット層
５０、５１…埋込層
６０…結合歪バッファ層
１１０…半導体バッファ層
１２０…量子ドット層
１３０…埋込層

Claims (10)

1. 結晶成長により、半導体基板上に積層して第１の半導体バッファ層を形成する工程と、
   結晶成長により、前記第１の半導体バッファ層との間に格子不整合による３次元成長が生じない臨界膜厚以下の膜厚で前記第１の半導体バッファ層上に積層して第２の半導体バッファ層を形成する工程と、
   前記第２の半導体バッファ層の表面をアニールするアニール工程と、
   前記アニール工程後、結晶成長により、前記第２の半導体バッファ層上に第３の半導体バッファ層を形成する工程と、
   結晶成長により、前記第３の半導体バッファ層との間に格子不整合による３次元成長が生じる臨界膜厚以上の膜厚で前記第３の半導体バッファ層上に積層して量子ドット層を形成する工程とを有することを特徴する半導体量子ドット素子の製造方法。
2. 結晶成長により、前記量子ドット層上に、該量子ドット層を埋め込むように埋込層を形成する工程を有することを特徴とする請求項１に記載の半導体量子ドット素子の製造方法。
3. 前記アニール工程は、基板温度５００℃から７００℃の範囲内でアニールすることを特徴とする請求項１又は２に記載の半導体量子ドット素子の製造方法。
4. 前記第１の半導体バッファ層、前記第３の半導体バッファ層、前記量子ドット層及び埋込層は、III−Ｖ族化合物半導体によって形成され、前記第２の半導体バッファ層はＩｎ元素を少なくとも含有するIII−Ｖ族化合物半導体によって形成されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体量子ドット素子の製造方法。
5. 前記第２の半導体バッファ層は、前記第１の半導体バッファ層との間の格子不整合度が、０より大きく２．１％以下であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体量子ドット素子の製造方法。
6. 前記第２の半導体バッファ層は、
   ＩｎxＧａ1-xＡｓの化合物半導体によって形成され、組成ｘが、０＜ｘ≦０．３の範囲内にあるとき膜厚ｄ１を０＜ｄ１≦１０ｎｍの範囲内とすることを特徴とする請求項１乃至５のいずれか１項に記載の半導体量子ドット素子の製造方法。
7. 前記第１の半導体バッファ層、前記第３の半導体バッファ層及び前記埋込層は、ＧａＡｓによって形成されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体量子ドット素子の製造方法。
8. 前記埋込層は、トリエチルガリウムをガリウムの原料として形成されることを特徴とする請求項１乃至７のいずれか１項に記載の半導体量子ドット素子の製造方法。
9. 前記量子ドット層は、ＩｎＡｓによって形成されることを特徴とする請求項１乃至８のいずれか１項に記載の半導体量子ドット素子の製造方法。
10. 前記第３の半導体バッファ層の膜厚ｄ２は、０＜ｄ２≦１０ｎｍであることを特徴とする請求項１乃至９のいずれか１項に記載の半導体量子ドット素子の製造方法。