JP3647307B2 - プリント配線基板および電子機器 - Google Patents
プリント配線基板および電子機器 Download PDFInfo
- Publication number
- JP3647307B2 JP3647307B2 JP11107499A JP11107499A JP3647307B2 JP 3647307 B2 JP3647307 B2 JP 3647307B2 JP 11107499 A JP11107499 A JP 11107499A JP 11107499 A JP11107499 A JP 11107499A JP 3647307 B2 JP3647307 B2 JP 3647307B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode pad
- semiconductor integrated
- integrated circuit
- wiring board
- printed wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
- H05K1/0231—Capacitors or dielectric substances
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10545—Related components mounted on both sides of the PCB
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10734—Ball grid array [BGA]; Bump grid array
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Electromagnetism (AREA)
- Structure Of Printed Boards (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、底面にアレイ状に配置された複数の電極パッドを有する半導体集積回路（ＩＣ）およびこの半導体集積回路を実装したプリント配線基板ならびにこのプリント配線基板を搭載した電子機器に関し、特に、底面に複数の接続用電極パッドを有する半導体集積回路における電極パッドの配置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路における回路規模がますます大きくなってきている。半導体集積回路の回路規模が大きくなるにつれて集積回路と外部回路との接続に必要なピン数も増大し、そのためその底面にアレイ状に配置された複数の電極パッドを有するＩＣパッケージが開発されてきた。半導体集積回路であるから、底面のアレイ状に配置された電極パッドの中には、この半導体集積回路に電源を供給するための電源用電極パッドと、この半導体集積回路を外部回路側の接地電位（グランド）に接続するためのグランド用パッドが含まれる。従来、底面にアレイ状に複数の電極パッドが設けられた半導体集積回路では、電源用電極パッドやグランド用電極パッドの配置は、半導体集積回路の回路設計の容易性や出力信号用の出力バッファの許容電流値等を考慮して決定されており、電源用電極パッドとグランド用電極パッドの位置関係については特に考慮されてこなかった。
【０００３】
【発明が解決しようとする課題】
上述した従来のアレイ状の電極パッドを有する半導体集積回路をプリント配線基板に実装した場合、半導体集積回路の電源用電極パッドおよびグランド用電極パッドの位置が半導体集積回路側の都合だけで予め決められているため、プリント配線基板側の配線パターンの配置によっては、プリント配線基板に配置されるデカップリング・コンデンサの位置が半導体集積回路の電源用電極パッドやグランド用電極パッドから遠くなったり、他の配線パターンとの幾何学的配置で干渉するために個々の電源用電極パッド及びグランド用電極パッドに対してそれぞれデカップリング・コンデンサを配置することが困難になったりする。
【０００４】
このため、最近のＣＰＵやマイクロプロセッサに代表されるように半導体集積回路の動作周波数の高速化が著しく進む中では、これらのアレイ状電極パッドを有する半導体集積回路を実装したプリント配線基板やそれらを搭載した電子機器からの電磁波放射ノイズが増大し、各国で規制されている不要輻射ノイズの規格を取得できなくなるという問題が発生している。
【０００５】
本発明の目的は、複数のアレイ状の電極パッドを底面に有する半導体集積回路において、こうした半導体集積回路をプリント配線基板に実装した場合に、デカップリング・コンデンサを効果的に配置できるようなアレイ状電極パッドの配置を有する半導体集積回路と、この半導体集積回路を実装したプリント配線基板と、このプリント配線基板を搭載した電子機器とを提供し、プリント配線基板やそれを搭載した電子機器からの電磁波放射ノイズを低減させることにある。
【０００６】
本発明のプリント配線基板は、底面にアレイ状に配置された複数の接続用電極パッドを有し、前記接続用電極パッドのうち、接地電位に接続するための複数のグランド電極パッドと、電源を供給するための複数の電源電極パッドとが個々に対向して中央部に集中して配置され、前記グランド電極パッドと電源電極パッドの周囲に信号用電極パッドを配置した半導体集積回路が実装され、
前記複数のグランド電極パッドおよび前記複数の電源電極パッドは、それぞれ配線により相互に接続されており、前記半導体集積回路を実装した面の反対側の面に、前記対向して配置されたグランド電極パッドおよび電源電極パッドに至近に対応する位置に実装され、かつその電極がスルーホールを介して前記グランド用電極パッドおよび電源用電極パッドにそれぞれ接続されたデカップリング・コンデンサを有する。
【０００８】
複数のグランド電極パッドおよび複数の電源電極パッドが中抜け部を形成するように配置されているものを含む。
【００１０】
複数のグランド電極パッドおよび複数の電源電極パッドが一定のパターンに基づいて接続されていものを含む。
【００１２】
本発明の電子機器は、本発明のプリント配線基板を搭載している。
【００１３】
上述のように構成された本発明の半導体集積回路では、電源用電極パッドとグランド用電極パッドがアレイ状電極パッドの中央部に集中され、また対向して配置されているので、半導体集積回路をプリント配線基板に実装し、電源用電極パッド、グランド用電極パッドからスルーホールを介して直接デカップリング・コンデンサに接続する構造をとることができる。
【００１４】
したがって、半導体集積回路の電源電極パッド、グランド電極パッドとデカップリング・コンデンサを最短で接続することが可能になり、電源パターン、グランドパターンのインダクタンスが小さくなり、デカップリング・コンデンサの効果を十分引き出すことが可能となり、プリント配線基板やそれを搭載した電子機器からの電磁波放射ノイズが低減される。
【００１５】
【発明の実施の形態】
（第１の実施形態）
図１は本発明の第１の実施形態の半導体集積回路を搭載したプリント配線基板の平面図、図２は図１の縦断面図である。ここで、図１はアレイ状電極パッドを有する半導体集積回路７を搭載したプリント配線基板８を、半導体集積回路７を実装した面から見た状態を示している。
【００１６】
半導体集積回路７のパッケージの底面１０には、半導体集積回路７と外部回路との電気的な接続を行なうための複数の接続用電極パッド１１（図１では点線の円で表示）が格子状にフルグリッドで規則正しく配列している。接続用電極パッド１１のうち、グランド用電極パッド１（黒の塗りつぶしで表示）は、半導体集積回路７を接地するための接続用電極パッドであり、電源用電極パッド２（斜線で表示）は、半導体集積回路７に電力を供給するための接続用電極パッドである。グランド用電極パッド１と電源用電極パッド２はアレイ状の電極パッドの中央部に集中して配置され、互いに対向するように配列されている。また、グランド用電極パッド１は、２組に分けて配線パターン９１ によって接続され、電源用電極パッド２は、すべてが配線パターン９２ によって接続されている。
【００１７】
一方、プリント配線基板８の半導体集積回路７を実装していない方の面１２には、チップ型コンデンサであるデカップリング・コンデンサ３が実装されている。また、デカップリング・コンデンサ３は、グランド用電極パッド１と電源用電極パッド２からプリント配線基板８に投影して見たときに、それぞれの電極パッド１、２のほぼ直下にくるようにプリント配線基板８上に配置されている。このデカップリング・コンデンサ３を半田付けするためにプリント配線基板８に設けられる１対の搭載パッド４は、デカップリング・コンデンサ３の両側に半田フィレットが充分できるように、デカップリング・コンデンサ３の電極の外側まで形成されている。そして、デカップリング・コンデンサ３の両側の搭載パッド４に隣接して、１対の搭載パッド４と半導体集積回路７のグランド用電極パッド１および電源用電極パッド２とをそれぞれ接続するためのグランド接続用スルーホール５および電源接続用スルーホール６が、プリント配線基板８を貫通して形成されている。
【００１８】
ここで、半導体集積回路７のグランド用電極パッド１と電源用電極パッド２は、半導体集積回路７の中央部に集中されている。したがって、半導体集積回路７のほぼ直下にデカップリング・コンデンサ３、半田付け用の搭載パッド４を配置することができるので、半田付け用パッド４に近接してグランド接続用スルーホール５、電源接続用スルーホール６を配置すれば、半導体集積回路７のグランド用電極パッド１、電源用電極パッド２から、デカップリング・コンデンサ３までを、垂直方向にほぼ直線的にプリント配線基板８の厚さの距離で接続することが可能となる。
【００１９】
このような構成をとることにより、図２に示されるように、半導体集積回路７のグランド用接続パッド１、電源用接続パッド２から、プリント配線基板８に配置されたデカップリング・コンデンサ３までをグランド接続用スルーホール５、電源接続用スルーホール６を介して最短で電気的に接続することができる．したがって、デカップリング・コンデンサ３から半導体集積回路のグランド用電極パッド１、電源接続用パッド２までの配線パターンのインダクタンスを小さくでき、プリント配線基板８からの電磁波放射ノイズが低減される。
【００２０】
また同時に、グランド用電極パッド１、電源用電極パッド２が半導体集積回路の中央に集中されているので、その他の信号用電極パッドから周囲の部品への配線の引き出しが容易になり、プリント配線基板の高密度化にも効果がある。
（第２の実施形態）
図３は本発明の第２の実施の形態の半導体集積回路を搭載したプリント配線基板の平面図である。この実施の形態は、図３に示すように、図１および図２の半導体集積回路７の電源用電極パッド２を一番内側に配置し、グランド用電極パッド１を電源用電極パッド２を取り囲むように配置されたものであって、電源用電極パッド２のすべてとグランド用電極パッド１のすべてが、それぞれ
配線パターン９２ と配線パターン９１ によって接続されている。その他の点については、第１の実施の形態と同じ構成である。
【００２１】
このような構成においても、第１の実施の形態と同様に、プリント配線基板８からの電磁波放射ノイズが低減され、かつ、信号用電極パッドから周囲の部品への配線の引き出しが容易になり、プリント配線基板の高密度化にも効果がある。
（第３の実施形態）
図４は本発明の第３の実施の形態の半導体集積回路を搭載したプリント配線基板の平面図である。この実施の形態は、第１の実施の形態において、グランド用電極パッド１と電源用電極パッド２が渦巻き（スパイラル）状に対向して配置されたものであって、その他の点については、第１の実施の形態と同じ構成である。
【００２２】
このような構成においても、第１の実施の形態と同様に、プリント配線基板８からの電磁波放射ノイズが低減され、かつ、信号用電極パッドから周囲の部品への配線の引き出しが容易になり、プリント配線基板の高密度化にも効果がある。
（第４の実施形態）
図５は本発明の第４の実施の形態の半導体集積回路を搭載したプリント配線基板の平面図である。この実施の形態は、半導体集積回路７のアレイ状の電極パッドがペリフェラル（中抜け）状に配置されたものであって、グランド用電極パッド１と電源用電極パッド２は、第１の実施例と同様にお互い対になって対向しており、グランド用電極パッド１と電源用電極パッド２は、それぞれ４組に分けられ配線パターン９１と配線パターン９１ によって接続されている。その他の点については、第１の実施の形態と同じ構成である。
【００２３】
このような構成においても、第１の実施の形態と同様に、プリント配線基板８からの電磁波放射ノイズが低減され、かつ、プリント配線基板の高密度化にも効果がある。
（第５の実施形態）
図６は本発明の第５の実施の形態としての電子機器を説明する図である。
【００２４】
図６の電子機器１３の中には、図１ないし図５の半導体集積回路７を実装したプリント配線基板８が組み込まれている。
【００２５】
この実施の形態の電子機器では、半導体集積回路７からの電磁波放射ノイズが少ないので、電子機器１３からの電磁波放射ノイズは通常の電子機器の電磁波放射ノイズよりも低減され、かつ、プリント配線基板８が高密度化に適するので、小型計量で高性能化が可能である。
【００２６】
以上、本発明の実施の形態について説明してきたが、半導体集積回路の接続用電極パッドの総数やデカップリング・コンデンサは各図に示した数に限定されるものではなく、またグランド用電極パッドと電源用電極パッドの位置が入れ替っても差し支えなく、設計に応じて変更することができる。また、半導体集積回路を実装するプリント配線基板は、２層板に限らず、多層基板を用いることができる。
【００２７】
【発明の効果】
以上説明したように本発明は、アレイ状の電極パッドを有する半導体集積回路の中央部にグランド接続用電極パッド、電源接続用電極パッドを集中して配置することにより、半導体集積回路をプリント配線基板に実装し、半導体集積回路が実装された面の反対面にデカップリング・コンデンサを配置したとき、グランド用電極パッドおよび電源用電極パッドとデカップリング・コンデンサとの配線距離が最短となって、グランド用配線パターンと電源用配線パターンのインダクタンスが小さくなり、プリント配線基板およびそれを搭載した電子機器からの電磁波放射ノイズが低減され、
同時に、半導体集積回路と周辺に配置された部品との配線が高密度に、かつ容易に行なえるので、プリント配線基板の高密度化に寄与し、高性能電子機器の小型軽量化が実現するという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体集積回路を搭載したプリント配線基板の平面図である。
【図２】図１のプリント配線基板の縦断面図である。
【図３】本発明の第２の実施の形態の半導体集積回路を搭載したプリント配線基板の平面図である。
【図４】本発明の第３の実施の形態の半導体集積回路を搭載したプリント配線基板の平面図である。
【図５】本発明の第４の実施の形態の半導体集積回路を搭載したプリント配線基板の平面図である。
【図６】本発明の第５の実施の形態を説明する図であり、図１ないし図５の半導体集積回路を実装したプリント配線基板が搭載された電子機器の斜視図である。
【符号の説明】
１ グランド用電極パッド
２ 電源用電極パッド
３ デカップリング・コンデンサ
４ 搭載パッド
５ グランド接続用スルーホール
６ 電源接続用スルーホール
７ 半導体集積回路
８ プリント配線基板
９１、９２ 配線パターン
１０ 底面
１１ 接続用電極パッド
１２ 面
１３ 電子機器
【産業上の利用分野】
本発明は、底面にアレイ状に配置された複数の電極パッドを有する半導体集積回路（ＩＣ）およびこの半導体集積回路を実装したプリント配線基板ならびにこのプリント配線基板を搭載した電子機器に関し、特に、底面に複数の接続用電極パッドを有する半導体集積回路における電極パッドの配置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路における回路規模がますます大きくなってきている。半導体集積回路の回路規模が大きくなるにつれて集積回路と外部回路との接続に必要なピン数も増大し、そのためその底面にアレイ状に配置された複数の電極パッドを有するＩＣパッケージが開発されてきた。半導体集積回路であるから、底面のアレイ状に配置された電極パッドの中には、この半導体集積回路に電源を供給するための電源用電極パッドと、この半導体集積回路を外部回路側の接地電位（グランド）に接続するためのグランド用パッドが含まれる。従来、底面にアレイ状に複数の電極パッドが設けられた半導体集積回路では、電源用電極パッドやグランド用電極パッドの配置は、半導体集積回路の回路設計の容易性や出力信号用の出力バッファの許容電流値等を考慮して決定されており、電源用電極パッドとグランド用電極パッドの位置関係については特に考慮されてこなかった。
【０００３】
【発明が解決しようとする課題】
上述した従来のアレイ状の電極パッドを有する半導体集積回路をプリント配線基板に実装した場合、半導体集積回路の電源用電極パッドおよびグランド用電極パッドの位置が半導体集積回路側の都合だけで予め決められているため、プリント配線基板側の配線パターンの配置によっては、プリント配線基板に配置されるデカップリング・コンデンサの位置が半導体集積回路の電源用電極パッドやグランド用電極パッドから遠くなったり、他の配線パターンとの幾何学的配置で干渉するために個々の電源用電極パッド及びグランド用電極パッドに対してそれぞれデカップリング・コンデンサを配置することが困難になったりする。
【０００４】
このため、最近のＣＰＵやマイクロプロセッサに代表されるように半導体集積回路の動作周波数の高速化が著しく進む中では、これらのアレイ状電極パッドを有する半導体集積回路を実装したプリント配線基板やそれらを搭載した電子機器からの電磁波放射ノイズが増大し、各国で規制されている不要輻射ノイズの規格を取得できなくなるという問題が発生している。
【０００５】
本発明の目的は、複数のアレイ状の電極パッドを底面に有する半導体集積回路において、こうした半導体集積回路をプリント配線基板に実装した場合に、デカップリング・コンデンサを効果的に配置できるようなアレイ状電極パッドの配置を有する半導体集積回路と、この半導体集積回路を実装したプリント配線基板と、このプリント配線基板を搭載した電子機器とを提供し、プリント配線基板やそれを搭載した電子機器からの電磁波放射ノイズを低減させることにある。
【０００６】
本発明のプリント配線基板は、底面にアレイ状に配置された複数の接続用電極パッドを有し、前記接続用電極パッドのうち、接地電位に接続するための複数のグランド電極パッドと、電源を供給するための複数の電源電極パッドとが個々に対向して中央部に集中して配置され、前記グランド電極パッドと電源電極パッドの周囲に信号用電極パッドを配置した半導体集積回路が実装され、
前記複数のグランド電極パッドおよび前記複数の電源電極パッドは、それぞれ配線により相互に接続されており、前記半導体集積回路を実装した面の反対側の面に、前記対向して配置されたグランド電極パッドおよび電源電極パッドに至近に対応する位置に実装され、かつその電極がスルーホールを介して前記グランド用電極パッドおよび電源用電極パッドにそれぞれ接続されたデカップリング・コンデンサを有する。
【０００８】
複数のグランド電極パッドおよび複数の電源電極パッドが中抜け部を形成するように配置されているものを含む。
【００１０】
複数のグランド電極パッドおよび複数の電源電極パッドが一定のパターンに基づいて接続されていものを含む。
【００１２】
本発明の電子機器は、本発明のプリント配線基板を搭載している。
【００１３】
上述のように構成された本発明の半導体集積回路では、電源用電極パッドとグランド用電極パッドがアレイ状電極パッドの中央部に集中され、また対向して配置されているので、半導体集積回路をプリント配線基板に実装し、電源用電極パッド、グランド用電極パッドからスルーホールを介して直接デカップリング・コンデンサに接続する構造をとることができる。
【００１４】
したがって、半導体集積回路の電源電極パッド、グランド電極パッドとデカップリング・コンデンサを最短で接続することが可能になり、電源パターン、グランドパターンのインダクタンスが小さくなり、デカップリング・コンデンサの効果を十分引き出すことが可能となり、プリント配線基板やそれを搭載した電子機器からの電磁波放射ノイズが低減される。
【００１５】
【発明の実施の形態】
（第１の実施形態）
図１は本発明の第１の実施形態の半導体集積回路を搭載したプリント配線基板の平面図、図２は図１の縦断面図である。ここで、図１はアレイ状電極パッドを有する半導体集積回路７を搭載したプリント配線基板８を、半導体集積回路７を実装した面から見た状態を示している。
【００１６】
半導体集積回路７のパッケージの底面１０には、半導体集積回路７と外部回路との電気的な接続を行なうための複数の接続用電極パッド１１（図１では点線の円で表示）が格子状にフルグリッドで規則正しく配列している。接続用電極パッド１１のうち、グランド用電極パッド１（黒の塗りつぶしで表示）は、半導体集積回路７を接地するための接続用電極パッドであり、電源用電極パッド２（斜線で表示）は、半導体集積回路７に電力を供給するための接続用電極パッドである。グランド用電極パッド１と電源用電極パッド２はアレイ状の電極パッドの中央部に集中して配置され、互いに対向するように配列されている。また、グランド用電極パッド１は、２組に分けて配線パターン９１ によって接続され、電源用電極パッド２は、すべてが配線パターン９２ によって接続されている。
【００１７】
一方、プリント配線基板８の半導体集積回路７を実装していない方の面１２には、チップ型コンデンサであるデカップリング・コンデンサ３が実装されている。また、デカップリング・コンデンサ３は、グランド用電極パッド１と電源用電極パッド２からプリント配線基板８に投影して見たときに、それぞれの電極パッド１、２のほぼ直下にくるようにプリント配線基板８上に配置されている。このデカップリング・コンデンサ３を半田付けするためにプリント配線基板８に設けられる１対の搭載パッド４は、デカップリング・コンデンサ３の両側に半田フィレットが充分できるように、デカップリング・コンデンサ３の電極の外側まで形成されている。そして、デカップリング・コンデンサ３の両側の搭載パッド４に隣接して、１対の搭載パッド４と半導体集積回路７のグランド用電極パッド１および電源用電極パッド２とをそれぞれ接続するためのグランド接続用スルーホール５および電源接続用スルーホール６が、プリント配線基板８を貫通して形成されている。
【００１８】
ここで、半導体集積回路７のグランド用電極パッド１と電源用電極パッド２は、半導体集積回路７の中央部に集中されている。したがって、半導体集積回路７のほぼ直下にデカップリング・コンデンサ３、半田付け用の搭載パッド４を配置することができるので、半田付け用パッド４に近接してグランド接続用スルーホール５、電源接続用スルーホール６を配置すれば、半導体集積回路７のグランド用電極パッド１、電源用電極パッド２から、デカップリング・コンデンサ３までを、垂直方向にほぼ直線的にプリント配線基板８の厚さの距離で接続することが可能となる。
【００１９】
このような構成をとることにより、図２に示されるように、半導体集積回路７のグランド用接続パッド１、電源用接続パッド２から、プリント配線基板８に配置されたデカップリング・コンデンサ３までをグランド接続用スルーホール５、電源接続用スルーホール６を介して最短で電気的に接続することができる．したがって、デカップリング・コンデンサ３から半導体集積回路のグランド用電極パッド１、電源接続用パッド２までの配線パターンのインダクタンスを小さくでき、プリント配線基板８からの電磁波放射ノイズが低減される。
【００２０】
また同時に、グランド用電極パッド１、電源用電極パッド２が半導体集積回路の中央に集中されているので、その他の信号用電極パッドから周囲の部品への配線の引き出しが容易になり、プリント配線基板の高密度化にも効果がある。
（第２の実施形態）
図３は本発明の第２の実施の形態の半導体集積回路を搭載したプリント配線基板の平面図である。この実施の形態は、図３に示すように、図１および図２の半導体集積回路７の電源用電極パッド２を一番内側に配置し、グランド用電極パッド１を電源用電極パッド２を取り囲むように配置されたものであって、電源用電極パッド２のすべてとグランド用電極パッド１のすべてが、それぞれ
配線パターン９２ と配線パターン９１ によって接続されている。その他の点については、第１の実施の形態と同じ構成である。
【００２１】
このような構成においても、第１の実施の形態と同様に、プリント配線基板８からの電磁波放射ノイズが低減され、かつ、信号用電極パッドから周囲の部品への配線の引き出しが容易になり、プリント配線基板の高密度化にも効果がある。
（第３の実施形態）
図４は本発明の第３の実施の形態の半導体集積回路を搭載したプリント配線基板の平面図である。この実施の形態は、第１の実施の形態において、グランド用電極パッド１と電源用電極パッド２が渦巻き（スパイラル）状に対向して配置されたものであって、その他の点については、第１の実施の形態と同じ構成である。
【００２２】
このような構成においても、第１の実施の形態と同様に、プリント配線基板８からの電磁波放射ノイズが低減され、かつ、信号用電極パッドから周囲の部品への配線の引き出しが容易になり、プリント配線基板の高密度化にも効果がある。
（第４の実施形態）
図５は本発明の第４の実施の形態の半導体集積回路を搭載したプリント配線基板の平面図である。この実施の形態は、半導体集積回路７のアレイ状の電極パッドがペリフェラル（中抜け）状に配置されたものであって、グランド用電極パッド１と電源用電極パッド２は、第１の実施例と同様にお互い対になって対向しており、グランド用電極パッド１と電源用電極パッド２は、それぞれ４組に分けられ配線パターン９１と配線パターン９１ によって接続されている。その他の点については、第１の実施の形態と同じ構成である。
【００２３】
このような構成においても、第１の実施の形態と同様に、プリント配線基板８からの電磁波放射ノイズが低減され、かつ、プリント配線基板の高密度化にも効果がある。
（第５の実施形態）
図６は本発明の第５の実施の形態としての電子機器を説明する図である。
【００２４】
図６の電子機器１３の中には、図１ないし図５の半導体集積回路７を実装したプリント配線基板８が組み込まれている。
【００２５】
この実施の形態の電子機器では、半導体集積回路７からの電磁波放射ノイズが少ないので、電子機器１３からの電磁波放射ノイズは通常の電子機器の電磁波放射ノイズよりも低減され、かつ、プリント配線基板８が高密度化に適するので、小型計量で高性能化が可能である。
【００２６】
以上、本発明の実施の形態について説明してきたが、半導体集積回路の接続用電極パッドの総数やデカップリング・コンデンサは各図に示した数に限定されるものではなく、またグランド用電極パッドと電源用電極パッドの位置が入れ替っても差し支えなく、設計に応じて変更することができる。また、半導体集積回路を実装するプリント配線基板は、２層板に限らず、多層基板を用いることができる。
【００２７】
【発明の効果】
以上説明したように本発明は、アレイ状の電極パッドを有する半導体集積回路の中央部にグランド接続用電極パッド、電源接続用電極パッドを集中して配置することにより、半導体集積回路をプリント配線基板に実装し、半導体集積回路が実装された面の反対面にデカップリング・コンデンサを配置したとき、グランド用電極パッドおよび電源用電極パッドとデカップリング・コンデンサとの配線距離が最短となって、グランド用配線パターンと電源用配線パターンのインダクタンスが小さくなり、プリント配線基板およびそれを搭載した電子機器からの電磁波放射ノイズが低減され、
同時に、半導体集積回路と周辺に配置された部品との配線が高密度に、かつ容易に行なえるので、プリント配線基板の高密度化に寄与し、高性能電子機器の小型軽量化が実現するという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体集積回路を搭載したプリント配線基板の平面図である。
【図２】図１のプリント配線基板の縦断面図である。
【図３】本発明の第２の実施の形態の半導体集積回路を搭載したプリント配線基板の平面図である。
【図４】本発明の第３の実施の形態の半導体集積回路を搭載したプリント配線基板の平面図である。
【図５】本発明の第４の実施の形態の半導体集積回路を搭載したプリント配線基板の平面図である。
【図６】本発明の第５の実施の形態を説明する図であり、図１ないし図５の半導体集積回路を実装したプリント配線基板が搭載された電子機器の斜視図である。
【符号の説明】
１ グランド用電極パッド
２ 電源用電極パッド
３ デカップリング・コンデンサ
４ 搭載パッド
５ グランド接続用スルーホール
６ 電源接続用スルーホール
７ 半導体集積回路
８ プリント配線基板
９１、９２ 配線パターン
１０ 底面
１１ 接続用電極パッド
１２ 面
１３ 電子機器
Claims (4)
- 底面にアレイ状に配置された複数の接続用電極パッドを有し、前記接続用電極パッドのうち、接地電位に接続するための複数のグランド電極パッドと、電源を供給するための複数の電源電極パッドとが個々に対向して中央部に集中して配置され、前記グランド電極パッドと電源電極パッドの周囲に信号用電
極パッドを配置した半導体集積回路が実装され、
前記複数のグランド電極パッドおよび前記複数の電源電極パッドは、それぞれ配線により相互に接続されており、前記半導体集積回路を実装した面の反対側の面に、前記対向して配置されたグランド電極パッドおよび電源電極パッドに至近に対応する位置に実装され、かつその電極がスルーホールを介して前記グランド用電極パッドおよび電源用電極パッドにそれぞれ接続されたデカップリング・コンデンサを有することを特徴とするプリント配線基板。 - 前記複数のグランド電極パッドおよび前記複数の電源電極パッドが中抜け部を形成するように配置されている請求項１に記載のプリント配線基板。
- 前記複数のグランド電極パッドおよび前記複数の電源電極パッドが一定のパターンに基づいて接続されている請求項１に記載のプリント配線基板。
- 請求項１ないし３のいずれか一に記載のプリント配線基板を搭載したことを特徴とする電子機器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11107499A JP3647307B2 (ja) | 1999-04-19 | 1999-04-19 | プリント配線基板および電子機器 |
| US09/549,192 US6384476B2 (en) | 1999-04-19 | 2000-04-13 | Semiconductor integrated circuit and printed wiring substrate provided with the same |
| TW089107022A TW472331B (en) | 1999-04-19 | 2000-04-14 | Semiconductor integrated circuit and printed wiring substrate provided with the same |
| KR1020000020264A KR100366383B1 (ko) | 1999-04-19 | 2000-04-18 | 반도체 집적 회로 및 그것이 구비된 프린트 배선 기판 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11107499A JP3647307B2 (ja) | 1999-04-19 | 1999-04-19 | プリント配線基板および電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000307005A JP2000307005A (ja) | 2000-11-02 |
| JP3647307B2 true JP3647307B2 (ja) | 2005-05-11 |
Family
ID=14551735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11107499A Expired - Fee Related JP3647307B2 (ja) | 1999-04-19 | 1999-04-19 | プリント配線基板および電子機器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6384476B2 (ja) |
| JP (1) | JP3647307B2 (ja) |
| KR (1) | KR100366383B1 (ja) |
| TW (1) | TW472331B (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7107673B2 (en) * | 2000-06-19 | 2006-09-19 | Nortel Networks Limited | Technique for accommodating electronic components on a multiplayer signal routing device |
| US6653563B2 (en) * | 2001-03-30 | 2003-11-25 | Intel Corporation | Alternate bump metallurgy bars for power and ground routing |
| US6888240B2 (en) | 2001-04-30 | 2005-05-03 | Intel Corporation | High performance, low cost microelectronic circuit package with interposer |
| US6894399B2 (en) | 2001-04-30 | 2005-05-17 | Intel Corporation | Microelectronic device having signal distribution functionality on an interfacial layer thereof |
| US7071024B2 (en) | 2001-05-21 | 2006-07-04 | Intel Corporation | Method for packaging a microelectronic device using on-die bond pad expansion |
| US7183658B2 (en) * | 2001-09-05 | 2007-02-27 | Intel Corporation | Low cost microelectronic circuit package |
| AU2003220284A1 (en) * | 2002-03-11 | 2003-09-22 | Go Fast Sports And Beverage Company | Beverage transporting and dispensing systems and methods |
| TW539238U (en) * | 2002-04-30 | 2003-06-21 | Via Tech Inc | Flip-chip packaging substrate |
| JP2004006513A (ja) | 2002-05-31 | 2004-01-08 | Nec Corp | 半導体集積回路、プリント配線基板及び電子機器 |
| CN101695221B (zh) * | 2002-11-20 | 2012-01-25 | 北电网络有限公司 | 将电子元件装入一个多层信号路由装置的技术 |
| US6744131B1 (en) * | 2003-04-22 | 2004-06-01 | Xilinx, Inc. | Flip chip integrated circuit packages accommodating exposed chip capacitors while providing structural rigidity |
| TWI241702B (en) * | 2003-07-28 | 2005-10-11 | Siliconware Precision Industries Co Ltd | Ground pad structure for preventing solder extrusion and semiconductor package having the ground pad structure |
| US7078792B2 (en) * | 2004-04-30 | 2006-07-18 | Atmel Corporation | Universal interconnect die |
| US7145782B2 (en) | 2004-07-16 | 2006-12-05 | Intel Corporation | Reducing loadline impedance in a system |
| JP4640950B2 (ja) * | 2005-05-16 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7402757B1 (en) | 2005-05-19 | 2008-07-22 | Sun Microsystems, Inc. | Method, system, and apparatus for reducing transition capacitance |
| JP4243621B2 (ja) | 2006-05-29 | 2009-03-25 | エルピーダメモリ株式会社 | 半導体パッケージ |
| JP5196868B2 (ja) * | 2006-06-16 | 2013-05-15 | キヤノン株式会社 | プリント回路板 |
| JP5260067B2 (ja) * | 2007-02-01 | 2013-08-14 | 日本特殊陶業株式会社 | 配線基板、半導体パッケージ |
| US20090002952A1 (en) * | 2007-06-28 | 2009-01-01 | Ralph Mesmer | Interference mitigation |
| US8238114B2 (en) | 2007-09-20 | 2012-08-07 | Ibiden Co., Ltd. | Printed wiring board and method for manufacturing same |
| US20090171332A1 (en) * | 2007-12-27 | 2009-07-02 | Intuitive Surgical, Inc. | Medical device with orientable tip for robotically directed laser cutting and biomaterial application |
| KR101038236B1 (ko) * | 2009-09-16 | 2011-06-01 | 삼성전기주식회사 | 전자기 밴드갭 구조를 구비하는 인쇄회로기판 |
| KR20120039460A (ko) | 2010-10-15 | 2012-04-25 | 삼성전자주식회사 | 반도체 패키지 |
| JP5658640B2 (ja) * | 2011-09-12 | 2015-01-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6091239B2 (ja) * | 2013-02-13 | 2017-03-08 | キヤノン株式会社 | プリント回路板、プリント配線板および電子機器 |
| JP5963001B2 (ja) | 2013-03-28 | 2016-08-03 | 東芝ライテック株式会社 | 照明装置 |
| KR102041243B1 (ko) | 2013-04-26 | 2019-11-07 | 삼성전자주식회사 | 반도체 패키지 |
| JP6076874B2 (ja) * | 2013-09-26 | 2017-02-08 | ルネサスエレクトロニクス株式会社 | 電子装置、テストボードおよび半導体装置の製造方法 |
| JP6385074B2 (ja) * | 2014-03-03 | 2018-09-05 | キヤノン株式会社 | プリント回路板及び電子機器 |
| KR102180030B1 (ko) | 2014-05-22 | 2020-11-17 | 삼성전자 주식회사 | 디커플링 캐패시터를 포함하는 컴패니언 집적회로 및 이를 포함하는 모바일장치 |
| US10340199B2 (en) * | 2014-11-20 | 2019-07-02 | Mediatek Inc. | Packaging substrate with block-type via and semiconductor packages having the same |
| KR102365103B1 (ko) | 2014-12-12 | 2022-02-21 | 삼성전자주식회사 | 반도체 패키지 |
| KR101656332B1 (ko) * | 2015-04-07 | 2016-09-09 | 가부시키가이샤 노다스크린 | 반도체 장치 |
| TWI677065B (zh) * | 2018-06-13 | 2019-11-11 | 瑞昱半導體股份有限公司 | 電子裝置及電路基板 |
| JP7247503B2 (ja) * | 2018-09-25 | 2023-03-29 | 富士フイルムビジネスイノベーション株式会社 | 画像形成装置および基板 |
| CN110941156B (zh) | 2018-09-25 | 2023-08-25 | 富士胶片商业创新有限公司 | 图像形成装置及基板 |
| CN114464585B (zh) * | 2022-04-12 | 2022-07-12 | 飞腾信息技术有限公司 | 一种半导体基板、半导体器件、集成电路系统和电子设备 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4153988A (en) * | 1977-07-15 | 1979-05-15 | International Business Machines Corporation | High performance integrated circuit semiconductor package and method of making |
| JPH0582735A (ja) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | 大規模集積回路 |
| JPH05114622A (ja) * | 1991-10-23 | 1993-05-07 | Hitachi Ltd | 半導体装置 |
| JP2716005B2 (ja) * | 1995-07-04 | 1998-02-18 | 日本電気株式会社 | ワイヤボンド型半導体装置 |
| JP3513333B2 (ja) | 1995-09-29 | 2004-03-31 | キヤノン株式会社 | 多層プリント配線板およびそれを実装する電子機器 |
| JPH1174407A (ja) * | 1997-08-29 | 1999-03-16 | Mitsubishi Electric Corp | 半導体装置 |
| US6057596A (en) * | 1998-10-19 | 2000-05-02 | Silicon Integrated Systems Corp. | Chip carrier having a specific power join distribution structure |
| US6207476B1 (en) * | 1999-06-10 | 2001-03-27 | Vlsi Technology, Inc. | Methods of packaging an integrated circuit and methods of forming an integrated circuit package |
-
1999
- 1999-04-19 JP JP11107499A patent/JP3647307B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-13 US US09/549,192 patent/US6384476B2/en not_active Expired - Lifetime
- 2000-04-14 TW TW089107022A patent/TW472331B/zh not_active IP Right Cessation
- 2000-04-18 KR KR1020000020264A patent/KR100366383B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100366383B1 (ko) | 2002-12-31 |
| TW472331B (en) | 2002-01-11 |
| US6384476B2 (en) | 2002-05-07 |
| JP2000307005A (ja) | 2000-11-02 |
| KR20000071720A (ko) | 2000-11-25 |
| US20020008314A1 (en) | 2002-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3647307B2 (ja) | プリント配線基板および電子機器 | |
| US5903050A (en) | Semiconductor package having capacitive extension spokes and method for making the same | |
| US6479758B1 (en) | Wiring board, semiconductor package and semiconductor device | |
| KR100240525B1 (ko) | 반도체장치 및 그것을 사용한 전자장치 | |
| US7005747B2 (en) | Semiconductor device having additional functional element and method of manufacturing thereof | |
| US5786630A (en) | Multi-layer C4 flip-chip substrate | |
| US7035081B2 (en) | Semiconductor device | |
| US20030016490A1 (en) | Integrated circuit device/circuit board connection apparatus | |
| KR20070010112A (ko) | 플립 칩 인터커넥션 패드 레이아웃 | |
| US6512680B2 (en) | Semiconductor package | |
| JPH09223861A (ja) | 半導体集積回路及びプリント配線基板 | |
| JP2000349192A (ja) | 半導体集積回路およびプリント配線板 | |
| WO2001005201A1 (fr) | Carte a circuit imprime, substrat auxiliaire de montage hierarchique et dispositif electronique | |
| US6924562B2 (en) | Semiconductor integrated circuit having at least one of a power supply plane and ground plane divided into parts insulated from one another | |
| JPH08288626A (ja) | Ｉｃ及びプリント配線基板 | |
| KR100850286B1 (ko) | 전자소자가 장착된 반도체 칩 패키지 및 이를 구비하는집적회로 모듈 | |
| JPS616846A (ja) | コンデンサ付プラグインパツケ−ジ | |
| JP3745176B2 (ja) | プリント配線板 | |
| JP4338545B2 (ja) | コンデンサシート | |
| JP2007335618A (ja) | プリント回路基板 | |
| JP3514221B2 (ja) | プリント配線基板 | |
| US20050073050A1 (en) | BGA package and printed circuit board for supporting the package | |
| JP4817110B2 (ja) | 多層回路基板及びｉｃパッケージ | |
| JP3951788B2 (ja) | 表面実装型電子部品 | |
| JP2001144207A (ja) | 多層配線基板及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040107 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040302 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040302 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050112 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050208 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3647307 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140218 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |