JP3630056B2

JP3630056B2 - Chip-type electronic components and chip-type capacitors

Info

Publication number: JP3630056B2
Application number: JP2000017427A
Authority: JP
Inventors: 孝志野路
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2000-01-26
Filing date: 2000-01-26
Publication date: 2005-03-16
Anticipated expiration: 2020-01-26
Also published as: JP2001210545A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば積層コンデンサのようなチップ型電子部品及びチップ型コンデンサに関し、より詳細には、電子部品素体及び電子部品素体の外表面に形成される外部電極が改良されたチップ型電子部品及びチップ型コンデンサに関する。
【０００２】
【従来の技術】
近年、電子機器の小型化に伴い、積層コンデンサを始めとする様々なチップ型電子部品では、より一層の小型化が求められている。従来、小型のチップ型積層コンデンサとしては、長さ方向寸法３．２ｍｍ×幅方向寸法１．６ｍｍ×厚み方向寸法１．２５ｍｍのものが広く用いられてきた。この積層コンデンサの構造を図３（ａ）及び（ｂ）に示す。
【０００３】
積層コンデンサ５１では、セラミック焼結体５２内に、内部電極５３ａ〜５３ｄが形成されている。内部電極５３ａ，５３ｃと電気的に接続されるように、端面５２ａに外部電極５４が形成されている。また、内部電極５３ｂ，５３ｄと電気的に接続されるように、端面５２ｂを覆うように外部電極５５が形成されている。
【０００４】
外部電極５４，５５は、それぞれ、銀ペーストを塗布し、焼き付けることにより形成された焼結金属層５４ａ，５５ａと、焼結金属層５４ａ，５５ａ上に湿式メッキにより形成されたＮｉメッキ層５４ｂ，５５ｂと、Ｓｎメッキ層５４ｃ，５５ｃとを有する。上記寸法の積層コンデンサ５１では、銀ペーストが、端面５２ａまたは５２ｂ側から塗布されるが、セラミック焼結体５２のエッジ部において厚みが薄くなりがちであった。例えば、図３（ａ）の円Ａを拡大して示す図３（ｂ）から明らかなように、銀ペーストの塗布厚みがエッジ部において相対的に薄くなり、そのため焼結金属層５４ａの厚みがエッジ部において薄くなりがちであった。すなわち、端面５２ａ，５２ｂと、端面５２ａ，５２ｂに隣接する上面５２ｃ、下面５２ｄ及び側面とのなすエッジ部において、焼結金属層５４ａ，５５ａの厚みが薄くなりがちであった。
【０００５】
エッジ部において、焼結金属層５４ａ，５４ｂの厚みが薄くなると、プリント回路基板などに実装する際に、焼結金属層５４ａ，５４ｂの半田喰われが生じ易くなる。
【０００６】
従って、従来、エッジ部をバレル研磨等により丸め、それによってエッジ部における焼結金属層５４ａ，５４ｂの厚みを増大させることが試みられている。
しかしながら、積層コンデンサ５１の小型化が進むにつれて、溶融半田を用いてプリント回路基板などに実装する場合に溶融半田の表面張力によりチップ型積層コンデンサ５１が一方の外部電極５４，５５が上方を向くように起立する、いわゆるツームストーン現象が生じがちとなる。
【０００７】
他方、上記のように、セラミック焼結体５２のエッジ部を丸めるための研磨量が小さくなると、半田喰われが生じ易くなる。
そこで、積層コンデンサ５１では、半田喰われを防止するために、焼結金属層５４ａ，５５ａの表面にＮｉメッキ層５４ｂ，５５ｂが形成されている。このＮｉメッキ層５４ｂ，５５ｂの厚みは通常１〜２μｍ程度であり、ほぼ均一な厚みに形成されている。上記半田喰われを防止するには、Ｎｉメッキ層の厚みを厚くすることが好ましい。
【０００８】
他方、湿式メッキ法により形成されたＮｉメッキ層５４ｂ，５５ｂは、セラミック焼結体５２に締め付け応力を与える。従って、半田喰われを防止するために、Ｎｉメッキ層５４ｂ，５５ｂの厚みを厚くすると、セラミック焼結体５２にクラック等が発生しがちとなる。特に、Ｎｉメッキ層の厚みを６μｍより厚くした場合、上記クラックが生じ易くなることがわかっている。
【０００９】
加えて、Ｎｉメッキ層５４ｂ，５５ｂの厚みを厚くするために、湿式メッキ時に流す電流を大きくすると、Ｎｉメッキ層５４ｂ，５５ｂの厚みばらつきが生じ易くなる。また、水素が発生するために、Ｎｉメッキ層５４ｂ，５５ｂ表面に、ピットと称されている凹凸が発生し易くなる。
【００１０】
他方、厚みが薄くなりがちである上記エッジ部上において、焼結金属層５４ａ，５５ａを構成するための銀ペースト塗布厚みを厚くした場合には、エッジ部上において外部電極５４，５５の丸みが大きくなり、やはり前述したツームストーン現象が発生しがちとなる。
【００１１】
一般に、電子部品の外部電極では、膜厚が均一であることが求められている。しかしながら、上記外部電極５４，５５では、焼結金属層５４ａ，５５ａは、ペースト浸漬法により銀ペーストを塗布することにより形成されることが多い。従って、上記のように、導電ペースト塗布厚みを大きくすると、外部電極５４，５５のエッジ部上における丸みが大きくなり、ツームストーン現象が発生し易くなる。逆に、導電ペースト塗布厚みを薄くした場合には、エッジ部上においてさらに焼結金属層５４ａ，５５ａの厚みが薄くなり、半田喰われが発生し易くなる。
【００１２】
よって、本発明の目的は、さらに小型化を進めた場合であっても、プリント回路基板などに実装する際のツームストーン現象を確実に防止することができ、かつエッジ部における半田喰われを防止し得るチップ型電子部品及びチップ型コンデンサを提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係るチップ型電子部品は、長手方向寸法が略０．６ｍｍ以下、幅方向寸法が略０．３ｍｍ以下、厚み方向寸法が略０．３ｍｍ以下であり、長さ方向両端に位置する第１，第２の端面を有する電子部品素体と、前記電子部品素体の第１，第２の端面を覆い、かつ電子部品素体の端面に隣接する他の面に至る電極被り部を有するように、第１，第２の外部電極が形成されており、各外部電極が、焼結金属層と、焼結金属層上に形成されたＮｉメッキ層とを備えるチップ型電子部品において、前記長さ方向及び厚み方向と平行であり、幅方向と直交する方向に断面視した場合に、電子部品素体の端面と、隣接する他の面とのエッジ部における前記焼結金属層の最も薄い部分の厚みＴ１が１０μｍ以下であり、該部分上のＮｉメッキ層の厚みＴ２が６μｍ以下であり、Ｔ２＞Ｔ１×０．２５であることを特徴とする。
【００１４】
本発明に係るチップ型電子部品の特定の局面では、前記電子部品素体のエッジ部が丸められており、前記断面視した場合のエッジ部の曲率半径が３０μｍ以下であり、上記断面視した場合のエッジ部における焼結金属層の外表面の曲率半径が６０μｍ以下である。
【００１５】
本発明に係るチップ型コンデンサは、長手方向寸法が略０．６ｍｍ以下、幅方向寸法が略０．３ｍｍ以下、厚み方向寸法が略０．３ｍｍ以下であり、長さ方向両端に位置する第１，第２の端面を有するコンデンサ素体と、前記コンデンサ素体の第１，第２の端面を覆い、かつコンデンサ素体の端面に隣接する他の面に至る電極被り部を有するように、第１，第２の外部電極が形成されており、各外部電極が、焼結金属層と、焼結金属層上に形成されたＮｉメッキ層とを備えるチップ型コンデンサにおいて、前記長さ方向及び厚み方向と平行であり、幅方向と直交する方向に断面視した場合に、コンデンサ素体の端面と、隣接する他の面とのエッジ部における前記焼結金属層の最も薄い部分の厚みＴ１が１０μｍ以下であり、該部分上のＮｉメッキ層の厚みＴ２が６μｍ以下であり、Ｔ２＞Ｔ１×０．２５であることを特徴とする。
【００１６】
本発明に係るチップ型電子部品及びチップ型コンデンサでは、好ましくは、前記Ｎｉメッキ層上に形成されており、かつＳｎ、Ｐｂ及びＳｎ−Ｐｂのうち１種からなるメッキ層がさらに備えられる。
【００１７】
【発明の実施の形態】
以下、図面を参照しつつ本発明に係るチップ型電子部品及びチップ型コンデンサとしての積層コンデンサを具体的に説明することにより、本発明を明らかにする。
【００１８】
図１（ａ）及び（ｂ）は、本発明の一実施例に係る積層コンデンサの縦断面図及び（ａ）における円Ａを拡大して示す部分切欠拡大断面図である。
積層コンデンサ１は、セラミック焼結体２を用いて構成されている。本実施例では、上記積層コンデンサ１は、長さ方向寸法が略０．６ｍｍ以下、幅方向寸法が略０．３ｍｍ以下、厚み方向寸法が略０．３ｍｍ以下の寸法を有する。なお、長さ方向とは、セラミック焼結体２の対向し合う第１，第２の端面２ａ，２ｂを結ぶ方向をいい、厚み方向とは、セラミック焼結体２の上面２ｃと下面２ｄとを結ぶ方向をいい、幅方向とは、長さ方向及び幅方向と直交する方向をいうものとする。
【００１９】
セラミック焼結体２は、例えばチタン酸バリウム系セラミックスのような誘電体セラミックスにより構成されている。セラミック焼結体２内には、セラミック焼結体層を介して重なり合うように、複数の内部電極３ａ〜３ｄが形成されている。内部電極３ａ，３ｃは、端面２ａに引き出されており、内部電極３ｂ，３ｄは端面２ｂに引き出されている。
【００２０】
端面２ａを覆うように第１の外部電極４が形成されている。第１の外部電極４は、端面２ａだけでなく、端面２ａに隣接する他の面、すなわち上面２ｃ、下面２ｄ及び一対の側面にも至るように形成されている。この端面２ａに隣接している面に至っている外部電極部分を電極被り部４Ａとする。
【００２１】
第２の端面２ｂにも、外部電極４と同様に第２の外部電極５が形成されている。第２の外部電極５もまた、電極被り部５Ａを有する。
第１，第２の外部電極４，５は、それぞれ、端面２ａ，２ｂ側から導電ペーストを塗布し、焼き付けることにより形成された焼結金属層４ａ，５ａを有する。焼結金属層を構成するための上記導電ペーストとしては、銀ペースト、銅ペースト、銀−パラジウム合金ペーストなど、適宜の導電性に優れた金属粉末含有導電ペーストを用いることができる。
【００２２】
また、焼結金属層４ａ，５ａの外表面には、湿式メッキ法により、半田喰われを防止するためにＮｉメッキ層４ｂ，５ｂが形成されている。さらに、最外側表面には、すなわちＮｉメッキ層４ｂ，５ｂの外側表面には、同じく湿式メッキ法により、半田付け性を高めるために、Ｓｎメッキ層４ｃ，５ｃが形成されている。
【００２３】
上記Ｎｉメッキ層４ｂ，５ｂが、上記のように半田喰われ防止層として機能し、Ｓｎメッキ層４ｃ，５ｃが易半田付け性層として作用する。
なお、本実施例では、易半田付け性層としてＳｎメッキ膜を形成したが、Ｓｎメッキ膜に変えて、Ｓｎ−Ｐｂ合金メッキ膜やＰｂメッキ膜など他の半田付け性に優れた材料からなるメッキ膜を形成してもよい。
【００２４】
本実施例の積層コンデンサ１の特徴は、長さ方向寸法と厚み方向に平行な断面、すなわち図１に示されている断面において、エッジ部上の焼結金属層４ａ，５ａの最も薄い部分の厚みＴ１が１０μｍ以下であり、かつＮｉメッキ層４ｂ，５ｂの同じくエッジ部上における厚みが６μｍ以下とされており、Ｔ２＞Ｔ１×０．２５とされていることにある。
【００２５】
前述したように、積層コンデンサの小型化に伴って、ツームストーン現象が生じ易くなっている。従って、上記ツームストーン現象を抑制するには、セラミック焼結体２のエッジ部、すなわち端面２ａ，２ｂと、上面２ｃ、下面２ｄ及び一対の側面とのなす端縁部分を丸める加工量を小さくする必要がある。このエッジ部の加工量を、図１に示した断面、すなわち長さ方向及び厚み方向に平行な断面におけるエッジ部の曲率半径Ｒに基づき、以下、Ｒ量とする。このＲ量が小さいほど、曲率半径Ｒが小さく、従って丸みが少なく、Ｒ量が大きいほど、エッジ部が大きく丸められていることになる。
【００２６】
上記のように、ツームストーン現象を抑制する場合、積層コンデンサ全体、すなわち外部電極４，５を形成した後におけるエッジ部におけるＲ量を小さくする必要がある。外部電極、特に焼結金属層４ａ，４ｂを構成するための導電ペースト塗布厚みが多い場合には、最終的な積層コンデンサ１におけるエッジ部におけるＲ量が大きくなる。
【００２７】
従って、焼結金属層４ａ，５ａを形成するための導電ペーストが、可能なかぎり薄くかつ均一に塗布し、さらにセラミック焼結体２のエッジ部のＲ量自体も小さくする必要がある。
【００２８】
しかしながら、セラミック焼結体２のエッジ部のＲ量が小さくなると、導電ペーストのエッジ部上の塗布厚みが薄くなり、半田喰われが生じ易くなる。
そこで、本願発明者らは、上記ツームストーン現象の抑制と、半田喰われの防止の双方を果たすために、種々検討した結果、上記のように、略０．６ｍｍ以下×略０．３ｍｍ以下×略０．３ｍｍ以下のセラミック焼結体２を用いた場合、焼結金属層の最も薄い部分の厚みＴ１を１０μｍ以下とし、Ｎｉメッキ層の厚みＴ２を６μｍ以下とし、Ｔ２＞Ｔ１×０．２５とすればよいことを見い出した。これを、具体的な実験例に基づき説明する。
【００２９】
長さ方向寸法が０．５７ｍｍ、幅方向寸法が０．２７ｍｍ、厚み方向寸法が０．２７ｍｍのセラミック焼結体２を用い、セラミック焼結体２のエッジ部の上記Ｒ量を示す曲率半径が２０〜２５μｍである積層コンデンサを種々作製した。この場合、焼結金属層４ａ，５ａの厚みを４μｍあるいは６μｍとし、Ｎｉメッキ層４ｂ，５ｂの厚みを０．７、１．０、１．５及び２μｍと変化させた。
【００３０】
上記のようにして得られた各積層コンデンサについて、プリント回路基板上に２５０℃の温度で６０秒間の条件で半田付けを行い、焼結金属層４ａ，５ａの半田喰われ発生率を調査した。結果を下記の表１に示す。
【００３１】
【表１】

【００３２】
なお、表１において、半田喰われ発生率は、直径５μｍ以上の半田喰われが存在する場合に半田喰われが発生したものとし、各積層コンデンサ５０個あたりの半田喰われ発生率を示す。これまで、焼結金属層の厚み及びＮｉメッキ層の厚みが厚いほど、焼結金属層に直径５μｍ以上の半田喰われが生じ難いと考えられていた。
【００３３】
しかしながら、このように非常に小さなチップ型積層コンデンサにおいて、導電ペーストをディッピング法により付与する場合、該導電ペーストの塗布厚みを制御するのは非常に難しい。すなわち、同じ導電ペーストを用いる場合、セラミック焼結体２のエッジ部のＲ量を変化させねばならない。
【００３４】
この場合、図２（ａ）に示すように、Ｒ量が非常に小さい場合には、エッジ部において、導電ペースト１１の塗布厚みが非常に薄くなる。また、図２（ｂ）に示すように、Ｒ量が大き過ぎる場合には、薄い部分の面積が大きくなるため半田喰われが発生し易くなったり、また実装上ではツームストーン等が起き易くなる。
【００３５】
これに対して、表１から明らかなように、半田喰われ発生率は、焼結金属層４ａ，５ａの厚みと、Ｎｉメッキ層４ｂ，５ｂの厚みの比によっても変化することがわかる。すなわち、Ｔ２＞Ｔ１×０．２５とすれば、半田喰われを効果的に防止し得ることが確かめられた。
【００３６】
従って、本実施例のように長さ方向寸法が略０．６ｍｍ以下、幅方向寸法が略０．３ｍｍ以下、及び厚み方向寸法が０．３ｍｍ以下の電子部品素体を用いたチップ型積層コンデンサにおいて、焼結金属層のエッジ部における最も薄い部分の厚みＴ１を１０μｍ以下、該エッジ部におけるＮｉメッキ層の厚みをＴ２を６μｍ以下とした場合、Ｔ２＞Ｔ１×０．２５とすることにより、半田喰われを確実に防止することができる。
【００３７】
また、Ｎｉメッキ層４ｂ，５ｂの厚みをＴ２が６μｍ以下であるため、セラミック焼結体２のＮｉメッキ層４ｂ，５ｂからの締め付け応力によるクラックも生じ難い。さらに、メッキに際しメッキ電流を大きくする必要がないため、Ｎｉメッキ層４ｂ，５ｂの厚みばらつきやピットと称されている凹凸の発生も抑制することができる。
【００３８】
加えて、焼結金属層４ａ，５ａの最も薄い部分の厚みＴ１が１０μｍ以下とされているので、ツームストーンを抑制することができる。
なお、上記積層コンデンサ１において、図１に示した断面から見た場合のエッジ部の曲率半径が３０μｍを超えると、素体のエッジ部上での外部電極の膜厚を十分に確保し難くなる。また、エッジ部における焼結金属層の外表面の曲率半径が６０μｍを超えると、上記のような小型のチップ型積層コンデンサ１のツームストーン現象が生じ易くなる。
【００３９】
上記実施例では、積層コンデンサについて説明したが、本発明に係るチップ型電子部品は、積層コンデンサだけでなく、長さ方向寸法が略０．６ｍｍ以下、幅方向寸法が略０．３ｍｍ以下、厚み方向寸法略０．３ｍｍ以下の電子部品素体を有し、該電子部品素体の第１，第２の全面を覆うように外部電極が形成されている様々なチップ型電子部品に適用することができる。例えば、チップ型サーミスタ、チップ型抵抗素子、チップ型バリスタなどにも適用することができる。
【００４０】
【発明の効果】
本発明に係るチップ型電子部品では、長さ方向寸法が略０．６ｍｍ以下、幅方向寸法が略０．３ｍｍ以下、及び厚み方向寸法が略０．３ｍｍ以下である非常に小さい電子部品素体を用いたチップ型電子部品において、長さ方向及び厚み方向と平行であり、幅方向と直交する方向に断面視した場合に、電子部品素体の端面と、隣接する他の面とのエッジ部における焼結金属層の最も薄い部分の厚みＴ１が１０μｍ以下であり、該部分上のＮｉメッキ層の厚みＴ２が６μｍであり、Ｔ２＞Ｔ１×０．２５とされているので、ツームストーン現象の発生を抑制し得るとともに、焼結金属層の半田喰われを効果的に抑制することができる。
【００４１】
また、特に、上記断面視した場合の電子部品素体のエッジ部の曲率半径が３０μｍ以下であり、エッジ部における焼結金属層の外表面の曲率半径が６０μｍ以下の場合には、外部電極の素体エッジ部上における膜厚を十分な大きさとすることができ、かつツームストーン現象をより確実に抑制することができる。
【００４２】
本発明に係るチップ型コンデンサでは、長さ方向寸法が略０．６ｍｍ以下、幅方向寸法が略０．３ｍｍ以下、及び厚み方向寸法が略０．３ｍｍ以下である非常に小さいコンデンサ素体を用いたチップ型コンデンサにおいて、長さ方向及び厚み方向と平行であり、幅方向と直交する方向に断面視した場合に、コンデンサ素体の端面と、隣接する他の面とのエッジ部における焼結金属層の最も薄い部分の厚みＴ１が１０μｍ以下であり、該部分上のＮｉメッキ層の厚みＴ２が６μｍであり、Ｔ２＞Ｔ１×０．２５とされているので、ツームストーン現象の発生を抑制し得るとともに、焼結金属層の半田喰われを効果的に抑制することができる。
【００４３】
また、特に、上記断面視した場合のコンデンサ素体のエッジ部の曲率半径が３０μｍ以下であり、エッジ部における焼結金属層の外表面の曲率半径が６０μｍ以下の場合には、エッジ部上の外部電極の膜厚を十分な大きさとすることができ、かつツームストーン現象をより確実に抑制することができる。
【００４４】
本発明において、Ｎｉメッキ層上に、Ｓｎ、ＰｂまたはＳｎ−Ｐｂからなるメッキ層が形成されている場合には、外部電極の半田付け性が高められる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は、本発明の一実施例に係るチップ型電子部品としてのチップ型積層コンデンサの縦断面図及び（ａ）中の円Ａで示した部分の拡大断面図。
【図２】（ａ）及び（ｂ）は、それぞれ、セラミック焼結体のエッジ部のＲ量が小さい場合及び大きい場合の焼結金属層の膜厚の変化を示す各部分切欠断面図。
【図３】（ａ）及び（ｂ）は、従来の積層コンデンサの一例を示す縦断面図及び（ａ）中の円Ａで示した部分の拡大図。
【符号の説明】
１…積層コンデンサ
２…セラミック焼結体
２ａ，２ｂ…第１，第２の端面
２ｃ…上面
２ｄ…下面
３ａ〜３ｄ…内部電極
４，５…第１，第２の外部電極
４Ａ，５Ａ…電極被り部
４ａ，５ａ…焼結金属層
４ｂ，５ｂ…Ｎｉメッキ層
４ｃ，５ｃ…Ｓｎメッキ層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a chip-type electronic component such as a multilayer capacitor and a chip-type capacitor. More specifically, the present invention relates to a chip-type electronic device in which an electronic component element and an external electrode formed on an outer surface of the electronic component element are improved. The present invention relates to parts and chip capacitors.
[0002]
[Prior art]
In recent years, with the miniaturization of electronic devices, various chip-type electronic components such as multilayer capacitors are required to be further miniaturized. Conventionally, as a small chip-type multilayer capacitor, a capacitor having a length direction dimension of 3.2 mm, a width direction dimension of 1.6 mm, and a thickness direction dimension of 1.25 mm has been widely used. The structure of this multilayer capacitor is shown in FIGS. 3 (a) and 3 (b).
[0003]
In the multilayer capacitor 51, internal electrodes 53 a to 53 d are formed in the ceramic sintered body 52. An external electrode 54 is formed on the end surface 52a so as to be electrically connected to the internal electrodes 53a and 53c. An external electrode 55 is formed so as to cover the end face 52b so as to be electrically connected to the

internal electrodes

53b and 53d.
[0004]
The

external electrodes

54 and 55 are respectively sintered

metal layers

54a and 55a formed by applying and baking a silver paste, and Ni plating layers 54b formed by wet plating on the

sintered metal layers

54a and 55a. 55b and Sn plating

layers

54c and 55c. In the multilayer capacitor 51 having the above dimensions, the silver paste is applied from the end face 52 a or 52 b side, but the thickness tends to be thin at the edge portion of the ceramic sintered body 52. For example, as apparent from FIG. 3 (b) showing an enlarged circle A in FIG. 3 (a), the coating thickness of the silver paste becomes relatively thin at the edge portion, so that the thickness of the sintered metal layer 54a is reduced. It tends to be thin at the edge. That is, the

sintered metal layers

54a and 55a tend to be thin at the edge portions formed by the end surfaces 52a and 52b and the upper surface 52c, the lower surface 52d and the side surfaces adjacent to the end surfaces 52a and 52b.
[0005]
When the thickness of the

sintered metal layers

54a and 54b is reduced at the edge portion, the

solder metal layers

54a and 54b are easily eroded when mounted on a printed circuit board or the like.
[0006]
Therefore, conventionally, an attempt has been made to round the edge portion by barrel polishing or the like, thereby increasing the thickness of the

sintered metal layers

54a and 54b at the edge portion.
However, as the size of the multilayer capacitor 51 increases, the chip-type multilayer capacitor 51 faces one of the

external electrodes

54 and 55 upward due to the surface tension of the molten solder when mounted on a printed circuit board or the like using molten solder. So-called tombstone phenomenon tends to occur.
[0007]
On the other hand, as described above, when the polishing amount for rounding the edge portion of the ceramic sintered body 52 becomes small, solder erosion tends to occur.
Therefore, in the multilayer capacitor 51,

Ni plating layers

54b and 55b are formed on the surfaces of the

sintered metal layers

54a and 55a in order to prevent solder erosion. The thicknesses of the

Ni plating layers

54b and 55b are usually about 1 to 2 μm, and are formed to have a substantially uniform thickness. In order to prevent the solder erosion, it is preferable to increase the thickness of the Ni plating layer.
[0008]
On the other hand, the Ni plating

layers

54 b and 55 b formed by the wet plating method give a clamping stress to the ceramic sintered body 52. Therefore, if the

Ni plating layers

54b and 55b are thickened to prevent solder erosion, cracks or the like tend to occur in the ceramic sintered body 52. In particular, it has been found that when the thickness of the Ni plating layer is greater than 6 μm, the cracks are likely to occur.
[0009]
In addition, if the current passed during wet plating is increased in order to increase the thickness of the

Ni plating layers

54b and 55b, thickness variations of the

Ni plating layers

54b and 55b are likely to occur. Further, since hydrogen is generated, irregularities called pits are easily generated on the surfaces of the

Ni plating layers

54b and 55b.
[0010]
On the other hand, when the thickness of the silver paste applied to form the

sintered metal layers

54a and 55a is increased on the edge portion that tends to be thin, the roundness of the

external electrodes

54 and 55 is increased on the edge portion. The above-mentioned tombstone phenomenon tends to occur.
[0011]
In general, the external electrode of an electronic component is required to have a uniform film thickness. However, in the

external electrodes

54 and 55, the

sintered metal layers

54a and 55a are often formed by applying a silver paste by a paste dipping method. Therefore, as described above, when the conductive paste application thickness is increased, the roundness on the edge portions of the

external electrodes

54 and 55 is increased, and the tombstone phenomenon is likely to occur. Conversely, when the conductive paste coating thickness is reduced, the thickness of the

sintered metal layers

54a and 55a is further reduced on the edge portion, and solder erosion is likely to occur.
[0012]
Therefore, the object of the present invention is to reliably prevent the tombstone phenomenon when mounted on a printed circuit board, etc., even when the size is further reduced, and to prevent solder erosion at the edge portion. An object of the present invention is to provide a chip-type electronic component and a chip-type capacitor.
[0013]
[Means for Solving the Problems]
The chip-type electronic component according to the present invention has a longitudinal dimension of approximately 0.6 mm or less, a width dimension of approximately 0.3 mm or less, and a thickness dimension of approximately 0.3 mm or less. 1. An electronic component element body having first and second end surfaces, and an electrode covering portion that covers the first and second end surfaces of the electronic component element body and reaches another surface adjacent to the end surface of the electronic component element body. As described above, in the chip-type electronic component in which the first and second external electrodes are formed, and each external electrode includes a sintered metal layer and a Ni plating layer formed on the sintered metal layer, When the cross-sectional view is parallel to the length direction and the thickness direction and orthogonal to the width direction, the sintered metal layer is the thinnest at the edge between the end face of the electronic component element body and another adjacent face. The thickness T1 of the portion is 10 μm or less, and the thickness of the Ni plating layer on the portion 2 is a 6μm or less, characterized in that it is a T2> T1 × 0.25.
[0014]
In a specific aspect of the chip-type electronic component according to the present invention, an edge portion of the electronic component element body is rounded, and a curvature radius of the edge portion when viewed in cross section is 30 μm or less, and when viewed in the cross section The curvature radius of the outer surface of the sintered metal layer at the edge portion is 60 μm or less.
[0015]
The chip capacitor according to the present invention has a longitudinal dimension of approximately 0.6 mm or less, a width dimension of approximately 0.3 mm or less, and a thickness dimension of approximately 0.3 mm or less. , A capacitor element body having a second end face, and an electrode covering portion that covers the first and second end faces of the capacitor element body and reaches another face adjacent to the end face of the capacitor element body. In a chip capacitor in which first and second external electrodes are formed, each external electrode including a sintered metal layer and a Ni plating layer formed on the sintered metal layer, the length direction and thickness The thickness T1 of the thinnest portion of the sintered metal layer at the edge portion between the end surface of the capacitor body and the other adjacent surface is 10 μm when viewed in a cross section in a direction perpendicular to the width direction and perpendicular to the width direction. Ni Ni on the part The thickness T2 of the key layer has a 6μm or less, characterized in that it is a T2> T1 × 0.25.
[0016]
In the chip-type electronic component and the chip-type capacitor according to the present invention, preferably, a plating layer formed on the Ni plating layer and made of one of Sn, Pb, and Sn-Pb is further provided.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be clarified by specifically explaining a chip-type electronic component and a multilayer capacitor as a chip-type capacitor according to the present invention with reference to the drawings.
[0018]
1A and 1B are a longitudinal sectional view of a multilayer capacitor according to an embodiment of the present invention and a partially cutaway enlarged sectional view showing an enlarged circle A in FIG.
The multilayer capacitor 1 is configured using a ceramic sintered body 2. In this embodiment, the multilayer capacitor 1 has a length direction dimension of approximately 0.6 mm or less, a width direction dimension of approximately 0.3 mm or less, and a thickness direction dimension of approximately 0.3 mm or less. The length direction refers to the direction connecting the opposing first and second end faces 2a, 2b of the ceramic sintered body 2, and the thickness direction refers to the upper surface 2c and the lower surface 2d of the ceramic sintered body 2. The width direction means a length direction and a direction orthogonal to the width direction.
[0019]
The ceramic sintered body 2 is made of dielectric ceramics such as barium titanate ceramics. In the ceramic sintered body 2, a plurality of internal electrodes 3 a to 3 d are formed so as to overlap with each other via a ceramic sintered body layer. The

internal electrodes

3a and 3c are drawn out to the end face 2a, and the

internal electrodes

3b and 3d are drawn out to the end face 2b.
[0020]
A first external electrode 4 is formed so as to cover end face 2a. The first external electrode 4 is formed to reach not only the end surface 2a but also other surfaces adjacent to the end surface 2a, that is, the upper surface 2c, the lower surface 2d, and a pair of side surfaces. An external electrode portion reaching the surface adjacent to the end surface 2a is defined as an electrode covering portion 4A.
[0021]
Similarly to the external electrode 4, the second external electrode 5 is formed on the second end surface 2 b. The second external electrode 5 also has an electrode covering portion 5A.
The first and second

external electrodes

4 and 5 have sintered metal layers 4a and 5a formed by applying and baking a conductive paste from the end faces 2a and 2b, respectively. As said electrically conductive paste for comprising a sintered metal layer, metal powder containing electrically conductive paste excellent in appropriate electroconductivity, such as a silver paste, a copper paste, and a silver-palladium alloy paste, can be used.
[0022]
Further,

Ni plating layers

4b and 5b are formed on the outer surfaces of the sintered metal layers 4a and 5a by wet plating to prevent solder erosion. Furthermore,

Sn plating layers

4c and 5c are formed on the outermost surface, that is, on the outer surfaces of the Ni plating layers 4b and 5b, in order to improve solderability by the wet plating method.
[0023]
The Ni plating layers 4b and 5b function as a solder erosion preventing layer as described above, and the Sn plating layers 4c and 5c function as an easy solderability layer.
In this embodiment, the Sn plating film is formed as the easily solderable layer. However, instead of the Sn plating film, the Sn plating film is made of another material having excellent solderability such as an Sn-Pb alloy plating film or a Pb plating film. A plating film may be formed.
[0024]
The feature of the multilayer capacitor 1 of this embodiment is that the thinnest portion of the sintered metal layers 4a and 5a on the edge portion in the cross section parallel to the lengthwise dimension and the thickness direction, that is, the cross section shown in FIG. The thickness T1 is 10 μm or less, and the thickness of the Ni plating layers 4b and 5b is similarly 6 μm or less, and T2> T1 × 0.25.
[0025]
As described above, the tombstone phenomenon tends to occur as the multilayer capacitor becomes smaller. Therefore, in order to suppress the tombstone phenomenon, the processing amount for rounding the edge portions of the ceramic sintered body 2, that is, the end surfaces formed by the end surfaces 2 a and 2 b, the upper surface 2 c, the lower surface 2 d and the pair of side surfaces is reduced. There is a need. Based on the curvature radius R of the edge portion in the cross section shown in FIG. 1, that is, the cross section parallel to the length direction and the thickness direction, the processing amount of the edge portion is hereinafter referred to as R amount. The smaller the amount of R, the smaller the radius of curvature R, and hence the less roundness, and the larger the amount of R, the larger the edge portion is rounded.
[0026]
As described above, in order to suppress the tombstone phenomenon, it is necessary to reduce the R amount at the edge portion after forming the entire multilayer capacitor, that is, the

external electrodes

4 and 5. When the thickness of the application paste for forming the external electrodes, particularly the sintered metal layers 4a and 4b is large, the R amount at the edge portion of the final multilayer capacitor 1 becomes large.
[0027]
Therefore, it is necessary to apply the conductive paste for forming the sintered metal layers 4a and 5a as thinly and uniformly as possible, and to reduce the R amount of the edge portion of the ceramic sintered body 2 itself.
[0028]
However, when the R amount at the edge portion of the ceramic sintered body 2 is reduced, the coating thickness on the edge portion of the conductive paste is reduced, and solder erosion is likely to occur.
Therefore, as a result of various studies to achieve both the suppression of the tombstone phenomenon and the prevention of solder erosion, the inventors of the present application, as described above, approximately 0.6 mm or less × approximately 0.3 mm or less × When the ceramic sintered body 2 of about 0.3 mm or less is used, the thickness T1 of the thinnest portion of the sintered metal layer is set to 10 μm or less, the thickness T2 of the Ni plating layer is set to 6 μm or less, and T2> T1 × 0.25. I found what I should do. This will be described based on a specific experimental example.
[0029]
Using a ceramic sintered body 2 having a length direction dimension of 0.57 mm, a width direction dimension of 0.27 mm, and a thickness direction dimension of 0.27 mm, the radius of curvature indicating the R amount of the edge portion of the ceramic sintered body 2 is Various multilayer capacitors having a thickness of 20 to 25 μm were prepared. In this case, the thickness of the sintered metal layers 4a and 5a was 4 μm or 6 μm, and the thickness of the Ni plating layers 4b and 5b was changed to 0.7, 1.0, 1.5 and 2 μm.
[0030]
Each multilayer capacitor obtained as described above was soldered on a printed circuit board at a temperature of 250 ° C. for 60 seconds, and the rate of occurrence of solder erosion of the sintered metal layers 4a and 5a was investigated. The results are shown in Table 1 below.
[0031]
[Table 1]

[0032]
In Table 1, the solder erosion rate indicates the rate of solder erosion per 50 multilayer capacitors, assuming that solder erosion occurred when solder erosion having a diameter of 5 μm or more exists. Until now, it was thought that the larger the thickness of the sintered metal layer and the Ni plating layer, the harder the solder erosion of the diameter of 5 μm or more occurs in the sintered metal layer.
[0033]
However, in such a very small chip type multilayer capacitor, when the conductive paste is applied by the dipping method, it is very difficult to control the coating thickness of the conductive paste. That is, when the same conductive paste is used, the R amount of the edge portion of the ceramic sintered body 2 must be changed.
[0034]
In this case, as shown in FIG. 2A, when the R amount is very small, the coating thickness of the conductive paste 11 is very thin at the edge portion. Further, as shown in FIG. 2B, when the amount of R is too large, the area of the thin portion is increased, so that solder erosion is likely to occur, and tombstones are likely to occur on mounting. .
[0035]
On the other hand, as is apparent from Table 1, it can be seen that the rate of occurrence of solder erosion also varies depending on the ratio of the thickness of the sintered metal layers 4a and 5a and the thickness of the Ni plating layers 4b and 5b. That is, it was confirmed that if T2> T1 × 0.25, solder erosion can be effectively prevented.
[0036]
Therefore, as in this embodiment, a chip type multilayer capacitor using an electronic component body having a length direction dimension of about 0.6 mm or less, a width direction dimension of about 0.3 mm or less, and a thickness direction dimension of 0.3 mm or less. In the case where the thickness T1 of the thinnest portion in the edge portion of the sintered metal layer is 10 μm or less and the thickness of the Ni plating layer in the edge portion is T2 of 6 μm or less, T2> T1 × 0.25, Solder biting can be reliably prevented.
[0037]
Further, since the Ni plating layers 4b and 5b have a thickness T2 of 6 μm or less, cracks due to the clamping stress from the Ni plating layers 4b and 5b of the ceramic sintered body 2 hardly occur. Furthermore, since it is not necessary to increase the plating current during plating, the thickness variations of the Ni plating layers 4b and 5b and the occurrence of unevenness called pits can be suppressed.
[0038]
In addition, since the thickness T1 of the thinnest portion of the sintered metal layers 4a and 5a is 10 μm or less, the tombstone can be suppressed.
In the multilayer capacitor 1, when the curvature radius of the edge portion when viewed from the cross section shown in FIG. 1 exceeds 30 μm, it is difficult to ensure a sufficient film thickness of the external electrode on the edge portion of the element body. . Further, when the radius of curvature of the outer surface of the sintered metal layer at the edge portion exceeds 60 μm, the tombstone phenomenon of the small chip type multilayer capacitor 1 as described above tends to occur.
[0039]
In the above embodiment, the multilayer capacitor has been described. However, the chip-type electronic component according to the present invention is not only a multilayer capacitor, but also has a lengthwise dimension of approximately 0.6 mm or less, a widthwise dimension of approximately 0.3 mm or less, and a thickness. Applied to various chip-type electronic components having an electronic component element having a directional dimension of approximately 0.3 mm or less and having external electrodes formed so as to cover the first and second entire surfaces of the electronic component element. Can do. For example, the present invention can be applied to a chip thermistor, a chip resistor, a chip varistor, and the like.
[0040]
【The invention's effect】
In the chip-type electronic component according to the present invention, a very small electronic component element having a lengthwise dimension of approximately 0.6 mm or less, a widthwise dimension of approximately 0.3 mm or less, and a thicknesswise dimension of approximately 0.3 mm or less. In a chip-type electronic component using the above, when viewed in cross-section in a direction that is parallel to the length direction and the thickness direction and orthogonal to the width direction, an edge portion between the end surface of the electronic component element body and another adjacent surface The thickness T1 of the thinnest portion of the sintered metal layer in FIG. 10 is 10 μm or less, the thickness T2 of the Ni plating layer on the portion is 6 μm, and T2> T1 × 0.25. Generation | occurrence | production can be suppressed and the solder erosion of a sintered metal layer can be suppressed effectively.
[0041]
In particular, when the radius of curvature of the edge portion of the electronic component body in the cross-sectional view is 30 μm or less and the curvature radius of the outer surface of the sintered metal layer at the edge portion is 60 μm or less, the external electrode The film thickness on the element body edge portion can be made sufficiently large, and the tombstone phenomenon can be more reliably suppressed.
[0042]
In the chip type capacitor according to the present invention, a very small capacitor body having a length direction dimension of about 0.6 mm or less, a width direction dimension of about 0.3 mm or less, and a thickness direction dimension of about 0.3 mm or less is used. In the chip type capacitor, the sintered metal at the edge portion between the end face of the capacitor body and the other adjacent face when viewed in a cross-section in the direction parallel to the length direction and the thickness direction and orthogonal to the width direction The thickness T1 of the thinnest part of the layer is 10 μm or less, the thickness T2 of the Ni plating layer on the part is 6 μm, and T2> T1 × 0.25, so that the occurrence of the tombstone phenomenon is suppressed. In addition, it is possible to effectively suppress solder erosion of the sintered metal layer.
[0043]
In particular, when the curvature radius of the edge portion of the capacitor body in the cross-sectional view is 30 μm or less and the curvature radius of the outer surface of the sintered metal layer at the edge portion is 60 μm or less, The film thickness of the external electrode can be made sufficiently large, and the tombstone phenomenon can be more reliably suppressed.
[0044]
In the present invention, when a plating layer made of Sn, Pb or Sn-Pb is formed on the Ni plating layer, the solderability of the external electrode is improved.
[Brief description of the drawings]
1A and 1B are longitudinal sectional views of a chip-type multilayer capacitor as a chip-type electronic component according to an embodiment of the present invention, and an enlarged cross-section of a portion indicated by a circle A in FIG. Figure.
FIGS. 2A and 2B are partial cutaway cross-sectional views showing changes in the thickness of the sintered metal layer when the R amount of the edge portion of the ceramic sintered body is small and large, respectively.
3A and 3B are a longitudinal sectional view showing an example of a conventional multilayer capacitor and an enlarged view of a portion indicated by a circle A in FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Multilayer capacitor 2 ... Ceramic sintered compact 2a, 2b ... 1st, 2nd end surface 2c ... Upper surface 2d ... Lower surface 3a-3d ...

Internal electrode

4, 5 ... 1st, 2nd

external electrode

4A, 5A ... Electrode Cover portions 4a, 5a ... sintered

metal layers

4b, 5b ... Ni plating layers 4c, 5c ... Sn plating layers

Claims

Electronic component having first and second end faces having longitudinal dimension of about 0.6 mm or less, width direction dimension of about 0.3 mm or less, thickness direction dimension of about 0.3 mm or less, and located at both ends in the length direction With the body,
First and second external electrodes are formed so as to cover the first and second end faces of the electronic component element body and have electrode cover portions that reach other surfaces adjacent to the end face of the electronic component element body. In each chip-type electronic component, each external electrode includes a sintered metal layer and a Ni plating layer formed on the sintered metal layer.
When viewed in cross-section in a direction perpendicular to the width direction and parallel to the length direction and the thickness direction, the most of the sintered metal layer at the edge portion between the end surface of the electronic component element body and another adjacent surface A chip-type electronic component, wherein the thickness T1 of the thin portion is 10 μm or less, the thickness T2 of the Ni plating layer on the portion is 6 μm or less, and T2> T1 × 0.25.

The edge part of the electronic component body is rounded, the radius of curvature of the edge part when viewed in cross section is 30 μm or less, and the radius of curvature of the outer surface of the sintered metal layer at the edge part when viewed in cross section The chip-type electronic component according to claim 1, wherein is 60 μm or less.

3. The chip-type electronic component according to claim 1, further comprising a plating layer formed on the Ni plating layer and made of one of Sn, Pb, and Sn—Pb.

Capacitor element having a longitudinal dimension of about 0.6 mm or less, a width direction dimension of about 0.3 mm or less, a thickness direction dimension of about 0.3 mm or less, and first and second end faces located at both ends in the length direction. Body,
First and second external electrodes are formed so as to cover the first and second end faces of the capacitor element body and have electrode cover portions that reach other surfaces adjacent to the end face of the capacitor element body. In each of the chip capacitors, each external electrode includes a sintered metal layer and a Ni plating layer formed on the sintered metal layer.
When the cross-sectional view is parallel to the length direction and the thickness direction and orthogonal to the width direction, the sintered metal layer is the thinnest at the edge portion between the end face of the capacitor element body and another adjacent face. A chip capacitor, wherein the thickness T1 of the portion is 10 μm or less, the thickness T2 of the Ni plating layer on the portion is 6 μm or less, and T2> T1 × 0.25.

5. The chip capacitor according to claim 4, further comprising a plating layer formed on the Ni plating layer and made of one of Sn, Pb, and Sn—Pb.