JP3622042B2

JP3622042B2 - 符号器，復号器及び符号・復号器

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Publication number: JP3622042B2
Application number: JP14279497A
Authority: JP
Inventors: 正樹小谷
Original assignee: Murata Machinery Ltd
Current assignee: Murata Machinery Ltd
Priority date: 1997-05-30
Filing date: 1997-05-30
Publication date: 2005-02-23
Anticipated expiration: 2017-05-30
Also published as: JPH10336462A

Description

【０００１】
【発明の属する技術分野】
本発明は符号器，復号器及び符号・復号器に関し、特にＩＴＵ−Ｔ（ＩｎｔｅｒｎａｔｉｏｎａｌＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎＵｎｉｏｎ−Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｒｅｃｏｍｍｅｎｄａｔｉｏｎ）勧告Ｔ．８２に準拠するいわゆるＪＢＩＧ方式の画像圧縮符号化方式の符号器，復号器及び符号・復号器に関する。
【０００２】
【従来の技術】
従来、ファクシミリ通信に使用される画像データの圧縮符号化方式としては、ＭＨ（ＭｏｄｉｆｉｅｄＨｕｆｆｍａｎ）方式，ＭＲ（ＭｏｄｉｆｉｅｄＲＥＡＤ）方式，ＭＭＲ（ＭｏｄｉｆｉｅｄＭｏｄｉｆｉｅｄＲＥＡＤ）方式が使用されていた。ＭＨ方式は、白または黒の画素の連続数を符号化する手法であり、各走査線単位で圧縮される一次元の圧縮符号化方式である。ＭＲ方式は、垂直方向、即ち相隣する２走査線（ライン）間の相関を利用して効率を高めた圧縮符号化方式である。ＭＭＲ方式はＭＲ方式を一部改良してより圧縮効率を高めた方式であり、原理的には同一である。しかし、時代の趨勢としてファクシミリ通信にもより高能率の圧縮符号化方式が望まれている。なお、上述のＭＨ，ＭＲ，ＭＭＲ方式はいずれも可逆的、即ち１００％元の状態に復元可能な方式である。
【０００３】
一方、近年のコンピュータ技術、特にデジタル画像技術の発展に伴って、種々の画像の圧縮符号化方式が望まれ、また開発されている。それらの内で可逆的、即ち１００％元の状態に復元可能な方式としていわゆるＪＢＩＧ（ＪｏｉｎｔＢｉ−ｌｅｖｅｌＩｍａｇｅｃｏｄｉｎｇｅｘｐｅｒｔｓＧｒｏｕｐ）方式がＩＴＵ−Ｔ勧告Ｔ．８２として規定されており、それをファクシミリ通信に適用するための規格としてＩＴＵ−Ｔ勧告Ｔ．８５が規定されている。
【０００４】
ところで、ＪＢＩＧ方式の符号化に際しては、符号化対象の画像を複数の副走査線（ライン）単位でストライプと称する区画に分割して処理する。そして、各ストライプから直接得られた２値画像データ（ドットデータ）は詳細は省略するが対象画素とそれが位置するライン及びその直前の１または２ラインの所定範囲の画素相互間での相関関係に応じて符号器によって符号化されてＳＣＤ（ストライプ符号化データ）とされ、更に所定の処理によりＰＳＣＤ（保護されたストライプ符号化データ）とされる。このＰＳＣＤに一ストライプ分のデータの終了を示す終端マーカが付加されてＳＤＥ（ストライプデータ実体）が生成される。個々のＳＤＥにはＦＭＳ（フローティングマーカセグメント）が付加され、そのようなセットが複数で一枚分の画像のＢＩＤ（２値画像データ）が形成される。更に、このＢＩＤにそれが生成された際の種々のパラメータを記録したＢＩＨ（２値画像ヘッダ）が付加されてＢＩＥ（２値画像実体）が形成される。
【０００５】
復号化は上述とは逆の処理、即ちＢＩＥからＢＩＨを分離してＢＩＤを得て、ＢＩＤからＦＭＳを分離することにより複数のＳＤＥを得て、個々のＳＤＥから終端マーカを分離してＰＳＣＤを得て、ＰＳＣＤに所定の処理を行なってＳＣＤを得る。そしてＳＣＤを復号器に与えることにより、２値画データ（ドットデータ）を得てプリンタでプリントし、または表示装置にビットマップデータとして表示する。
【０００６】
上述のようなＪＢＩＧ方式の符号化処理に際しては、前述したように符号化対象の画素が含まれるラインとその直前のラインとの２ラインの画素で符号化を行なう場合と、更にもう１ライン直前のラインとの３ラインの画素で符号化を行なう場合とがある。
【０００７】
図１（ａ）は３ラインの画素で符号化を行なう場合のテンプレート（３ラインテンプレート）と称される画素の領域を示す模式図であり、図１（ｂ）は２ラインの画素で符号化を行なう場合のテンプレート（２ラインテンプレート）と称される画素の領域を示す模式図である。但し、図１において”？”が符号化対象の画素であり、この画素はテンプレートには含まれない。”Ｘ”で示されている画素はテンプレートの通常の画素を示している。また、”Ａ”で示されている画素は「アダプティブ」または「ＡＴ」と称されるテンプレート内の特別な画素（ＡＴ画素）を示しているが、その詳細はここでは省略する。
【０００８】
ＪＢＩＧ方式ではこの図１に示されているようなテンプレートに含まれる画素のパターンに基づいて符号化対象画素の符号化を行ない、また復号化に際しても同様のテンプレートが使用される。
【０００９】
図２はＪＢＩＧ方式の符号器の構成例を示すブロック図である。参照符号１１で示されているＴＰＢは典型的予測（ボトム）のブロックであり、１２で示されているＡＴはアダプティブテンプレートのブロックであり、１３で示されているＭＴはモデルテンプレートのブロックであり、１４で示されているＡＡＥはアダプティブ算術符号器である。
【００１０】
なお、ここでボトムとは画像の解像度が最低解像度であることを示しており、従って図２に示されている符号器は最低解像度を対象としている。ＪＢＩＧ方式では、同一の原画像を複数の解像度で符号化することが可能であり、それぞれの解像度をレイヤという。しかしいずれにしろ、ＪＢＩＧ方式ではまず最低解像度で符号化を行ない、必要であれば最低解像度での符号化結果を利用してより高い解像度での符号化が行なわれる。また逆に、復号化処理に際してもまず最初に最低解像度で復号化され、必要であれば最低解像度での復号化結果を利用してより高い解像度での復号化が行なわれる。但し、最低解像度、換言すればボトムのレイヤのみでもよく、そのように特化した規格がファクシミリ通信用のＴ．８５規格である。
【００１１】
図２に示されている符号器の各ブロックには画データ（個々の画素の値）が入力されており、ＴＰＢ１１は典型的予測を行なってその結果の値をＴＰＶＡＬＥとしてＡＴ１２及びＡＡＥ１４に与えると共に、符号化対象画素が前画素と同一であるか否かを示すデータＳＬＮＴＰを出力する。ＡＴ１２は画像の周期性を探し出し、周期性がある場合にはＡＴ画素の移動を指示するデータＡＴＭＯＶＥを出力する。ＭＴ１３は画データとＡＴ１２からのＡＴＭＯＶＥとに従ってテンプレートに対する符号化対象画素の相関関係を示すコンテキスト（ＣＸ）と称される整数のデータを出力する。ＡＡＥ１４は、画データとＭＴ１３から出力されるＣＸとＴＰＢ１１から出力されるＳＬＮＴＰ及びＴＰＶＡＬＥとを参照して符号化対象画素を符号化処理した結果の符号データを出力する。
【００１２】
なお、ＡＡＥ１４から出力されるのは符号データであるが、ＡＴ１２から出力されるＡＴＭＯＶＥを含めて他の種々のデータが合成されて最終的に前述のＢＩＥ（２値画像実体）が生成される。
【００１３】
図３はＪＢＩＧ方式の復号器の構成例を示すブロック図である。参照符号２１で示されているＡＡＤはアダプティブ算術復号器のブロックであり、２２で示されているＭＴはモデルテンプレートのブロックであり、２３で示されているＴＰＢは典型的予測（ボトム）のブロックである。
【００１４】
ＡＡＤ２１にはＢＩＥ（２値画像実体）の内の上述のＡＡＥ１４により生成された符号データが入力される。ＡＡＤ２１は入力された符号データを復号化処理して画データを出力するが、この画データはＭＴ２２及びＴＰＢ２３に入力される。またＡＡＤ２１は入力された符号データにＳＬＮＴＰが含まれる場合にはそれを分離してＴＰＢ２３に与える。ＭＴ２２には上述の画データの他にＡＴＭＯＶＥも入力されており、両者からＣＸを生成してＡＡＤ２１に与える。ＴＰＢ２３には上述のＡＡＤ２１から出力される画データの他にＳＬＮＴＰも与えられており、ＴＰＶＡＬＥを発生してＡＡＤ２１に与える。従って、ＡＡＤ２１は入力された符号データをＭＴ２２から与えられるＣＸ及びＴＰＢ２３から与えられるＴＰＶＡＬＥ等をも参照して画データに復号する。
【００１５】
【発明が解決しようとする課題】
ところで上述のような従来のＪＢＩＧ方式の符号器及び復号器は、非常に複雑な処理を行なう必要があるため、その全体をハードウェアのみまたはソフトウェアのみのいずれで実現するにしても非常に大規模にならざるを得ない。従って、ハードウェアとして実現する場合には製造コストが嵩み、ソフトウェアとして実現する場合には処理速度が遅くなって非実用的であった。
【００１６】
本発明はこのような事情に鑑みてなされたものであり、ＪＢＩＧ方式の符号器及び復号器を実現する際に、ソフトウェアとハードウェアとを適宜に組み合わせて高効率の符号・復号処理が可能な符号器，復号器及び符号・復号器を実現することを目的とする。
【００１７】
【課題を解決するための手段】
本発明に係る符号器は、符号化対象画素をその画素が含まれるラインとその直前の所定数のラインの所定範囲の画素の状態から予測して符号化処理する符号器であって、前記所定数のラインそれぞれの１ライン分よりも多い画素数の画素データを記憶する前記所定数と同数のシフトレジスタであるラインメモリと、符号化対象画素が含まれるラインの内の前記所定範囲よりも多い画素数の画素データを記憶する現ライン用のシフトレジスタと、前記所定数と同数のラインメモリそれぞれの出力データの内の前記所定範囲よりも多い画素数の画素データをそれぞれ記憶する前記所定数と同数の前ライン用のシフトレジスタとを備え、前記現ライン用のシフトレジスタ及び前記所定数と同数の前ライン用のシフトレジスタそれぞれが記憶する前記所定範囲よりも多い画素数の画素データを、符号化対象の１ラインのデータの両端部の画素が符号化対象画素である場合に符号化対象画像の外側に存在する仮想的な画素の画素データとして符号化処理を行なうようにしてあることを特徴とする。
【００１８】
このような本発明の符号器では、符号化対象画素が含まれるラインの所定範囲の画素データが現ライン用のシフトレジスタの中間の位置に記憶され、その直前の所定数の各ラインの画素データがそれぞれラインメモリに記憶され、また各ラインメモリの出力データの内の所定範囲の画素数のデータがそれぞれ前ライン用のシフトレジスタの中間の位置に記憶されるため、符号化対象画素が画像の上端，左端，右端の画素である場合にも、それぞれのライン用のシフトレジスタの所定範囲以外の画素を符号化対象画像の外側に存在する仮想的な画素として符号化処理に利用することが可能になる。
【００１９】
また本発明に係る復号器は、符号化対象画素をその画素が含まれるラインとその直前の所定数のラインの所定範囲の画素の状態から予測した符号データを復号化処理する復号器であって、前記所定数のラインそれぞれの１ライン分よりも多い画素数の画素データを記憶する前記所定数と同数のシフトレジスタであるラインメモリと、復号化対象画素が含まれるラインの内の前記所定範囲よりも多い画素数の画素データを記憶する現ライン用のシフトレジスタと、前記所定数と同数のラインメモリそれぞれの出力データの内の前記所定範囲よりも多い画素数の画素データをそれぞれ記憶する前記所定数と同数の前ライン用のシフトレジスタとを備え、前記現ライン用のシフトレジスタ及び前記所定数と同数の前ライン用のシフトレジスタそれぞれが記憶する前記所定範囲よりも多い画素数の画素データを、復号化対象の１ラインのデータの両端部の画素が復号化対象画素である場合に復号化対象画像の外側に存在する仮想的な画素の画素データとして復号化処理を行なうようにしてあることを特徴とする。
【００２０】
このような本発明の復号器では、復号化対象画素が含まれるラインの所定範囲の画素データが現ライン用のシフトレジスタの中間の位置に記憶され、その直前の所定数の各ラインの画素データがそれぞれラインメモリに記憶され、また各ラインメモリの出力データの内の所定範囲の画素数のデータがそれぞれ前ライン用のシフトレジスタの中間の位置に記憶されるため、復号化対象画素が画像の上端，左端，右端の画素である場合にも、それぞれのライン用のシフトレジスタの所定範囲以外の画素を復号化対象画像の外側に存在する仮想的な画素として復号化処理に利用することが可能になる。
【００２１】
更に本発明に係る符号・復号器は、上述の符号器と復号器とを組み合わせて備えたことを特徴とする。
【００２２】
このような符号・復号器では、上述の符号器としての機能と、上述の復号器としての機能とを併せ持つ。
【００２３】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて詳述する。図４は本発明の符号器の構成例を示すブロック図である。
【００２４】
参照符号１１０で示されているＴＰＢは典型的予測（ボトム）のソフトウェアブロックであり、１２０で示されているＡＴはアダプティブテンプレートのソフトウェアブロックであり、１３０で示されているＭＴ回路はモデルテンプレートのハードウェアブロックであり、１４０で示されているＡＡＥはアダプティブ算術符号器のソフトウェアブロックである。
【００２５】
このような本発明の符号器の構成は、基本的には前述の図２に示されている従来のＪＢＩＧ方式の符号器と同一である。しかし、本発明においては、図２に示されている従来例のＴＰＢ１１，ＡＴ１２，ＡＡＥ１４はそれぞれＴＰＢ１１０，ＡＴ１２０，ＡＡＥ１４０としてソフトウェアで実現されており、ＭＴ１３はＭＴ回路１３０としてハードウェアで実現されている。
【００２６】
図５は本発明の復号器の構成例を示すブロック図である。参照符号２１０で示されているＡＡＤはアダプティブ算術復号器のソフトウェアブロックであり、２２０で示されているＭＴ回路はモデルテンプレートのハードウェアブロックであり、２３０で示されているＴＰＢは典型的予測（ボトム）のソフトウェアブロックである。
【００２７】
このような本発明の復号器の構成は、基本的には前述の図３に示されている従来のＪＢＩＧ方式の復号器と同一である。しかし、本発明においては、図３に示されている従来例のＡＡＤ２１，ＴＰＢ２３はそれぞれＡＡＤ２１０，ＴＰＢ２３０としてソフトウェアで実現されており、ＭＴ２２はＭＴ回路２２０としてハードウェアで実現されている。
【００２８】
なお、図４に示されている本発明の符号器及び図５に示されている復号器共に、前述の図２及び図３に示されている従来のＪＢＩＧ方式の符号・復号器と機能的には同一であることは言うまでもない。
【００２９】
図６はMT回路130 及びMT回路220 の回路構成を示すブロック図である。参照符号31はDMA(Direct Memory Access) 転送回路であり、画データの各ビットを出力する。参照符号32は前ラインメモリを、33は前前ラインメモリをそれぞれ示しており、それぞれ１ライン分相当のビット数に更に６ビットを有するFIFO(First-In First-Out)タイプのシフトレジスタである。参照符号41は第１シフトレジスタを、42は第２シフトレジスタを、43は第３シフトレジスタをそれぞれ示しており、それぞれb0〜b12 までの13ビット構成のFIFOタイプのシフトレジスタである。
【００３０】
ＤＭＡ転送回路３１からの画データの各ビットの出力は第３シフトレジスタ４３のビットｂ０側から入力されると共に前ラインメモリ３２の一端から入力され、前ラインメモリ３２の他端からのビット出力は第２シフトレジスタ４２のビットｂ０側から入力されると共に前前ラインメモリ３３の一端から入力され、前前ラインメモリ３３の他端からのビット出力は第１シフトレジスタ４１のビットｂ０側から入力される。
【００３１】
参照符号５１はカウンタであり、クロックＣＬＫをカウント対象として”０”から”１７３３”までをカウントする。参照符号５２は比較回路であり、ａ入力には定数”４”が、ｂ入力にはカウンタ５１のカウント値ＣＶが入力されており、ａ＞ｂである場合、即ちカウンタ５１のカウント値ＣＶが”０”から”３”までの間は信号”１”を出力する。参照符号５３も比較回路であり、ａ入力にはカウンタ５１のカウント値ＣＶが、ｂ入力には定数”１７３１”が入力されており、ａ＞ｂである場合、即ちカウンタ５１のカウント値ＣＶが”１７３２”から”１７３３”までの間は信号”１”を出力する。
【００３２】
なお、カウンタ５１のカウント値ＣＶが”０”から”１７３３”までに設定されている理由は、ＪＢＩＧ方式をファクシミリ通信に利用する場合のＡ４サイズの１ラインの解像度、即ち画素数１７２８に対応させているためである。従って、カウンタ５１のカウント値ＣＶの上限は、その応用分野に応じて他の適宜の値に設定してもよいことは言うまでもない。
【００３３】
両比較回路５２，５３の出力信号はＯＲゲート５４に入力されている。従って、このＯＲゲート５４はカウンタ５１のカウント値ＣＶが”０”から”３”及び”１７３２”から”１７３３”である場合に信号”１”を出力する。このＯＲゲート５４の出力信号はＡＮＤゲート５５の一方の入力端子に入力されているが、その他方の入力端子にはクロックＣＬＫが入力されている。そして、このＡＮＤゲート５５の出力信号が”０”発生回路５６にトリガ信号として与えられている。従って、”０”発生回路５６は、カウンタ５１のカウント値ＣＶが”０”から”３”及び”１７３２”から”１７３３”である場合に”０”を発生して出力する。この”０”発生回路５６が発生する信号”０”は第３シフトレジスタ４３及び前ラインメモリ３２に与えられる。
【００３４】
以上のような構成のＭＴ回路１３０及びＭＴ回路２２０の動作について、２ラインテンプレートの場合を例として以下に説明する。
【００３５】
まず両ラインメモリ３２，３３及び各シフトレジスタ４１，４２，４３が全て”０”クリアされる。その後、カウンタ５１のカウント値ＣＶが”０”から”３”となるクロックＣＬＫのタイミングにおいて、”０”発生回路５６から信号”０”が出力されて第３シフトレジスタ４３のビットｂ０〜ｂ３に入力されると共に、前ラインメモリ３２の最初の４ビットにも入力される。この時点の各シフトレジスタ４１，４２，４３の内容は図７の模式図に示されているように、全て”０”である。
【００３６】
この後、カウンタ５１のカウント値ＣＶが”４”から”１７３１”までになるクロックＣＬＫのタイミングにおいてはＤＭＡ転送回路３１から画データの第１ラインの各ビットが先頭側から順に出力される。この際、”０”発生回路５６から信号”０”は出力されない。そして、画データの第１ラインの先頭のビット（”？”で示されている）が第３シフトレジスタ４３のビットｂ８に達した時点（”？”で示されている）で、各シフトレジスタ４１，４２，４３の内容が図８に示されているような状態になって２ラインテンプレートが形成される。但し、図８に示されている状態は、各ビットのシフトレジスタ４１，４２，４３への入力方向の関係で図１（ｂ）に示されている状態とは左右逆になっている。
【００３７】
なお、図８においてはテンプレートを構成する”Ａ”及び”Ｘ”のビットは全て”０”であるが、これは符号化対象画素が画像の上端，左端，右端の画素である場合に本来必要な特殊な処理（エッジ変換）を不要にするためにデータ”０”、換言すれば白画素を仮想的な画素として本来の画像の外側の領域に配置することにより、符号化対象画素が画像中央に位置する場合と同様の処理を可能とするためである。また、”Ｙ”は画データの第１ラインの先頭のビット以降の各ビットを表している。
【００３８】
この後は、第３シフトレジスタ４３のビットｂ０側から画データの第１ラインのビットが順次入力されてビットｂ１２側へシフトされるので、ビットｂ８を符号化対象画素としてテンプレートが形成され続ける。
【００３９】
やがて、画データの第１ラインの末尾のビットが第３シフトレジスタ４３のビットｂ０に入力され、更にその後のカウンタ５１のカウント値ＣＶが”１７３２”から”１７３３”までのクロックＣＬＫの２クロックの間は”０”発生回路５６から信号”０”が第３シフトレジスタ４３に入力されるので、各シフトレジスタ４１，４２，４３の内容は図９に示されているような状態になる。
【００４０】
なお、上述のような処理が行なわれている間に前ラインメモリ３２には、先頭の４ビットが”０”、以降は画データの第１ラインの各ビット、そして末尾の２ビットが”０”のデータが入力される。
【００４１】
この後、第３シフトレジスタ43には４ビットの”０”に引き続いて画データの第２ラインの各ビットが、更にその後に２ビットの”０”が入力されると共に、第２シフトレジスタ42には前ラインメモリ 32から先頭の４ビットが”０”、以降は画データの第１ラインの各ビット、そして末尾の２ビットが”０”のデータの各ビットが入力される。従って、第３シフトレジスタ43のビットb8を符号化対象画素としてテンプレートが形成されることになる。図10はそのような場合のシフトレジスタ41, 42, 43の内容を示しており、”Ｙ”は画データの第１ラインの各ビットを、”Ｚ”は画データの第２ラインの各ビットをそれぞれ示している。
【００４２】
以下、順次的に画データの各ラインが第３シフトレジスタ４３に、その一つ前のラインのデータが第２シフトレジスタ４２に順次的に入力されシフトされつつ、第３シフトレジスタ４３のビットｂ８を符号化対象画素としてテンプレートが形成されることになる。
【００４３】
なお、３ラインテンプレートの場合のシフトレジスタ４１，４２，４３の初期状態は図１１に示されているようになる（これは図２（ａ）に示されている３ラインテンプレートの模式図に対応している）が、それ以降の動作は基本的に上述の２ラインテンプレートの場合と同様である。但し、２ラインテンプレートの場合には第１シフトレジスタ４１は使用されないが、３ラインテンプレートの場合には第１シフトレジスタ４１も使用される点が異なる。
【００４４】
【発明の効果】
以上に詳述したように本発明の符号器によれば、現ライン用のシフトレジスタの同一の位置を処理対象とするのみで、現ライン用及び前ライン用のシフトレジスタのシフト動作に伴って順次的にデータの処理が行なわれるため、ハードウェアにより高速な処理が実現されると共に、符号化対象画素が画像の上端，左端，右端の画素である場合にも、所定範囲以外の画素を仮想的な画素として符号化処理に利用することが可能になるので、符号化対象画素が画像の中央に位置する場合と同様の処理を行なうことができる。
【００４５】
また本発明の復号器によれば、現ライン用のシフトレジスタの同一の位置を処理対象とするのみで、現ライン用及び前ライン用のシフトレジスタのシフト動作に伴って順次的にデータの処理が行なわれるため、ハードウェアにより高速な処理が実現されると共に、復号化対象画素が画像の上端，左端，右端の画素である場合にも、所定範囲以外の画素を仮想的な画素として復号化処理に利用することが可能になるので、復号化対象画素が画像の中央に位置する場合と同様の処理を行なうことができる。
【００４６】
更に本発明の符号・復号器によれば、上述の符号器としての効果と、上述の復号器としての効果とを併せ持つことが可能になる。
【図面の簡単な説明】
【図１】ＪＢＩＧ方式による画データの符号化の際の符号化対象画素とテンプレートとの関係を示す模式図である。
【図２】ＪＢＩＧ方式の符号器の構成例を示すブロック図である。
【図３】ＪＢＩＧ方式の復号器の構成例を示すブロック図である。
【図４】本発明の符号器の構成例を示すブロック図である。
【図５】本発明の復号器の構成例を示すブロック図である。
【図６】本発明の符号器及び復号器のモデルテンプレート（ＭＴ）回路の回路構成を示すブロック図である。
【図７】本発明の符号器及び復号器のモデルテンプレート（ＭＴ）回路による２ラインテンプレート形成時の各シフトレジスタの内容を示す模式図である。
【図８】本発明の符号器及び復号器のモデルテンプレート（ＭＴ）回路による２ラインテンプレート形成時の各シフトレジスタの内容を示す模式図である。
【図９】本発明の符号器及び復号器のモデルテンプレート（ＭＴ）回路による２ラインテンプレート形成時の各シフトレジスタの内容を示す模式図である。
【図１０】本発明の符号器及び復号器のモデルテンプレート（ＭＴ）回路による２ラインテンプレート形成時の各シフトレジスタの内容を示す模式図である。
【図１１】本発明の符号器及び復号器のモデルテンプレート（ＭＴ）回路による３ラインテンプレート形成時の各シフトレジスタの内容を示す模式図である。
【符号の説明】
３２前ラインメモリ
３３前前ラインメモリ
４１，４２，４３シフトレジスタ
１１０ＴＰＢ（典型的予測ブロック）
１２０ＡＴ（アダプティブテンプレートブロック）
１３０ＭＴ（モデルテンプレートブロック）回路
１４０ＡＡＥ（アダプティブ算術符号器）
２１０ＡＡＤ（アダプティブ算術復号器）
２２０ＭＴ（モデルテンプレートブロック）回路
２３０ＴＰＢ（典型的予測ブロック）

Claims

符号化対象画素をその画素が含まれるラインとその直前の所定数のラインの所定範囲の画素の状態から予測して符号化処理する符号器において、
前記所定数のラインそれぞれの１ライン分よりも多い画素数の画素データを記憶する前記所定数と同数のシフトレジスタであるラインメモリと、
符号化対象画素が含まれるラインの内の前記所定範囲よりも多い画素数の画素データを記憶する現ライン用のシフトレジスタと、
前記所定数と同数のラインメモリそれぞれの出力データの内の前記所定範囲よりも多い画素数の画素データをそれぞれ記憶する前記所定数と同数の前ライン用のシフトレジスタと
を備え、
前記現ライン用のシフトレジスタ及び前記所定数と同数の前ライン用のシフトレジスタそれぞれが記憶する前記所定範囲よりも多い画素数の画素データを、符号化対象の１ラインのデータの両端部の画素が符号化対象画素である場合に符号化対象画像の外側に存在する仮想的な画素の画素データとして符号化処理を行なうようにしてあること
を特徴とする符号器。
符号化対象画素をその画素が含まれるラインとその直前の所定数のラインの所定範囲の画素の状態から予測した符号データを復号化処理する復号器において、前記所定数のラインそれぞれの１ライン分よりも多い画素数の画素データを記憶する前記所定数と同数のシフトレジスタであるラインメモリと、
復号化対象画素が含まれるラインの内の前記所定範囲よりも多い画素数の画素データを記憶する現ライン用のシフトレジスタと、
前記所定数と同数のラインメモリそれぞれの出力データの内の前記所定範囲よりも多い画素数の画素データをそれぞれ記憶する前記所定数と同数の前ライン用のシフトレジスタと
を備え、
前記現ライン用のシフトレジスタ及び前記所定数と同数の前ライン用のシフトレジスタそれぞれが記憶する前記所定範囲よりも多い画素数の画素データを、復号化対象の１ラインのデータの両端部の画素が復号化対象画素である場合に復号化対象画像の外側に存在する仮想的な画素の画素データとして復号化処理を行なうようにしてあること
を特徴とする復号器。
請求項１の符号器と請求項２の復号器とを備えたことを特徴とする符号・復号器。