JP3604932B2

JP3604932B2 - フラッシュメモリのヒューズセルセンシング回路

Info

Publication number: JP3604932B2
Application number: JP36102798A
Authority: JP
Inventors: 昌完河
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 1997-12-23
Filing date: 1998-12-18
Publication date: 2004-12-22
Anticipated expiration: 2018-12-18
Also published as: KR19990053150A; TW410344B; US6021067A; JPH11283389A; KR100265390B1

Description

【０００１】
【発明の属する技術分野】
本発明は自動センシング時間トラッキング回路を備えたフラッシュメモリのヒューズセルセンシング回路に係り、特にメモリセルのパワーオン時にヒューズセル（ＣＡＭ：Ｃｏｎｔｅｎｔａｄｄｒｅｓｓｍｅｍｏｒｙ）のデータを読み出してラッチしようとする時、ヒューズセルのデータをセンシングしてラッチするための時間設定をリファレンス回路によって決定し、リファレンス回路が工程の変化によるセンシング時間（ｓｅｎｓｉｎｇｔｉｍｅ）をトラッキングすることにより、メモリセルのパワーオン時にヒューズセルのデータを確実にラッチすることができるフラッシュメモリのヒューズセルセンシング回路に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリのリペア回路でメモリセルのパワーオン時にヒューズセルのデータをラッチする技術は、既にＶＬＳＩ設計において広く知られている。
【０００３】
図１は従来の技術によるフラッシュメモリのヒューズセルセンシング回路図であり、次に図２（ａ）及び図２（ｂ）を参照してその動作を説明する。図１で電源電圧Ｖｃｃが０Ｖからパワーアップする場合（図２（ａ）のｔ１時間）、パワーオンリセット回路において第１ノードＫ１の初期電圧レベルはＮＭＯＳトランジスタＮ１によってバーチャルグラウンド（ｖｉｒｔｕａｌｇｒｏｕｎｄ：トランジスタのＮ１のＶｔ程度）になり、初期にキャパシタＣ１は充電されない。しかし、電源電圧Ｖｃｃが上昇する間、大きさの小さい（ｗｅａｋ）トランジスタＰ１を介して流れている電流によって前記キャパシタＣ１が徐々に充電される。前記ＰＭＯＳトランジスタＰ１の大きさが小さく、なお前記キャパシタＣ１の大きさが非常に大きくて、前記第１ノードＫ１の電位は電源電圧の上昇速度（Ｖｃｃｒａｍｐｕｐ）より遅く上昇するため、インバータＩ１の一定のしきい値電圧Ｖｔ以上となるまではロー（Ｌｏｗ）状態になる。この時、前記インバータＩ１の出力である前記パワーオンリセット回路１の出力ノードＫ２の電位がハイ状態になり、ＮＭＯＳトランジスタＮ３をターンオンさせる。ここで、ワードラインデコーダ回路２によってヒューズセルＭ１のゲート電極にワードライン電圧が印加されることにより、ヒューズセルＭ１を選択することになる。
【０００４】
たとえば、前記ヒューズセルＭ１が正常的にプログラムされた場合には、前記ヒューズセルＭ１によって接地端子Ｖｓｓへ流れる電流パスが遮断される。この時、電源電圧Ｖｃｃを入力とするＮＭＯＳトランジスタＮ２がターンオンされ、ＰＭＯＳトランジスタＰ２によってビットラインＢＬ電位はハイ状態になる。前記ビットラインＢＬ電圧は前記ＮＭＯＳトランジスタＮ３を介してラッチ回路３のインバータＩ２に入力され、前記インバータＩ２の出力はロー状態にラッチされる。この時、前記インバータＩ２の出力はインバータＩ４でハイ状態に反転されて出力端子Ｖｏｕｔを介して出力される（図２（ａ）のｏｕｔ１）。
【０００５】
逆に、前記ヒューズセルＭ１が消去状態になった場合には、前記ヒューズセルＭ１によって接地端子Ｖｓｓへの電流パスが形成される。この時、電源電圧Ｖｃｃを入力とするＮＭＯＳトランジスタＮ２がターンオンされ、ＰＭＯＳトランジスタＰ２によってビットラインＢＬ電位がハイ状態になっても、前記ヒューズセルＭ１によって接地端子Ｖｓｓへの電流パスが形成されるため、前記ビットラインＢＬ電位はロー状態になる。
【０００６】
前記ビットラインＢＬ電圧は前記ＮＭＯＳトランジスタＮ３を介して前記ラッチ回路３のインバータＩ２に入力され、前記インバータＩ２の出力はハイ状態にラッチされる。この時、前記ラッチ回路３の出力はインバータＩ４でロー状態に反転されて出力端子Ｖｏｕｔを介して出力される（図２（ａ）のｏｕｔ２）。
【０００７】
一方、電源電圧Ｖｃｃが一定の電圧以上に上昇して前記第１ノードＫ１がハイ状態になる場合、前記インバータＩ１の出力である前記パワーオンリセット回路１の出力ノードＫ２の電位はロー状態になり、前記ＮＭＯＳトランジスタＮ３はターンオフされる。従って、前記ヒューズセルＭ１とラッチ回路３は分離される。
【０００８】
即ち、図２（ｂ）に示すように、インバータＩ１の一定のしきい値電圧Ｖｔ以上に上昇する時間ｔ１が経過すると、前記第１ノードＫ１の電位はハイ状態になり、前記インバータＩ１の出力である前記パワーオンリセット回路１の出力ノードＫ２の電位はロー状態になる。
【０００９】
しかし、このようなヒューズセルラッチ回路は、ワードラインデコーダ回路２によってヒューズセルＭ１のゲート電極にワードライン電圧が引き続き印加されるので、ヒューズセルＭ１のゲートストレスの原因となる。これにより、前記ヒューズセルＭ１が持っているチャージ容量を損失するという問題点がある。
【００１０】
このようなヒューズセルのゲートストレスを減少させるために、パワーオン時（或いはパワーオン以後に）ヒューズセルのセンシングに要するヒューズセルのゲート電圧を０Ｖにダウンさせてヒューズセルのゲートストレスを最小化する必要がある。
【００１１】
図３（ａ）は前記のような問題点を解決するための回路図であり、次に図３（ｂ）を参照してその動作を説明する。パワーオンリセット回路１の出力であるノードＫ２の電圧は遅延回路４に供給される。前記遅延回路４の出力電圧であるワードライン電圧は、ヒューズセルＭ１のゲート電極に供給される。前記パワーオンリセット回路１の出力であるノードＫ２の電圧がロー状態になる時、前記ヒューズセルＭ１のゲート電極に供給されるワードライン電圧は前記遅延回路４によって一定時間遅延した後遮断される（図３（ｂ）のｔ１乃至ｔ２時間）。
【００１２】
しかし、このような技術はデバイスのパワーオン時にパワーオンリセット回路１から発生するパワーオンリセット信号を用いて一定の時間ヒューズセルＭ１をセンシングする方法であり、ヒューズセルＭ１をセンシングしてラッチするための時間はデバイス設計者が設計時定めた値に固定される。これにより、工程の変化に対するフラッシュＥＥＰＲＯＭセルのセル電流、しきい値電圧及びトランジスタの特性変化などによって設計時定められた時間以内にヒューズセルＭ１をセンシングできない場合が発生するという短所がある。
【００１３】
即ち、前記ヒューズセルのゲート電極に供給されるワードライン電圧がメモリセルの状態をセンシングするに不十分な電圧になる場合、前記ラッチ回路３はヒューズセルＭ１のデータをラッチすることができなくなる。
【００１４】
かかる問題点はＰＭＯＳトランジスタＰ２の大きさとヒューズセルＭ１のゲート電極に供給されるワードライン電圧によるメモリセル電流Ｉｄｓの比率がセンシングするに適切であっても、メモリセル設計時にＰＭＯＳトランジスタＰ２の大きさ、インバータＩ１の論理しきい値電圧Ｖｔ値、遅延回路４による遅延時間などが予め決定されていることにより、メモリセルのしきい値電圧Ｖｔ、始動電流（Ｔｕｒｎｏｎｃｕｒｒｅｎｔ）などが工程によって変わる場合、ヒューズセルＭ１のゲート電圧がハイ状態になっていてもメモリセルのデータをラッチ回路３にラッチできなくなるという短所がある。
【００１５】
【発明が解決しようとする課題】
従って、本発明の目的は、メモリセルのパワーオン時にヒューズセルのデータを読み出してラッチしようとする時、メモリセルをセンシングしてラッチしようとする時間設定をリファレンス回路によって決定し、リファレンス回路が工程の変化によるセンシング時間をトラッキングするようにしたフラッシュメモリのヒューズセルセンシング回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、本発明によるフラッシュメモリのヒューズセルセンシング回路は、メモリセルのパワーオン時にリセットパルスを発生するためのパワーオンリセット回路と、前記パワーオンリセット回路の出力信号に基づいて初期状態をラッチするためのリファレンス回路と、前記リファレンス回路の出力信号に基づいて前記リファレンス回路のヒューズセルをセンシングするための電圧を出力する分圧器回路と、前記分圧器回路の出力信号、前記パワーオンリセット回路の出力信号及び前記リファレンス回路の出力信号に基づいてメモリセル情報をラッチするためのヒューズセルデータラッチ回路とを含んで構成されることを特徴とする。
【００１７】
【発明の実施の形態】
以下、添付図面を参照して本発明を詳細に説明する。図４は本発明によるフラッシュメモリのヒューズセルセンシング回路のブロック図であり、パワーオンリセット回路１１、分圧器回路１２、自動センシング時間トラッキング機能を有するリファレンス回路１３、及びメインメモリセルデータラッチ回路１４から構成される。
【００１８】
前記メインメモリセルデータラッチ回路１４は第１乃至第ｎメインメモリセルデータラッチ回路から構成される。前記パワーオンリセット回路１１は電源電圧のパワーオン時に一つのリセットパルスを発生する。リファレンス回路１３は前記パワーオンリセット回路１１からのリセットパルスによって分圧器回路１２及びメインメモリセルデータラッチ回路１４を制御するための制御電圧を出力する。分圧器回路１２は前記リファレンス回路１３からの制御電圧に基づいて前記リファレンス回路１３及びメインメモリセルデータラッチ回路１４をセンシングするための制御電圧を出力する。前記メインメモリセルデータラッチ回路１４は前記リファレンス回路１３及び前記分圧器回路１２からの制御電圧に基づいて自分のヒューズセル（図示せず）情報を第１乃至第ｎメインメモリセルデータラッチ回路にラッチした後出力端子（Ｖｏｕｔ１乃至ＶｏｕｔＮ）を介して出力する。
【００１９】
たとえば、１バイト（１Ｂｙｔｅ）単位でフラッシュメモリセルをリペアしようとする場合には前記１バイトに当たるアドレスが８個であるため、前記リファレンス回路１３及びメインメモリセルデータラッチ回路１４はそれぞれ８個の回路が並列に構成される。
【００２０】
図５は本発明によるフラッシュメモリのヒューズセルセンシング回路の詳細な回路図であり、次に図６を参照してその動作を説明する。メモリセルのパワーオン時（図６のｔ１時間）、初期に第１ノードＫ１１にはパワーオンリセット回路１１から発生するロー状態の出力信号が供給される。この時、前記第１ノードＫ１１の電圧はリファレンス回路１３へ供給される。従って、初期化回路３１のＰＭＯＳトランジスタＰ１１がターンオンされ、センシング回路３３のＮＭＯＳトランジスタＮ１１はターンオフされる。従って、ラッチ回路３２の第４ノードＫ１４にはＰＭＯＳトランジスタＰ１１を介して電源端子Ｖｃｃから電源電圧が供給されてハイ状態になり、インバータＩ１１を介した第５ノードＫ１５はロー状態になる。この時、前記第４ノードＫ１４はインバータＩ１２によってハイ状態にラッチされる。一方、インバータＩ１３及び遅延回路３４を介して前記第５ノードＫ１５の電圧が供給される第３ノードＫ１３は一定時間遅延した後ハイ状態になる。この時、前記第３ノードＫ１３の電圧に基づいて分圧器回路１２はイネーブルされる。また、前記第３ノードＫ１３の電圧は前記リファレンス回路１３のヒューズセルＭ１１及びメインメモリセルデータラッチ回路１４の各ヒューズセルＭ１２乃至Ｍ１ｎに供給される。ここで、前記ヒューズセルＭ１１は十分消去されたセルを使用する。
【００２１】
以後、図６のｔ２時間（電源電圧が一定の電圧以上に上昇する時間）には第１ノードＫ１１の電位がハイ状態になって初期化回路３１のＰＭＯＳトランジスタＰ１１はターンオフされ、センシング回路３３のＮＭＯＳトランジスタＮ１１はターンオンされる。また、前記第１ノードＫ１１の電圧をインバータＩ１４を介して入力とする初期化回路３１のＮＭＯＳトランジスタＮ１３はターンオフされる。この時、前記分圧器回路１２の出力である第２ノードＫ１２の電圧（ハイ状態）を入力とするセンシング回路３３のＮＭＯＳトランジスタＮ１２はターンオンされる。従って、前記リファレンス回路１３のヒューズセルＭ１１を介して前記第４ノードＫ１４から接地端子Ｖｓｓに電流パスが形成される。この時、前記ヒューズセルＭ１１を通して流れている電流によって前記第４ノードＫ１４の電圧が決定される。前記第４ノードＫ１４がハイ状態を保持する間は前記第５ノードＫ１５の電圧はロー状態を保持する。また、前記インバータＩ１３及び遅延回路３４を介して前記第５ノードＫ１５の電圧が供給される前記第３ノードＫ１３の電圧はハイ状態を保持し、前記第２ノードＫ１２の電圧は前記分圧器回路１２の出力であるハイ状態を保持する。
【００２２】
この時、前記パワーオンリセット回路１１の出力である第１ノードＫ１１の電圧と、前記リファレンス回路１３の出力及び前記分圧器回路１２の出力である第３及び第２ノードＫ１３及びＫ１２の電圧を入力とする前記メインメモリセルデータラッチ回路１４は自分のヒューズセル（Ｍ１２乃至Ｍ１ｎ）の情報を読み出してラッチする。
【００２３】
以後、図６のｔ３時間（電源電圧が正常的に上昇する時間）には前記第１ノードＫ１１の電位がハイ状態を保持して初期化回路３１のＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１３はターンオフされ、センシング回路３３のＮＭＯＳトランジスタＮ１１はターンオンされる。また、分圧器回路１２の出力である第２ノードＫ１２の電圧（ハイ状態）を入力とするセンシング回路３３のＮＭＯＳトランジスタＮ１２はターンオンされる。この時、ヒューズセルＭ１１を介して前記第４ノードＫ１４から接地端子Ｖｓｓに電流パス（ｐａｓｓ）が形成され、前記第４ノードＫ１４の電圧はハイ状態からロー状態に遷移する。そして、前記第５ノードＫ１５の電圧はロー状態からハイ状態に遷移する。また、前記インバータＩ１３及び遅延回路３４を介して前記第５ノードＫ１５の電圧が供給される前記第３ノードＫ１３の電圧はハイ状態からロー状態に遷移し、前記第２ノードＫ１２の電圧はロー状態になる。従って、前記電源電圧が十分上昇する図６のｔ３時間には前記リファレンス回路１３のヒューズセルＭ１１と前記メインメモリセルデータラッチ回路１４のヒューズセル（Ｍ１２乃至Ｍ１ｎ）に供給される電圧が遮断される。
【００２４】
即ち、初期に（図６のｔ１時間）パワーオンリセット回路１１の出力である第１ノードＫ１１の電圧がロー状態になることにより、第４ノードＫ１４の電圧をハイ状態、第５ノードＫ１５の電圧をロー状態に初期化する。この時、ＮＭＯＳトランジスタＮ１１はターンオフされる。図６のｔ１時間以後にはＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１３はターンオフされ、前記第４ノードＫ１４の電圧が初期状態のハイ状態に保持される間（図６のｔ２時間）は、第３ノードＫ１３の電圧はハイ状態を保持する。そして、第２ノードＫ１２の電圧は分圧器回路１２から出力されるハイ状態の電圧を保持する。この時、前記メインメモリセルデータラッチ回路１４は自分のヒューズセル（Ｍ１２乃至Ｍ１ｎ）の情報を読み出してラッチする。以後、電源電圧が十分上昇して安定な電源電圧になる場合、前記ヒューズセル（Ｍ１１乃至Ｍ１ｎ）に供給される電圧を遮断する。
【００２５】
前記リファレンス回路１３はリファレンス時間を決定するためのリファレンスラッチ回路であり、メインメモリセルデータラッチ回路１４はメモリセルの情報をラッチするための回路である。前記メインメモリセルデータラッチ回路１４のセンシングラッチ時間はヒューズセルＭ１２の状態によって決定される。
【００２６】
即ち、ヒューズセルＭ１２がプログラムされたセルの場合（セルのしきい値電圧：約４乃至５Ｖ）、前記メインメモリセルデータラッチ回路１４のセンシングラッチ時間は０ｎｓである。なぜならば、前記ヒューズセルＭ１２がプログラムされたセルであれば、ＮＶＭセルＭ１２の電流Ｉｄｓが０μＡであるため、第６ノードＫ１６の電位はハイ状態、第７ノードＫ１７の電位はロー状態を保持する。しかし、前記第６ノードＫ１６の電位は図６のｔ１時間に既にハイ状態を保持しているため、前記第６ノードＫ１６の電位をハイ状態に保持するための時間は不要になる。
【００２７】
逆に、ヒューズセルＭ１２が消去されたセルの場合（セルのしきい値電圧：約０．５乃至１．５Ｖ）か、或いは紫外線の照射されたセル（セルのしきい値電圧：約１．０乃至２．０Ｖ）の場合、図６のｔ１時間にハイ状態に初期化された第６ノードＫ１６の電位はＮＭＯＳトランジスタＮ２１及びＮ２２がターンオンされているので、ヒューズセルＭ１２に流れる電流Ｉｄｓによってロー状態になる。この時のセンシングラッチ時間はヒューズセルＭ１２に流れる電流ＩｄｓとインバータＩ２２のＰＭＯＳトランジスタ（図示せず）に流れる電流の比率によって決定される。従って、消去されたセルのセンシングラッチ時間は工程の変化によるインバータＩ２２のＰＭＯＳトランジスタとヒューズセルＭ１２に流れる電流Ｉｄｓの比率によって変化する。この時、前記ヒューズセルＭ１２のゲートストレスを減らすためにヒューズセルＭ１２のゲート電圧を０Ｖにダウンさせる時点は正確に予測することが難しい。
【００２８】
このような問題点を解決するために、本発明では自動センシング時間トラッキング機能をもつリファレンス回路を使用する。リファレンス回路１３のヒューズセルＭ１１はメインメモリセルデータラッチ回路１４のヒューズセルＭ１２と同一であるが、消去された（紫外線が照射された）セルを使用する。また、前記リファレンス回路１３は遅延回路３４を除いた回路が前記メインメモリセルデータラッチ回路１４と同一の構造を成す。
【００２９】
即ち、前記リファレンス回路１３は、図６のｔ１時間には第４ノードＫ１４をハイ状態、第５ノードＫ１５をロー状態に初期化した後、ヒューズセルＭ１１によって前記第４ノードＫ１４はロー状態、第５ノードＫ１５はハイ状態になる前までは第３ノードＫ１３をハイ状態、第２ノードＫ１２を分圧器回路１２の出力電圧に保持するため、ヒューズセルＭ１１及びヒューズセルＭ１２を引き続きセンシングする。
【００３０】
たとえば、ヒューズセルＭ１２が消去されたセルであれば、前記メインメモリセルデータラッチ回路１４の第６ノードＫ１６の電位がロー状態からハイ状態に遷移する時間と、前記第５ノードＫ１５の電位がロー状態からハイ状態に遷移する時間とが同一である。従って、前記第５ノードＫ１５の電位がロー状態からハイ状態に遷移した後、遅延回路３４による一定の遅延時間以後にヒューズセルＭ１１及びＭ１２がターンオフされても、前記リファレンス回路１３の第５ノードＫ１５の電位はハイ状態にラッチされる。前記メインメモリセルデータラッチ回路１４の第６ノードＫ１６の電位は、ヒューズセルＭ１２が消去されたセルであればロー状態にラッチされ、ヒューズセルＭ１２がプログラムされたセルであればハイ状態にラッチされる。
【００３１】
【発明の効果】
上述したように、本発明によれば、工程の変化によるメモリセルが消去されたセルのしきい値電圧変動に関係なくメモリセルをセンシングしてラッチした後メモリセルをターンオフさせることにより、デバイス生産時の生産性及び品質を向上させることのできる卓越な効果がある。
【図面の簡単な説明】
【図１】従来の技術によるフラッシュメモリのヒューズセルセンシング回路図である。
【図２】図２（ａ）及び図２（ｂ）は図１の動作を説明するために示した各ノードの電圧特性図である。
【図３】図３（ａ）は従来の技術によるフラッシュメモリのヒューズセルセンシング回路の別の実施例を示す図であり、図３（ｂ）は図３（ａ）の動作を説明するために示した各ノードの電圧特性図である。
【図４】本発明によるフラッシュメモリのヒューズセルセンシング回路のブロック図である。
【図５】図４の詳細な回路図である。
【図６】図５の動作を説明するために示した各ノードの電圧特性図である。
【符号の説明】
１１パワーオンリセット回路
１２分圧器回路
１３リファレンス回路
１４メインメモリセルデータラッチ回路

Claims

メモリセルのパワーオン時にリセットパルスを発生するためのパワーオンリセット回路と、
前記パワーオンリセット回路の出力信号に基づいて初期状態をラッチするためのリファレンス回路と、
前記リファレンス回路の出力信号に基づいて前記リファレンス回路のヒューズセルをセンシングするための電圧を出力する分圧器回路と、
前記分圧器回路、前記パワーオンリセット回路及び前記リファレンス回路のそれぞれの出力信号に基づいてヒューズセルの情報をラッチするためのメインメモリセルデータラッチ回路とを含んでなることを特徴とするフラッシュメモリのヒューズセルセンシング回路。
前記リファレンス回路は、
ヒューズセルと、
前記ヒューズセルのデータをセンシングするためのセンシング回路と、
前記センシング回路によってセンシングされた前記ヒューズセルのデータをラッチするためのラッチ回路と、
前記パワーオンリセット回路の出力に基づいて前記ラッチ回路を初期化するための初期化回路と、
前記ラッチ回路の出力を遅延させ、前記ヒューズセル及び分圧器回路を制御するための遅延回路とを含んでなることを特徴とする請求項１記載のフラッシュメモリのヒューズセルセンシング回路。
前記センシング回路は、前記ラッチ回路とヒューズセルとの間に直列に接続され、前記パワーオンリセット回路の出力及び前記分圧器回路の出力をそれぞれの入力とする一対のＮＭＯＳトランジスタを含んでなることを特徴とする請求項２記載のフラッシュメモリのヒューズセルセンシング回路。
前記ラッチ回路は前記初期化回路とセンシング回路との間に相互相補型構造で構成された一対のインバータを含んでなることを特徴とする請求項２記載のフラッシュメモリのヒューズセルセンシング回路。
前記初期化回路は、前記ラッチ回路と電源端子との間に接続され、前記パワーオンリセット回路の出力を入力とするＰＭＯＳトランジスタと、
前記ラッチ回路と接地端子との間に接続され、前記パワーオンリセット回路の出力をインバータを介して入力とするＮＭＯＳトランジスタとを含んでなることを特徴とする請求項２記載のフラッシュメモリのヒューズセルセンシング回路。