JP3599679B2

JP3599679B2 - 薄膜トランジスタの製造方法

Info

Publication number: JP3599679B2
Application number: JP2001106188A
Authority: JP
Inventors: 幹彦西谷; 真志後藤
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2000-04-04
Filing date: 2001-04-04
Publication date: 2004-12-08
Anticipated expiration: 2021-04-04
Also published as: JP2002134426A

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜の製造方法およびその製造装置と、液晶表示素子や有機ＥＬ素子等においてスイッチング素子等として用いられる薄膜トランジスタおよびその製造方法に関するものである。
【０００２】
【従来の技術】
水素化アモルファスシリコン薄膜（以下、ａ−Ｓｉ：Ｈ薄膜と称する。）は、液晶ディスプレイ用の画素スイッチングトランジスタやファクシミリにおけるイメージセンサ用光センサ、電卓用バッテリーとしての太陽電池等に実用化されてきた。このａ−Ｓｉ：Ｈ薄膜の最大の長所は、高々３００℃程度のプロセス温度で、大面積の基板上に再現性よく、かつ安定的に製造できる点にある。しかし、液晶ディスプレイやイメージセンサに於ける画素の高密度化が進むにしたがい、より高速の駆動に追随できるシリコン半導体薄膜が求められる様になった。従来の、ａ−Ｓｉ：Ｈ薄膜を用いたトランジスタの移動度は高々１．０ｃｍ^２／Ｖ・ｓｅｃであり、その要求を充分満たせる性能ではない。そこで、移動度の向上を図る為、ａ−Ｓｉ：Ｈ薄膜を結晶化させる技術の開発が行われている。その結晶化の方法としては、例えば下記の技術が挙げられる。
【０００３】
１）シランガスに水素またはＳｉＦ_４を混合させた原料ガス用いて、プラズマＣＶＤ法により基板上に薄膜を堆積し、その薄膜を結晶化させる方法
【０００４】
２）ａ−Ｓｉ薄膜を前駆体として、このａ−Ｓｉ薄膜の結晶化を試みる方法
【０００５】
これらのうち、前記２）に述べた結晶化方法としては、６００℃程度の温度で長時間熱処理を行う固相成長法やエキシマレーザーアニール法等が例示できる。
【０００６】
特に、後者のエキシマレーザーアニール法を用いた場合、基板の温度を積極的に上げなくても、移動度の高い多結晶シリコン薄膜（＞１００ｃｍ^２／Ｗ・ｓｅｃ）を得ることに成功している。このことは、ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＬｅｔｔｅｒｓ，７（１９８６），ｐ．２７６−２７８、ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，４２（１９９５），ｐ．２５１−２５７等に於いて詳細に述べられている。
【０００７】
前述のａ−Ｓｉ：Ｈ薄膜または多結晶シリコン薄膜のＴＦＴを、液晶ディスプレイに於ける画素部分にスイッチングトランジスタとして使用した場合、ＴＦＴに印加された信号を所定時間内に液晶（層）に書き込む為に十分なオン電流が必要であると共に、オフ時のリーク電流の低減も要求される。また、駆動回路を基板の周辺部に設けた内蔵型の液晶ディスプレイに於いて、その駆動回路に多結晶シリコン薄膜のＴＦＴを用いた場合には、回路素子としての各ＴＦＴの性能と信頼性が充分保証される必要がある。
【０００８】
これらの要求を満たす為、例えばａ−Ｓｉ：Ｈ薄膜を有するＴＦＴに於いては、ソース領域およびドレイン領域に不純物をドープしておくことにより、リーク電流の低減を図っている。また、多結晶シリコン薄膜のＴＦＴに於いては、オフセット構造やＬＤＤ構造を採用することにより、ＴＦＴの性能と信頼性を両立させ、それと同時にオフ時のいわゆるリーク電流も低減させている（ここで、オフセット構造とは、半導体のチャネル部（トップゲート型のＴＦＴに於いてはゲート電極の直下に位置する。）と、ソース領域およびドレイン領域との間に適当な間隔（例えば０．５μｍ）を設けた構造を言う。また、ＬＤＤ構造とは、半導体のチャネル部（ゲート電極直下）と、ソース領域およびドレイン領域との間に、両領域よりも低濃度の不純物を拡散させたドーピング領域を設ける構造を言う。）。
【０００９】
今後、例えば液晶ディスプレイに要求されることとしては、低コストおよび画品質等（例えば、写真画質の様な解像度を有する表示品位）であろう。これらの要求を満たす為には、当然液晶ディスプレイに於ける画素の高精細化、内蔵駆動回路の高速化が必要となり、技術的にはＴＦＴの微細化が重要な必須技術となる。
【００１０】
このＴＦＴの一層の微細化が実現されれば、例えば画素部分に用いるＴＦＴ（以下、画素用ＴＦＴと称する）に於いては、画素の開口率の向上、寄生容量の容量値の低減、画質の向上および駆動の高速化を一層図ることができる。また、内蔵駆動回路に使用するＴＦＴ（以下、駆動回路用ＴＦＴと称する）に於いては、寄生容量の容量値の低減によりさらに高速の駆動が可能となる。
【００１１】
但し、ＴＦＴを一層微細化するには、さらに解決すべき問題がある。その一つを画素用ＴＦＴの観点から述べると、それは、従来のオフ時のリーク電流（約１０〜１２Ａ）をさらに１桁以上低減して、パネル面内の輝度差を低減しなければならないことである。この問題を解決しなければ、たとえＴＦＴの微細化により１画素の面積を小さくし、かつ、信号の電荷を蓄積する蓄積容量部を小さくできたとしても、開口率を低減させることなく、明るい表示を実現するのは困難となる。また、前記の課題を駆動回路用ＴＦＴの観点から述べると、前述のオフセット構造やＬＤＤ構造をとる為には、微細加工精度およびフォトリソグラフィー技術の合わせ精度等、製造上の理由が大きな制約となる。さらに、オフセット構造やＬＤＤ構造は、安定した特性と、構造的に自己整合的であることとが要求されるので、製造プロセスは一層複雑になり、コスト高を招来する。
【００１２】
また、液晶ディスプレイに使用する画素用ＴＦＴや駆動回路用ＴＦＴ、表示と画像の入力一体化パネル、ファクシミリに使用するイメージセンサ用光センサ、または電卓のバッテリーに使用する太陽電池等は、フレキシブル基板（プラスチック等）を使用することによって、電子ペーパーやネットワーク（インターネット）に接続可能な超薄型フレキシブル入出力パネルへの展開が期待される。よって、この様なフレキシブル基板に対しても、特性の優れた薄膜トランジスタ、光センサー、太陽電池等を低コストで製造する技術が必要である。
【００１３】
しかしながら、前記フレキシブル基板にＴＦＴ等を搭載させる為には、そのフレキシブル基板上にＴＦＴを作製する為の微細化の技術と信頼性の向上とが必要となる。また、フレキシブル基板は、例えばガラス基板等と比較して耐熱性に劣る為、製造プロセスの低温化も図る必要がある。さらに、製造コストを抑制する為には、製造工程数の削減も求められる。
【００１４】
以上のことを要約すると、従来のＴＦＴには以下に述べる課題がある。
▲１▼ＴＦＴの微細化に伴う製造プロセスの複雑化および高コスト化
▲２▼ＴＦＴの微細化に伴うＴＦＴの信頼性の低下
▲３▼フレキシブル基板等にＴＦＴを形成する際のプロセス温度が高い
【００１５】
【発明が解決しようとする課題】
本発明は、前記の課題を解決する為になされたものであり、その目的は、デバイス性能の低下を抑制しつつ製造プロセス温度の低温化および製造工程数の低減を図ることにある。
【００１６】
【課題を解決するための手段】
（薄膜の製造方法）
（１）前記の課題を解決する為に、本発明に係る薄膜の製造方法は、基板の上に薄膜を形成する工程であって、前記基板を選択的に加熱することにより、該基板の領域毎に膜質の異なる薄膜を形成する工程と、前記薄膜をエッチングすることにより、該薄膜のうち所定の膜質の部分のみを選択的に除去して、前記薄膜を所定の形状にパターニングする工程とを有することを特徴とする。
【００１７】
前記の方法によれば、プロセス温度の低温化およびプロセスステップの削減を図ることができる。すなわち前記方法に於ける薄膜の形成は、基板の全面を加熱して行うのではなく、膜形成に必要な部分だけを選択的に加熱して行う。従って、基板温度の大幅な上昇を防止でき、プロセス温度の低減が図れる。
【００１８】
また、基板を選択的に加熱するのは、基板表面に温度分布を生じさせる為である。これにより、基板上の領域毎に温度条件が変わるので、領域毎に膜質の異なった薄膜が基板上に形成される。例えば基板の選択的な加熱により、基板上に高温の領域と低温の領域とを生じさせた場合、高温の領域に対応する部分と低温の領域に対応する部分とで膜質を異ならせることができる。ここで、膜質の違いは、薄膜をエッチングする際にエッチング速度の差として現れる。すなわち、高温の領域に対応する部分と低温の領域に対応する部分とでエッチング速度を比較すると、前者の方がエッチング速度が小さい。この為、同じ条件で薄膜のエッチングを行っても、低温の領域に対応する部分のみが選択的に除去される。よって、前記の方法によれば、マスクを使用しなくても、所定のパターン形状を備えた薄膜の形成が可能となり、従来必要であったフォトリソグラフィ法等の加工プロセスを削減することが可能となる。
【００１９】
（２）また、前記の課題を解決する為に、本発明に係る他の薄膜の製造方法は、基板の上に薄膜を堆積する工程であって、前記基板を選択的に加熱することにより、該基板の領域毎に堆積速度を異ならせて、所定の領域にのみ薄膜を堆積する工程を有することを特徴とする。
【００２０】
前記の方法によれば、（１）の方法と同様に、薄膜の形成の際、基板の全面を加熱するのではなく膜形成に必要な部分だけを選択的に加熱して行うので、プロセス温度の低温化が図れる。
【００２１】
また薄膜の堆積は、例えばＣＶＤ法等の化学的手法を用いる場合、基板の表面温度を所定の温度以上にして成膜処理を行う必要がある。この為、前記温度に達しない基板の領域では、基板上に堆積するのに必要な堆積速度に達することができない。従って、前記方法の様に基板を選択的に加熱すれば、基板上の加熱された領域のみが膜形成に必要な堆積速度に達する為、その領域にのみ薄膜を堆積することができる。この結果、従来より薄膜のパターニングの際に必要であったリソグラフィ工程を行うことなく、所定のパターン形状を有する薄膜を形成することができ、製造工程数の減少による低コスト化が図れる。
【００２２】
前記（１）および（２）の各方法に於いて、前記基板の選択的な加熱は、前記基板上にエネルギー吸収体または所定のパターン形状を有するエネルギー吸収体を形成した後、前記エネルギー吸収体にエネルギーを付与することにより、該エネルギー吸収体から熱を放散させて行うことができる。ここで、エネルギー吸収体とは、熱的エネルギーまたは電磁的エネルギー等を吸収すると共に、これらのエネルギーを熱の形で放散するものを言う。
【００２３】
さらに、前記エネルギーの付与は、前記エネルギー吸収体に電磁波を照射することにより行うことができる。前記電磁波としては、例えば光等が挙げられる。
【００２４】
また、前記（１）および（２）の各方法に於いて、前記基板の選択的な加熱は、前記基板上に導電膜または所定のパターン形状を有する導電膜を形成した後、前記導電膜に通電することにより、該導電膜から熱を放散させて行うことも可能である。
【００２５】
さらに前記基板の選択的な加熱は、間欠的に行うのが好ましい。基板を連続して一定時間加熱すると、基板表面に於ける高温の領域と低温の領域との間での温度差を小さくし、両領域での差異を明確にすることができなくなる。しかしながら、間欠的な加熱であると、吸収したエネルギーを熱として放散するエネルギー吸収体の特性により、両領域での温度差をはっきりとすることができる。これにより、基板上に形成される薄膜の膜質も明確に異ならせることができ、パターンの形状異常を防止して所望のパターン形状が得られる。
【００２６】
また、前記（１）の方法に於ける前記薄膜を形成する工程、および前記（２）の方法に於ける前記薄膜を堆積する工程に於いては、ＣＶＤ法を用いるのが好ましい。さらに、前記（１）の方法に於いては、前記ＣＶＤ法のうち、プラズマＣＶＤ法を採用するのがより好ましい。
【００２７】
（薄膜トランジスタの製造方法）
（１）前記の課題を解決する為に、本発明に係る薄膜トランジスタの製造方法は、絶縁性基板上に所定のパターン形状の金属薄膜を形成する工程と、前記金属薄膜上に絶縁層を形成する工程と、前記絶縁層上に半導体薄膜を形成する工程であって、前記金属薄膜にエネルギーを付与して該エネルギーを金属薄膜から熱として放散させることにより絶縁層を選択的に加熱し、これにより該金属薄膜の上方およびその近傍の領域と、それ以外の領域とで膜質の異なる半導体薄膜を形成する工程と、前記半導体薄膜をエッチングすることにより、前記金属薄膜の上方およびその近傍の領域以外の領域を選択的に除去して、半導体薄膜を所定の形状にパターニングする工程とを有することを特徴とする。
【００２８】
前記の方法によれば、半導体薄膜の形成の際に、絶縁性基板のうち膜形成に必要な部分だけを選択的に加熱して行うので、基板温度の大幅な上昇を防止でき、プロセス温度の低減が図れる。この結果、例えばフレキシブル基板等にも薄膜トランジスタを形成することができる。
【００２９】
また、前記の方法によれば、領域毎に膜質の異なる半導体薄膜を形成できるので、同一の条件でエッチングを行っても所定の部分のみを選択的に除去することができる。この結果、マスクを用いることなく所定のパターン形状を有する半導体薄膜を形成できるので、製造コストの低減が図れる。
【００３０】
（２）また、前記の課題を解決する為に、本発明に係る他の薄膜トランジスタの製造方法は、絶縁性基板上に所定のパターン形状の金属薄膜を形成する工程と、前記金属薄膜上に絶縁層を形成する工程と、前記絶縁層の上に半導体薄膜を堆積する工程であって、前記金属薄膜にエネルギーを付与し、該エネルギーを金属薄膜から熱として放散させて前記絶縁層を選択的に加熱することにより、該絶縁層の領域毎に堆積速度を異ならせて、所定の領域にのみ半導体薄膜を堆積する工程とを有することを特徴とする。
【００３１】
前記の方法によれば、（１）の方法と同様に、半導体薄膜の形成の際、絶縁性基板の全面を加熱するのではなく膜形成に必要な部分だけを選択的に加熱して行うので、プロセス温度の低温化が図れる。
【００３２】
また前記の方法は、絶縁性基板を選択的に加熱することにより、絶縁性基板の領域毎に堆積条件を異ならせることができる。この結果、所望の領域にのみ半導体薄膜を堆積することがなり、従来必要であったリソグラフィ工程を行うことなく、所定のパターン形状を有する半導体薄膜を形成することができる。これにより、製造工程数の減少による低コスト化が図れる。
【００３３】
前記（１）および（２）の各方法に於いて、前記金属薄膜としては、ゲート電極、またはソース電極およびドレイン電極を用いることができる。
【００３４】
また、前記金属薄膜に前記エネルギーとしての電磁波を照射することにより、該金属薄膜から熱を放散させて、前記絶縁層を選択的に加熱することができる。
【００３５】
また、前記（１）および（２）の各方法に於いて、前記金属薄膜に通電することにより、該金属薄膜から熱を放散させて、前記絶縁層を選択的に加熱することができる。
【００３６】
また、前記（１）および（２）の各方法に於いて、前記金属薄膜に対するエネルギーの付与は間欠的に行うのが好ましい。基板を連続して一定時間加熱すると、基板表面に於ける高温の領域と低温の領域との間での温度差を小さくし、両領域での差異を明確にすることができなくなる。しかしながら、間欠的な加熱であると、両領域での温度差をはっきりとすることができ、これにより基板上に形成される半導体薄膜の膜質も明確に異ならせることができる。この結果、エッチング後に得られる半導体薄膜のパターン形状も明確なものにできる。
【００３７】
また、前記（１）および（２）の各方法に於いて、前記薄膜を形成する工程は、ＣＶＤ法を用いるのが好ましい。さらに、前記ＣＶＤ法のうち、プラズマＣＶＤ法を採用するのがより好ましい。
【００３８】
また、前記（１）および（２）の各方法に於いて、前記半導体薄膜を堆積する工程の後に、前記半導体薄膜を結晶化させてもよい。
【００３９】
さらに前記熱処理に替えて、レーザーアニールを行うこともできる。
【００４０】
（３）また、前記の課題を解決する為に、本発明に係るさらに他の薄膜トランジスタの製造方法は、絶縁性基板上に、所定のパターン形状の金属薄膜を形成する工程と、前記金属薄膜にエネルギーを付与して、該エネルギーを金属薄膜から熱として放散させることにより、前記絶縁性基板を選択的に加熱しながら絶縁性基板の上に第１半導体薄膜を形成する工程であって、前記金属薄膜を覆う部分と、それ以外の部分とで膜質の異なる第１半導体薄膜を形成する工程と、前記第１半導体薄膜をエッチングすることにより、前記金属薄膜を覆う部分以外の部分のみを選択的に除去して、前記金属薄膜のみを覆う様にパターニングする工程と、前記第１半導体薄膜が設けられた前記絶縁性基板上に、前記第１半導体薄膜よりも融点の高い第２半導体薄膜を形成する工程と、前記第２半導体薄膜を熱処理することにより、前記第１半導体薄膜を成長核として第２半導体薄膜を結晶化させる工程とを有することを特徴とする。
【００４１】
（４）また、前記の課題を解決する為に、本発明に係るさらに他の薄膜トランジスタの製造方法は、絶縁性基板上に所定のパターン形状の金属薄膜を形成する工程と、前記金属薄膜を覆う様に第１半導体薄膜を堆積する工程であって、前記金属薄膜にエネルギーを付与して該エネルギーを金属薄膜から熱として放散させ、これにより金属薄膜近傍とそれ以外の領域とで堆積速度を異ならせて、前記金属薄膜の上面および側面に第１半導体薄膜を堆積する工程と、前記第１半導体薄膜が設けられた前記絶縁性基板上に、前記第１半導体薄膜よりも融点の高い第２半導体薄膜を形成する工程と、前記第２半導体薄膜を熱処理することにより、前記第１半導体薄膜を成長核として第２半導体薄膜を結晶化させる工程とを有することを特徴とする。
【００４２】
（５）また、前記の課題を解決する為に、本発明に係るさらに他の薄膜トランジスタの製造方法は、絶縁性基板上に、所定のパターン形状の金属薄膜を形成する工程と、前記金属薄膜を備えた前記絶縁性基板上に絶縁層を形成する工程と、前記絶縁層上に第１半導体薄膜を形成する工程であって、前記金属薄膜にエネルギーを付与して該エネルギーを金属薄膜から熱として放散させることにより絶縁層を選択的に加熱し、これにより該絶縁層の領域毎に膜質の異なる第１半導体薄膜を形成する工程と、前記第１半導体薄膜をエッチングすることにより、該第１半導体薄膜のうち所定の膜質の部分のみを選択的に除去して、第１半導体薄膜を所定の形状にパターニングする工程と、前記第１半導体薄膜が設けられた前記絶縁性基板上に、前記第１半導体薄膜よりも融点の高い第２半導体薄膜を形成する工程と、前記第２半導体薄膜を熱処理することにより、前記第１半導体薄膜を成長核として第２半導体薄膜を結晶化させる工程とを有することを特徴とする。
【００４３】
（６）また、前記の課題を解決する為に、本発明に係るさらに他の薄膜トランジスタの製造方法は、絶縁性基板上に所定のパターン形状の金属薄膜を形成する工程と、前記金属薄膜を備えた前記絶縁性基板上に絶縁層を形成する工程と、前記絶縁層の上に第１半導体薄膜を堆積する工程であって、前記金属薄膜にエネルギーを付与し、該エネルギーを金属薄膜から熱として放散させて前記絶縁層を選択的に加熱することにより、該絶縁層の領域毎に堆積速度を異ならせて、所定の領域にのみ第１半導体薄膜を堆積する工程と、前記第１半導体薄膜が設けられた前記絶縁性基板上に、前記第１半導体薄膜よりも融点の高い第２半導体薄膜を形成する工程と、前記第２半導体薄膜を熱処理することにより、前記第１半導体薄膜を成長核として第２半導体薄膜を結晶化させる工程とを有することを特徴とする。
【００４４】
前記（３）〜（６）の各方法に於いて、前記金属薄膜は、ゲート電極、またはソース電極およびドレイン電極とすることができる。すなわち金属薄膜がゲート電極である場合、前記各方法に於いてはボトムゲート型の薄膜トランジスタを作製することができる。その一方、金属薄膜がソース電極およびドレイン電極である場合、前記各方法に於いてはトップゲート型の薄膜トランジスタを作製することができる。
【００４５】
また、前記（３）〜（６）の各方法に於いて、前記金属薄膜に前記エネルギーとしての電磁波を照射することにより、該金属薄膜から熱を放散させて、前記絶縁層を選択的に加熱することができる。
【００４６】
また、前記（３）〜（６）の各方法に於いては、前記金属薄膜に通電することにより、該金属薄膜から熱を放散させて、前記絶縁層を選択的に加熱することもできる。
【００４７】
また、前記（３）〜（６）の各方法に於いては、前記金属薄膜に対するエネルギーの付与を間欠的に行うのが好ましい。
【００４８】
また、前記（３）〜（６）の各方法に於いて、前記薄膜を形成する工程は、ＣＶＤ法を用いるのが好ましい。さらに、前記ＣＶＤ法のうち、プラズマＣＶＤ法を採用するのがより好ましい。
【００４９】
また、前記（３）〜（６）の各方法に於いては、前記半導体薄膜を形成する工程の後に、前記半導体薄膜を結晶化させてもよい。
【００５０】
（薄膜の製造装置）
（１）前記の課題を解決する為に、本発明に係る薄膜の製造装置は、基板上に、所定のパターン形状の金属薄膜を形成する金属薄膜形成手段と、前記基板の上に薄膜を形成する薄膜形成手段であって、前記金属薄膜にエネルギーを付与して該エネルギーを金属薄膜から熱として放散させることにより基板を選択的に加熱し、これにより該基板の領域毎に膜質の異なる薄膜を形成する薄膜形成手段と、前記薄膜をエッチングすることにより、所定の膜質の部分のみを選択的に除去して、前記薄膜を所定の形状にパターニングするエッチング手段とを備えることを特徴とする。
【００５１】
（２）また、前記の課題を解決する為に、本発明に係る他の薄膜の製造装置は、基板上に、所定のパターン形状の金属薄膜を形成する金属薄膜形成手段と、前記基板の上に薄膜を形成する薄膜形成手段であって、前記金属薄膜にエネルギーを付与し、該エネルギーを金属薄膜から熱として放散させて前記基板を選択的に加熱することにより、該基板の領域毎に堆積速度を異ならせて、所定の領域にのみ薄膜を形成する薄膜形成手段とを備えることを特徴とする。
【００５２】
前記（１）および（２）の各構成に於いて、前記薄膜形成手段は、前記基板を内部に保持する反応容器と、前記金属薄膜に、前記エネルギーとしての電磁波を照射する電磁波照射部と、前記反応容器内部に原料ガスを供給する供給部と、前記原料ガスの化学反応を励起する為の反応励起部とを備える構成とすることができる。
【００５３】
（薄膜トランジスタ）
（１）前記の課題を解決する為に、本発明に係る薄膜トランジスタは、絶縁性基板上に設けられた所定のパターン形状の金属薄膜と、前記金属薄膜を有する前記絶縁性基板上に設けられた絶縁層と、前記絶縁層上に設けられた所定のパターン形状を有する半導体薄膜とを備える薄膜トランジスタであって、前記半導体薄膜は、前記金属薄膜にエネルギーを付与し該エネルギーを金属薄膜から熱として放散させて、前記絶縁層を選択的に加熱することにより、該金属薄膜の上方およびその近傍の領域と、それ以外の領域とで膜質の異なる半導体薄膜を設けた後、該半導体薄膜をエッチングすることにより、前記金属薄膜の上方およびその近傍の領域以外の領域を選択的に除去して、所定のパターン形状にパターニングされたものであることを特徴とする。
【００５４】
（２）また、前記の課題を解決する為に、本発明に係る他の薄膜トランジスタは、絶縁性基板上に設けられた所定のパターン形状の金属薄膜と、前記金属薄膜を有する前記絶縁性基板上に設けられた絶縁層と、前記絶縁層上に設けられた所定のパターン形状を有する半導体薄膜とを備える薄膜トランジスタであって、前記半導体薄膜は、前記金属薄膜にエネルギーを付与し該エネルギーを金属薄膜から熱として放散させて、前記絶縁層を選択的に加熱することにより、該絶縁層の領域毎に堆積速度を異ならせて、所定の領域にのみ堆積させたものであることを特徴とする。
【００５５】
さらに前記（１）および（２）の各方法は、前記半導体薄膜の側壁が緩やかな傾斜面になっていることを特徴とする。通常のエッチングであると、側壁は基板面に対して垂直になっており、絶縁層との段差が大きい。この為、例えば前記半導体薄膜上にソース電極やドレイン電極などを形成した場合に、この段差に起因して断線などが発生することがある。しかし、前記構成の様に、半導体薄膜の側壁が緩やかな傾斜面になっていれば、断線の発生を低減することができる。
【００５６】
（３）また、前記の課題を解決する為に、本発明に係るさらに他の薄膜トランジスタは、絶縁性基板上に、所定の形状にパターニングされた金属薄膜と、前記金属薄膜を覆う様に堆積された第１半導体薄膜であって、前記金属薄膜にエネルギーを付与して該エネルギーを金属薄膜から熱として放散させ、これにより前記金属薄膜を覆う部分と、それ以外の部分とで膜質の異なる第１半導体薄膜を設けた後、エッチングにより前記金属薄膜を覆う部分以外の部分を選択的に除去して、前記金属薄膜のみを覆う様にして設けられた第１半導体薄膜と、前記第１半導体薄膜の存在する前記絶縁性基板上に設けられ、かつ、前記第１半導体薄膜よりも融点の高い第２半導体薄膜であって、該第２半導体薄膜を熱処理することにより、前記第１半導体薄膜を成長核として結晶化された第２半導体薄膜とを有し、前記結晶化された第２半導体薄膜のうち、前記第１半導体薄膜の存在しない領域をチャネル部とすることを特徴とする。
【００５７】
（４）また、前記の課題を解決する為に、本発明に係るさらに他の薄膜トランジスタは、絶縁性基板上に、所定の形状にパターニングされた金属薄膜と、前記金属薄膜を覆う様に堆積された第１半導体薄膜であって、前記金属薄膜にエネルギーを付与して該エネルギーを金属薄膜から熱として放散させ、これにより金属薄膜近傍とそれ以外の領域とで堆積速度を異ならせて、前記金属薄膜の上面および側面に堆積された第１半導体薄膜と、前記第１半導体薄膜の存在する前記絶縁性基板上に設けられた、前記第１半導体薄膜よりも融点の高い第２半導体薄膜であって、該第２半導体薄膜を熱処理することにより、前記第１半導体薄膜を成長核として結晶化された第２半導体薄膜とを有し、前記結晶化された第２半導体薄膜のうち、前記第１半導体薄膜の存在しない領域をチャネル部とすることを特徴とする。
【００５８】
（５）また、前記の課題を解決する為に、本発明に係るさらに他の薄膜トランジスタは、絶縁性基板上に、所定の形状にパターニングされた金属薄膜と、前記金属薄膜を備えた前記絶縁性基板上に設けられた絶縁層と、前記絶縁層の上に、前記金属薄膜にエネルギーを付与して該エネルギーを金属薄膜から熱として放散させることにより、前記絶縁層を選択的に加熱しながら形成されることにより、前記絶縁層に於ける表面温度が高温の領域に対応する部分と低温の領域に対応する部分とで膜質の異なる第１半導体薄膜であって、前記第１半導体薄膜のエッチングにより、前記低温の領域に対応する部分を選択的に除去して、前記第１半導体薄膜のうち前記高温の領域のみに設けられた第１半導体薄膜と、前記第１半導体薄膜の存在する前記絶縁性基板上に設けられ、かつ、前記第１半導体薄膜よりも融点の高い第２半導体薄膜であって、該第２半導体薄膜を熱処理することにより、前記第１半導体薄膜を成長核として結晶化された第２半導体薄膜とを有し、前記結晶化された第２半導体薄膜のうち、前記第１半導体薄膜の存在しない領域をチャネル部とすることを特徴とする。
【００５９】
（６）また、前記の課題を解決する為に、本発明に係るさらに他の薄膜トランジスタは、絶縁性基板上に、所定の形状にパターニングされた金属薄膜と、前記金属薄膜を備えた前記絶縁性基板上に設けられた絶縁層と、前記絶縁層の上に設けられた第１半導体薄膜であって、前記金属薄膜にエネルギーを付与して該エネルギーを金属薄膜から熱として放散させ、これにより前記絶縁層を選択的に加熱して、前記絶縁層に於ける表面温度が高温の領域と低温の領域とで堆積速度を異ならせ、前記高温の領域にのみ設けられた第１半導体薄膜と、前記第１半導体薄膜の存在する前記絶縁性基板上に設けられた、前記第１半導体薄膜よりも融点の高い第２半導体薄膜であって、該第２半導体薄膜を熱処理することにより、前記第１半導体薄膜を成長核として結晶化された第２半導体薄膜とを有し、前記結晶化された第２半導体薄膜のうち、前記第１半導体薄膜の存在しない領域をチャネル部とすることを特徴とする。
【００６０】
【発明の実施の形態】
本発明は、基板に温度分布を生じさせた状態で薄膜形成を行うことにより、プロセス温度の低温化を図ると共に、マスクを用いたリソグラフィ工程を行わずに所定のパターン形状を有する薄膜の形成を可能とする。
【００６１】
より具体的には、以下の通りである。
（１）基板表面を選択的に加熱することにより領域毎に膜質の異なる薄膜を形成し、この膜質の違いに起因して生じるエッチング速度の差を利用して、マスクを用いたリソグラフィ工程を行わずにパターニングを可能とする。
【００６２】
（２）基板表面を選択的に加熱することにより、基板上の領域毎に堆積速度そのものを異ならせ、この堆積速度の差を利用して、リソグラフィ工程を行わずに基板上の特定の領域にのみ薄膜を形成させる。
【００６３】
（実施の形態１）
本実施の形態１は前述の（１）の場合に対応し、基板表面の選択的な加熱を行う為の手段として、エネルギー吸収体を用いることにより、領域毎に膜質の異なる薄膜の形成を可能としている。
【００６４】
本実施の形態に係る前記エネルギー吸収体は、光等の電磁波が照射されることにより、これをエネルギーとして吸収し、さらにこのエネルギーを熱として放散する機能を有する。この機能を有するエネルギー吸収体としては、例えばＭｏ、Ｔｉ、Ｃｕ、Ａｕ等の融点の高い金属からなるものが例示できる。
【００６５】
このエネルギー吸収体の形成は、次の様にして行う。すなわち、図１に示す様に、ガラス基板である基板１上に、エネルギー吸収体２の前駆体膜をスパッタリング法等により形成した後、これを所定の形状にパターニングしてエネルギー吸収体２を形成する。パターニングの方法としては、例えばフォトリソグラフィ法等が採用できる。
【００６６】
次に、前記エネルギー吸収体２が設けられた基板１上に、ＳｉＯ_２やＳｉＮ_ｘ等の絶縁層３を形成する。
【００６７】
さらに、図２に示す様に、前記基板１を加熱しながら、例えばプラズマＣＶＤ法により絶縁層３上にａ−Ｓｉ薄膜からなる半導体薄膜６を形成する。
【００６８】
基板１の加熱は、例えば以下の様に行う。すなわち、基板１の成膜面とは反対側から、基板１の全面に光４を照射する。光照射に使用するエネルギー源としては、例えばハロゲンランプ、キセノンランプ、メタルハライドランプ等が挙げられる。
【００６９】
基板１に光４が照射されると、エネルギー吸収体２は光エネルギーとして吸収した後、これを熱として放散する。これにより、当該エネルギー吸収体２近傍では、エネルギー吸収体２が設けられていない他の領域よりも温度が高くなる。これを、基板温度を基準として観察すれば、概ね図３の点線で示すような温度分布となる。図３（ａ）は、同図（ｂ）に示す基板１の要部に於ける温度分布を示すグラフであって、基板１の断面に於ける長さ（μｍ）と基板温度（℃）との関係を示している。同図（ａ）から分かる様に、エネルギー吸収体２が存在する領域での基板温度が、例えば約３００℃となる様に設定した場合、このエネルギー吸収体２から数μｍ離れた位置での基板温度は約２００℃となっている。
【００７０】
エネルギー吸収体２が存在する領域での基板温度を約３００℃に設定するのは、ａ−Ｓｉ薄膜からなる半導体薄膜６の成膜プロセスに関係している。すなわち、例えばプラズマＣＶＤ法を用いて、半導体薄膜６を形成する場合には、堆積温度を約３００℃に設定する必要があるからである。よって、前述の基板温度はあくまでも例示的な値であって、形成する薄膜の材料や成膜方法によって適宜変更して設定されるものである。尚、基板温度とは、厳密には絶縁層３の表面温度を意味するものである。しかしながら、本発明に於いては、絶縁層３を設けずに、エネルギー吸収体２上に半導体薄膜を直接成膜することも可能である。この場合に於ける基板温度とは、基板１の表面温度（エネルギー吸収体２が存在する領域では、エネルギー吸収体２の表面温度）を意味する。
【００７１】
基板１に対する光の照射方法としては特に限定されるものではないが、例えば光の照射エネルギー（Ｊ）と照射時間（ｓｅｃ）との関係を示した図４にある様に、所定の時間間隔毎に間欠的に光を照射するのが好ましい。これにより、基板１に於ける温度分布が、図３（ａ）の一点鎖線で示す様に、なだらかな分布曲線となるのを防止できる。光の間欠的な照射は、例えば前記エネルギー源の電源のＯＮ／ＯＦＦ制御等により行うことができる。
【００７２】
この様に、半導体薄膜６の形成は、基板１の表面に温度分布を生じさせた状態でプラズマＣＶＤ法を用いて行う。半導体薄膜６の形成に必要なフラックス５としては、ＳｉＨ_４ガスを使用する。このＳｉＨ_４を使用した場合、ＳｉＨ_４はプラズマにより分解されて、ＳｉＨ_ｘ（Ｘ＝０，１，２，３）のラジカルを発生させる。その結果、ａ−Ｓｉ薄膜が形成される。成膜の為のフラックス供給は、プラズマＣＶＤ等の装置構成を利用して供給できるような設備システムとすることにより可能な様にする。
【００７３】
基板１上に成膜される半導体薄膜６の膜質は、プラズマＣＶＤのパワー、動作圧力、ガス流量および基板温度等に大きく依存する。プラズマＣＶＤのパワーとＳｉＨ_４ガスの供給の条件を最適化すると、基板温度が３００℃の基板１上には、膜中にＳｉＨ_２結合を殆ど含まない膜質の優れたａ−Ｓｉ薄膜を成膜することができる。
【００７４】
例えば、同一のプラズマ条件で基板温度を変化させた場合の、ａ−Ｓｉ薄膜の膜質の変化について調べてみると、図５の実線で示す曲線が得られた。同図は、ＳｉＨ_２／ＳｉＨ比またはエッチング速度（ｎｍ／ｓｅｃ）と基板温度（℃）との関係を示すグラフである。このグラフから分かる様に、基板温度が下がると共にＳｉＨ_２／ＳｉＨ比が増加することが示されている。そして、基板温度が３００℃の場合では、ＳｉＨ_２／ＳｉＨ比が最も小さくなることが示されている。これにより、ａ−Ｓｉ薄膜の膜中にＳｉＨ_２結合が殆ど含まれていないことが理解される。
【００７５】
この様に、絶縁層３上に形成された半導体薄膜６は、エネルギー吸収体２上に形成された領域６ａとそれ以外の領域６ｂとで膜質の異なったものになっている。すなわち、領域６ａでは、基板温度が約３００℃であったことから、ＳｉＨ_２結合が殆ど含まれず、ＳｉＨ結合の多い膜質となっている。これに対して領域６ｂでは、基板温度が約２００℃であったことから、ＳｉＨ_２結合の極めて多い膜質となっている。
【００７６】
次に、リソグラフィ工程を行わずに、前記半導体薄膜６をエッチングする（図６）。前記した様に、半導体薄膜６は領域６ａと領域６ｂとで膜質の異なった薄膜であるが、この膜質の違いは、エッチングをする際のエッチング速度差となって現れる。膜質の違いとエッチング速度との関係は、次に述べる実験結果からも明らかである。すなわち、各基板温度毎に成膜したａ−Ｓｉ薄膜に対してそれぞれエッチング速度を測定すると、図５の点線で示す曲線が得られた。測定値は水素プラズマ処理によるものである。このグラフから明らかな様に、半導体薄膜６をエッチングする際のエッチング速度としては、領域６ｂの方が領域６ａよりもエッチング速度が大きいことが分かる。これにより、領域６ａと領域６ｂとで、同一の条件でエッチングを行っても、両領域に於ける膜質が異なる結果、エッチング速度に差が生じる。その結果、領域６ｂの部分だけが選択的に除去されて、図７に示す様に所定のパターン形状を有する半導体薄膜６を形成することができる。このとき、除去されたエッチング部７に於ける側壁部８は、緩やかに傾斜したテーパー状となっている。尚、図５に示した結果は水素プラズマ処理によるものであるが、ＣＦ_４等のプラズマ処理の場合でも、エッチング速度差は生じた。
【００７７】
以上に述べた、本実施の形態に係る薄膜の製造方法によれば、所定のパターン形状を有する半導体薄膜の形成が低温で可能となり、この結果、例えばフレキシブル基板等にも容易に形成することができる。また、従来より薄膜のパターニングの際に必要であったリソグラフィ工程を行うこともないので、製造工程数の減少による低コスト化が図れる。さらに、本実施の形態に於いて形成されたａ−Ｓｉ薄膜はＳｉＨ_２結合を殆ど含まないので、これを薄膜トランジスタに適用すれば移動度の高い高品質のものが得られる。その上、ａ−Ｓｉ薄膜の膜中に於ける欠陥も少ないので、ＯＦＦ時に於けるリーク電流の低減も図れる。
【００７８】
（実施の形態２）
本実施の形態２は前述の（２）の場合に対応するものであり、基板表面の選択的な加熱を行う為の手段としてエネルギー吸収体を用いる点では、前記実施の形態１と同様であるが、基板表面の選択的な加熱により、基板上に於いて堆積速度そのものを基板上の領域毎に異ならせ、特定の領域にのみ薄膜が形成させる点が異なる。
【００７９】
基板上の領域毎に堆積速度を異ならせる為、本実施の形態に於いては、図３の実線で示す様にエネルギー吸収体２表面近傍に於ける基板温度を約４００℃に設定する。このとき、エネルギー吸収体から数μｍ離れた位置に於ける基板温度は約３００℃であった。エネルギー吸収体２表面の温度を約４００℃に設定するのは、Ｓｉ_２Ｈ_６を用いた減圧ＣＶＤ法により半導体薄膜を成膜する場合に、Ｓｉ_２Ｈ_６を熱分解させる温度（すなわち、４００℃）に設定する必要があるからである。よって、前述の基板温度はあくまでも例示的な値であって、形成する薄膜の材料や成膜方法によって適宜変更して設定されるものである。
【００８０】
半導体薄膜の形成は、前記の様に基板１の表面に温度分布を生じさせた状態で、減圧ＣＶＤ法により絶縁層上にａ−Ｓｉ薄膜からなる半導体薄膜を形成する。半導体薄膜の形成に必要なフラックスとしては、前述のＳｉ_２Ｈ_６を使用する。また、成膜条件としては、前記した様に基板温度を４００℃に設定する他に、例えば減圧ＣＶＤの動作圧力を約３００ｍＴｏｒｒ、約ガス流量を１００ｓｃｃｍとする。減圧にしない場合には、熱ＣＶＤ法により半導体薄膜を形成することも可能である。
【００８１】
ここで、基板１上にはａ−Ｓｉ薄膜が堆積される領域と堆積されない領域とが生じる。つまり、エネルギー吸収体２の上方およびその近傍ではａ−Ｓｉ薄膜が堆積されるが、その他の領域ではａ−Ｓｉ薄膜が堆積されない。このことは例えば図８に示す、基板の温度による堆積速度の変化から説明できる。すなわち、減圧ＣＶＤ法による膜形成に於いてＳｉ_２Ｈ_６の熱分解が生じる為には、少なくとも約４００℃が必要となる。この温度より低いと、図８から明らかな様に、堆積速度が急激に小さくなり、基板温度が約３００℃のときではａ−Ｓｉ薄膜をほとんど堆積できなくなる。
【００８２】
以上に述べた、本実施の形態に係る薄膜の製造方法によれば、従来より薄膜のパターニングの際に必要であったリソグラフィ工程を行うことなく、所定のパターン形状を有する薄膜を形成することができる。この結果、製造工程数の減少による低コスト化が図れる。また、本実施の形態に於いて形成されたａ−Ｓｉ薄膜は、前記実施の形態１と同様に、ＳｉＨ_２結合を殆ど含まないので、これを薄膜トランジスタに適用すれば移動度の高い高品質のものが得られる。さらに、ａ−Ｓｉ薄膜の膜中に於ける欠陥も少ないので、ＯＦＦ時に於けるリーク電流の低減も図れる。
【００８３】
尚、本実施の形態に於いては、原料ガスとしてＳｉ_２Ｈ_６を使用した場合について説明したが、本発明はこれに限定されるものではなく、例えばＳｉＨ_４ガスも使用することができる。この場合は、エネルギー吸収体２の表面温度を５５０℃に設定する必要がある。
【００８４】
（実施の形態３）
本実施の形態３に係る薄膜の製造方法は、前記実施の形態１に係る薄膜の製造方法と比較して、エネルギー吸収体に替えて導電膜を用い、この導電膜に電流を流すことにより基板表面を選択的に加熱した点が異なる。
【００８５】
図９に示す様に、基板１上に導電膜を形成した後、従来公知の方法にてパターニングし、導電膜９を形成する。
【００８６】
次に、前記導電膜９が設けられた基板１上に、ＳｉＯ_２やＳｉＮ_ｘ等の絶縁層３を形成する。
【００８７】
さらに、図９に示す様に、前記基板１を加熱しながら、例えばプラズマＣＶＤ法により絶縁層３上にａ−Ｓｉ薄膜からなる半導体薄膜６を形成する。
【００８８】
基板１の加熱は以下の様にして行う。すなわち、導電膜９に電流印加部１０を接続して、この電流印加部１０から電流を流す。導電膜９に電流が流れると、導電膜９は電気的エネルギーを熱として放散する。これにより、当該導電膜９近傍では、導電膜９が設けられていない他の領域よりも温度が高くなる。これを、基板温度を基準として観察すれば、概ね図１０の点線で示すような温度分布となる。導電膜９が存在する領域での基板温度は、前記実施の形態１と同様に約３００℃に設定している。
【００８９】
また、導電膜９に印加する電流は、電流量と印加時間（ｓｅｃ）との関係を示した図１１にある様に、パルス的（間欠的）に印加するのが好ましい。
【００９０】
この様にして基板１の表面に温度分布を生じさせた状態で、前記実施の形態１と同様にしてプラズマＣＶＤ法により絶縁層３上にａ−Ｓｉ薄膜からなる半導体薄膜６を形成し、その後リソグラフィ工程を行わずにエッチングを行う。この結果、前記実施の形態１と同様に、所定のパターン形状を有する半導体薄膜の形成を低温で行うことができる（図１２参照）。また、従来より薄膜のパターニングの際に必要であったリソグラフィ工程を行うこともないので、製造工程数の減少による低コスト化が図れる。また、本実施の形態に係る薄膜の製造方法により形成されたａ−Ｓｉ薄膜を薄膜トランジスタに適用すると、前記実施の形態１と同様に、移動度が高く、かつＯＦＦ時に於けるリーク電流の低減も図れ、高品質のものが得られる。
【００９１】
（実施の形態４）
本実施の形態４に係る薄膜の製造方法は、前記実施の形態２に係る薄膜の製造方法と比較して、エネルギー吸収体に替えて導電膜を用い、この導電膜に電流を流すことにより基板表面を選択的に加熱した点が異なる。
【００９２】
先ず、前記実施の形態３と同様にして、基板上に導電膜をスパッタリング法により形成した後、従来公知の方法にてパターニングし、導電膜を形成する。
【００９３】
次に、前記導電膜が設けられた基板上に、ＳｉＯ_２やＳｉＮ_ｘ等の絶縁層を形成する。
【００９４】
さらに、前記基板を加熱しながら、例えばプラズマＣＶＤ法により絶縁層上にａ−Ｓｉ薄膜からなる半導体薄膜を形成する。
【００９５】
基板の加熱は以下の様にして行う。すなわち、導電膜に電流印加部を接続して電流を流す。導電膜に電流が流れると、導電膜は電気的エネルギーを熱として放散する。これにより、当該導電膜近傍では、導電膜が設けられていない他の領域よりも温度が高くなる。これを、基板温度を基準として観察すれば、概ね図１０の実線で示すような温度分布となる。導電膜が存在する領域での基板温度は、前記実施の形態１と同様に約３００℃に設定している。
【００９６】
また、導電膜に印加する電流は、前記実施の形態３と同様に、パルス的（間欠的）に印加するのが好ましい（図１１参照）。
【００９７】
この様にして基板の表面に温度分布を生じさせた状態で、前記実施の形態２と同様にして減圧ＣＶＤ法により絶縁層上にａ−Ｓｉ薄膜からなる半導体薄膜を形成する。これにより、前記実施の形態２と同様に、導電膜の上方およびその近傍にのみ、ａ−Ｓｉ薄膜が堆積され、所定のパターン形状を有した半導体薄膜が形成された。
【００９８】
以上の様に、本実施の形態に係る薄膜の製造方法によれば、従来より薄膜のパターニングの際に必要であったリソグラフィ工程を行う必要がないので、製造工程数の減少による低コスト化が図れる。また、本実施の形態に係る薄膜の製造方法により形成されたａ−Ｓｉ薄膜を薄膜トランジスタに適用すると、前記実施の形態１と同様に、移動度が高く、かつＯＦＦ時に於けるリーク電流の低減も図れ、高品質のものが得られる。
【００９９】
（実施の形態５）
本発明の実施の形態５について以下に説明する。図１３は、本実施の形態に係る半導体薄膜の製造工程を示す断面図である。
【０１００】
先ず、基板１上にエネルギー吸収体２１の前駆体膜をスパッタリング法等により形成した後、これを所定の形状にパターニングしてエネルギー吸収体２１を形成する。エネルギー吸収体２１は、基本的には前記実施の形態１に於いて説明したのと同様の機能を有する。また、本実施の形態に係るエネルギー吸収体２１としては、例えばＮｉ、Ｐｄ、Ｐｔ、ＡｇおよびＡｌ等からなる群より選ばれる何れか１種の金属、または２種以上の金属を含む合金からなるものが例示できる。
【０１０１】
パターンの形状は特に限定されず、例えば複数のエネルギー吸収体２１をドット状またはストライプ状に、任意の離間距離を置いて形成することができる。また、パターニングの方法としては、例えばフォトリソグラフィ法等を採用することができる。
【０１０２】
次に、前記エネルギー吸収体２１のパターニングの後、基板１の成膜面とは反対側から、基板１の全面に光を間欠的に照射し、エネルギー吸収体２１表面近傍に於ける基板温度を約４００℃となる様に加熱する。この状態で、減圧ＣＶＤ法により第１半導体薄膜２２の形成を行う。このとき、エネルギー吸収体２１の表面は、該エネルギー吸収体２１が設けられていない基板１上の領域よりも温度が高くなっている。この為、エネルギー吸収体２１の表面では、それが設けられていない基板１上の領域よりも堆積速度を速くできる為、エネルギー吸収体２１の表面にのみ第１半導体薄膜２２を形成することができる。ここで、第１半導体薄膜２２としては、ａ−Ｇｅ膜またはａ−ＳｉＧｅ膜等が例示できる。また、これらの膜を成膜する為、熱ＣＶＤ法に於いて使用するフラックスとしては、ＧｅＨ_４ガスやＳｉ_２Ｈ_６ガス等が例示できる。さらに、第１半導体薄膜２２の膜厚としては、約１０ｎｍ〜５０ｎｍの範囲内であればよい。
【０１０３】
続いて、前記基板１および第１半導体薄膜２２上に、例えばａ−Ｓｉ薄膜からなる第２半導体薄膜２３を形成する。この第２半導体薄膜２３の成膜方法としては、例えばプラズマＣＶＤ法や減圧ＣＶＤ法等が例示できる。さらに、第２半導体薄膜２３の膜厚としては、約３０ｎｍ〜１００ｎｍの範囲内であればよい。
【０１０４】
次に、図１３（ｂ）に示す様に、第２半導体薄膜２３を熱処理し、該第２半導体薄膜２３を結晶化させる。結晶化は、先ず前記第１半導体薄膜２２を初期成長核として始まる。さらに、第１半導体薄膜２２が固相成長の起点となることの効果により、結晶の横方向成長（ラテラル成長）が生じる。これにより、第１半導体薄膜２２を中心として、その近傍に粒径２〜３μｍ程度の単結晶領域２４が生成する。また、単結晶領域２４以外の領域はアモルファス状態のままである。第１半導体薄膜２２が初期成長核となるのは、第２半導体薄膜２３よりも融点が低いことによる。またエネルギー吸収体２１が、第２半導体薄膜２３を結晶化させる為のポテンシャル障壁を低減させる、触媒としての機能を果たす為である。ここで、第２半導体薄膜２３は、前記第１半導体薄膜２２よりも融点の高い高融点半導体薄膜であることが好ましい。これは、第２半導体薄膜２３の結晶化の際に、融点の低い第１半導体薄膜２２で最初に結晶化を開始させることにより、この第１半導体薄膜２２を初期成長核として機能させる為である。また、第２半導体薄膜２３は、第１半導体薄膜２２とは異種の材料からなるのが好ましい。これは、エネルギー吸収体２１として前述の金属からなる金属膜を用いた場合、第２半導体薄膜２３の結晶化の為に行われる熱処理よって、前記金属が第２半導体薄膜２３中に拡散するのを防止できるからである。さらに、この拡散防止の観点からは、エネルギー吸収体２１として合金からなるものを使用するのが好ましい。尚、熱処理の条件としては、例えば処理温度５５０〜６００℃、処理時間３時間以上とすることができる。
【０１０５】
また、第２半導体薄膜２３の結晶化は、前記した熱処理に替えて、エネルギー吸収体２１およびその近傍に間欠的にエキシマレーザーを照射することにより行うこともできる。この場合、照射された第１半導体薄膜２２は溶融していったん液相となり、これを中心として横方向に液相域を広げながら結晶化が進行する。これにより、４〜５μｍ程度に結晶成長した単結晶領域２４が形成される。照射後の冷却過程では、レーザーショットの照射範囲内（すなわち、単結晶領域２４）において外側から内側に向かって固化が進行する。
【０１０６】
以上の様にして得られる単結晶領域２４は非常に高性能な薄膜であり、この単結晶領域２４を例えばＴＦＴに於けるチャネル部に適用すれば、高移動度のＴＦＴが得られる。かかるＴＦＴは、高精細の表示が可能なアクティブマトリクス型の液晶ディスプレイに適用できる他、高速動作が要求される内蔵駆動回路にも適用することができる。また、画素部に電流駆動用のＴＦＴが要求される有機ＥＬデバイス用にも応用することができる。
【０１０７】
尚、本実施の形態に於いては、前記実施の形態２に係る薄膜の製造方法を適用した例について説明したが、本発明はこれに限定されるものではなく、前記実施の形態２に係る薄膜の製造方法を適用することも可能である。
【０１０８】
（実施の形態６）
本発明の実施の形態６について以下に説明する。
図１４は、本実施の形態に係る半導体薄膜の製造工程を示す断面図である。
【０１０９】
先ず、前記実施の形態５と同様にして、基板１上に所定のパターン形状を有するエネルギー吸収体２１形成する。次に、プラズマＣＶＤ法により絶縁層２６を形成する。
【０１１０】
続いて、基板１の成膜面とは反対側から、基板１の全面に光を間欠的に照射し、エネルギー吸収体２１表面近傍に於ける基板温度を約４００℃となる様に加熱する。この状態で、減圧ＣＶＤ法により第１半導体薄膜２２の形成を行う。このとき、絶縁層２６に於けるエネルギー吸収体２１の上方およびその近傍では、その他の領域よりも温度が高くなっている。この為、エネルギー吸収体２１の表面にのみ第１半導体薄膜２７が形成される。ここで、第１半導体薄膜２７としては、ａ−Ｇｅ膜またはａ−ＳｉＧｅ膜等が例示できる。また、これらの膜を成膜する為、熱ＣＶＤ行う際に使用するフラックスとしては、ＧｅＨ_４ガスやＳｉ_２Ｈ_６ガス等が例示できる。さらに、第１半導体薄膜２７の膜厚としては、約１０ｎｍ〜５０ｎｍの範囲内であればよい。
【０１１１】
続いて、前記基板１および第１半導体薄膜２７上に、例えばａ−Ｓｉ薄膜からなる第２半導体薄膜２８を形成する。この第２半導体薄膜２８の成膜方法としては、例えばプラズマＣＶＤ法や減圧ＣＶＤ法等が例示できる。さらに、第２半導体薄膜２８の膜厚としては、約３０ｎｍ〜１００ｎｍの範囲内であればよい。
【０１１２】
さらに、図１４（ｂ）に示す様に、第２半導体薄膜２８にエキシマレーザーを照射し、該第２半導体薄膜２８を結晶化させる。結晶化は、前記実施の形態５と同様に、第１半導体薄膜２７を初期成長核として結晶化が始まり、この第１半導体薄膜２７を固相成長の起点としてラテラル成長が生じる。さらに、照射後の冷却過程では、レーザーショットの照射範囲内（すなわち、単結晶領域２９）において外側から内側に向かって固化が進行する。この結果、前記実施の形態５と同様に、第２半導体薄膜２８に粒径が約４〜５μｍの単結晶領域２９を形成することができる。尚、単結晶領域２９以外の領域はアモルファス状態のままである。
【０１１３】
以上の様にして得られる単結晶領域２９は非常に高性能な薄膜であり、この領域を例えばＴＦＴに於けるチャネル部に適用すれば、高移動度のＴＦＴが得られる。これにより、高精細の表示が可能なアクティブマトリクス型の液晶ディスプレイに適用可能なＴＦＴや、さらに高速動作が要求される駆動回路の内蔵化に適したＴＦＴを提供することができる。また、画素部に電流駆動用のＴＦＴが要求される有機ＥＬデバイス用にも応用することができる。
【０１１４】
尚、本実施の形態に於いては、前記実施の形態２に係る薄膜の製造方法を適用した例について説明したが、本発明はこれに限定されるものではなく、前記実施の形態２に係る薄膜の製造方法を適用することも可能である。
【０１１５】
【実施例】
以下、実施例により本発明をさらに具体的に説明するが、本発明はこれらにより何ら限定されるものではない。
【０１１６】
（実施例１）
本実施例１は、前記実施の形態１に係る薄膜の製造方法を薄膜トランジスタの製造に適用したものである。図１５は、本実施例１に於いて使用する薄膜トランジスタの製造装置を概念的に示した平面図である。図１６は、本実施例１に於いて使用するプラズマＣＶＤ装置を模式的に示した断面図である。図１７は、本実施例１に係る薄膜トランジスタの製造工程を説明する為の断面図である。
【０１１７】
先ず、本実施例１に於いて使用する薄膜トランジスタの製造装置について説明する。この製造装置は、図１５に示す様に、プラズマＣＶＤチャンバ（薄膜形成手段）３１の周囲に、各々ゲートバルブ３２を介して、ロード・アンロード（Ｌ／ＵＬ）チャンバ３３、カセットステーション（Ｃ／Ｓ）３４、スパッタチャンバ３５、エッチングチャンバ（エッチング手段）３６が接続された多室型の構成となっている。
【０１１８】
プラズマＣＶＤチャンバ３１は、プラズマＣＶＤ法により基板１上に薄膜を形成する。より具体的には、図１６に示す様に、反応室（反応容器）３８と、基板１を支持する支持台３９と、原料ガスを反応室３８内部に供給するガス供給管（供給部）４０と、反応室３８からガスを排気する排気管４１と、反応室３８の外部に設けられたハロゲンランプ（電磁波照射部）４２と、ハロゲンランプ４２から発せられた光を透過させるビューポート４３と、上部電極４４および下部電極（反応励起部、プラズマ励起部）とを備えている。前記ビューポート４３は、例えば石英やガラス等からなる。
【０１１９】
Ｌ／ＵＬチャンバ３３はゲートバルブ３２を介して外部から基板１の搬入および搬出を行う。カセットステーション３４は、カセットを収納している。また、このカセットには複数の基板１が収納されている。スパッタチャンバ３５では、基板１上にスパッタリング法により薄膜を形成する。エッチングチャンバ３６では、基板１上の薄膜を除去する。また、各チャンバ間での基板１の搬入および搬出操作は、ロボット等の基板搬送手段３７が行う。
【０１２０】
前記の様な装置構成を有する薄膜トランジスタの製造装置を用いて、本実施例１に係る薄膜トランジスタは以下の様にして作製した。
【０１２１】
先ず、ガラス基板からなる基板１を、基板搬送手段３７によりスパッタチャンバ３５に搬送し、該スパッタチャンバ３５内で、基板１上にスパッタリング法によりＭｏからなる金属膜を被着した。この後、これをフォトリソグラフィ法により所定の形状にパターニングしてゲート電極５１を形成した。続いて、ゲート電極５１が形成された基板１を、基板搬送手段３７によりプラズマＣＶＤチャンバ３１に搬送し、プラズマＣＶＤ法により基板１上にＳｉＮ_ｘからなるゲート絶縁層５２を形成した（図１７（ａ））。
【０１２２】
次に、ハロゲンランプ４２を用いて基板１に於ける成膜面とは反対側の面から間欠的に光を照射した。このとき、ゲート電極５１の上方に於けるゲート絶縁層５２表面の表面温度を約３００℃となる様に設定した。また、原料ガスとしてＳｉＨ_４ガスを用い、プラズマＣＶＤ法により前記ゲート絶縁層５２上にａ−Ｓｉ薄膜を形成した。形成されたａ−Ｓｉ薄膜は、ゲート電極５１の上方およびその近傍にＳｉＨ_２結合が殆ど含まれない膜質の部分を有する一方、それ以外の領域ではＳｉＨ_２結合の極めて多い膜質の部分を有していた。
【０１２３】
さらに、基板１をエッチングチャンバ３６に搬送し、ａ−Ｓｉ薄膜を水素プラズマ処理によりエッチングして、前記ＳｉＨ_２結合の極めて多い膜質の部分のみを選択的に除去した。これにより、図１７（ｂ）に示す様に、所定のパターン形状を有する半導体薄膜５３を形成することができた。
【０１２４】
次に、ゲート絶縁層５２および半導体薄膜５３上に、プラズマＣＶＤ法によりＳｉＮ_ｘ膜を形成した後、これをフォトリソグラフィ法によりパターニングしてチャネル保護層５４を形成した。
【０１２５】
続いて、ゲート絶縁層５２、半導体薄膜５３およびチャネル保護層５４上に、プラズマＣＶＤ法によりａ−Ｓｉ薄膜５５を形成した後、これをフォトリソグラフィ法によりパターニングした（図１７（ｃ））。さらに、チャネル保護層５４の上部よりｎ^＋イオンを注入し、これによりｎ^＋ａ−Ｓｉ薄膜５５’を形成した（図１７（ｄ））。
【０１２６】
次に、Ｍｏからなる金属膜をスパッタリング法により被着した後、フォトリソグラフィ法により所定の形状にパターニングしてソース電極５６およびドレイン電極５７を形成した（図１７（ｅ））。
以上の様にして、本実施例１に係るチャネル保護型の薄膜トランジスタを作製した。
【０１２７】
（実施例２）
本実施例２は、前記実施の形態１に係る薄膜の製造方法を薄膜トランジスタの製造に適用したものである。但し、本実施例２に係る薄膜トランジスタは、前記実施例１に係る薄膜トランジスタと比較して、チャネルエッチ型である点が異なる。図１８は、本実施例に係る薄膜トランジスタの製造工程を説明する為の断面図である。
【０１２８】
先ず、前記実施例１と同様にしてゲート電極５１を形成した後、さらにＳｉＮ_ｘからなるゲート絶縁層５２を形成した（図１８（ａ））。
【０１２９】
次に、前記実施例１と同様にして前記ゲート絶縁層５２上にａ−Ｓｉ薄膜を形成した後、これを水素プラズマ処理によりエッチングして半導体薄膜５３を形成した（図１８（ｂ））。
【０１３０】
次に、ゲート絶縁層５２および半導体薄膜５３上に、プラズマＣＶＤ法によりａ−Ｓｉ薄膜を形成した後、ａ−Ｓｉ薄膜の上部よりｎ^＋イオンを注入し、ｎ^＋ａ−Ｓｉ薄膜を形成した。さらに、ｎ^＋ａ−Ｓｉ薄膜上にＴｉ／Ａｌの積層膜からなる金属膜を形成した。続いて、フォトリソグラフィ法により、ｎ^＋ａ−Ｓｉ薄膜および金属膜を所定の形状にパターニングして、ｎ^＋ａ−Ｓｉ薄膜６１、ソース電極６２およびドレイン電極６３を形成した。
【０１３１】
さらに、半導体薄膜５３、ｎ^＋ａ−Ｓｉ薄膜６１、ソース電極６２およびドレイン電極６３を覆う様に、ＳｉＮ_ｘ層を形成した後、これをフォトリソグラフィ法によりパターニングして保護層６４を形成した。
以上の様にして、本実施例２に係るチャネルエッチ型の薄膜トランジスタを作製した。
【０１３２】
（実施例３）
本実施例３は、前記実施の形態２に係る薄膜の製造方法を薄膜トランジスタの製造に適用したものである。
【０１３３】
先ず、前記実施例１と同様にしてゲート電極５１を形成した後、さらにＳｉＮ_ｘからなるゲート絶縁層５２を形成した（図１７（ａ）参照）。
【０１３４】
次に、前記実施例１と同様にハロゲンランプを用いて基板１に於ける成膜面とは反対側の面から間欠的に光を照射した。このとき、ゲート電極５１の上方に於けるゲート絶縁層５２表面の表面温度を約４００℃となる様に設定した。続いて、原料ガスとしてＳｉ_２Ｈ_６ガスを用い、減圧ＣＶＤ法により前記ゲート絶縁層５２に於けるゲート電極５１の上方およびその近傍にのみａ−Ｓｉ薄膜を堆積した（図１７（ｂ）参照）。
【０１３５】
続いて、前記実施例１と同様にして、チャネル保護層５４、ｎ^＋ａ−Ｓｉ薄膜５５’、ソース電極５６およびドレイン電極５７を形成した（図１７（ｅ）参照）。
以上の様にして、本実施例３に係るチャネル保護型の薄膜トランジスタを作製した。
【０１３６】
（実施例４）
本実施例４は、前記実施の形態２に係る薄膜の製造方法を薄膜トランジスタの製造に適用したものである。但し、本実施例４に係る薄膜トランジスタは、前記実施例３に係る薄膜トランジスタと比較して、チャネルエッチ型である点が異なる。
【０１３７】
先ず、前記実施例２と同様にしてゲート電極５１を形成した後、さらにＳｉＮ_ｘからなるゲート絶縁層５２を形成した（図１８（ａ）参照）。
【０１３８】
次に、前記実施例１と同様にハロゲンランプを用いて基板１に於ける成膜面とは反対側の面から間欠的に光を照射した。このとき、ゲート電極５１の上方に於けるゲート絶縁層５２表面の表面温度を約４００℃となる様に設定した。続いて、原料ガスとしてＳｉ_２Ｈ_６ガスを用い、減圧ＣＶＤ法により前記ゲート絶縁層５２に於けるゲート電極５１の上方およびその近傍にのみａ−Ｓｉ薄膜を堆積した（図１８（ｂ）参照）。
【０１３９】
続いて、前記実施例２と同様にして、ゲート絶縁層５２および半導体薄膜５３上にｎ^＋ａ−Ｓｉ薄膜を形成した後、該ｎ^＋ａ−Ｓｉ薄膜上にＴｉ／Ａｌの積層膜からなる金属膜を形成した。さらに、フォトリソグラフィ法により、ｎ^＋ａ−Ｓｉ薄膜および金属膜を所定の形状にパターニングして、ｎ^＋ａ−Ｓｉ薄膜６１、ソース電極６２およびドレイン電極６３を形成した。さらに、半導体薄膜５３、ｎ^＋ａ−Ｓｉ薄膜６１、ソース電極６２およびドレイン電極６３を覆う様に保護層６４を形成した。
以上の様にして、本実施例４に係るチャネルエッチ型の薄膜トランジスタを作製した。
【０１４０】
（実施例５）〜（実施例８）
実施例５〜実施例８に係る各薄膜トランジスタは、それぞれ前記実施例１〜実施例４に係る薄膜トランジスタに対応しており、各々同様の構成を有している。但し、それらの製造方法に於いては、それぞれ光の照射に替えて、ゲート電極に通電することにより基板面を選択的に加熱した点が異なる。
【０１４１】
（実施例９）
本実施例９は、前記実施の形態１に係る薄膜の製造方法を薄膜トランジスタの製造に適用したものである。但し、本実施例９に係る薄膜トランジスタは、前記実施例１に係る薄膜トランジスタと比較して、トップゲート型である点が異なる。図１９は、本実施例９に係る薄膜トランジスタの製造工程を説明する為の断面図である。
【０１４２】
先ず、図１９（ａ）に示す様に、基板１上にＭｏからなる金属膜をスパッタリング法により成膜した。この金属膜をフォトリソグラフィ法によりパターニングし、ソース電極７１およびドレイン電極７２を形成した。
【０１４３】
次に、ハロゲンランプを用いて基板１に於ける成膜面とは反対側の面から間欠的に光を照射した。このとき、ソース電極７１およびドレイン電極７２表面の表面温度を約３００℃となる様に設定した。さらに、原料ガスとしてＳｉＨ_４ガスを用い、プラズマＣＶＤ法により基板１、ソース電極７１およびドレイン電極７２上にａ−Ｓｉ薄膜を形成した。形成されたａ−Ｓｉ薄膜は、ソース電極７１およびドレイン電極７２を覆う部分ではＳｉＨ_２結合が殆ど含まれない膜質であり、それ以外の部分ではＳｉＨ_２結合の極めて多い膜質となっていた。さらにこのａ−Ｓｉ薄膜にｎ^＋イオンを注入し、これによりｎ^＋ａ−Ｓｉ薄膜を形成した。
【０１４４】
続いて、前記ｎ^＋ａ−Ｓｉ薄膜を水素プラズマ処理によりエッチングして、前記ＳｉＨ_２結合の極めて多い膜質の部分のみを選択的に除去した。これにより、所定のパターン形状を有するｎ^＋ａ−Ｓｉ薄膜７３を形成することができた。
【０１４５】
次に、基板１およびｎ^＋ａ−Ｓｉ薄膜７３上にａ−Ｓｉ薄膜を形成し、さらにフォトリソグラフィ法によりａ−Ｓｉ薄膜を所定のパターン形状となる様に島化して、ａ−Ｓｉ薄膜７４を形成した（図１９（ｂ））。
【０１４６】
続いて、基板１およびａ−Ｓｉ薄膜７４上に、プラズマＣＶＤ法によりＳｉＯ_２からなるゲート絶縁層７５を形成した。さらに、ゲート絶縁層７５上に金属膜を形成した後、フォトリソグラフィ法により所定の形状にパターニングしてゲート電極７６を形成した（図１９（ｃ））。なお、ソース電極７１およびドレイン電極７２と、ゲート電極７６とを自己整合させる場合には、基板１の成膜面とは反対側の面から露光する裏面露光と、リフトオフとによりゲート電極７６を形成するのがよい。
【０１４７】
最後に、プラズマＣＶＤ法によりＳｉＮ_ｘ膜からなる保護膜７７を形成した（図１９（ｄ））。
以上の様にして、本実施例９に係るトップゲート型の薄膜トランジスタを作製した。
【０１４８】
（結果）
以上に述べた各実施例１〜実施例９に係る薄膜トランジスタの製造方法によれば、所定のパターン形状を有する半導体薄膜５３を形成する際に、マスクを必要としないのでマスク数の削減が図れ、製造コストの低減が図れた。また、前記実施例３および実施例４に於いては、前記実施例１および実施例２と比較して、ａ−Ｓｉ薄膜の水素プラズマ処理によるエッチングを行う必要も無くなり、さらに製造工程数を削減することができた。
【０１４９】
また、前記各実施例１〜実施例９に於いて得られた薄膜トランジスタは、膜中にＳｉＨ_２結合を殆ど含まないａ−Ｓｉ薄膜を有しており、これにより移動度が高く高品質のものであった。さらに、ａ−Ｓｉ薄膜の膜中に於ける欠陥も少ないので、ＯＦＦ時に於けるリーク電流の低減も可能であった。
【０１５０】
（その他の事項）
なお、前記実施例１および実施例２に於いて、所定のパターン形状に形成された半導体薄膜を、エキシマーレーザー等を用いて結晶化すれば、駆動回路等のオンガラス化を目的とした多結晶シリコンの薄膜トランジスタを製造することもできた。この場合に於いてもマスク数を削減することができ、製造コストの低減が図れた。
【０１５１】
また、前記実施例９に於いては、ａ−Ｓｉ薄膜を形成する場合について述べたが、本発明はこれに限定されるものではなく、ｐ−Ｓｉ膜を形成することもできる。
【０１５２】
【発明の効果】
以上に説明した様に、本発明の方法によれば、薄膜の形成の際に、基板の全面を加熱するのではなく、膜形成に必要な部分だけを選択的に加熱して行うので、基板温度の大幅な上昇を防止でき、プロセス温度の低減が図れる。
【０１５３】
また、基板を選択的に加熱しながら薄膜の形成を行うので、基板上には領域毎に膜質の異なるものが形成される。膜質を異ならせると、エッチング速度にも差を生じさせることができるので、これにより同一の条件でエッチングを行っても、所定の膜質の部分だけを選択的に除去できる。その結果、従来必要であったフォトリソグラフィ法等の加工プロセスを削減することができ、製造工程数および製造コストの削減が可能となる。
【０１５４】
さらに、基板を選択的に加熱しながら薄膜の形成を行うことにより堆積速度を異ならせることもできるので、これにより前記基板に於いて所定の領域にのみ薄膜を堆積することができる。よって、この場合に於いても、従来より薄膜のパターニングの際に必要であったリソグラフィ工程を省略することができ、製造工程数の削減による低コスト化が図れる。
【０１５５】
また、本発明の方法により作製された半導体薄膜は高い移動度を有しているので、例えばこれを備えた薄膜トランジスタを液晶表示素子等に適用すれば、素子の高精細化および内蔵駆動回路の高速化も図れる。さらに、前記半導体薄膜は欠陥も少ないのでＯＦＦ時のリーク電流も低減できる。よって、その様な半導体薄膜を備えた本発明に係る薄膜トランジスタは、性能および信頼性に於いても優れたものにできる。
。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る薄膜の製造工程を示す断面図であって、絶縁層表面の選択的な加熱の様子を示している。
【図２】前記実施の形態１に係る薄膜の製造工程を示す断面図であって、絶縁層上に半導体薄膜を形成した状態を示す。
【図３】前記実施の形態１に係る薄膜の製造方法に於いて、基板の選択的加熱を説明する為の説明図であって、同図（ａ）は絶縁層の表面に於ける温度分布を示すグラフであり、同図（ｂ）は前記基板の要部を示す断面図である。
【図４】前記実施の形態１に係る薄膜の製造方法に於いて、光の照射エネルギーと照射時間との関係を示すグラフである。
【図５】前記実施の形態１に係る薄膜の製造方法に於いて、ＳｉＨ_２／ＳｉＨ比またはエッチング速度と、絶縁層の表面に於ける温度との関係を示すグラフである。
【図６】前記実施の形態１に係る薄膜の製造方法に於いて、半導体薄膜のエッチングを説明する為の断面図である。
【図７】前記実施の形態１に係る薄膜の製造方法により製造された半導体薄膜を示す断面図である。
【図８】本発明の実施の形態２に係る薄膜の製造方法に於いて、堆積速度と絶縁層の表面に於ける温度との関係を示すグラフである。
【図９】本発明の実施の形態３に係る薄膜の製造方法を説明する為の断面図である。
【図１０】前記実施の形態３に係る薄膜の製造方法に於いて、基板の選択的加熱を説明する為の説明図であって、同図（ａ）は絶縁層の表面に於ける温度分布を示すグラフであり、同図（ｂ）は前記基板の要部を示す断面図である。
【図１１】前記実施の形態３に係る薄膜の製造方法に於いて、電流量と印加時間との関係を示すグラフである。
【図１２】前記実施の形態３に係る薄膜の製造方法に於いて、半導体薄膜のエッチングを説明する為の断面図である。
【図１３】本発明の実施の形態５に係る半導体薄膜の製造工程を示す断面図であって、同図（ａ）は第１及び第２半導体薄膜の形成を説明する為の断面図であり、同図（ｂ）は第２半導体薄膜の結晶化を説明する為の断面図である。
【図１４】本発明の実施の形態６に係る半導体薄膜の製造工程を示す断面図であって、同図（ａ）は第１及び第２半導体薄膜の形成を説明する為の断面図であり、同図（ｂ）は第２半導体薄膜の結晶化を説明する為の断面図である。
【図１５】本発明の実施例１に於いて使用する薄膜トランジスタの製造装置を概念的に示した平面図である。
【図１６】本発明の実施例１に於いて使用するプラズマＣＶＤ装置を模式的に示した断面図である。
【図１７】本発明の実施例１に係る薄膜トランジスタの製造工程を説明する為の断面図である。
【図１８】本発明の実施例２に係る薄膜トランジスタの製造工程を説明する為の断面図である。
【図１９】本発明の実施例９に係る薄膜トランジスタの製造工程を説明する為の断面図である。
【符号の説明】
１基板
２エネルギー吸収体
３絶縁層
４光
５フラックス
６半導体薄膜
７エッチング部
９導電膜
１０電流印加部
２１エネルギー吸収体
２２、２７第１半導体薄膜
２３、２８第２半導体薄膜
２４、２９単結晶領域
２６絶縁層
３１プラズマＣＶＤチャンバ
３２ゲートバルブ
３３Ｌ／ＵＬチャンバ
３４カセットステーション
３５スパッタチャンバ
３６エッチングチャンバ
３７基板搬送手段
３８反応室
４２ハロゲンランプ（電磁波照射部）
５１、７６ゲート電極
５２、７５ゲート絶縁層
５３半導体薄膜
５４チャネル保護層
５６、６２、７１ソース電極
５７、６３、７２ドレイン電極
６４保護層

Claims

絶縁性基板上に、所定のパターン形状の金属薄膜を形成する工程と、
前記金属薄膜にエネルギーを付与して、該エネルギーを金属薄膜から熱として放散させることにより、前記絶縁性基板を選択的に加熱しながら絶縁性基板の上に第１半導体薄膜を形成する工程であって、前記金属薄膜を覆う部分と、それ以外の部分とで膜質の異なる第１半導体薄膜を形成する工程と、
前記第１半導体薄膜をエッチングすることにより、前記金属薄膜を覆う部分以外の部分のみを選択的に除去して、前記金属薄膜のみを覆う様にパターニングする工程と、
前記第１半導体薄膜が設けられた前記絶縁性基板上に、前記第１半導体薄膜よりも融点の高い第２半導体薄膜を形成する工程と、
前記第２半導体薄膜を熱処理することにより、前記第１半導体薄膜を成長核として第２半導体薄膜を結晶化させる工程と
を有することを特徴とする薄膜トランジスタの製造方法。
絶縁性基板上に所定のパターン形状の金属薄膜を形成する工程と、
前記金属薄膜を覆う様に第１半導体薄膜を堆積する工程であって、前記金属薄膜にエネルギーを付与して該エネルギーを金属薄膜から熱として放散させ、これにより金属薄膜近傍とそれ以外の領域とで堆積速度を異ならせて、前記金属薄膜の上面および側面に第１半導体薄膜を堆積する工程と、
前記第１半導体薄膜が設けられた前記絶縁性基板上に、前記第１半導体薄膜よりも融点の高い第２半導体薄膜を形成する工程と、
前記第２半導体薄膜を熱処理することにより、前記第１半導体薄膜を成長核として第２半導体薄膜を結晶化させる工程と
を有することを特徴とする薄膜トランジスタの製造方法。
絶縁性基板上に、所定のパターン形状の金属薄膜を形成する工程と、
前記金属薄膜を備えた前記絶縁性基板上に絶縁層を形成する工程と、
前記絶縁層上に第１半導体薄膜を形成する工程であって、前記金属薄膜にエネルギーを付与して該エネルギーを金属薄膜から熱として放散させることにより絶縁層を選択的に加熱し、これにより該絶縁層の領域毎に膜質の異なる第１半導体薄膜を形成する工程と、
前記第１半導体薄膜をエッチングすることにより、該第１半導体薄膜のうち所定の膜質の部分のみを選択的に除去して、第１半導体薄膜を所定の形状にパターニングする工程と、
前記第１半導体薄膜が設けられた前記絶縁性基板上に、前記第１半導体薄膜よりも融点の高い第２半導体薄膜を形成する工程と、
前記第２半導体薄膜を熱処理することにより、前記第１半導体薄膜を成長核として第２半導体薄膜を結晶化させる工程と
を有することを特徴とする薄膜トランジスタの製造方法。
絶縁性基板上に所定のパターン形状の金属薄膜を形成する工程と、
前記金属薄膜を備えた前記絶縁性基板上に絶縁層を形成する工程と、
前記絶縁層の上に第１半導体薄膜を堆積する工程であって、前記金属薄膜にエネルギーを付与し、該エネルギーを金属薄膜から熱として放散させて前記絶縁層を選択的に加熱することにより、該絶縁層の領域毎に堆積速度を異ならせて、所定の領域にのみ第１半導体薄膜を堆積する工程と、
前記第１半導体薄膜が設けられた前記絶縁性基板上に、前記第１半導体薄膜よりも融点の高い第２半導体薄膜を形成する工程と、
前記第２半導体薄膜を熱処理することにより、前記第１半導体薄膜を成長核として第２半導体薄膜を結晶化させる工程と
を有することを特徴とする薄膜トランジスタの製造方法。
請求項１〜請求項４の何れか１項に記載の薄膜トランジスタの製造方法であって、
前記金属薄膜は、Ｎｉ、Ｐｄ、Ｐｔ、ＡｌおよびＡｇからなる群より選ばれる少なくとも１種または２種以上の金属からなることを特徴とする薄膜トランジスタの製造方法。
請求項１〜請求項５の何れか１項に記載の薄膜トランジスタの製造方法であって、
前記第１半導体薄膜はａ−Ｇｅ薄膜またはａ−ＧｅＳｉ薄膜であり、前記第２半導体薄膜はＳｉ薄膜であることを特徴とする薄膜トランジスタの製造方法。
請求項１〜請求項６の何れか１項に記載の薄膜トランジスタの製造方法であって、
前記熱処理に替えてレーザーアニールを行うことを特徴とする薄膜トランジスタの製造方法。