JP2000208422A - 積層膜形成方法及び薄膜製造装置 - Google Patents
積層膜形成方法及び薄膜製造装置Info
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Landscapes
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- Thin Film Transistor (AREA)
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Abstract
(57)【要約】
【課題】 低温プロセスで良質な多結晶半導体薄膜を形
成する際、その上下に位置する絶縁膜との界面での欠陥
を少なくし、安定な半導体薄膜と絶縁膜との積層を提供
する。 【解決手段】 半導体薄膜１５とその下面に重ねた絶縁
膜１４とからなる積層を基板１１上に形成する際、半導
体薄膜１５は真空チャンバ内で触媒を利用した化学気相
成長（触媒ＣＶＤ）により成膜され、絶縁膜１４は例え
ばプラズマを利用した化学気相成長（プラズマＣＶＤ）
により成膜される。この際、絶縁膜１４と半導体薄膜１
５は真空を破ることなく連続的に成膜される。
成する際、その上下に位置する絶縁膜との界面での欠陥
を少なくし、安定な半導体薄膜と絶縁膜との積層を提供
する。 【解決手段】 半導体薄膜１５とその下面に重ねた絶縁
膜１４とからなる積層を基板１１上に形成する際、半導
体薄膜１５は真空チャンバ内で触媒を利用した化学気相
成長（触媒ＣＶＤ）により成膜され、絶縁膜１４は例え
ばプラズマを利用した化学気相成長（プラズマＣＶＤ）
により成膜される。この際、絶縁膜１４と半導体薄膜１
５は真空を破ることなく連続的に成膜される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体薄膜と絶縁膜
を重ねた積層の製造方法及びこの積層を作成する為に用
いる薄膜製造装置に関する。特に、触媒を用いた化学気
相成長法により半導体薄膜を形成する技術に関する。
を重ねた積層の製造方法及びこの積層を作成する為に用
いる薄膜製造装置に関する。特に、触媒を用いた化学気
相成長法により半導体薄膜を形成する技術に関する。
【０００２】
【従来の技術】半導体薄膜は薄膜トランジスタの活性層
に用いられる。薄膜トランジスタは液晶ディスプレイや
半導体集積回路などに広く用いられている。中でも、ア
クティブマトリクス方式の液晶ディスプレイの大型化及
び高精細化に伴い、薄膜トランジスタの高性能化が急務
となっている。薄膜トランジスタは非晶質シリコン薄膜
あるいは多結晶シリコン薄膜を活性層として形成され
る。多結晶シリコン薄膜を活性層とした方が薄膜トラン
ジスタの性能が優れている。更に、低温プロセスで多結
晶シリコン薄膜を形成する技術が製造コスト低減化の観
点から有望視されている。この低温プロセスではエキシ
マレーザ光を非晶質シリコン薄膜に照射し、これを一旦
溶融化した後結晶化することにより、比較的低温で多結
晶シリコン薄膜を得ている。これを活性層とすることに
より高移動度の薄膜トランジスタが得られる。それでも
この方法で得られる薄膜トランジスタの電子移動度は７
０乃至１５０ｃｍ2 ／Ｖｓ程度である。画素スイッチン
グ用の薄膜トランジスタばかりでなく高度な機能を有す
る周辺回路を液晶ディスプレイに組み込む為には薄膜ト
ランジスタの高性能化が重要であり、特に３００ｃｍ2
／Ｖｓ以上の移動度が必要とされている。従来のレーザ
アニールを用いた結晶化技術では３００ｃｍ2 ／Ｖｓを
超える移動度を達成することは困難であった。これは、
エキシマレーザ光を照射して結晶化してもシリコン結晶
の粒界及び粒内やシリコン薄膜とゲート絶縁膜の界面に
結晶欠陥が存在している為である。
に用いられる。薄膜トランジスタは液晶ディスプレイや
半導体集積回路などに広く用いられている。中でも、ア
クティブマトリクス方式の液晶ディスプレイの大型化及
び高精細化に伴い、薄膜トランジスタの高性能化が急務
となっている。薄膜トランジスタは非晶質シリコン薄膜
あるいは多結晶シリコン薄膜を活性層として形成され
る。多結晶シリコン薄膜を活性層とした方が薄膜トラン
ジスタの性能が優れている。更に、低温プロセスで多結
晶シリコン薄膜を形成する技術が製造コスト低減化の観
点から有望視されている。この低温プロセスではエキシ
マレーザ光を非晶質シリコン薄膜に照射し、これを一旦
溶融化した後結晶化することにより、比較的低温で多結
晶シリコン薄膜を得ている。これを活性層とすることに
より高移動度の薄膜トランジスタが得られる。それでも
この方法で得られる薄膜トランジスタの電子移動度は７
０乃至１５０ｃｍ2 ／Ｖｓ程度である。画素スイッチン
グ用の薄膜トランジスタばかりでなく高度な機能を有す
る周辺回路を液晶ディスプレイに組み込む為には薄膜ト
ランジスタの高性能化が重要であり、特に３００ｃｍ2
／Ｖｓ以上の移動度が必要とされている。従来のレーザ
アニールを用いた結晶化技術では３００ｃｍ2 ／Ｖｓを
超える移動度を達成することは困難であった。これは、
エキシマレーザ光を照射して結晶化してもシリコン結晶
の粒界及び粒内やシリコン薄膜とゲート絶縁膜の界面に
結晶欠陥が存在している為である。
【０００３】
【発明が解決しようとする課題】レーザアニールに代わ
る成膜技術として触媒を用いた化学気相成長法（触媒Ｃ
ＶＤ法）が注目を集めており、例えば特開平８−２５０
４３８号公報に開示されている。触媒ＣＶＤ法は、１７
００℃以上の金属触媒体に原料ガスを接触させて分解
し、生成物を基板に堆積して半導体薄膜を生成する技術
である。この触媒ＣＶＤ法は３００℃程度の低い基板温
度で多結晶シリコンを成膜することができる。触媒ＣＶ
Ｄ法を用いることにより膜質の優れた多結晶シリコンを
成膜することができる。しかし、薄膜トランジスタは多
結晶シリコンなどの半導体薄膜ばかりでなく、これに上
下から接する絶縁膜の膜質も重要な制御因子となってい
る。多結晶シリコンのみを触媒ＣＶＤ法で形成したので
は、高性能な薄膜トランジスタを得ることはできない。
製造プロセスの途中で、多結晶シリコンからなる半導体
薄膜と絶縁膜が接する界面に不安定な自然酸化膜が介在
してしまい、その結果キャリアのトラップを生じてしま
うからである。自然酸化膜は半導体薄膜形成プロセスと
絶縁膜形成プロセスとの間で基板を一旦大気に曝露する
ことで形成されてしまう。
る成膜技術として触媒を用いた化学気相成長法（触媒Ｃ
ＶＤ法）が注目を集めており、例えば特開平８−２５０
４３８号公報に開示されている。触媒ＣＶＤ法は、１７
００℃以上の金属触媒体に原料ガスを接触させて分解
し、生成物を基板に堆積して半導体薄膜を生成する技術
である。この触媒ＣＶＤ法は３００℃程度の低い基板温
度で多結晶シリコンを成膜することができる。触媒ＣＶ
Ｄ法を用いることにより膜質の優れた多結晶シリコンを
成膜することができる。しかし、薄膜トランジスタは多
結晶シリコンなどの半導体薄膜ばかりでなく、これに上
下から接する絶縁膜の膜質も重要な制御因子となってい
る。多結晶シリコンのみを触媒ＣＶＤ法で形成したので
は、高性能な薄膜トランジスタを得ることはできない。
製造プロセスの途中で、多結晶シリコンからなる半導体
薄膜と絶縁膜が接する界面に不安定な自然酸化膜が介在
してしまい、その結果キャリアのトラップを生じてしま
うからである。自然酸化膜は半導体薄膜形成プロセスと
絶縁膜形成プロセスとの間で基板を一旦大気に曝露する
ことで形成されてしまう。
【０００４】
【課題を解決する為の手段】上述した従来の技術の課題
に鑑み、本発明は低温で良質な多結晶半導体薄膜を形成
する際、その上下に位置する絶縁膜との界面での欠陥を
少なくし、安定な半導体薄膜と絶縁膜との積層を提供す
ることを目的とする。係る目的を達成する為に以下の手
段を講じた。即ち、本発明は、半導体薄膜とその片面又
は両面に重ねた絶縁膜とからなる積層を基板上に形成す
る積層膜形成方法であって、前記半導体薄膜は真空チャ
ンバ内で触媒を利用した化学気相成長により成膜され、
前記絶縁膜は真空チャンバ内で成膜され、前記半導体薄
膜と前記絶縁膜は、真空を破ること無く連続的に成膜す
ることを特徴とする。好ましくは、前記絶縁膜は真空チ
ャンバ内で触媒を利用した化学気相成長により成膜され
たＳｉＯ２、ＳｉＮ又はＳｉＯＮ若しくはこれらの積層
である。或いは、前記絶縁膜は、真空チャンバ内でプラ
ズマを利用した化学気相成長により成膜したＳｉＯ２、
ＳｉＮ又はＳｉＯＮ若しくはこれらの積層である。場合
によっては、前記半導体薄膜にエネルギービームを照射
して結晶化することもある。又本発明は、触媒を利用し
た化学気相成長により成膜を行なう触媒ＣＶＤチャンバ
と、プラズマを利用した化学気相成長により成膜を行な
うプラズマＣＶＤチャンバと両チャンバを気密状態で連
結する機構とを備え、半導体薄膜とその片面又は両面に
重ねた絶縁膜とからなる積層を基板上に形成する薄膜製
造装置であって、前記半導体薄膜は触媒ＣＶＤチャンバ
内で触媒を利用した化学気相成長により成膜され、前記
絶縁膜はプラズマＣＶＤチャンバ内でプラズマを利用し
た化学気相成長により成膜され、前記半導体薄膜と前記
絶縁膜は、真空を破ること無く連続的に成膜することを
特徴とする。
に鑑み、本発明は低温で良質な多結晶半導体薄膜を形成
する際、その上下に位置する絶縁膜との界面での欠陥を
少なくし、安定な半導体薄膜と絶縁膜との積層を提供す
ることを目的とする。係る目的を達成する為に以下の手
段を講じた。即ち、本発明は、半導体薄膜とその片面又
は両面に重ねた絶縁膜とからなる積層を基板上に形成す
る積層膜形成方法であって、前記半導体薄膜は真空チャ
ンバ内で触媒を利用した化学気相成長により成膜され、
前記絶縁膜は真空チャンバ内で成膜され、前記半導体薄
膜と前記絶縁膜は、真空を破ること無く連続的に成膜す
ることを特徴とする。好ましくは、前記絶縁膜は真空チ
ャンバ内で触媒を利用した化学気相成長により成膜され
たＳｉＯ２、ＳｉＮ又はＳｉＯＮ若しくはこれらの積層
である。或いは、前記絶縁膜は、真空チャンバ内でプラ
ズマを利用した化学気相成長により成膜したＳｉＯ２、
ＳｉＮ又はＳｉＯＮ若しくはこれらの積層である。場合
によっては、前記半導体薄膜にエネルギービームを照射
して結晶化することもある。又本発明は、触媒を利用し
た化学気相成長により成膜を行なう触媒ＣＶＤチャンバ
と、プラズマを利用した化学気相成長により成膜を行な
うプラズマＣＶＤチャンバと両チャンバを気密状態で連
結する機構とを備え、半導体薄膜とその片面又は両面に
重ねた絶縁膜とからなる積層を基板上に形成する薄膜製
造装置であって、前記半導体薄膜は触媒ＣＶＤチャンバ
内で触媒を利用した化学気相成長により成膜され、前記
絶縁膜はプラズマＣＶＤチャンバ内でプラズマを利用し
た化学気相成長により成膜され、前記半導体薄膜と前記
絶縁膜は、真空を破ること無く連続的に成膜することを
特徴とする。
【０００５】本発明によれば、多結晶シリコンもしくは
非晶質シリコンからなる半導体薄膜の成膜に触媒ＣＶＤ
法を用いる際、半導体薄膜の片面もしくは両面に接する
ことになる絶縁膜と半導体薄膜とを真空を破らずに連続
的に成膜することにより、界面に自然酸化膜などの不完
全な層を挟むことなく、薄膜トランジスタに必要な積層
構造を形成している。これにより、従来界面の不完全な
部分において、固定電荷の発生や注入電荷のトラップと
なっていた原因を排除することができ、信頼性の高い高
性能な薄膜トランジスタを形成することができる。本積
層膜形成方法及び本薄膜製造装置は、触媒ＣＶＤ法によ
り成膜段階で高品質の半導体薄膜を形成でき、加えてダ
メージなく絶縁膜を積層できる。
非晶質シリコンからなる半導体薄膜の成膜に触媒ＣＶＤ
法を用いる際、半導体薄膜の片面もしくは両面に接する
ことになる絶縁膜と半導体薄膜とを真空を破らずに連続
的に成膜することにより、界面に自然酸化膜などの不完
全な層を挟むことなく、薄膜トランジスタに必要な積層
構造を形成している。これにより、従来界面の不完全な
部分において、固定電荷の発生や注入電荷のトラップと
なっていた原因を排除することができ、信頼性の高い高
性能な薄膜トランジスタを形成することができる。本積
層膜形成方法及び本薄膜製造装置は、触媒ＣＶＤ法によ
り成膜段階で高品質の半導体薄膜を形成でき、加えてダ
メージなく絶縁膜を積層できる。
【０００６】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１及び図２は、本発明に係
る積層膜形成方法を採用した薄膜トランジスタの製造方
法を示す工程図である。基本的には、半導体薄膜１５と
その片面又は両面に重ねた絶縁膜１４とからなる積層を
基板１１上に形成する際、半導体薄膜１５は真空チャン
バ内で触媒を利用した化学気相成長（触媒ＣＶＤ）によ
り成膜され、絶縁膜１４は例えばプラズマを利用した化
学気相成長（プラズマＣＶＤ）により成膜される。この
際、半導体薄膜１５と絶縁膜１４は真空を破ることなく
連続的に成膜される。
の形態を詳細に説明する。図１及び図２は、本発明に係
る積層膜形成方法を採用した薄膜トランジスタの製造方
法を示す工程図である。基本的には、半導体薄膜１５と
その片面又は両面に重ねた絶縁膜１４とからなる積層を
基板１１上に形成する際、半導体薄膜１５は真空チャン
バ内で触媒を利用した化学気相成長（触媒ＣＶＤ）によ
り成膜され、絶縁膜１４は例えばプラズマを利用した化
学気相成長（プラズマＣＶＤ）により成膜される。この
際、半導体薄膜１５と絶縁膜１４は真空を破ることなく
連続的に成膜される。
【０００７】以下図１の工程（ａ）から図２の工程
（ｆ）まで、薄膜トランジスタの製造方法を詳細に説明
する。まず図１の（ａ）に示す様に、無アルカリガラス
などからなる絶縁基板１１にスパッタ法で全面的に１０
０ないし３００ｎｍの厚みで金属膜１２ａを堆積する。
金属材料としてはＭｏ，Ａｌ，Ｔａ，Ｗ，Ｃｕ，Ｃｒを
用いることができる。若しくはこれら金属元素の合金を
用いてもよい。Ｍｏをスパッタする場合、その条件はス
パッタリング用のガスとしてＡｒを１２０ｓｃｃｍの流
量で供給し、成膜チャンバの圧力を０．７Ｐａに設定
し、基板加熱温度を１５０℃にする。
（ｆ）まで、薄膜トランジスタの製造方法を詳細に説明
する。まず図１の（ａ）に示す様に、無アルカリガラス
などからなる絶縁基板１１にスパッタ法で全面的に１０
０ないし３００ｎｍの厚みで金属膜１２ａを堆積する。
金属材料としてはＭｏ，Ａｌ，Ｔａ，Ｗ，Ｃｕ，Ｃｒを
用いることができる。若しくはこれら金属元素の合金を
用いてもよい。Ｍｏをスパッタする場合、その条件はス
パッタリング用のガスとしてＡｒを１２０ｓｃｃｍの流
量で供給し、成膜チャンバの圧力を０．７Ｐａに設定
し、基板加熱温度を１５０℃にする。
【０００８】次に（ｂ）に示す様に、フォトリソグラフ
ィ法によりゲート配線のパタンに沿ってレジストを形成
する（図示省略）。このパタンニングされたレジストを
マスクにして金属膜１２ａにドライエッチングを施し、
テーパ形状のゲート電極１２を形成する。ドライエッチ
ングの条件としては、ＳＦ6 ／Ｏ2 の混合ガスを２００
／３００ｓｃｃｍの流量で導入し、チャンバ内圧力を２
０Ｐａに設定し基板加熱温度を８０℃に設定している。
ドライエッチングを施した後不要になったレジストを除
去する。
ィ法によりゲート配線のパタンに沿ってレジストを形成
する（図示省略）。このパタンニングされたレジストを
マスクにして金属膜１２ａにドライエッチングを施し、
テーパ形状のゲート電極１２を形成する。ドライエッチ
ングの条件としては、ＳＦ6 ／Ｏ2 の混合ガスを２００
／３００ｓｃｃｍの流量で導入し、チャンバ内圧力を２
０Ｐａに設定し基板加熱温度を８０℃に設定している。
ドライエッチングを施した後不要になったレジストを除
去する。
【０００９】この後（ｃ）に示す様に、プラズマＣＶＤ
でゲート窒化膜（ＳｉＮ）１３を５０ないし１００ｎｍ
の厚みで成膜し、続いてゲート酸化膜１４（ＳｉＯ2 ）
を１００ないし２００ｎｍの厚みで形成し、更に連続的
に触媒ＣＶＤで多結晶シリコンからなる半導体薄膜１５
を３０ないし８０ｎｍの厚みで形成する。プラズマＣＶ
ＤによるＳｉＮの成膜条件は、原料ガスＳｉＨ4 ／ＮＨ
3 ／Ｎ2 を２００／１２００／２０００ｓｃｃｍの流量
で導入し、プラズマ化の為の高周波電力を１６００Ｗに
設定し、反応炉の内部圧力を２６６．７Ｐａに設定し、
基板の成膜温度を４２０℃に設定してある。又プラズマ
ＣＶＤによるＳｉＯ2 の成膜条件は、混合ガスＳｉＨ4
／Ｎ2 Ｏを１００／７０００ｓｃｃｍの流量で反応炉に
供給し、プラズマ化の為の高周波電力を１５６０Ｗに設
定し、反応炉の内部圧力を２００Ｐａに調整して、成膜
温度を同じく４２０℃に保つ。この様にしてゲート酸化
膜１４を成膜した後、基板１１をプラズマＣＶＤチャン
バから触媒ＣＶＤチャンバに真空中を移送し、触媒ＣＶ
Ｄ法を用いて多結晶シリコンからなる半導体薄膜１５を
形成する。ガス種はＳｉＨ4 ／Ｈ2 の混合気体を５／３
００ｓｃｃｍの流量比で用い、チャンバ内圧力を６．７
Ｐａに設定し、基板温度を３００℃に設定し、チャンバ
内の金属触媒体の温度を１６００℃乃至１８００℃に設
定する。この触媒ＣＶＤにより多結晶シリコンからなる
半導体薄膜１５を例えば３０乃至８０ｎｍの厚みで成膜
する。この後次工程に進めてもよいし、触媒ＣＶＤ法で
形成された多結晶シリコンを更に大粒径化する為、エキ
シマレーザアニールを施してもよい。エキシマレーザア
ニールを行なわない場合には、半導体薄膜１５の上に更
に連続して真空を破ることなく他の絶縁膜を形成するこ
とができる。
でゲート窒化膜（ＳｉＮ）１３を５０ないし１００ｎｍ
の厚みで成膜し、続いてゲート酸化膜１４（ＳｉＯ2 ）
を１００ないし２００ｎｍの厚みで形成し、更に連続的
に触媒ＣＶＤで多結晶シリコンからなる半導体薄膜１５
を３０ないし８０ｎｍの厚みで形成する。プラズマＣＶ
ＤによるＳｉＮの成膜条件は、原料ガスＳｉＨ4 ／ＮＨ
3 ／Ｎ2 を２００／１２００／２０００ｓｃｃｍの流量
で導入し、プラズマ化の為の高周波電力を１６００Ｗに
設定し、反応炉の内部圧力を２６６．７Ｐａに設定し、
基板の成膜温度を４２０℃に設定してある。又プラズマ
ＣＶＤによるＳｉＯ2 の成膜条件は、混合ガスＳｉＨ4
／Ｎ2 Ｏを１００／７０００ｓｃｃｍの流量で反応炉に
供給し、プラズマ化の為の高周波電力を１５６０Ｗに設
定し、反応炉の内部圧力を２００Ｐａに調整して、成膜
温度を同じく４２０℃に保つ。この様にしてゲート酸化
膜１４を成膜した後、基板１１をプラズマＣＶＤチャン
バから触媒ＣＶＤチャンバに真空中を移送し、触媒ＣＶ
Ｄ法を用いて多結晶シリコンからなる半導体薄膜１５を
形成する。ガス種はＳｉＨ4 ／Ｈ2 の混合気体を５／３
００ｓｃｃｍの流量比で用い、チャンバ内圧力を６．７
Ｐａに設定し、基板温度を３００℃に設定し、チャンバ
内の金属触媒体の温度を１６００℃乃至１８００℃に設
定する。この触媒ＣＶＤにより多結晶シリコンからなる
半導体薄膜１５を例えば３０乃至８０ｎｍの厚みで成膜
する。この後次工程に進めてもよいし、触媒ＣＶＤ法で
形成された多結晶シリコンを更に大粒径化する為、エキ
シマレーザアニールを施してもよい。エキシマレーザア
ニールを行なわない場合には、半導体薄膜１５の上に更
に連続して真空を破ることなく他の絶縁膜を形成するこ
とができる。
【００１０】続いて図２の（ｄ）に示す様に、半導体薄
膜１５の上にプラズマＣＶＤでＳｉＯ2 を１００ないし
３００ｎｍの厚みで成膜する。この時のプラズマＣＶＤ
によるＳｉＯ2 の成膜条件は、原料ガスＳｉＨ4 ／Ｎ2
Ｏを１００／７０００ｓｃｃｍの流量で反応チャンバに
導入し、高周波電力を１５６０Ｗに設定し、チャンバ圧
力を２００Ｐａに設定し、成膜温度を４２０℃に設定し
た。この後フォトリソグラフィ法を用いて基板１１の裏
面側から露光することにより、ゲート電極１２を自己整
合マスクとして、レジストのパタニングを行う。このレ
ジストをマスクとしてバッファードフッ酸を用いてＳｉ
Ｏ2 のエッチングを行い、ストッパ１６に加工する。こ
の結果、ストッパ１６の直下に位置する多結晶半導体薄
膜１５の部分はチャネル領域ＣＨとして保護されること
になる。ストッパ１６をマスクとして不純物のイオンド
ーピングを行いＬＤＤ領域を形成する。更にフォトリソ
グラフィでソースＳ及びドレインＤに合わせたレジスト
パタンを形成した後、これをマスクとして不純物のイオ
ンドーピングを行いソース領域Ｓ及びドレイン領域Ｄを
形成する。この後エキシマレーザ光を照射することによ
り、イオンドーピングされた不純物を活性化して、ボト
ムゲート構造の薄膜トランジスタを形成する。引き続き
ストッパ１６を構成するＳｉＯ2 と半導体薄膜１５を薄
膜トランジスタの素子領域の形状に合わせてパタニング
する。
膜１５の上にプラズマＣＶＤでＳｉＯ2 を１００ないし
３００ｎｍの厚みで成膜する。この時のプラズマＣＶＤ
によるＳｉＯ2 の成膜条件は、原料ガスＳｉＨ4 ／Ｎ2
Ｏを１００／７０００ｓｃｃｍの流量で反応チャンバに
導入し、高周波電力を１５６０Ｗに設定し、チャンバ圧
力を２００Ｐａに設定し、成膜温度を４２０℃に設定し
た。この後フォトリソグラフィ法を用いて基板１１の裏
面側から露光することにより、ゲート電極１２を自己整
合マスクとして、レジストのパタニングを行う。このレ
ジストをマスクとしてバッファードフッ酸を用いてＳｉ
Ｏ2 のエッチングを行い、ストッパ１６に加工する。こ
の結果、ストッパ１６の直下に位置する多結晶半導体薄
膜１５の部分はチャネル領域ＣＨとして保護されること
になる。ストッパ１６をマスクとして不純物のイオンド
ーピングを行いＬＤＤ領域を形成する。更にフォトリソ
グラフィでソースＳ及びドレインＤに合わせたレジスト
パタンを形成した後、これをマスクとして不純物のイオ
ンドーピングを行いソース領域Ｓ及びドレイン領域Ｄを
形成する。この後エキシマレーザ光を照射することによ
り、イオンドーピングされた不純物を活性化して、ボト
ムゲート構造の薄膜トランジスタを形成する。引き続き
ストッパ１６を構成するＳｉＯ2 と半導体薄膜１５を薄
膜トランジスタの素子領域の形状に合わせてパタニング
する。
【００１１】（ｅ）に示す様に、プラズマＣＶＤ法でＳ
ｉＯ2 を５０ないし２００ｎｍの厚みで堆積して層間絶
縁膜１８を形成する。続いて、（ｆ）に示す様に、Ｓｉ
Ｎを１００ないし５００ｎｍの厚みでプラズマＣＶＤで
成膜しパシベーション膜１９とする。この後、アニール
炉中で４００℃１時間程度のアニールを加えることによ
り、層間絶縁膜１８に含有されていた水素原子を半導体
薄膜１５中に拡散させ、所謂水素化を行なう。このアニ
ールは３００ないし５００℃の温度範囲で行えば十分で
ある。この後、必要に応じ、薄膜トランジスタのソース
Ｓ及びドレインＤに連通するコンタクトホールを開口
し、所望の配線電極あるいは画素電極を形成する。
ｉＯ2 を５０ないし２００ｎｍの厚みで堆積して層間絶
縁膜１８を形成する。続いて、（ｆ）に示す様に、Ｓｉ
Ｎを１００ないし５００ｎｍの厚みでプラズマＣＶＤで
成膜しパシベーション膜１９とする。この後、アニール
炉中で４００℃１時間程度のアニールを加えることによ
り、層間絶縁膜１８に含有されていた水素原子を半導体
薄膜１５中に拡散させ、所謂水素化を行なう。このアニ
ールは３００ないし５００℃の温度範囲で行えば十分で
ある。この後、必要に応じ、薄膜トランジスタのソース
Ｓ及びドレインＤに連通するコンタクトホールを開口
し、所望の配線電極あるいは画素電極を形成する。
【００１２】図３は図１に示した積層膜形成方法に用い
る薄膜製造装置の構成例を示す模式的な平面図である。
本装置は真空を破ることなく半導体薄膜と絶縁膜を連続
的に形成することができる。図示する様に、本薄膜製造
装置は、トランスファーチャンバ０の周りに、ロードチ
ャンバ１ａ、アンロードチャンバ１ｂ、加熱チャンバ
２、冷却チャンバ３、プラズマＣＶＤチャンバ４ａ，４
ｂ及び触媒ＣＶＤチャンバ４ｃ，４ｄがゲートバルブを
介して配置されている。回転駆動機構５と伸縮自在の保
持アーム５ａからなる移送手段が、各チャンバ間で処理
対象となる基板を移送する。図１及び図２に示したボト
ムゲート構造の薄膜トランジスタを作成する場合、プロ
セスシーケンスとしては、まず加熱チャンバ２で基板を
例えば４２０℃に加熱する。次に、プラズマＣＶＤチャ
ンバ４ａ，４ｂでは、基板温度を４２０℃として、Ｓｉ
Ｎ，ＳｉＯ2 又はＳｉＯＮをプラズマＣＶＤ法で連続成
膜する。引き続きトランスファーチャンバ０を介して真
空中を基板移送し、触媒ＣＶＤチャンバ４ｃもしくは４
ｄで基板温度を例えば３００℃として多結晶シリコンか
らなる半導体薄膜を触媒ＣＶＤ法により成膜する。尚、
トップゲート構造の薄膜トランジスタを製造する場合に
は、上述したプロセスシーケンスが逆となり、まず加熱
チャンバ２で基板を例えば３００℃に加熱する。次に触
媒ＣＶＤチャンバ４ｃ又は４ｄの内現在使用可能な方に
基板を転送し、基板温度を３００℃として多結晶シリコ
ンからなる半導体薄膜を触媒ＣＶＤ法により成膜する。
引き続きトランスファーチャンバ０を介して基板搬送を
行ない、プラズマＣＶＤチャンバ４ａ又は４ｂの内空い
ている方を選択してゲート絶縁膜をプラズマＣＶＤ法に
より成膜する。
る薄膜製造装置の構成例を示す模式的な平面図である。
本装置は真空を破ることなく半導体薄膜と絶縁膜を連続
的に形成することができる。図示する様に、本薄膜製造
装置は、トランスファーチャンバ０の周りに、ロードチ
ャンバ１ａ、アンロードチャンバ１ｂ、加熱チャンバ
２、冷却チャンバ３、プラズマＣＶＤチャンバ４ａ，４
ｂ及び触媒ＣＶＤチャンバ４ｃ，４ｄがゲートバルブを
介して配置されている。回転駆動機構５と伸縮自在の保
持アーム５ａからなる移送手段が、各チャンバ間で処理
対象となる基板を移送する。図１及び図２に示したボト
ムゲート構造の薄膜トランジスタを作成する場合、プロ
セスシーケンスとしては、まず加熱チャンバ２で基板を
例えば４２０℃に加熱する。次に、プラズマＣＶＤチャ
ンバ４ａ，４ｂでは、基板温度を４２０℃として、Ｓｉ
Ｎ，ＳｉＯ2 又はＳｉＯＮをプラズマＣＶＤ法で連続成
膜する。引き続きトランスファーチャンバ０を介して真
空中を基板移送し、触媒ＣＶＤチャンバ４ｃもしくは４
ｄで基板温度を例えば３００℃として多結晶シリコンか
らなる半導体薄膜を触媒ＣＶＤ法により成膜する。尚、
トップゲート構造の薄膜トランジスタを製造する場合に
は、上述したプロセスシーケンスが逆となり、まず加熱
チャンバ２で基板を例えば３００℃に加熱する。次に触
媒ＣＶＤチャンバ４ｃ又は４ｄの内現在使用可能な方に
基板を転送し、基板温度を３００℃として多結晶シリコ
ンからなる半導体薄膜を触媒ＣＶＤ法により成膜する。
引き続きトランスファーチャンバ０を介して基板搬送を
行ない、プラズマＣＶＤチャンバ４ａ又は４ｂの内空い
ている方を選択してゲート絶縁膜をプラズマＣＶＤ法に
より成膜する。
【００１３】図４は、図３に示した触媒ＣＶＤチャンバ
の具体例を示す模式的なブロック図である。図４におい
て７１は反応室である。但し、基板を出し入れするゲー
トバルブの部分は図示を省略している。７３は触媒体で
あってタングステンなどのヒータである。７４は原料ガ
ス供給管であって、原料ガスを供給するものである。多
結晶シリコンを形成する場合には、原料ガスはシラン、
ジシランなどのシラン系のシラン化合物と、水素ガスな
どの他の物質のガスの混合ガスである。７４はヒータで
あって、処理対象となる絶縁基板１１を加熱するもので
ある。７６は電力供給源であって、触媒体７３に電力を
供給するものである。係る構成において、絶縁基板１１
はヒータ７５により例えば３００℃程度の低温で加熱さ
れている。原料ガスが原料ガス供給管７４に供給され
る。原料ガスは触媒体７３と接触し、原料ガスの内のシ
リコン化合物の全部もしくは一部が接触により分解され
てシリコン（Ｓｉ）の種を生成する。分解されたＳｉの
種及び分解されなかったシリコン化合物及び他の物質の
ガス（水素ガスなど）が基板１１に移動する。そして、
Ｓｉの種は絶縁基板１１の表面に堆積し、多結晶シリコ
ンからなる半導体薄膜１５を生成する。尚、原料ガスの
組成を変えることにより、多結晶シリコンからなる半導
体薄膜１５の他、ＳｉＮ，ＳｉＯ2 ，ＳｉＯＮなどの絶
縁膜を堆積することもできる。この場合には、真空を破
ることなく同一チャンバ内で半導体薄膜と絶縁膜を連続
成膜することが可能になる。
の具体例を示す模式的なブロック図である。図４におい
て７１は反応室である。但し、基板を出し入れするゲー
トバルブの部分は図示を省略している。７３は触媒体で
あってタングステンなどのヒータである。７４は原料ガ
ス供給管であって、原料ガスを供給するものである。多
結晶シリコンを形成する場合には、原料ガスはシラン、
ジシランなどのシラン系のシラン化合物と、水素ガスな
どの他の物質のガスの混合ガスである。７４はヒータで
あって、処理対象となる絶縁基板１１を加熱するもので
ある。７６は電力供給源であって、触媒体７３に電力を
供給するものである。係る構成において、絶縁基板１１
はヒータ７５により例えば３００℃程度の低温で加熱さ
れている。原料ガスが原料ガス供給管７４に供給され
る。原料ガスは触媒体７３と接触し、原料ガスの内のシ
リコン化合物の全部もしくは一部が接触により分解され
てシリコン（Ｓｉ）の種を生成する。分解されたＳｉの
種及び分解されなかったシリコン化合物及び他の物質の
ガス（水素ガスなど）が基板１１に移動する。そして、
Ｓｉの種は絶縁基板１１の表面に堆積し、多結晶シリコ
ンからなる半導体薄膜１５を生成する。尚、原料ガスの
組成を変えることにより、多結晶シリコンからなる半導
体薄膜１５の他、ＳｉＮ，ＳｉＯ2 ，ＳｉＯＮなどの絶
縁膜を堆積することもできる。この場合には、真空を破
ることなく同一チャンバ内で半導体薄膜と絶縁膜を連続
成膜することが可能になる。
【００１４】図５は、図３に示した薄膜製造装置に組み
込まれるプラズマＣＶＤチャンバの構成例を示す模式的
なブロック図である。プラズマＣＶＤチャンバは真空排
気可能な反応室９２からなり、その内部に高周波を印加
する電極９３と、処理対象となる絶縁基板１１を搭載す
るステージ９４とを収納している。ノズル状になった電
極９３の上部には導入管９４が接続しており、バルブを
介して所望の反応ガスが導入される。導入管９４には高
周波電源９９が接続されており、電極９３に高周波を印
加する。一方ステージ９４は接地電位に接続されてお
り、その内部には絶縁基板１１を加熱する為のヒータ９
５が格納されている。処理対象となる絶縁基板１１はゲ
ートバルブ９６を介して反応室９２に送り込まれる。処
理が終わった後、絶縁基板１１はゲートバルブ９６を介
して取り出される。反応室９２に収納されたステージ９
４の上に絶縁基板１１を載置するとともに、これと対向
するノズル状の電極９３から反応室９２内に所望の反応
ガスを供給しながら、高周波電源９９で高周波を上部の
平板電極９３に印加すると、プラズマが発生し、絶縁基
板１１の上に所望の絶縁膜が形成される。この際には、
ステージ９４をヒータ９５で加熱し、絶縁基板１１を所
定の温度に保持しておく。
込まれるプラズマＣＶＤチャンバの構成例を示す模式的
なブロック図である。プラズマＣＶＤチャンバは真空排
気可能な反応室９２からなり、その内部に高周波を印加
する電極９３と、処理対象となる絶縁基板１１を搭載す
るステージ９４とを収納している。ノズル状になった電
極９３の上部には導入管９４が接続しており、バルブを
介して所望の反応ガスが導入される。導入管９４には高
周波電源９９が接続されており、電極９３に高周波を印
加する。一方ステージ９４は接地電位に接続されてお
り、その内部には絶縁基板１１を加熱する為のヒータ９
５が格納されている。処理対象となる絶縁基板１１はゲ
ートバルブ９６を介して反応室９２に送り込まれる。処
理が終わった後、絶縁基板１１はゲートバルブ９６を介
して取り出される。反応室９２に収納されたステージ９
４の上に絶縁基板１１を載置するとともに、これと対向
するノズル状の電極９３から反応室９２内に所望の反応
ガスを供給しながら、高周波電源９９で高周波を上部の
平板電極９３に印加すると、プラズマが発生し、絶縁基
板１１の上に所望の絶縁膜が形成される。この際には、
ステージ９４をヒータ９５で加熱し、絶縁基板１１を所
定の温度に保持しておく。
【００１５】図６は、本発明に係る積層膜形成方法を採
用した薄膜トランジスタの製造方法の他の例を示す工程
図であり、特にトップゲート構造の薄膜トランジスタを
作成している。薄膜トランジスタは半導体薄膜１５と、
その一面に重ねられたゲート絶縁膜１４と、ゲート絶縁
膜１４を介して半導体薄膜１５に重ねられたゲート電極
１２とを含む積層構造を有し、絶縁基板１１上に形成さ
れる。まず工程（１）で、非晶質性又は多結晶性の半導
体薄膜１５を絶縁基板１１上に堆積する。例えば、触媒
ＣＶＤ法で多結晶シリコンからなる半導体薄膜１５を４
０乃至７５ｎｍの厚みで成膜する。次に工程（２）に進
み、真空を破ることなく半導体薄膜１５の上に連続して
ＳｉＯ2 、ＳｉＮ又はＳｉＯＮからなるゲート絶縁膜１
４をプラズマＣＶＤにより成膜する。続いて工程（３）
に進み、ゲート絶縁膜１４の上にゲート電極１２を形成
する。ゲート電極１２をマスクとしてセルフアライメン
トにより不純物を半導体薄膜１５に注入することで、ト
ップゲート構造の薄膜トランジスタが得られる。最後に
工程（４）で半導体薄膜１５及びゲート絶縁膜１４を素
子領域の形状に合わせてパタニングする。アイランド状
にパタニングされた半導体薄膜１５を層間絶縁膜１８で
被覆する。
用した薄膜トランジスタの製造方法の他の例を示す工程
図であり、特にトップゲート構造の薄膜トランジスタを
作成している。薄膜トランジスタは半導体薄膜１５と、
その一面に重ねられたゲート絶縁膜１４と、ゲート絶縁
膜１４を介して半導体薄膜１５に重ねられたゲート電極
１２とを含む積層構造を有し、絶縁基板１１上に形成さ
れる。まず工程（１）で、非晶質性又は多結晶性の半導
体薄膜１５を絶縁基板１１上に堆積する。例えば、触媒
ＣＶＤ法で多結晶シリコンからなる半導体薄膜１５を４
０乃至７５ｎｍの厚みで成膜する。次に工程（２）に進
み、真空を破ることなく半導体薄膜１５の上に連続して
ＳｉＯ2 、ＳｉＮ又はＳｉＯＮからなるゲート絶縁膜１
４をプラズマＣＶＤにより成膜する。続いて工程（３）
に進み、ゲート絶縁膜１４の上にゲート電極１２を形成
する。ゲート電極１２をマスクとしてセルフアライメン
トにより不純物を半導体薄膜１５に注入することで、ト
ップゲート構造の薄膜トランジスタが得られる。最後に
工程（４）で半導体薄膜１５及びゲート絶縁膜１４を素
子領域の形状に合わせてパタニングする。アイランド状
にパタニングされた半導体薄膜１５を層間絶縁膜１８で
被覆する。
【００１６】最後に図７を参照して、本発明に従って製
造された薄膜トランジスタを用いたアクティブマトリク
ス型表示装置の一例を説明する。図示する様に、本表示
装置は一対の絶縁基板１０１及び透明基板１０２と両者
の間に保持された電気光学物質１０３とを備えたフラッ
トパネル構造を有する。電気光学物質１０３としては、
例えば液晶材料を用いる。下側の絶縁基板１０１には画
素アレイ部１０４と駆動回路部とが集積形成されてい
る。駆動回路部は垂直スキャナ１０５と水平スキャナ１
０６とに分かれている。尚、これらのスキャナに加えて
ビデオドライバやタイミングジェネレータを同一基板上
に集積形成することも可能である。絶縁基板１０１の周
辺部上端には外部接続用の端子部１０７が形成されてい
る。端子部１０７は配線１０８を介して垂直スキャナ１
０５及び水平スキャナ１０６に接続している。画素アレ
イ部１０４には行状のゲート配線１０９と列状の信号配
線１１０が形成されている。両配線の交差部には画素電
極１１１とこれを駆動する薄膜トランジスタ１１２が形
成されている。薄膜トランジスタ１１２のゲート電極は
対応するゲート配線１０９に接続され、ドレイン電極は
対応する画素電極１１１に接続され、ソース電極は対応
する信号配線１１０に接続している。ゲート配線１０９
は垂直スキャナ１０５に接続する一方、信号配線１１０
は水平スキャナ１０６に接続している。画素電極１１１
をスイッチング駆動する薄膜トランジスタ１１２及び垂
直スキャナ１０５と水平スキャナ１０６に含まれる薄膜
トランジスタは、本発明に従って作成されたものであ
り、半導体薄膜と、その一面に重ねられたゲート絶縁膜
と、ゲート絶縁膜を介して半導体薄膜に重ねられたゲー
ト電極とを含む積層構成を有する。半導体薄膜は真空チ
ャンバ内で触媒を利用した化学気相成長により成膜さ
れ、絶縁膜も真空チャンバ内で成膜される。半導体薄膜
と絶縁膜は、真空を破ること無く連続的に成膜する。
造された薄膜トランジスタを用いたアクティブマトリク
ス型表示装置の一例を説明する。図示する様に、本表示
装置は一対の絶縁基板１０１及び透明基板１０２と両者
の間に保持された電気光学物質１０３とを備えたフラッ
トパネル構造を有する。電気光学物質１０３としては、
例えば液晶材料を用いる。下側の絶縁基板１０１には画
素アレイ部１０４と駆動回路部とが集積形成されてい
る。駆動回路部は垂直スキャナ１０５と水平スキャナ１
０６とに分かれている。尚、これらのスキャナに加えて
ビデオドライバやタイミングジェネレータを同一基板上
に集積形成することも可能である。絶縁基板１０１の周
辺部上端には外部接続用の端子部１０７が形成されてい
る。端子部１０７は配線１０８を介して垂直スキャナ１
０５及び水平スキャナ１０６に接続している。画素アレ
イ部１０４には行状のゲート配線１０９と列状の信号配
線１１０が形成されている。両配線の交差部には画素電
極１１１とこれを駆動する薄膜トランジスタ１１２が形
成されている。薄膜トランジスタ１１２のゲート電極は
対応するゲート配線１０９に接続され、ドレイン電極は
対応する画素電極１１１に接続され、ソース電極は対応
する信号配線１１０に接続している。ゲート配線１０９
は垂直スキャナ１０５に接続する一方、信号配線１１０
は水平スキャナ１０６に接続している。画素電極１１１
をスイッチング駆動する薄膜トランジスタ１１２及び垂
直スキャナ１０５と水平スキャナ１０６に含まれる薄膜
トランジスタは、本発明に従って作成されたものであ
り、半導体薄膜と、その一面に重ねられたゲート絶縁膜
と、ゲート絶縁膜を介して半導体薄膜に重ねられたゲー
ト電極とを含む積層構成を有する。半導体薄膜は真空チ
ャンバ内で触媒を利用した化学気相成長により成膜さ
れ、絶縁膜も真空チャンバ内で成膜される。半導体薄膜
と絶縁膜は、真空を破ること無く連続的に成膜する。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
多結晶シリコンもしくは非晶質シリコンからなる半導体
薄膜の成膜に触媒ＣＶＤ法を用いる薄膜トランジスタの
製造プロセスにおいて、半導体薄膜の片面もしくは両面
に積層すべき絶縁膜を真空を破ることなく連続的に成膜
することにより、固定電荷の発生原因や注入電荷のトラ
ップ原因を排除することができ、高信頼性で且つ高性能
な薄膜トランジスタを形成することが可能になる。
多結晶シリコンもしくは非晶質シリコンからなる半導体
薄膜の成膜に触媒ＣＶＤ法を用いる薄膜トランジスタの
製造プロセスにおいて、半導体薄膜の片面もしくは両面
に積層すべき絶縁膜を真空を破ることなく連続的に成膜
することにより、固定電荷の発生原因や注入電荷のトラ
ップ原因を排除することができ、高信頼性で且つ高性能
な薄膜トランジスタを形成することが可能になる。
【図１】本発明に係る積層膜形成方法を採用した薄膜ト
ランジスタの製造方法を示す工程図である。
ランジスタの製造方法を示す工程図である。
【図２】本発明に係る積層膜形成方法を採用した薄膜ト
ランジスタの製造方法の工程図である。
ランジスタの製造方法の工程図である。
【図３】本発明に係る薄膜製造装置の構成を示す模式的
な平面図である。
な平面図である。
【図４】本発明に係る薄膜製造装置に組み込まれる触媒
ＣＶＤチャンバを示す模式図である。
ＣＶＤチャンバを示す模式図である。
【図５】本発明に係る薄膜製造装置に組み込まれるプラ
ズマＣＶＤチャンバの一例を示す模式図である。
ズマＣＶＤチャンバの一例を示す模式図である。
【図６】本発明に係る積層膜形成方法を採用した薄膜ト
ランジスタの製造方法の他の例を示す工程図である。
ランジスタの製造方法の他の例を示す工程図である。
【図７】本発明に従って製造された薄膜トランジスタを
用いたアクティブマトリクス型表示装置を示す模式的な
斜視図である。
用いたアクティブマトリクス型表示装置を示す模式的な
斜視図である。
０・・・トランスファーチャンバ、２・・・加熱チャン
バ、４ａ・・・プラズマＣＶＤチャンバ、４ｂ・・・プ
ラズマＣＶＤチャンバ、４ｃ・・・触媒ＣＶＤチャン
バ、４ｄ・・・触媒ＣＶＤチャンバ、１１・・・絶縁基
板、１２・・・ゲート電極、１３・・・ゲート窒化膜、
１４・・・ゲート酸化膜、１５・・・半導体薄膜、７１
・・・反応室、７３・・・触媒体、７４・・・原料ガス
供給管、７５・・・ヒータ、７６・・・電力供給源
バ、４ａ・・・プラズマＣＶＤチャンバ、４ｂ・・・プ
ラズマＣＶＤチャンバ、４ｃ・・・触媒ＣＶＤチャン
バ、４ｄ・・・触媒ＣＶＤチャンバ、１１・・・絶縁基
板、１２・・・ゲート電極、１３・・・ゲート窒化膜、
１４・・・ゲート酸化膜、１５・・・半導体薄膜、７１
・・・反応室、７３・・・触媒体、７４・・・原料ガス
供給管、７５・・・ヒータ、７６・・・電力供給源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/31 Ｈ０１Ｌ 21/31 Ｃ 21/316 21/316 Ｘ 29/786 29/78 ６１７Ｖ 21/336 ６１８Ａ ６２７Ｂ ６２７Ｇ (72)発明者 浦園 丈展 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 4K030 AA05 AA13 AA18 BA29 BB12 FA01 KA28 LA18 5F045 AA08 AB03 AB04 AB32 AB33 AB34 AC01 AC12 AC15 AD07 AD08 AE17 AE21 AF07 CA15 DC51 DP03 DP05 DQ17 HA18 HA25 5F058 BC02 BC08 BC11 BD01 BD04 BD10 BD15 BF07 BF23 BF29 BF30 BG01 BH01 BJ01 BJ03 5F110 AA19 BB01 CC01 CC08 DD02 EE02 EE03 EE04 EE06 EE23 EE44 FF02 FF03 FF04 FF09 FF29 FF30 GG25 GG35 GG44 HJ18 HM15 NN04 NN12 NN23 NN40 PP03 QQ01 QQ09 QQ12 QQ23
Claims (9)
- 【請求項１】 半導体薄膜とその片面又は両面に重ねた
絶縁膜とからなる積層を基板上に形成する積層膜形成方
法であって、 前記半導体薄膜は真空チャンバ内で触媒を利用した化学
気相成長により成膜され、 前記絶縁膜は真空チャンバ内で成膜され、 前記半導体薄膜と前記絶縁膜は、真空を破ること無く連
続的に成膜することを特徴とする積層膜形成方法。 - 【請求項２】 前記絶縁膜は真空チャンバ内で触媒を利
用した化学気相成長により成膜されたＳｉＯ２、ＳｉＮ
又はＳｉＯＮ若しくはこれらの積層であることを特徴と
する請求項１記載の積層膜形成方法。 - 【請求項３】 前記絶縁膜は、真空チャンバ内でプラズ
マを利用した化学気相成長により成膜したＳｉＯ２、Ｓ
ｉＮ又はＳｉＯＮ若しくはこれらの積層であることを特
徴とする請求項１記載の積層膜形成方法。 - 【請求項４】 前記半導体薄膜にエネルギービームを照
射して結晶化することを特徴とする請求項１記載の積層
膜形成方法。 - 【請求項５】 触媒を利用した化学気相成長により成膜
を行なう触媒ＣＶＤチャンバと、プラズマを利用した化
学気相成長により成膜を行なうプラズマＣＶＤチャンバ
と両チャンバを気密状態で連結する機構とを備え、 半導体薄膜とその片面又は両面に重ねた絶縁膜とからな
る積層を基板上に形成する薄膜製造装置であって、 前記半導体薄膜は触媒ＣＶＤチャンバ内で触媒を利用し
た化学気相成長により成膜され、 前記絶縁膜はプラズマＣＶＤチャンバ内でプラズマを利
用した化学気相成長により成膜され、 前記半導体薄膜と前記絶縁膜は、真空を破ること無く連
続的に成膜することを特徴とする薄膜製造装置。 - 【請求項６】 半導体薄膜と、その一面に重ねられたゲ
ート絶縁膜と、ゲート絶縁膜を介して半導体薄膜に重ね
られたゲート電極とを含む積層構成を有する薄膜トラン
ジスタであって、 前記半導体薄膜は真空チャンバ内で触媒を利用した化学
気相成長により成膜され、 前記絶縁膜は真空チャンバ内で成膜され、 前記半導体薄膜と前記絶縁膜は、真空を破ること無く連
続的に成膜することを特徴とする薄膜トランジスタ。 - 【請求項７】 半導体薄膜の上にゲート絶縁膜を介して
ゲート電極が重ねられている請求項６記載の薄膜トラン
ジスタ。 - 【請求項８】 半導体薄膜の下にゲート絶縁膜を介して
ゲート電極が重ねられている請求項６記載の薄膜トラン
ジスタ。 - 【請求項９】 所定の間隙を介して互いに接合した一対
の基板と、該間隙に保持された電気光学物質とを有し、
一方の基板には対向電極を形成し、他方の基板には画素
電極及びこれを駆動する薄膜トランジスタを形成し、該
薄膜トランジスタを、半導体薄膜とその一面にゲート絶
縁膜を介して重ねられたゲート電極とで形成した表示装
置であって、 前記半導体薄膜は真空チャンバ内で触媒を利用した化学
気相成長により成膜され、 前記絶縁膜は真空チャンバ内で成膜され、 前記半導体薄膜と前記絶縁膜は、真空を破ること無く連
続的に成膜されることを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002387A JP2000208422A (ja) | 1999-01-08 | 1999-01-08 | 積層膜形成方法及び薄膜製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002387A JP2000208422A (ja) | 1999-01-08 | 1999-01-08 | 積層膜形成方法及び薄膜製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208422A true JP2000208422A (ja) | 2000-07-28 |
Family
ID=11527832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11002387A Pending JP2000208422A (ja) | 1999-01-08 | 1999-01-08 | 積層膜形成方法及び薄膜製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208422A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002069646A (ja) * | 2000-09-01 | 2002-03-08 | Sony Corp | 薄膜製造方法 |
| JP2007081414A (ja) * | 2006-10-10 | 2007-03-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2008275919A (ja) * | 2007-04-27 | 2008-11-13 | Ulvac Japan Ltd | 防汚層を備えた反射防止層の成膜方法及び同成膜を行うための成膜装置 |
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| US8741394B2 (en) | 2010-03-25 | 2014-06-03 | Novellus Systems, Inc. | In-situ deposition of film stacks |
| US8895415B1 (en) | 2013-05-31 | 2014-11-25 | Novellus Systems, Inc. | Tensile stressed doped amorphous silicon |
| US9028924B2 (en) | 2010-03-25 | 2015-05-12 | Novellus Systems, Inc. | In-situ deposition of film stacks |
| US9117668B2 (en) | 2012-05-23 | 2015-08-25 | Novellus Systems, Inc. | PECVD deposition of smooth silicon films |
| US9165788B2 (en) | 2012-04-06 | 2015-10-20 | Novellus Systems, Inc. | Post-deposition soft annealing |
| US9388491B2 (en) | 2012-07-23 | 2016-07-12 | Novellus Systems, Inc. | Method for deposition of conformal films with catalysis assisted low temperature CVD |
-
1999
- 1999-01-08 JP JP11002387A patent/JP2000208422A/ja active Pending
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| US9028924B2 (en) | 2010-03-25 | 2015-05-12 | Novellus Systems, Inc. | In-situ deposition of film stacks |
| US10214816B2 (en) | 2010-03-25 | 2019-02-26 | Novellus Systems, Inc. | PECVD apparatus for in-situ deposition of film stacks |
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