JP3596827B2 - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路 Download PDFInfo
- Publication number
- JP3596827B2 JP3596827B2 JP17083795A JP17083795A JP3596827B2 JP 3596827 B2 JP3596827 B2 JP 3596827B2 JP 17083795 A JP17083795 A JP 17083795A JP 17083795 A JP17083795 A JP 17083795A JP 3596827 B2 JP3596827 B2 JP 3596827B2
- Authority
- JP
- Japan
- Prior art keywords
- phase error
- signal
- clock signal
- average
- error signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、記録情報再生装置におけるＰＬＬ（フェーズロックドループ）回路に関する。
【０００２】
【従来の技術】
図１は、かかるＰＬＬ回路を備えた記録情報再生装置の構成を示す図である。
図１において、ピックアップ１は、スピンドルモータ２にて回転駆動せしめられる記録ディスク３に記録されている記録情報を読み取り、これに応じた読取信号をヘッドアンプ４に供給する。尚、記録ディスク３にはかかる記録情報として、情報信号と共に、同期信号が読み取り周期Ｎ毎に記録されているものとする。ヘッドアンプ４は、供給された読取信号を所望に増幅した増幅読取信号をＡ／Ｄ変換器５に供給する。Ａ／Ｄ変換器５は、ＰＬＬ回路１０から供給されてくる再生クロック信号のタイミングに応じて上記増幅読取信号をサンプリングして、この増幅読取信号の信号レベルに対応した例えば８ビットからなるディジタルのサンプル値に変換する。Ａ／Ｄ変換器５は、かかるサンプル値をＰＬＬ回路１０及びビタビ復号器２０の各々に供給する。ビタビ復号器２０は、Ａ／Ｄ変換器５から供給されてくるサンプル値ｑを連続した時系列として捉え、かかるサンプル値系列に対して最も存在確率の高い復号データ系列を求めてこれを再生データ信号として出力する。
【０００３】
ＰＬＬ回路１０における位相誤差検出回路６は、上記Ａ／Ｄ変換器５から順次供給されてくるサンプル値の中から同期信号に対応したサンプル値を抽出し、この抽出したサンプル値に基づいて上記読取信号に生じている位相誤差を検出する。位相誤差検出回路６は、この検出した位相誤差に対応した例えば８ビットからなるディジタルの位相誤差信号ＰＥをＰＷＭ（パルス幅変調）回路７に供給する。
【０００４】
ＰＷＭ回路７は、基本パルス周期毎に、かかる位相誤差信号ＰＥに対応したパルス幅を有するパルス幅変調信号を発生してこれをループフィルタ８に供給する。尚、かかるＰＷＭ回路７としては、例えば、特願昭６３−９９８５８号に開示されたダウンコンバータ用ＰＬＬ回路に適用されているＰＷＭ回路が知られている。
【０００５】
図２は、かかる特願昭６３−９９８５８号に開示されているＰＷＭ回路の構成を示す図である。
図２において、カウンタ１３は、クロック発生回路１２が発生するクロック信号のクロックパルス数をカウントしてこのカウント値を大小比較回路１１に供給する。この際、かかるカウンタ１３は、そのカウンタ値が所定の最大値に達した場合にはかかるカウント値を０にリセットして再びカウント動作を繰り返す。このカウント動作の繰り返し周期がＰＷＭ変調信号の周期となる。大小比較回路１１は、かかるカウント値と、位相誤差信号との大小比較を行い、かかるカウント値よりも位相誤差信号の方が大なる場合には、一定レベルからなる高レベル信号を発生してこれをパルス幅変調信号として出力する一方、かかるカウント値よりも位相誤差信号の方が小なる場合には、上記の高レベル信号よりも低レベルの低レベル信号を発生してこれを上記パルス幅変調信号として出力する。
【０００６】
図３は、かかる図２に示されるが如き構成を採用した場合におけるＰＷＭ回路７の動作を示す図である。
図３において、位相誤差検出回路６は、Ａ／Ｄ変換器５から順次供給されてくる読取信号に対応したサンプル値の内、同期信号に対応したサンプル値を抽出し、この抽出サンプル値に基づいて求めた位相誤差信号ＰＥ１〜ＰＥ３を順次ＰＷＭ回路７に供給して行く。この際、上記同期信号は、読み取り周期Ｎ毎に得られるので、これら位相誤差信号ＰＥ１〜ＰＥ３の各々もかかる周期Ｎ毎に生成される。又、ＰＷＭ回路７におけるカウンタ１３は、そのカウント値が０の状態から最大となるまでの時間が上記周期Ｎと同一となるように設定されている。よって、かかるカウント値の変化推移は、図３に示されるが如き周期Ｎの鋸歯状となる。ここで、上記位相誤差信号ＰＥ１〜ＰＥ３各々の値が、かかるカウント値に対して図３の破線にて示されるレベル値であるとする。大小比較回路１１は、位相誤差信号ＰＥ１〜ＰＥ３各々の値がかかるカウント値よりも大なる区間Ｐ１、区間Ｐ２、及び区間Ｐ３に限り高レベルとなるパルス幅変調信号を発生する。すなわち、パルス幅変調信号においては、位相誤差信号の値が大なるほど、その周期Ｎ内における高レベル区間の割合が増加し、小なるほど周期Ｎ内における低レベル区間の割合が増加するのである。よって、かかる高レベル区間の割合が増加するにつれ、パルス幅変調信号の平均電圧レベルが増加することになるのである。
【０００７】
ループフィルタ８は、かかるパルス幅変調信号に対する位相補償を行って、この際得られた信号をＶＣＯ（電圧制御発振器）９に供給する。ＶＣＯ９は、かかるループフィルタ８にて位相補償されたパルス幅変調信号の平均電圧レベルに対応した発振周波数を有するクロック信号を発生し、これを上記再生クロック信号としてＡ／Ｄ変換器５に供給する。
【０００８】
以上の如く、かかるＰＬＬ回路１０においては、ＰＷＭ回路７を用いることにより、位相誤差信号をこの位相誤差信号の値に対応したパルス幅を有するパルス幅変調信号に変換し、このパルス幅変調信号によって位相誤差信号に対応した平均電圧レベルを得る構成としている。かかるＰＷＭ回路７を用いるようにした構成によれば、Ｄ／Ａ変換器を用いて上記位相誤差信号をアナログの電圧レベルに変換する構成に比して、消費電力及び実装面積を低下させることが出来るのである。
【０００９】
しかしながら、ＰＷＭ回路は、上記図３においても示されているように、基本パルス周期Ｎなる周期幅のパルス幅変調信号にて、１つの位相誤差信号の値を表現するものであるため、この１つの位相誤差信号に対応したパルス幅変調信号を出力するには上記基本パルス周期Ｎなる時間が必要となる。従って、位相誤差信号の変化周期が、この基本パルス周期Ｎよりも短くなってしまうと、１の位相誤差信号に対応したパルス幅変調信号を出力している間に次々と位相誤差信号が供給されることになり、これら位相誤差信号各々に応答したパルス幅変調信号を出力することが出来なくなるのである。
【００１０】
よって、位相誤差信号の変化周期が一定ではなく、かつ、この変化周期がＰＷＭ回路が固有に有する基本パルス周期Ｎよりも短くなってしまうような位相誤差検出回路を用いた場合には、ＰＷＭ回路を採用することによる低消費電力及び低実装面積化を計ることが出来ないという問題が発生した。
【００１１】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべくなされたものであり、位相誤差信号の変化周期が一定周期とはならない場合においても、ＰＷＭ回路によるパルス幅変調を利用した電圧レベル変換を可能として、低消費電力及び低実装密度化を実現したディジタルＰＬＬ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明によるディジタルＰＬＬ回路は、記録媒体から読取られた読取信号を再生クロック信号に応じたタイミングにてサンプリングして順次サンプル値を得るＡ／Ｄ変換器と、前記サンプル値に基づいて再生データを得る復号手段とを備えた記録情報再生装置におけるディジタルＰＬＬ回路であって、前記サンプル値に基づいて前記読取信号に生じている位相誤差を検出して位相誤差信号を得る位相誤差検出手段と、前記位相誤差信号の平均値に対応した平均位相誤差信号を求める位相誤差平均手段と、前記再生クロック信号を分周することにより基本パルス周期を有する分周クロック信号を生成する分周手段と、前記平均位相誤差信号を前記分周クロック信号に応じてサンプリングしてこれをサンプルド平均位相誤差信号として出力するサンプルホールド手段と、前記分周クロック信号に応じて前記基本パルス周期内に前記サンプルド平均位相誤差信号に対応したパルス幅のパルスを含むパルス幅変調信号を発生するＰＷＭ回路と、前記パルス幅変調信号に位相補償処理を施すループフィルタと、前記ループフィルタによって位相補償された前記パルス幅変調信号の平均電圧レベルに対応した周波数のクロック信号を発生してこれを前記再生クロック信号とするクロック発生手段とから構成される。
【００１３】
【作用】
記録媒体から読取られた読取信号を再生クロック信号に応じたサンプリングタイミングにてＡ／Ｄ変換してこの際得られたサンプル値に基づいてかかる読取信号に生じている位相誤差を検出する。次に、この検出した位相誤差に対応した位相誤差信号の平均値を求め、かかる平均値に対応した平均位相誤差信号を、上記再生クロック信号を分周した分周クロックタイミングにてサンプルホールドする。次に、このサンプルホールドされた平均位相誤差信号を上記分周クロックタイミング毎にＰＷＭ変調して、得られたＰＷＭ変調信号の平均電圧レベルに対応した発振周波数を有するクロック信号を上記再生クロック信号として発生する。
【００１４】
【実施例】
以下、本発明の実施例について説明する。
図４は、本発明によるディジタルＰＬＬ回路３０を備えた記録情報再生装置の構成を示す図である。
図４において、ピックアップ１は、スピンドルモータ２にて回転駆動せしめられる記録ディスク３に記録されている記録情報を読み取り、これに応じた読取信号をヘッドアンプ４に供給する。ヘッドアンプ４は、供給された読取信号を所望に増幅した増幅読取信号をＡ／Ｄ変換器５に供給する。Ａ／Ｄ変換器５は、ＰＬＬ回路３０から供給されてくる再生クロック信号ＶＣＣＫのタイミングに応じて上記増幅読取信号をサンプリングして、この増幅読取信号の信号レベルに対応した例えば８ビットからなるディジタルのサンプル値ｑに変換する。Ａ／Ｄ変換器５は、かかるサンプル値ｑをＰＬＬ回路３０及びビタビ復号器２０の各々に供給する。ビタビ復号器２０は、Ａ／Ｄ変換器５から供給されてくるサンプル値ｑを連続した時系列として捉え、かかるサンプル値系列に対して最も存在確率の高い復号データ系列を求めてこれを再生データ信号として出力する。
【００１５】
ＰＬＬ回路３０における位相誤差検出回路３１は、上記Ａ／Ｄ変換器５から順次供給されてくるサンプル値ｑの中から、ゼロレベル近傍のサンプル値を抽出し、この抽出したサンプル値に基づいて上記読取信号に生じている位相誤差を検出する。位相誤差検出回路３１は、この検出した位相誤差分に対応した例えば８ビットからなるディジタルの位相誤差信号ＰＥをディジタルＬＰＦ（ローパスフィルタ）３２に供給する。
【００１６】
図５は、かかる位相誤差検出回路３１による動作の一例を示す図である。
図５において、Ａ／Ｄ変換器５は、破線にて示される読取信号に応じてサンプル値ｑ１〜ｑ１４を順次、位相誤差検出回路３１に供給する。位相誤差検出回路３１、は、かかる読取信号の各ゼロクロス時点毎に、そのゼロクロス時点に最も近いサンプリングタイミングに存在するサンプル値ｑ２、ｑ８、ｑ１１、及びｑ１３を抽出する。ここで、位相誤差検出回路３１は、かかる抽出サンプル値ｑ２を位相誤差信号ＰＥ１、抽出サンプル値ｑ８を位相誤差信号ＰＥ２、抽出サンプル値ｑ１１を位相誤差信号ＰＥ３として、夫々図５に示されるが如きタイミングにて出力する。この際、読取信号の各ゼロクロス点の間隔は、記録ディスク３に記録されている記録情報のランレングスに対応しているので、位相誤差検出回路３１による位相誤差検出出力周期ｔ１〜ｔ３も図５に示されるが如く一定周期とはならない。
【００１７】
ディジタルＬＰＦ３２は、かかる位相誤差検出回路３１から供給されてくる位相誤差信号ＰＥの平均値を求めて得られた平均位相誤差信号ＬＰをサンプルホールド回路３４に供給する。
図６は、かかるディジタルＬＰＦ３２の構成の一例を示す図である。
図６において、１／４係数乗算器３２１は、上記位相誤差検出回路３１から供給された位相誤差信号ＰＥに係数１／４を乗算して得られた乗算結果を加算器３２２に供給する。加算器３２２は、かかる乗算結果と、後述する減算器３２３から供給された値とを加算して得られた加算結果を遅延手段３２４に供給する。遅延手段３２４は、かかる加算結果を所定時間だけ遅延したものを平均位相誤差信号ＬＰとして出力する。１／４係数乗算器３２５は、かかる平均位相誤差信号ＬＰに係数１／４を乗算して得られた乗算結果を減算器３２３に供給する。減算器３２３は、上記平均位相誤差信号ＬＰから、この平均位相誤差信号ＬＰを上記１／４係数乗算器３２５にて１／４係数乗算した値を減算して、得られた減算結果を上記加算器３２２に供給する。つまり、減算器３２３及び１／４係数乗算器３２５なる構成により、平均位相誤差信号ＬＰに３／４乗算した値が上記加算器３２２に供給されるのである。
【００１８】
すなわち、かかる図６に示されるが如き構成のディジタルＬＰＦ３２においては、このディジタルＬＰＦ３２によって前回出力された平均位相誤差信号ＬＰの７５％分と、今回、位相誤差検出回路３１から供給されてきた位相誤差信号ＰＥの２５％分とを加算したものを位相誤差信号の平均値として求め、これを平均位相誤差信号ＬＰとしてサンプルホールド回路３４に供給するのである。
【００１９】
１／ｎ分周回路３３は、後述するＶＣＯ９が発生する再生クロック信号ＶＣＣＫを１／ｎ分周して得られた分周クロック信号ＲＳＰをサンプルホールド回路３４及びＰＷＭ（パルス幅変調）回路３５の各々に供給する。
サンプルホールド回路３４は、かかる分周クロック信号ＲＳＰの例えば立ち上がりエッジタイミングにて、上記ディジタルＬＰＦ３２から供給された平均位相誤差信号ＬＰの値をサンプリングして保持しつつ、これをサンプルド平均位相誤差信号ＲＳとしてＰＷＭ回路３５に供給する。
【００２０】
ＰＷＭ回路３５は、上記分周クロック信号ＲＳＰの例えば立ち上がりエッジタイミング毎に、サンプルド平均位相誤差信号ＲＳの値に対応したパルス幅を有するパルス幅変調信号ＰＷＭを再生クロック信号ＶＣＣＫに基づいて発生してこれをループフィルタ８に供給する。すなわち、ＰＷＭ回路３５は、このＰＷＭ回路３５における基本パルス周期Ｎを司る分周クロック信号ＲＳＰの１周期毎に、上記サンプルド平均位相誤差信号に対応したパルス幅を有するパルス幅変調信号ＰＷＭを発生してこれをループフィルタ８に供給するのである。
【００２１】
ループフィルタ８は、かかるパルス幅変調信号ＰＷＭに対する位相補償を行って、この際得られた信号をＶＣＯ９に供給する。ＶＣＯ９は、かかるループフィルタ８にて位相補償されたパルス幅変調信号ＰＷＭの平均電圧レベルに対応した発振周波数を有するクロック信号を発生し、これを上記再生クロック信号ＶＣＣＫとして上記Ａ／Ｄ変換器５、１／ｎ分周回路３３及びＰＷＭ回路３５の各々に供給する。
【００２２】
図７は、上記ＰＬＬ回路３０における内部動作の一例を示す図である。
尚、かかる内部動作例においては、ディジタルＬＰＦ３２における遅延手段３２４の遅延時間を、上記再生クロック信号ＶＣＣＫの２クロック分とし、更に、１／ｎ分周回路３３におけるクロック分周を１／８としている。
図７において、ディジタルＬＰＦ３２は、位相誤差検出回路３１から順次供給されてくる位相誤差信号ＰＥ１〜ＰＥ７に対して、再生クロック信号ＶＣＣＫ２クロック分毎に逐次その平均値を求め、この際得られた平均位相誤差信号ＬＰ１〜ＬＰ１０を順次サンプルホールド回路３４に供給する。１／ｎ分周回路３３は、再生クロック信号ＶＣＣＫを１／８分周したクロックパルスを分周クロック信号ＲＳＰとして出力する。サンプルホールド回路３４は、上記平均位相誤差信号ＬＰ１〜ＬＰ１０の内から、分周クロック信号ＲＳＰの立ち上がりエッジタイミングに存在する平均位相誤差信号ＬＰ１、ＬＰ５及びＬＰ９を夫々取り込み、これらをサンプルド平均位相誤差信号ＲＳとしてＰＷＭ回路３５に供給する。ＰＷＭ回路３５は、上記分周クロック信号ＲＳＰの立ち上がりエッジタイミング毎に、かかる平均位相誤差信号ＬＰ１、ＬＰ５及びＬＰ９夫々の値に対応したパルス幅Ｐ１、Ｐ２及びＰ３を有するパルス幅変調信号ＰＷＭを生成する。
【００２３】
かかる構成によれば、図７に示されるが如く、位相誤差信号ＰＥ１〜ＰＥ７各々の変化周期が一定ではなく、かつ、かかる変化周期がＰＷＭ回路３５の基本パルス周期Ｎよりも小であっても、かかる位相誤差信号ＰＥ１〜ＰＥ７各々の値を反映したパルス幅変調信号ＰＷＭを生成することが可能となるのである。
【００２４】
【発明の効果】
以上の如く、本発明によるディジタルＰＬＬ回路においては、記録媒体から読取られた読取信号を再生クロック信号に応じたサンプリングタイミングにてＡ／Ｄ変換してこの際得られたサンプル値に基づいてかかる読取信号に生じている位相誤差を検出する。次に、この検出した位相誤差に対応した位相誤差信号の平均値を求め、かかる平均値に対応した平均位相誤差信号を、上記再生クロック信号を分周した分周クロックタイミング毎にサンプルホールドする。次に、このサンプルホールドされた平均位相誤差信号を上記分周クロックタイミング毎にＰＷＭ変調して、得られたＰＷＭ変調信号の平均電圧レベルに対応した発振周波数を有するクロック信号を上記再生クロック信号として発生する。
【００２５】
よって、本発明によれば、位相誤差信号の変化周期が一定ではなく、かつ、かかる変化周期がＰＷＭ回路の基本パルス周期よりも小であっても、位相誤差信号に対応した電圧レベルを得る手段として、ＰＷＭ回路を用いることが可能となるので、ディジタルＰＬＬ回路の低消費電力及び低実装密度化を実現することが出来て好ましいのである。
【図面の簡単な説明】
【図１】記録情報再生装置の構成を示す図である。
【図２】ＰＷＭ回路７の構成の一例を示す図である。
【図３】ＰＷＭ回路７の動作例を示す図である。
【図４】本発明によるディジタルＰＬＬ回路３０を備えた記録情報再生装置の構成を示す図である。
【図５】位相誤差検出回路３１の動作を示す図である。
【図６】ディジタルＬＰＦ３２の内部構成の一例を示す図である。
【図７】本発明によるディジタルＰＬＬ回路３０の内部動作の一例を示す図である。
【主要部分の符号の説明】
８ ループフィルタ
９ ＶＣＯ
３０ ディジタルＰＬＬ回路
３１ 位相誤差検出回路
３２ ディジタルＬＰＦ
３３ １／ｎ分周回路
３４ サンプルホールド回路
３５ ＰＷＭ回路
【産業上の利用分野】
本発明は、記録情報再生装置におけるＰＬＬ（フェーズロックドループ）回路に関する。
【０００２】
【従来の技術】
図１は、かかるＰＬＬ回路を備えた記録情報再生装置の構成を示す図である。
図１において、ピックアップ１は、スピンドルモータ２にて回転駆動せしめられる記録ディスク３に記録されている記録情報を読み取り、これに応じた読取信号をヘッドアンプ４に供給する。尚、記録ディスク３にはかかる記録情報として、情報信号と共に、同期信号が読み取り周期Ｎ毎に記録されているものとする。ヘッドアンプ４は、供給された読取信号を所望に増幅した増幅読取信号をＡ／Ｄ変換器５に供給する。Ａ／Ｄ変換器５は、ＰＬＬ回路１０から供給されてくる再生クロック信号のタイミングに応じて上記増幅読取信号をサンプリングして、この増幅読取信号の信号レベルに対応した例えば８ビットからなるディジタルのサンプル値に変換する。Ａ／Ｄ変換器５は、かかるサンプル値をＰＬＬ回路１０及びビタビ復号器２０の各々に供給する。ビタビ復号器２０は、Ａ／Ｄ変換器５から供給されてくるサンプル値ｑを連続した時系列として捉え、かかるサンプル値系列に対して最も存在確率の高い復号データ系列を求めてこれを再生データ信号として出力する。
【０００３】
ＰＬＬ回路１０における位相誤差検出回路６は、上記Ａ／Ｄ変換器５から順次供給されてくるサンプル値の中から同期信号に対応したサンプル値を抽出し、この抽出したサンプル値に基づいて上記読取信号に生じている位相誤差を検出する。位相誤差検出回路６は、この検出した位相誤差に対応した例えば８ビットからなるディジタルの位相誤差信号ＰＥをＰＷＭ（パルス幅変調）回路７に供給する。
【０００４】
ＰＷＭ回路７は、基本パルス周期毎に、かかる位相誤差信号ＰＥに対応したパルス幅を有するパルス幅変調信号を発生してこれをループフィルタ８に供給する。尚、かかるＰＷＭ回路７としては、例えば、特願昭６３−９９８５８号に開示されたダウンコンバータ用ＰＬＬ回路に適用されているＰＷＭ回路が知られている。
【０００５】
図２は、かかる特願昭６３−９９８５８号に開示されているＰＷＭ回路の構成を示す図である。
図２において、カウンタ１３は、クロック発生回路１２が発生するクロック信号のクロックパルス数をカウントしてこのカウント値を大小比較回路１１に供給する。この際、かかるカウンタ１３は、そのカウンタ値が所定の最大値に達した場合にはかかるカウント値を０にリセットして再びカウント動作を繰り返す。このカウント動作の繰り返し周期がＰＷＭ変調信号の周期となる。大小比較回路１１は、かかるカウント値と、位相誤差信号との大小比較を行い、かかるカウント値よりも位相誤差信号の方が大なる場合には、一定レベルからなる高レベル信号を発生してこれをパルス幅変調信号として出力する一方、かかるカウント値よりも位相誤差信号の方が小なる場合には、上記の高レベル信号よりも低レベルの低レベル信号を発生してこれを上記パルス幅変調信号として出力する。
【０００６】
図３は、かかる図２に示されるが如き構成を採用した場合におけるＰＷＭ回路７の動作を示す図である。
図３において、位相誤差検出回路６は、Ａ／Ｄ変換器５から順次供給されてくる読取信号に対応したサンプル値の内、同期信号に対応したサンプル値を抽出し、この抽出サンプル値に基づいて求めた位相誤差信号ＰＥ１〜ＰＥ３を順次ＰＷＭ回路７に供給して行く。この際、上記同期信号は、読み取り周期Ｎ毎に得られるので、これら位相誤差信号ＰＥ１〜ＰＥ３の各々もかかる周期Ｎ毎に生成される。又、ＰＷＭ回路７におけるカウンタ１３は、そのカウント値が０の状態から最大となるまでの時間が上記周期Ｎと同一となるように設定されている。よって、かかるカウント値の変化推移は、図３に示されるが如き周期Ｎの鋸歯状となる。ここで、上記位相誤差信号ＰＥ１〜ＰＥ３各々の値が、かかるカウント値に対して図３の破線にて示されるレベル値であるとする。大小比較回路１１は、位相誤差信号ＰＥ１〜ＰＥ３各々の値がかかるカウント値よりも大なる区間Ｐ１、区間Ｐ２、及び区間Ｐ３に限り高レベルとなるパルス幅変調信号を発生する。すなわち、パルス幅変調信号においては、位相誤差信号の値が大なるほど、その周期Ｎ内における高レベル区間の割合が増加し、小なるほど周期Ｎ内における低レベル区間の割合が増加するのである。よって、かかる高レベル区間の割合が増加するにつれ、パルス幅変調信号の平均電圧レベルが増加することになるのである。
【０００７】
ループフィルタ８は、かかるパルス幅変調信号に対する位相補償を行って、この際得られた信号をＶＣＯ（電圧制御発振器）９に供給する。ＶＣＯ９は、かかるループフィルタ８にて位相補償されたパルス幅変調信号の平均電圧レベルに対応した発振周波数を有するクロック信号を発生し、これを上記再生クロック信号としてＡ／Ｄ変換器５に供給する。
【０００８】
以上の如く、かかるＰＬＬ回路１０においては、ＰＷＭ回路７を用いることにより、位相誤差信号をこの位相誤差信号の値に対応したパルス幅を有するパルス幅変調信号に変換し、このパルス幅変調信号によって位相誤差信号に対応した平均電圧レベルを得る構成としている。かかるＰＷＭ回路７を用いるようにした構成によれば、Ｄ／Ａ変換器を用いて上記位相誤差信号をアナログの電圧レベルに変換する構成に比して、消費電力及び実装面積を低下させることが出来るのである。
【０００９】
しかしながら、ＰＷＭ回路は、上記図３においても示されているように、基本パルス周期Ｎなる周期幅のパルス幅変調信号にて、１つの位相誤差信号の値を表現するものであるため、この１つの位相誤差信号に対応したパルス幅変調信号を出力するには上記基本パルス周期Ｎなる時間が必要となる。従って、位相誤差信号の変化周期が、この基本パルス周期Ｎよりも短くなってしまうと、１の位相誤差信号に対応したパルス幅変調信号を出力している間に次々と位相誤差信号が供給されることになり、これら位相誤差信号各々に応答したパルス幅変調信号を出力することが出来なくなるのである。
【００１０】
よって、位相誤差信号の変化周期が一定ではなく、かつ、この変化周期がＰＷＭ回路が固有に有する基本パルス周期Ｎよりも短くなってしまうような位相誤差検出回路を用いた場合には、ＰＷＭ回路を採用することによる低消費電力及び低実装面積化を計ることが出来ないという問題が発生した。
【００１１】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべくなされたものであり、位相誤差信号の変化周期が一定周期とはならない場合においても、ＰＷＭ回路によるパルス幅変調を利用した電圧レベル変換を可能として、低消費電力及び低実装密度化を実現したディジタルＰＬＬ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明によるディジタルＰＬＬ回路は、記録媒体から読取られた読取信号を再生クロック信号に応じたタイミングにてサンプリングして順次サンプル値を得るＡ／Ｄ変換器と、前記サンプル値に基づいて再生データを得る復号手段とを備えた記録情報再生装置におけるディジタルＰＬＬ回路であって、前記サンプル値に基づいて前記読取信号に生じている位相誤差を検出して位相誤差信号を得る位相誤差検出手段と、前記位相誤差信号の平均値に対応した平均位相誤差信号を求める位相誤差平均手段と、前記再生クロック信号を分周することにより基本パルス周期を有する分周クロック信号を生成する分周手段と、前記平均位相誤差信号を前記分周クロック信号に応じてサンプリングしてこれをサンプルド平均位相誤差信号として出力するサンプルホールド手段と、前記分周クロック信号に応じて前記基本パルス周期内に前記サンプルド平均位相誤差信号に対応したパルス幅のパルスを含むパルス幅変調信号を発生するＰＷＭ回路と、前記パルス幅変調信号に位相補償処理を施すループフィルタと、前記ループフィルタによって位相補償された前記パルス幅変調信号の平均電圧レベルに対応した周波数のクロック信号を発生してこれを前記再生クロック信号とするクロック発生手段とから構成される。
【００１３】
【作用】
記録媒体から読取られた読取信号を再生クロック信号に応じたサンプリングタイミングにてＡ／Ｄ変換してこの際得られたサンプル値に基づいてかかる読取信号に生じている位相誤差を検出する。次に、この検出した位相誤差に対応した位相誤差信号の平均値を求め、かかる平均値に対応した平均位相誤差信号を、上記再生クロック信号を分周した分周クロックタイミングにてサンプルホールドする。次に、このサンプルホールドされた平均位相誤差信号を上記分周クロックタイミング毎にＰＷＭ変調して、得られたＰＷＭ変調信号の平均電圧レベルに対応した発振周波数を有するクロック信号を上記再生クロック信号として発生する。
【００１４】
【実施例】
以下、本発明の実施例について説明する。
図４は、本発明によるディジタルＰＬＬ回路３０を備えた記録情報再生装置の構成を示す図である。
図４において、ピックアップ１は、スピンドルモータ２にて回転駆動せしめられる記録ディスク３に記録されている記録情報を読み取り、これに応じた読取信号をヘッドアンプ４に供給する。ヘッドアンプ４は、供給された読取信号を所望に増幅した増幅読取信号をＡ／Ｄ変換器５に供給する。Ａ／Ｄ変換器５は、ＰＬＬ回路３０から供給されてくる再生クロック信号ＶＣＣＫのタイミングに応じて上記増幅読取信号をサンプリングして、この増幅読取信号の信号レベルに対応した例えば８ビットからなるディジタルのサンプル値ｑに変換する。Ａ／Ｄ変換器５は、かかるサンプル値ｑをＰＬＬ回路３０及びビタビ復号器２０の各々に供給する。ビタビ復号器２０は、Ａ／Ｄ変換器５から供給されてくるサンプル値ｑを連続した時系列として捉え、かかるサンプル値系列に対して最も存在確率の高い復号データ系列を求めてこれを再生データ信号として出力する。
【００１５】
ＰＬＬ回路３０における位相誤差検出回路３１は、上記Ａ／Ｄ変換器５から順次供給されてくるサンプル値ｑの中から、ゼロレベル近傍のサンプル値を抽出し、この抽出したサンプル値に基づいて上記読取信号に生じている位相誤差を検出する。位相誤差検出回路３１は、この検出した位相誤差分に対応した例えば８ビットからなるディジタルの位相誤差信号ＰＥをディジタルＬＰＦ（ローパスフィルタ）３２に供給する。
【００１６】
図５は、かかる位相誤差検出回路３１による動作の一例を示す図である。
図５において、Ａ／Ｄ変換器５は、破線にて示される読取信号に応じてサンプル値ｑ１〜ｑ１４を順次、位相誤差検出回路３１に供給する。位相誤差検出回路３１、は、かかる読取信号の各ゼロクロス時点毎に、そのゼロクロス時点に最も近いサンプリングタイミングに存在するサンプル値ｑ２、ｑ８、ｑ１１、及びｑ１３を抽出する。ここで、位相誤差検出回路３１は、かかる抽出サンプル値ｑ２を位相誤差信号ＰＥ１、抽出サンプル値ｑ８を位相誤差信号ＰＥ２、抽出サンプル値ｑ１１を位相誤差信号ＰＥ３として、夫々図５に示されるが如きタイミングにて出力する。この際、読取信号の各ゼロクロス点の間隔は、記録ディスク３に記録されている記録情報のランレングスに対応しているので、位相誤差検出回路３１による位相誤差検出出力周期ｔ１〜ｔ３も図５に示されるが如く一定周期とはならない。
【００１７】
ディジタルＬＰＦ３２は、かかる位相誤差検出回路３１から供給されてくる位相誤差信号ＰＥの平均値を求めて得られた平均位相誤差信号ＬＰをサンプルホールド回路３４に供給する。
図６は、かかるディジタルＬＰＦ３２の構成の一例を示す図である。
図６において、１／４係数乗算器３２１は、上記位相誤差検出回路３１から供給された位相誤差信号ＰＥに係数１／４を乗算して得られた乗算結果を加算器３２２に供給する。加算器３２２は、かかる乗算結果と、後述する減算器３２３から供給された値とを加算して得られた加算結果を遅延手段３２４に供給する。遅延手段３２４は、かかる加算結果を所定時間だけ遅延したものを平均位相誤差信号ＬＰとして出力する。１／４係数乗算器３２５は、かかる平均位相誤差信号ＬＰに係数１／４を乗算して得られた乗算結果を減算器３２３に供給する。減算器３２３は、上記平均位相誤差信号ＬＰから、この平均位相誤差信号ＬＰを上記１／４係数乗算器３２５にて１／４係数乗算した値を減算して、得られた減算結果を上記加算器３２２に供給する。つまり、減算器３２３及び１／４係数乗算器３２５なる構成により、平均位相誤差信号ＬＰに３／４乗算した値が上記加算器３２２に供給されるのである。
【００１８】
すなわち、かかる図６に示されるが如き構成のディジタルＬＰＦ３２においては、このディジタルＬＰＦ３２によって前回出力された平均位相誤差信号ＬＰの７５％分と、今回、位相誤差検出回路３１から供給されてきた位相誤差信号ＰＥの２５％分とを加算したものを位相誤差信号の平均値として求め、これを平均位相誤差信号ＬＰとしてサンプルホールド回路３４に供給するのである。
【００１９】
１／ｎ分周回路３３は、後述するＶＣＯ９が発生する再生クロック信号ＶＣＣＫを１／ｎ分周して得られた分周クロック信号ＲＳＰをサンプルホールド回路３４及びＰＷＭ（パルス幅変調）回路３５の各々に供給する。
サンプルホールド回路３４は、かかる分周クロック信号ＲＳＰの例えば立ち上がりエッジタイミングにて、上記ディジタルＬＰＦ３２から供給された平均位相誤差信号ＬＰの値をサンプリングして保持しつつ、これをサンプルド平均位相誤差信号ＲＳとしてＰＷＭ回路３５に供給する。
【００２０】
ＰＷＭ回路３５は、上記分周クロック信号ＲＳＰの例えば立ち上がりエッジタイミング毎に、サンプルド平均位相誤差信号ＲＳの値に対応したパルス幅を有するパルス幅変調信号ＰＷＭを再生クロック信号ＶＣＣＫに基づいて発生してこれをループフィルタ８に供給する。すなわち、ＰＷＭ回路３５は、このＰＷＭ回路３５における基本パルス周期Ｎを司る分周クロック信号ＲＳＰの１周期毎に、上記サンプルド平均位相誤差信号に対応したパルス幅を有するパルス幅変調信号ＰＷＭを発生してこれをループフィルタ８に供給するのである。
【００２１】
ループフィルタ８は、かかるパルス幅変調信号ＰＷＭに対する位相補償を行って、この際得られた信号をＶＣＯ９に供給する。ＶＣＯ９は、かかるループフィルタ８にて位相補償されたパルス幅変調信号ＰＷＭの平均電圧レベルに対応した発振周波数を有するクロック信号を発生し、これを上記再生クロック信号ＶＣＣＫとして上記Ａ／Ｄ変換器５、１／ｎ分周回路３３及びＰＷＭ回路３５の各々に供給する。
【００２２】
図７は、上記ＰＬＬ回路３０における内部動作の一例を示す図である。
尚、かかる内部動作例においては、ディジタルＬＰＦ３２における遅延手段３２４の遅延時間を、上記再生クロック信号ＶＣＣＫの２クロック分とし、更に、１／ｎ分周回路３３におけるクロック分周を１／８としている。
図７において、ディジタルＬＰＦ３２は、位相誤差検出回路３１から順次供給されてくる位相誤差信号ＰＥ１〜ＰＥ７に対して、再生クロック信号ＶＣＣＫ２クロック分毎に逐次その平均値を求め、この際得られた平均位相誤差信号ＬＰ１〜ＬＰ１０を順次サンプルホールド回路３４に供給する。１／ｎ分周回路３３は、再生クロック信号ＶＣＣＫを１／８分周したクロックパルスを分周クロック信号ＲＳＰとして出力する。サンプルホールド回路３４は、上記平均位相誤差信号ＬＰ１〜ＬＰ１０の内から、分周クロック信号ＲＳＰの立ち上がりエッジタイミングに存在する平均位相誤差信号ＬＰ１、ＬＰ５及びＬＰ９を夫々取り込み、これらをサンプルド平均位相誤差信号ＲＳとしてＰＷＭ回路３５に供給する。ＰＷＭ回路３５は、上記分周クロック信号ＲＳＰの立ち上がりエッジタイミング毎に、かかる平均位相誤差信号ＬＰ１、ＬＰ５及びＬＰ９夫々の値に対応したパルス幅Ｐ１、Ｐ２及びＰ３を有するパルス幅変調信号ＰＷＭを生成する。
【００２３】
かかる構成によれば、図７に示されるが如く、位相誤差信号ＰＥ１〜ＰＥ７各々の変化周期が一定ではなく、かつ、かかる変化周期がＰＷＭ回路３５の基本パルス周期Ｎよりも小であっても、かかる位相誤差信号ＰＥ１〜ＰＥ７各々の値を反映したパルス幅変調信号ＰＷＭを生成することが可能となるのである。
【００２４】
【発明の効果】
以上の如く、本発明によるディジタルＰＬＬ回路においては、記録媒体から読取られた読取信号を再生クロック信号に応じたサンプリングタイミングにてＡ／Ｄ変換してこの際得られたサンプル値に基づいてかかる読取信号に生じている位相誤差を検出する。次に、この検出した位相誤差に対応した位相誤差信号の平均値を求め、かかる平均値に対応した平均位相誤差信号を、上記再生クロック信号を分周した分周クロックタイミング毎にサンプルホールドする。次に、このサンプルホールドされた平均位相誤差信号を上記分周クロックタイミング毎にＰＷＭ変調して、得られたＰＷＭ変調信号の平均電圧レベルに対応した発振周波数を有するクロック信号を上記再生クロック信号として発生する。
【００２５】
よって、本発明によれば、位相誤差信号の変化周期が一定ではなく、かつ、かかる変化周期がＰＷＭ回路の基本パルス周期よりも小であっても、位相誤差信号に対応した電圧レベルを得る手段として、ＰＷＭ回路を用いることが可能となるので、ディジタルＰＬＬ回路の低消費電力及び低実装密度化を実現することが出来て好ましいのである。
【図面の簡単な説明】
【図１】記録情報再生装置の構成を示す図である。
【図２】ＰＷＭ回路７の構成の一例を示す図である。
【図３】ＰＷＭ回路７の動作例を示す図である。
【図４】本発明によるディジタルＰＬＬ回路３０を備えた記録情報再生装置の構成を示す図である。
【図５】位相誤差検出回路３１の動作を示す図である。
【図６】ディジタルＬＰＦ３２の内部構成の一例を示す図である。
【図７】本発明によるディジタルＰＬＬ回路３０の内部動作の一例を示す図である。
【主要部分の符号の説明】
８ ループフィルタ
９ ＶＣＯ
３０ ディジタルＰＬＬ回路
３１ 位相誤差検出回路
３２ ディジタルＬＰＦ
３３ １／ｎ分周回路
３４ サンプルホールド回路
３５ ＰＷＭ回路
Claims (3)
- 記録媒体から読取られた読取信号を再生クロック信号に応じたタイミングにてサンプリングして順次サンプル値を得るＡ／Ｄ変換器と、前記サンプル値に基づいて再生データを得る復号手段とを備えた記録情報再生装置におけるディジタルＰＬＬ回路であって、
前記サンプル値に基づいて前記読取信号に生じている位相誤差を検出して位相誤差信号を得る位相誤差検出手段と、
前記位相誤差信号の平均値に対応した平均位相誤差信号を求める位相誤差平均手段と、
前記再生クロック信号を分周することにより基本パルス周期を有する分周クロック信号を生成する分周手段と、
前記平均位相誤差信号を前記分周クロック信号に応じてサンプリングしてこれをサンプルド平均位相誤差信号として出力するサンプルホールド手段と、
前記分周クロック信号に応じて前記基本パルス周期内に前記サンプルド平均位相誤差信号に対応したパルス幅のパルスを含むパルス幅変調信号を発生するＰＷＭ回路と、
前記パルス幅変調信号に位相補償処理を施すループフィルタと、
前記ループフィルタによって位相補償された前記パルス幅変調信号の平均電圧レベルに対応した周波数のクロック信号を発生してこれを前記再生クロック信号とするクロック発生手段とを有することを特徴とするディジタルＰＬＬ回路。 - 前記位相誤差平均手段は、前記位相誤差信号に第１係数を乗算した値と、前記位相誤差平均手段にて所定時間前に求められた前記平均位相誤差信号に前記第１係数よりも大なる第２係数を乗算した値とを加算することにより前記平均値を求めることを特徴とする請求項１記載のディジタルＰＬＬ回路。
- 前記位相誤差検出手段は、前記Ａ／Ｄ変換器から順次供給されてくるサンプル値の中からゼロレベル近傍のサンプル値を抽出してこの抽出したサンプル値を前記位相誤差信号とすることを特徴とする請求項１記載のディジタルＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17083795A JP3596827B2 (ja) | 1995-07-06 | 1995-07-06 | ディジタルｐｌｌ回路 |
| US08/664,620 US5748045A (en) | 1995-07-06 | 1996-06-18 | Digital PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17083795A JP3596827B2 (ja) | 1995-07-06 | 1995-07-06 | ディジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0922566A JPH0922566A (ja) | 1997-01-21 |
| JP3596827B2 true JP3596827B2 (ja) | 2004-12-02 |
Family
ID=15912254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17083795A Expired - Fee Related JP3596827B2 (ja) | 1995-07-06 | 1995-07-06 | ディジタルｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5748045A (ja) |
| JP (1) | JP3596827B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2764158B1 (fr) * | 1997-06-03 | 1999-08-20 | Texas Instruments France | Procede et dispositif d'estimation du decalage de frequence dans un signal recu par un demodulateur de telephone mobile |
| KR100289714B1 (ko) * | 1997-08-21 | 2001-05-15 | 윤종용 | 데이터검출기및그방법 |
| KR100289821B1 (ko) | 1997-08-21 | 2001-05-15 | 윤종용 | 데이터검출기및그방법 |
| KR100532403B1 (ko) | 1998-07-16 | 2005-11-30 | 삼성전자주식회사 | 광디스크 재생 시스템의 데이터 복원장치 및 비대칭 보정장치 |
| US6208216B1 (en) | 1998-09-28 | 2001-03-27 | Mikko J. Nasila | Phase-locked-loop pulse-width modulation system |
| JP3323824B2 (ja) * | 1999-02-22 | 2002-09-09 | 松下電器産業株式会社 | クロック生成回路 |
| US6412088B1 (en) * | 1999-12-02 | 2002-06-25 | Maxtor Corporation | Method and apparatus for using block reread |
| US6271733B1 (en) * | 1999-12-13 | 2001-08-07 | Agere Systems Guardian Corp. | Integrated oscillator circuit with a memory based frequency control circuit and associated methods |
| US6999535B1 (en) * | 2000-05-30 | 2006-02-14 | Nokia Mobile Phones Limited | Apparatus, and associated method, for recovering a desired component of a receive signal received at a radio device |
| JP2001357633A (ja) * | 2000-06-12 | 2001-12-26 | Mitsubishi Electric Corp | 情報再生装置および情報再生方法 |
| CA2704030C (en) * | 2001-03-30 | 2015-01-27 | M&Fc Holding, Llc | Enhanced wireless packet data communication system, method, and apparatus applicable to both wide area networks and local area networks |
| KR100398879B1 (ko) * | 2001-07-09 | 2003-09-19 | 삼성전자주식회사 | 입력신호의 영점교차 특성을 이용한 위상오차 검출장치 |
| JP2003298424A (ja) | 2002-04-05 | 2003-10-17 | Matsushita Electric Ind Co Ltd | 信号処理装置およびｄ／ａ変換器 |
| US6906500B2 (en) * | 2002-11-14 | 2005-06-14 | Fyre Storm, Inc. | Method of operating a switching power converter |
| US20060291082A1 (en) * | 2005-06-23 | 2006-12-28 | Steve Bounds | Extending lock-in range of a PLL or DLL |
| US7872542B2 (en) * | 2005-08-01 | 2011-01-18 | Marvell World Trade Ltd. | Variable capacitance with delay lock loop |
| US8248127B2 (en) * | 2010-08-05 | 2012-08-21 | Hong Kong Applied Science And Technology Research Institute Co., Ltd. | Digital phase lock system with dithering pulse-width-modulation controller |
| WO2016019964A1 (en) | 2014-08-08 | 2016-02-11 | Pr Electronics A/S | System and method for modulation and demodulation |
| DE102018220329A1 (de) | 2018-11-27 | 2020-05-28 | Amada Holdings Co., Ltd. | Laserschweissmaschine und verfahren zur überwachung eines schweisszustands |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2255681B (en) * | 1991-05-08 | 1994-09-07 | Sony Corp | Analog-to-digital converter |
| FR2692420A1 (fr) * | 1992-06-11 | 1993-12-17 | Sgs Thomson Microelectronics | Procédé et dispositif d'asservissement en fréquence et phase d'un oscillateur. |
-
1995
- 1995-07-06 JP JP17083795A patent/JP3596827B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-18 US US08/664,620 patent/US5748045A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0922566A (ja) | 1997-01-21 |
| US5748045A (en) | 1998-05-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3596827B2 (ja) | ディジタルｐｌｌ回路 | |
| JP3300186B2 (ja) | 光ディスクプレーヤ | |
| US5315284A (en) | Asynchronous digital threshold detector for a digital data storage channel | |
| JP3129156B2 (ja) | 位相検出方法およびその実施装置 | |
| JPH1027435A (ja) | 再生装置および方法 | |
| JPH06295540A (ja) | ディジタル信号検出回路 | |
| WO2007010994A1 (ja) | デジタル信号再生装置 | |
| JP4055577B2 (ja) | クロック信号再生ｐｌｌ回路 | |
| JPH097304A (ja) | ディジタル信号再生装置 | |
| JP2000230947A (ja) | デジタル位相制御ループにおける周波数検出方法 | |
| EP0206221B1 (en) | Apparatus for recording and reproducing digital signal | |
| WO2007060765A1 (ja) | タイミング抽出装置、並びにこれを用いた情報再生装置及びｄｖｄ装置 | |
| JP3411711B2 (ja) | ディジタルデータ再生装置 | |
| JP2766245B2 (ja) | ディジタル磁気記録再生装置におけるデ−タ再生方法及び回路 | |
| US20100172629A1 (en) | Reproduction signal processing device and video display device | |
| JPH07264069A (ja) | アナログ−デジタル変換ユニット及びそれを用いた信号処理システム | |
| JPH1011899A (ja) | デジタル信号処理装置 | |
| JP3235725B2 (ja) | 電圧制御発振回路と位相同期回路及び光ディスク装置 | |
| JP3371698B2 (ja) | ディジタル信号再生装置及びディジタル信号処理方法 | |
| JP3681429B2 (ja) | ディジタルデータ記録／再生装置及び方法 | |
| JP2942696B2 (ja) | 光ディスクからのデータ再生システム | |
| JP2000195191A (ja) | ディスク記憶装置の信号処理回路および信号処理方法 | |
| JP2976718B2 (ja) | 磁気テープ記録再生装置 | |
| JPH0778422A (ja) | クロック抽出回路 | |
| JP2004326871A (ja) | 位相誤差検出回路および情報再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040521 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040531 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040727 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040906 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040906 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110917 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |