JP3589102B2 - Ｓｏｉ構造のｍｏｓ電界効果トランジスタ及びその製造方法 - Google Patents
Ｓｏｉ構造のｍｏｓ電界効果トランジスタ及びその製造方法 Download PDFInfo
- Publication number
- JP3589102B2 JP3589102B2 JP21201999A JP21201999A JP3589102B2 JP 3589102 B2 JP3589102 B2 JP 3589102B2 JP 21201999 A JP21201999 A JP 21201999A JP 21201999 A JP21201999 A JP 21201999A JP 3589102 B2 JP3589102 B2 JP 3589102B2
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- wiring
- field effect
- gate electrode
- mos field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
- H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H10D30/6711—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect by using electrodes contacting the supplementary regions or layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
Landscapes
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のＭＯＳ電界効果トランジスタ及びその製造方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
ＳＯＩ構造のＭＯＳ電界効果トランジスタは、通常のＭＯＳ電界効果トランジスタに比べ、低消費電力で、かつ高速で駆動させることができる。
【０００３】
図５０は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。シリコン基板１０００上には、シリコン酸化膜からなる埋め込み酸化膜１１００が形成されている。埋め込み酸化膜１１００上には、ソース領域１２００とドレイン領域１３００とが互いに間を設けて形成されている。埋め込み酸化膜１１００上であって、かつソース領域１２００とドレイン領域１３００との間には、ボディ領域１４００が形成されている。ボディ領域１４００上には、ゲート絶縁膜を介してゲート電極１５００が形成されている。
【０００４】
図５０に示すＭＯＳ電界効果トランジスタのボディ領域１４００は、フローティングの状態にある。このため、インパクトイオン現象により発生したキャリアは、ボディ領域１４００に蓄積されることになる。キャリアが蓄積されると、ボディ領域１４００の電位が変化する。これが基板浮遊効果とよばれる現象である。これにより、キンク現象や寄生バイポーラ効果（Ｐａｒａｓｉｔｉｃ Ｂｉｐｏｌａｒ Ｅｆｆｅｃｔ）等の様々な不都合が、ＭＯＳ電界効果トランジスタに生じる。
【０００５】
基板浮遊効果を抑制することができるＳＯＩ構造のＭＯＳ電界効果トランジスタがある。図５１は、このＭＯＳ電界効果トランジタの模式図である。このＭＯＳ電界効果トランジタは、ＤＴＭＯＳ（Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ−ｖｏｌｔａｇｅ ＭＯＳＦＥＴ）と呼ばれる。図５０に示すＭＯＳ電界効果トランジスタとの違いは、ボディ領域１４００とゲート電極１５００とが電気的に接続されている点である。この接続により、ボディ領域１４００内に蓄積された過剰なキャリアがボディ領域１４００外に引き抜くことができる。これにより、ボディ領域の電位が安定し、基板浮遊効果の発生を防ぐことができる。
【０００６】
ところが、ＤＴＭＯＳにはゲート電圧が１Ｖ程度以下という低いゲート電圧条件下でしか、実用的な使用ができないという問題がる。すなわち、ＤＴＭＯＳにおいて、ゲート電極に印加された電圧と同じ値の電圧がボディ領域に印加される。ボディ領域に電圧が印加されることにより、ボディ領域とソース領域とで構成されるｐｎ接合に順バイアス電圧が印加される。ｐｎ接合の順方向耐圧は通常０．７Ｖ程度であるから、ゲート電圧がこれより大きくなると、ボディ領域とソース領域との間に大きな電流が流れる。この電流により、ＳＯＩ構造の目的である低消費電力化が達成できなくなる。また、この電流により、ＳＯＩ構造を含む回路が誤動作することがある。さらに、たとえゲート電圧が０．７Ｖ以下でこのＤＴＭＯＳを使用したとしても、ボディ領域とソース領域との間に少量の順方向電流が流れるので、低消費電力化を達成するには不利である。
【０００７】
本発明の目的は、ゲート電圧が比較的高い条件下で使用される場合であっても、低消費電力にすることが可能なＳＯＩ構造のＭＯＳ電界効果トランジスタ及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
（１）本発明は、ＳＯＩ基板上に形成されたＭＯＳ電界効果トランジスタであって、ソース領域、ドレイン領域、ボディ領域、ゲート電極、ゲート絶縁膜、第１のコンタクト部、第２のコンタクト部及び抵抗部を備える。ボディ領域は、ソース領域とドレイン領域とによって挟まれており、かつ第１の端部と第２の端部とを有する。ゲート電極は、ゲート絶縁膜を介してボディ領域上に形成されており、かつ第１の端部から第２の端部へ向かう方向に延びている。第１のコンタクト部は、第１の端部側に形成される。第１のコンタクト部において、ゲート電極とゲート電極へ入力されるゲート信号を伝達するゲート信号配線とが電気的に接続されている。第２のコンタクト部は、第２の端部側に形成される。第２のコンタクト部において、ゲート電極とボディ領域とが電気的に接続されている。抵抗部は第１の端部側に形成されている。ゲート電極と第１のコンタクト部とは、抵抗部を介して電気的に接続されている。
【０００９】
ＤＴＭＯＳにおいて、ボディ領域とゲート電極とは、電気的に接続されている。また、ボディ領域とソース領域とは、ｐｎ接合となっている。このため、例えば、ｎＭＯＳで説明すると、ゲート電極に正電圧が印加されたとき、上記ｐｎ接合に順方向の電圧が印加されることになる。そして、上記ｐｎ接合の順方向耐圧以上の電圧が、ゲート電極とソース領域との間に印加されると、ボディ領域を介して、ゲート電極とソース領域との間に電流が流れることになる。ゲート電圧を上げていくと、この電流も大きくなる。よって、ゲート電圧が比較的高い条件下で使用される場合、ＤＴＭＯＳの消費電力が大きくなる。
【００１０】
本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、ゲート電極と第１のコンタクト部とは、抵抗部を介して電気的に接続されている。このため、上記ｐｎ接合に流れる順方向電流は抵抗部によって制限され、ボディ領域とソース領域との間の電流を低くすることができる。この結果、ゲート電圧が比較的高い条件下でＤＴＭＯＳを使用しても、ＤＴＭＯＳの消費電力を低くすることができる。
【００１１】
また、本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部は第１の端部側に形成され、第２のコンタクト部は第２の端部側に形成されている。したがって、本発明によれば、ゲート電極に電流が流れるので、ゲート電極自体も抵抗として機能させることができる。
【００１２】
なお、本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、電界効果トランジスタが部分空乏型、完全空乏型のいずれでも消費電力を低くする効果がある。理由は、発明の実施の形態の［実験例］で説明する。
【００１３】
また、本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程により製造することができる。
【００１４】
（ａ）ＳＯＩ基板上に、第１の端部と第２の端部とを有するボディ領域を形成する工程、
（ｂ）ボディ領域上に、第１の端部から第２の端部へ向かう方向に延びているゲート電極を形成する工程、
（ｃ）ゲート電極をマスクとして、ＳＯＩ基板にイオンを注入し、ボディ領域を挟むように、ソース領域及びドレイン領域を形成する工程、
（ｄ）第１の端部側に、ゲート電極とゲート電極へ入力されるゲート信号を伝達するゲート信号配線とが電気的に接続される第１のコンタクト部を形成し、第２の端部側に、ゲート電極とボディ領域とが電気的に接続される第２のコンタクト部を形成する工程、
（ｅ）工程（ｂ）〜工程（ｄ）までにおいて、第１の端部側に、ゲート電極及び第１のコンタクト部とに電気的に接続される抵抗部を形成する工程。
【００１５】
（２）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下のような配線部を備えるのが好ましい。抵抗部は配線部に含まれる。配線部は、第１の端部側に形成され、かつゲート電極と第１のコンタクト部とを電気的に接続している。配線部の一部分の幅を、配線部の他の部分の幅より小さくすることにより、配線部の一部分を抵抗部としている。
【００１６】
この態様は、配線部の一部分の幅を、配線部の他の部分の幅より小さくすることにより、配線部の一部分を抵抗部としている。この態様によれば、配線部の一部分の幅と配線部の一部分の長さとの組み合わせにより、抵抗部の抵抗値を制御できる。すなわち、幅Ｗを大きくすると抵抗値が小さくなり、小さくすると抵抗値が大きくなる。長さＬを大きくすると抵抗値が大きくなり、小さくすると抵抗値が小さくなる。
【００１７】
この態様に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程により製造することができる。
【００１８】
工程（ｅ）は、ゲート電極と第１のコンタクト部とを電気的に接続するための配線部を形成する工程を含み、この配線部形成工程は、配線部の一部分の幅が、配線部の他の部分の幅より小さくなるように、配線部のパターンニングをする。
【００１９】
（３）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下のような配線部を備えるのが好ましい。抵抗部は配線部に含まれる。配線部はポリシリコン膜を含む。配線部は、第１の端部側に形成され、かつゲート電極と第１のコンタクト部とを電気的に接続する。配線部の一部分の不純物濃度を、配線部の他の部分の不純物濃度より低くすることにより、配線部の一部分を抵抗部としている。
【００２０】
この態様は、配線部の一部分の不純物濃度を、配線部の他の部分の不純物濃度より低くすることにより、配線部の一部分を抵抗部としている。この態様によれば、抵抗部の面積を大きくすることなく、かつ配線部となる膜と抵抗部となる膜とを同時に形成できる。
【００２１】
この態様に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程により製造することができる。
【００２２】
工程（ｅ）は、ポリシリコン膜を含み、ゲート電極と第１のコンタクト部とを電気的に接続するための配線部を形成する工程を含み、この配線部形成工程は、配線部の一部分の不純物濃度が、配線部の他の部分の不純物濃度より低くなるようにする。配線部の一部分の不純物濃度が、配線部の他の部分の不純物濃度より低くなるようにする方法としては、例えば、ポリシリコン膜を形成し、この膜の一部分にのみマスクを被せる。そして、この膜にイオンを注入する。この膜の一部分にはイオンが注入されないので、この膜の一部分の不純物濃度を、この膜の他の部分の不純物濃度に比べ低くできる。
【００２３】
（４）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下のような配線部を備えるのが好ましい。抵抗部は配線部に含まれる。配線部は、第１の端部側に形成され、かつゲート電極と第１のコンタクト部とを電気的に接続する。配線部の一部分をポリシリコン膜のみとし、かつ配線部の他の部分をポリシリコン膜及びシリサイド膜を含む構造とすることにより、配線部の一部分を抵抗部としている。
【００２４】
この態様は、配線部の一部分をポリシリコン膜のみの構造とし、配線部の他の部分をポリシリコン膜及びシリサイド膜を含む構造とすることにより、配線部の一部分を抵抗部としている。この態様によれば、配線部の抵抗を低抵抗としつつ、かつ配線部となる膜と抵抗部となる膜とを同時に形成できる。
【００２５】
この態様に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程により製造することができる。
【００２６】
工程（ｅ）は、ゲート電極と第１のコンタクト部とを電気的に接続するための配線部を形成する工程を含み、この配線部形成工程は、配線部の一部分がポリシリコン膜のみからなり、配線部の他の部分がポリシリコン膜及びシリサイド膜を含むようにする。このような構造は、例えば、配線部の一部分のシリサイド膜を除去する方法により、又は配線部の一部分にシリサイド膜が形成されないようにする方法により形成することができる。配線部の一部分のシリサイド膜を除去する方法とは、次の通りである。ポリシリコン膜を形成し、ポリシリコン膜上に高融点金属膜を形成する。高融点金属膜をアニールし、シリサイド膜とする。そして、配線部の一部分上にあるシリサイド膜を除去する。
【００２７】
配線部の一部分にシリサイド膜が形成されないようにする方法とは、次の通りである。ポリシリコン膜を形成する。ポリシリコン膜上のうち、配線部の一部分となる領域以外の領域に、高融点金属膜を形成する。高融点金属膜をアニールし、シリサイド膜とする。
【００２８】
（５）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下のような配線部を備えるのが好ましい。抵抗部は配線部に含まれる。配線部は、第１の端部側に形成され、かつゲート電極と第１のコンタクト部とを電気的に接続する。配線部の長さは、第１のコンタクト部とゲート電極との間の最短距離以上とすることにより、配線部を低抵抗部とする。
【００２９】
この態様は、配線部の長さを、第１のコンタクト部とゲート電極との間の最短距離以上とすることにより、配線部を長くしている。そして、この配線部全体を抵抗部としている。上記距離としては、例えば、１μｍ以上である。
【００３０】
配線部の長さが、第１のコンタクト部とゲート電極との間の最短距離以上となる構造としては、例えば、以下の構造がある。素子分離絶縁層は、ソース及びドレイン領域を囲むように位置している。配線部は、素子分離絶縁層の平面上で迂回して第１のコンタクト部と電気的に接続されている。この構造によれば、抵抗部を素子分離絶縁層上に形成しているので、素子分離絶縁層上の領域を有効利用することができる。
【００３１】
このような構造は、以下の工程により製造することができる。工程（ｅ）は、ゲート電極と第１のコンタクト部とを電気的に接続するための配線部を形成する工程を含み、この配線部形成工程は、ソース及びドレイン領域を囲むように位置している素子分離絶縁層の平面上で、配線部が迂回して第１のコンタクト部と電気的に接続されるように、配線部をパターンニングする。
【００３２】
（６）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、抵抗部の抵抗値としては、例えば、次の値がある。抵抗部の抵抗値は、電界効果トランジスタのＯＮ抵抗値より大きい。
【００３３】
抵抗部の抵抗値は、電界効果トランジスタのＯＮ抵抗値より１０倍以上大きいのが好ましい。電界効果トランジスタに流れる電流は、ドレイン領域とソース領域との間の電流（Ｉｄｓ）の値に、ゲート電極とソース領域との間の電流（Ｉｇｓ）の値を加えた値となる。抵抗部の抵抗値が、電界効果トランジスタのＯＮ抵抗値より１０倍以上大きいと、次のことがいえる。すなわち、ドレイン領域とソース領域との間の電流の値に対して、ゲート電極とソース領域との間の電流の値が、約十分の一以下になるのである。ところで、半導体装置の電気的特性には、１０％程度のばらつきが不可避的に生じる。よって、ゲート電極とソース領域との間の電流の値が、ドレイン領域とソース領域との間の電流の値に加算されても、この合計値は、ドレイン−ソース電流（Ｉｄｓ）の値の誤差の範囲内となるのである。
【００３４】
【発明の実施の形態】
［第１の実施の形態］
｛構造の説明｝
図１は、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。図２は、図１に示すＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。このＳＯＩ構造のＭＯＳ電界効果トランジスタは、配線部５６の一部分の幅を、配線部５６の他の部分の幅より小さくすることにより、配線部５６の一部分を抵抗部５２としている。図１を参考にしながら、図２に示すＳＯＩ構造のＭＯＳ電界効果トランジスタの構造を説明する。ＳＯＩ基板は、シリコン基板１０、埋め込み酸化膜１２及びシリコン層から構成されている。シリコン基板１０上には、シリコン酸化膜からなる埋め込み酸化膜１２が形成されている。埋め込み酸化膜１２上には、シリコン層が形成されている。シリコン層には、ボディ領域（ｐ−領域１４、ｐ＋領域１６）等が形成されている。ＳＯＩ基板は、シリコン基板１０、埋め込み酸化膜１２及びシリコン層から構成されている。
【００３５】
埋め込み酸化膜１２上には、ｐ−領域１４及びｐ＋領域１６を挟むように、フィールド酸化膜１８、２０が形成されている。図１に示すように、ｐ−領域１４を挟むようにドレイン領域３８とソース領域４０とが形成されている。ｐ−領域１４上には、ゲート酸化膜２２が形成されている。ゲート酸化膜２２上には、ゲート電極２４が形成されている。ゲート電極２４は、配線部５６を介してコンタクトパッド層５３と電気的に接続されている。コンタクトパッド層５３及び配線部５６は、ボディ領域の第１の端部１７側に位置している。コンタクトパッド層５３及び配線部５６は、フィールド酸化膜２０上に位置している。配線部５６の一部分の幅は、配線部５６の他の部分の幅より小さい。この幅の小さい部分が抵抗部５２となる。図１に示すように、抵抗部５２の幅Ｗは、例えば、０．１〜０．５μｍである。抵抗部５２の長さＬは、例えば、１〜１０μｍである。ゲート電極２４、配線部５６、抵抗部５２及びコンタクトパッド層５３は、ポリシリコン膜をパターンニングすることにより同時に形成される。
【００３６】
ゲート電極２４を覆うように、ＳＯＩ基板上には、シリコン酸化膜２６が形成されている。シリコン酸化膜２６には、スルーホール２８、３０が形成されている。スルーホール２８は、ボディ領域（ｐ−領域１４、ｐ＋領域１６）の第２の端部１５側に形成されている。スルーホール２８により、ｐ＋領域１６が露出している。アルミ充填膜３４が、スルーホール２８内に充填されている。アルミ充填膜３４により、ゲート電極２４とｐ＋領域１６とが電気的に接続される。ゲート電極２４とｐ＋領域１６とが電気的に接続されている箇所が第２のコンタクト部５０となる。
【００３７】
スルーホール３０は、ボディ領域（ｐ−領域１４、ｐ＋領域１６）の第１の端部１７側に形成されている。シリコン酸化膜２６上には、ゲート信号配線３６が形成されている。ゲート電極２４へ入力されるゲート信号は、ゲート信号配線３６から伝達される。ゲート信号配線３６はアルミニウムから構成されている。ゲート信号配線３６は、スルーホール３０内にも充填されている。ゲート信号配線３６とゲート電極２４とは、スルーホール３０内に充填されたゲート信号配線３６を介して電気的に接続されている。ゲート信号配線３６とゲート電極２４との接続部が、第１のコンタクト部４２となる。ゲート信号は、第１のコンタクト部４２を通り、ゲート電極２４に伝達される。
【００３８】
図１及び図２に示す本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの等価回路を表した図が、図３である。１４及び１６はボディ領域（ｐ−領域１４、ｐ＋領域１６）、２４はゲート電極、３８はドレイン領域、４０はソース領域、５２は抵抗部を示している。
【００３９】
｛製造方法の説明｝
本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法を説明する。図４は、ＳＯＩ基板の平面図である。図５は、図４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。図４及び図５に示すように、ＳＯＩ基板は、シリコン基板１０と、シリコン基板１０上に形成された埋め込み酸化膜１２と、埋め込み酸化膜１２上に形成されたシリコン層１３と、備える。
【００４０】
図６及び図７（図７は、図６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、例えば、ＬＯＣＯＳ法を用いて、シリコン層１３に、フィールド酸化膜１８、２０を形成する。フィールド酸化膜１８、２０は、ｎＭＯＳ電界効果トランジスタが形成される領域を囲むように形成されている。次に、フィールド酸化膜１８、２０をマスクとして、シリコン層１３にｐ型のイオンを注入し、ｎＭＯＳ電界効果トランジスタが形成される領域にｐ−領域１４を形成する。ｐ型のアクセプタとしては、例えば、ボロンがある。イオン注入のエネルギーとしては、例えば、２０ＫｅＶ程度である。ドーズ量としては、例えば、６×１０１２／ｃｍ２である。
【００４１】
図８及び図９（図９は、図８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、次に、例えば、熱酸化により、ｐ−領域１４上にゲート酸化膜となる薄い酸化膜（膜厚７ｎｍ）を形成する。
【００４２】
次に、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極となるポリシリコン膜（膜厚２５０ｎｍ）を形成する。
【００４３】
次に、ポリシリコン膜をフォトリソグラフィ技術とエッチング技術とにより、パターンニングし、ゲート電極２４、配線部５６、抵抗部５２及びコンタクトパッド層５３を形成する。コンタクトパッド層５３及び配線部５６は、ボディ領域の第１の端部１７側に位置している。コンタクトパッド層５３及び配線部５６は、フィールド酸化膜２０上に位置している。ゲート電極２４と配線部５６とは、電気的に接続されている。コンタクトパッド層５３と配線部５６とは、電気的に接続されている。配線部５６の一部分の幅は、配線部５６の他の部分の幅より小さくなるように、ポリシリコン膜をパターンニングする。この幅の小さい部分が抵抗部５２となる。ゲート電極２４とフィールド酸化膜１８との間の領域を、領域４６とする。
【００４４】
図１０及び図１１（図１１は、図１０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、少なくとも領域４６を覆うレジスト４４を形成する。レジスト４４及びフィールド酸化膜１８、２０をマスクとして、ｎ型のイオンをｎＭＯＳ電界効果トランジスタが形成される領域に注入し、ソース領域４０とドレイン領域３８とを形成する。ｎ型のイオンとしては、例えば、リンがある。イオン注入のエネルギーとしては、例えば、４０ＫｅＶである。ドーズ量としては、例えば、２×１０１５／ｃｍ２である。
【００４５】
図１２及び図１３（図１３は、図１２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、少なくとも領域４６を露出するレジスト４８を形成する。レジスト４８をマスクとして、ｐ型のイオンを領域４６に注入し、ｐ＋領域１６を形成する。ｐ型のイオンとしては、例えば、ボロンがある。イオン注入のエネルギーとしては、例えば、２０ＫｅＶである。ドーズ量としては、例えば、２×１０１５／ｃｍ２である。
【００４６】
図１４及び図１５（図１５は、図１４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にシリコン酸化膜２６（膜厚５００ｎｍ）を形成する。
【００４７】
フォトリソグラフィ技術とエッチング技術とにより、シリコン酸化膜２６を選択的に除去し、スルーホール２８及びスルーホール３０を形成する。スルーホール２８は、ｐ＋領域１６を露出させる。スルーホール３０は、コンタクトパッド層５３を露出させる。
【００４８】
図１及び図２に示すように、例えば、スパッタリング法により、ＳＯＩ基板の全面上にアルミニウム膜（膜厚５００ｎｍ）を形成する。
【００４９】
アルミニウム膜を、フォトリソグラフィ技術とエッチング技術とにより、パターンニングし、アルミ充填膜３４、ゲート信号配線３６を形成する。以上により、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。
【００５０】
｛効果の説明｝
（効果１）
図１及び図２に示すように、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、ゲート電極２４と第１のコンタクト部４２とは、抵抗部５２を介して電気的に接続されている。抵抗部５２を備えることにより、以下に説明する効果が生じる。図３に示すように、ゲート電極２４に正電圧が印加されると、抵抗部５２を介してボディ領域（ｐ−領域１４、ｐ＋領域１６）にも同じ値の正電圧が印加される。ボディ領域はｐ型であり、かつソース領域４０はｎ型であるので、ボディ領域とソース領域４０とでｐｎ接合が形成される。通常、ソース領域４０は基準電圧なので、ゲート電極２４への正電圧印加により、ボディ領域とソース領域４０とのｐｎ接合に順方向電圧が印加されることになる。従って、もし抵抗部５２がないと、ゲート電極２４とソース領域４０との間に電流（Ｉｇｓ）が流れることになる。この電流は通常のＭＯＳ電界効果トランジスタでは流れることのない電流なので、望ましくない電流である。しかも、上記ｐｎ接合の順方向耐圧以上の電圧が、ゲート電極２４とソース領域４０との間に印加されると、ゲート電極２４とソース領域４０との間を流れる電流（Ｉｇｓ）が、ソース領域４０とドレイン領域３８との間を流れる電流（Ｉｄｓ）より大きくなることがある。
【００５１】
本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは抵抗部５２を備えている。このため、上記ｐｎ接合に流れる順方向電流は抵抗部５２によって制限され、ボディ領域とソース領域４０との間の電流を低く抑えることができる。この結果、ゲート電圧が比較的高い条件下で第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタを使用しても、ＭＯＳ電界効果トランジスタの消費電力を低くすることができる。
【００５２】
なお、第１の実施の形態は、ｎＭＯＳ電界効果トランジスタについて説明したが、ｐＭＯＳ電界効果トランジスタについても同様の効果が生じる。
【００５３】
また、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部４２は第１の端部１７側に形成され、第２のコンタクト部５０は第２の端部１５側に形成されている。したがって、本発明の第１の実施の形態によれば、ゲート電極２４に電流が流れるので、ゲート電極２４自体も抵抗として機能させることができる。
【００５４】
（効果２）
図１に示すように、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、配線部５６の一部分の幅を、配線部５６の他の部分の幅より小さくすることにより、配線部５６の一部分を抵抗部５２としている。よって、抵抗部５２の幅Ｗと抵抗部５２の長さＬとの組み合わせにより、抵抗部５２の抵抗値を制御できる。すなわち、幅Ｗを大きくすると抵抗値が小さくなり、小さくすると抵抗値が大きくなる。長さＬを大きくすると抵抗値が大きくなり、小さくすると抵抗値が小さくなる。
【００５５】
［第２の実施の形態］
｛構造の説明｝
図１６は、本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。図１７は、図１６に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタとの違いは、抵抗部５２の構造である。すなわち、本発明の第２の実施の形態では、配線部５６の一部分の不純物濃度を、配線部５６の他の部分の不純物濃度より低くすることにより、配線部５６の一部分を抵抗部５２としている。本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの構成要素と同一要素については、同一符号を用いることにより、説明を省略する。
【００５６】
｛製造方法の説明｝
まず、図４（図５）〜図６（図７）に示す工程までを行う。ここまでの工程は、第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法は、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と同じである。図６（図７）に示す工程後、図１８及び図１９（図１９は、図１８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、ｐ−領域１４上にゲート酸化膜となる薄い酸化膜を形成する。形成方法、条件は、第１の実施の形態と同じ方法、条件を用いることができる。 次に、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極となるノンドープのポリシリコン膜（膜厚２００〜５００ｎｍ）を形成する。形成条件は、例えば、以下のとおりである。
温度：５８０〜６２０℃
時間：１０〜３０分
【００５７】
次に、ポリシリコン膜をフォトリソグラフィ技術とエッチング技術とにより、パターンニングし、ゲート電極２４、配線部５６及びコンタクトパッド層５３を形成する。コンタクトパッド層５３及び配線部５６は、ボディ領域の第１の端部１７側に位置している。コンタクトパッド層５３及び配線部５６は、フィールド酸化膜２０上に位置している。ゲート電極２４と配線部５６とは、電気的に接続されている。コンタクトパッド層５３と配線部５６とは、電気的に接続されている。ゲート電極２４とフィールド酸化膜１８との間の領域を、領域４６とする。
【００５８】
図２０及び図２１（図２１は、図２０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、領域４６を覆うレジスト４４及び配線部５６の一部を覆うレジスト４５を形成する。
【００５９】
図２２及び図２３（図２３は、図２２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、レジスト４４、４５及びフィールド酸化膜１８、２０をマスクとして、ｎ型のイオンをｎＭＯＳ電界効果トランジスタが形成される領域に注入し、ソース領域４０とドレイン領域３８とを形成する。ｎ型のイオンとしては、例えば、リンがある。イオン注入のエネルギーとしては、例えば、４０ＫｅＶである。ドーズ量としては、例えば、２×１０１５／ｃｍ２である。このイオン注入により、ゲート電極２４、コンタクトパッド層５３及び配線部５６にもイオンが注入される。但し、配線部５６の一部分上にはレジスト４５があるので、この部分にはイオンが注入されない。この部分が抵抗部５２となる。
【００６０】
なお、抵抗部５２の抵抗値が所望値でない場合は、以下の工程が追加される。まず、ソース領域４０及びドレイン領域３８形成後、レジスト４４、４５を除去する。次に、抵抗部５２の抵抗値が所望の値となるようなドーズ量でｎ型のイオンをＳＯＩ基板全面に注入する。
【００６１】
図２４及び図２５（図２５は、図２４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図２４及び図２５で示す工程は、図１２及び図１３に示す工程と同じである。
【００６２】
次に、図２６及び図２７（図２７は、図２６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図２６及び図２７で示す工程は、図１４及び図１５に示す工程と同じである。
【００６３】
次に、図１６及び図１７で示す工程を行う。図１６及び図１７で示す工程は、図１及び図２に示す工程と同じである。以上により、第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。
【００６４】
｛効果の説明｝
（効果１）
本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの効果１は、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの効果１と同じである。
【００６５】
（効果２）
図１６及び図１７に示すように、本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタによれば、配線部５６の一部分の不純物濃度を、配線部５６の他の部分の不純物濃度より低くすることにより、配線部５６の一部分を抵抗部５２としている。よって、本発明の第２の実施の形態によれば、抵抗部の面積を大きくすることなく、かつ配線部となる膜と抵抗部となる膜とを同時に形成できる。
【００６６】
なお、抵抗部５２の不純物濃度は、例えば、１×１０１７／ｃｍ３〜５×１０１９／ｃｍ３である。このとき、抵抗値は、１０ｋΩ〜１ＭΩとなる。
【００６７】
［第３の実施の形態］
｛構造の説明｝
図２８は、本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。図２９は、図２８に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタとの違いは、抵抗部５２の構造である。すなわち、本発明の第３の実施の形態では、配線部５６の一部分をポリシリコン膜のみの構造とし、配線部５６の他の部分をポリシリコン膜及びシリサイド膜５４を含む構造とすることにより、配線部５６の一部分を抵抗部５２としている。本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの構成要素と同一要素については、同一符号を用いることにより、説明を省略する。
【００６８】
｛製造方法の説明｝
まず、図４（図５）〜図６（図７）に示す工程までを行う。ここまでの工程は、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法は、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と同じである。図６（図７）に示す工程後、図３０及び図３１（図３１は、図３０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、ｐ−領域１４上にゲート酸化膜となる薄い酸化膜を形成する。形成方法、条件は、第１の実施の形態と同じ方法、条件を用いることができる。 次に、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極となるポリシリコン膜を形成する。形成条件は、第１の実施の形態と同じ条件を用いることができる。
【００６９】
次に、例えば、スパッタリングにより、ポリシリコン膜の全面上に高融点金属膜であるＭｏ膜（膜厚５０〜２００ｎｍ）を形成する。形成条件は、例えば、以下のとおりである。
温度：室温〜１００℃
時間：１０〜３０分
【００７０】
そして、高融点金属膜をアニールし、ポリシリコン膜上にシリサイド膜５４を形成する。アニール条件は、例えば、以下のとおりである。
温度：９００〜１０５０℃
時間：数分〜３０分
【００７１】
次に、シリサイド膜５４及びポリシリコン膜をフォトリソグラフィ技術とエッチング技術とにより、パターンニングし、ゲート電極２４、配線部５６及びコンタクトパッド層５３を形成する。コンタクトパッド層５３及び配線部５６は、ボディ領域の第１の端部１７側に位置している。コンタクトパッド層５３及び配線部５６は、フィールド酸化膜２０上に位置している。ゲート電極２４と配線部５６とは、電気的に接続されている。コンタクトパッド層５３と配線部５６とは、電気的に接続されている。ゲート電極２４とフィールド酸化膜１８との間の領域を、領域４６とする。
【００７２】
次に、図３２及び図３３（図３３は、図３２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図３２及び図３３で示す工程は、図１０及び図１１に示す工程と同じである。
【００７３】
次に、図３４及び図３５（図３５は、図３４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図３４及び図３５で示す工程は、図１２及び図１３に示す工程と同じである。
【００７４】
次に、図３６及び図３７（図３７は、図３６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、ＳＯＩ基板の全面にレジスト５８を形成する。抵抗部となる位置上にあるレジストを除去する。そして、レジスト５８をマスクとして、シリサイド膜５４を選択的に除去する。配線部５６のうち、シリサイド膜５４が除去されている部分が抵抗部５２となる。
【００７５】
次に、図３８及び図３９（図３９は、図３８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図３８及び図３９で示す工程は、図１４及び図１５に示す工程と同じである。
【００７６】
次に、図２８及び図２９で示す工程を行う。図２８及び図２９で示す工程は、図１及び図２に示す工程と同じである。以上により、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。
【００７７】
｛効果の説明｝
（効果１）
本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの効果１は、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの効果１と同じである。
【００７８】
（効果２）
図２８及び図２９に示すように、本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタによれば、配線部５６の一部分をポリシリコン膜のみの構造とし、配線部５６の他の部分をポリシリコン膜及びシリサイド膜５４を含む構造とすることにより、配線部５６の一部分を抵抗部５２としている。本発明の第３の実施の形態によれば、配線部の抵抗を低抵抗としつつ、かつ配線部となる膜と抵抗部となる膜とを同時に形成できる。
【００７９】
［第４の実施の形態］
｛構造の説明｝
図４０は、本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。図４１は、図４０に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタとの違いは、抵抗部５２の構造である。すなわち、本発明の第４の実施の形態において、配線部５６は、フィールド酸化膜２０の平面上を迂回して第１のコンタクト部４２と電気的に接続されている。これにより、配線部５６の長さは、第１のコンタクト部４２とゲート電極２４との間の最短距離以上となる。この配線部５６全体を抵抗部５２としている。本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの構成要素と同一要素については、同一符号を用いることにより、説明を省略する。
【００８０】
｛製造方法の説明｝
まず、図４（図５）〜図６（図７）に示す工程までを行う。ここまでの工程は、第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法は、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と同じである。図６（図７）に示す工程後、図４２及び図４３（図４３は、図４２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、ｐ−領域１４上にゲート酸化膜となる薄い酸化膜を形成する。形成方法、条件は、第１の実施の形態と同じ方法、条件を用いることができる。次に、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極となるポリシリコン膜を形成する。形成条件は、第１の実施の形態と同じ条件を用いることができる。
【００８１】
次に、ポリシリコン膜をフォトリソグラフィ技術とエッチング技術とにより、パターンニングし、ゲート電極２４、配線部５６及びコンタクトパッド層５３を形成する。コンタクトパッド層５３及び配線部５６は、ボディ領域の第１の端部１７側に位置している。コンタクトパッド層５３及び配線部５６は、フィールド酸化膜２０上に位置している。ゲート電極２４と配線部５６とは、電気的に接続されている。配線部５６は、迂回してコンタクトパッド層５３へ延びている。コンタクトパッド層５３と配線部５６とは、電気的に接続されている。ゲート電極２４とフィールド酸化膜１８との間の領域を、領域４６とする。
【００８２】
次に、図４４及び図４５（図４５は、図４４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図４４及び図４５で示す工程は、図１０及び図１１に示す工程と同じである。
【００８３】
次に、図４６及び図４７（図４７は、図４６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図４６及び図４７で示す工程は、図１２及び図１３に示す工程と同じである。
【００８４】
次に、図４８及び図４９（図４９は、図４８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図４８及び図４９で示す工程は、図１４及び図１５に示す工程と同じである。
【００８５】
次に、図４０及び図４１で示す工程を行う。図４０及び図４１で示す工程は、図１及び図２に示す工程と同じである。以上により、第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。
【００８６】
｛効果の説明｝
（効果１）
本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの効果１は、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの効果１と同じである。
【００８７】
（効果２）
図４０及び図４１に示すように、本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタによれば、配線部５６を迂回させて、第１のコンタクト部４２と電気的に接続させている。よって、配線部５６の長さは、第１のコンタクト部４２とゲート電極２４との間の最短距離以上となる。本発明の第４の実施の形態は、配線部５６を長くすることにより、この配線部５６全体を抵抗部５２としている。本発明の第４の実施の形態によれば、抵抗部をフィールド酸化膜上に形成しているので、フィールド酸化膜上の領域を有効利用することができる。
【００８８】
［実験例］
ＤＴＭＯＳの特性を説明しながら、抵抗部Ｒを備えることにより生じる効果を、実験例を用いて説明する。図５０は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。この構造は、背景技術の欄ですでに説明した。この構造を、以下、フローティングボディ型電界効果トランジスタと呼ぶ。図５１は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの他の例の模式図である。この構造は、背景技術の欄ですでに説明した。この構造を、以下、ＤＴＭＯＳ型電界効果トランジスタと呼ぶ。図５２は、本発明の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図である。図５２に示す構造と図５１に示す構造との違いは、図５２に示す構造は、抵抗部Ｒを備えている点である。この構造を、以下、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタと呼ぶ。
【００８９】
そして、これらのＭＯＳ電界効果トランジスタの動作モードには、完全空乏型（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）と、部分空乏型（Ｐａｒｔｉａｌｌｙ Ｄ−ｅｐｌｅｔｅｄ）と、がある。一般的に、完全空乏型は、部分空乏型よりもボディ領域の厚さが小さい。このため、ボディ領域がすべて空乏層となる。これに対して、部分空乏型は、ボディ領域の底部が空乏層とならない。
【００９０】
図５３は、フローティングボディ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００９１】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：無し
グラフから分かるように、ゲート電圧（Ｖｇ）が０．５Ｖ近辺の範囲のとき、ドレイン電圧（Ｖｄ）が上昇すると、ゲート電圧（Ｖｇ）が同じでも、電流（Ｉｄｓ）が急上昇する。これは、ドレイン電圧（Ｖｄ）が上昇すると基板浮遊効果が生じるので、しきい値の低下が起きるからである。
【００９２】
ちなみに電流（Ｉｄｓ）が、例えば、１．Ｅ−０３（Ａ）とは、ドレイン−ソース間に１ｍＡの電流が流れていることを示している。
【００９３】
１．Ｅ−０３（Ａ）＝１．０×１０−３（Ａ）＝１．０（ｍＡ）
なお、図５３から図５９に示すＶｇ−Ｉｄｓ特性において、縦軸（Ｉｄｓ）は電界効果トランジスタのドレイン−ソース間の電流にゲート−ソース間の電流を加えた値を示している。
【００９４】
図５４は、フローティングボディ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００９５】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：無し
グラフから分かるように、完全空乏型では、上記した部分空乏型で生じる現象が生じていない。
【００９６】
図５５は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００９７】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：無し
グラフから分かるように、ＤＴＭＯＳ型電界効果トランジスタだと、部分空乏型であっても、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【００９８】
しかし、図５３と比べて、（Ｖｇ）が０．８Ｖ以上の領域では（Ｉｄｓ）が異常に増加している。これはゲート電極からボディ領域を介してソース領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加わっているためである。この電流（Ｉｇｓ）の増大が抵抗部Ｒを有さないＤＴＭＯＳ型電界効果トランジスタの実用的に使用できる電源電圧の範囲を制限している理由である。
【００９９】
図５６は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【０１００】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：無し
グラフから分かるように、ＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）も、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象がほとんど生じていない。
【０１０１】
しかし、図５４と比べて（Ｖｇ）が０．７Ｖ付近以上の領域で（Ｉｄｓ）が異常に増加している。この原因は、ゲート電極からボディ領域を介してソース領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加わっているためである。
【０１０２】
図５７は、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【０１０３】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：有り（５６ｋΩ）
本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、抵抗部Ｒを備えている。グラフから分かるように、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、ゲート電圧（Ｖｇ）が比較的高くても（１．０Ｖ以上）、電流Ｉｄｓが１．Ｅ−０３近辺の範囲以下に抑えられている。これは、抵抗部Ｒにより、ボディ領域とソース領域との間の電流が抑制されるからである。よって、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、ゲート電圧が比較的高い条件下で使用されても、電流（Ｉｄｓ）、すなわち消費電力を低くすることができる。これに対して、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタ（図５５）は、ゲート電圧（Ｖｇ）が比較的高くなると（１．０Ｖ以上）、電流（Ｉｄｓ）を１．Ｅ−０３近辺の範囲以下に抑えることができなくなる。
【０１０４】
また、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタも、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【０１０５】
図５８は、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【０１０６】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：有り（５６ｋΩ）
図５８において、Ｖｇ（０．７Ｖ以上）でも、図５６に見られるような（Ｉｄｓ）の異常な増加は見あたらない。抵抗部Ｒにより（Ｉｇｓ）が制限されているからである。
【０１０７】
また、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタも、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【０１０８】
図５９は、抵抗部Ｒが有る場合と、抵抗部Ｒがない場合とを、一緒に表したグラフである。すなわち、図５９には、図５５に示すグラフのうち、ドレイン電圧（Ｖｄ）が１．１Ｖのときのグラフが表されている。また、図５９には、図５７に示すグラフのうち、ドレイン電圧（Ｖｄ）が１．１Ｖのときのグラフが表されている。ゲート電圧（Ｖｇ）が比較的高い場合（１．０Ｖ以上）、抵抗部Ｒを備えるＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）は、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）に比べて、低いことが分かる。
【０１０９】
図６０は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ゲート電極からボディ領域を通りソース領域へ流れる電流（Ｉｇｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【０１１０】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
グラフから分かるように、抵抗部Ｒ（５６ｋΩ）がある場合は、抵抗部Ｒがない場合に比べて、ゲート電圧（Ｖｇ）が比較的高い場合（０．７〜０．８Ｖ以上）、電流（Ｉｇｓ）が抑制されていることが分かる。上記で説明した本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）を比較的低い値にできるのは、電流（Ｉｇｓ）が抑制されているからである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図２】図１に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの等価回路図である。
【図４】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第１工程を説明するためのＳＯＩ基板の平面図である。
【図５】図４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図６】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第２工程を説明するためのＳＯＩ基板の平面図である。
【図７】図６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図８】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第３工程を説明するためのＳＯＩ基板の平面図である。
【図９】図８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１０】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第４工程を説明するためのＳＯＩ基板の平面図である。
【図１１】図１０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１２】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第５工程を説明するためのＳＯＩ基板の平面図である。
【図１３】図１２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１４】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第６工程を説明するためのＳＯＩ基板の平面図である。
【図１５】図１４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１６】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図１７】図１６に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１８】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第１工程を説明するためのＳＯＩ基板の平面図である。
【図１９】図１８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２０】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第２工程を説明するためのＳＯＩ基板の平面図である。
【図２１】図２０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２２】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第３工程を説明するためのＳＯＩ基板の平面図である。
【図２３】図２２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２４】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第４工程を説明するためのＳＯＩ基板の平面図である。
【図２５】図２４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２６】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第５工程を説明するためのＳＯＩ基板の平面図である。
【図２７】図２６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２８】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図２９】図２８に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３０】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第１工程を説明するためのＳＯＩ基板の平面図である。
【図３１】図３０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３２】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第２工程を説明するためのＳＯＩ基板の平面図である。
【図３３】図３２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３４】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第３工程を説明するためのＳＯＩ基板の平面図である。
【図３５】図３４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３６】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第４工程を説明するためのＳＯＩ基板の平面図である。
【図３７】図３６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３８】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第５工程を説明するためのＳＯＩ基板の平面図である。
【図３９】図３８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図４０】本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図４１】図４０に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図４２】本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第１工程を説明するためのＳＯＩ基板の平面図である。
【図４３】図４２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図４４】本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第２工程を説明するためのＳＯＩ基板の平面図である。
【図４５】図４４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図４６】本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第３工程を説明するためのＳＯＩ基板の平面図である。
【図４７】図４６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図４８】本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第４工程を説明するためのＳＯＩ基板の平面図である。
【図４９】図４８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図５０】ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。
【図５１】ＳＯＩ構造のＭＯＳ電界効果トランジスタの他の例の模式図である。
【図５２】本発明の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図である。
【図５３】フローティングボディ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図５４】フローティングボディ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図５５】ＤＴＭＯＳ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図５６】ＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図５７】本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図５８】本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図５９】抵抗部Ｒを備えたＤＴＭＯＳ型電界効果トランジスタの特性と、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタの特性と、を比較したグラフである。
【図６０】ＤＴＭＯＳ型電界効果トランジスタのゲート電圧Ｖｇと、ゲート電極からボディ領域を通りソース領域へ流れる電流Ｉｇｓと、の関係を示したグラフである。
【符号の説明】
１０ シリコン基板
１２ 埋め込み酸化膜
１３ シリコン層
１４ ｐ−領域
１５ 第２の端部
１６ ｐ＋領域
１７ 第１の端部
１８ フィールド酸化膜
２０ フィールド酸化膜
２２ ゲート酸化膜
２４ ゲート電極
２６ シリコン酸化膜
２８ スルーホール
３０ スルーホール
３２ ポリシリコン膜
３４ アルミ充填膜
３６ ゲート信号配線
３８ ドレイン領域
４０ ソース領域
４２ 第１のコンタクト部
４４ レジスト
４５ レジスト
４６ 領域
４８ レジスト
５０ 第２のコンタクト部
５２ 抵抗部
５３ コンタクトパッド層
５４ シリサイド膜
５６ 配線部
５８ レジスト膜
６０ スルーホール
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のＭＯＳ電界効果トランジスタ及びその製造方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
ＳＯＩ構造のＭＯＳ電界効果トランジスタは、通常のＭＯＳ電界効果トランジスタに比べ、低消費電力で、かつ高速で駆動させることができる。
【０００３】
図５０は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。シリコン基板１０００上には、シリコン酸化膜からなる埋め込み酸化膜１１００が形成されている。埋め込み酸化膜１１００上には、ソース領域１２００とドレイン領域１３００とが互いに間を設けて形成されている。埋め込み酸化膜１１００上であって、かつソース領域１２００とドレイン領域１３００との間には、ボディ領域１４００が形成されている。ボディ領域１４００上には、ゲート絶縁膜を介してゲート電極１５００が形成されている。
【０００４】
図５０に示すＭＯＳ電界効果トランジスタのボディ領域１４００は、フローティングの状態にある。このため、インパクトイオン現象により発生したキャリアは、ボディ領域１４００に蓄積されることになる。キャリアが蓄積されると、ボディ領域１４００の電位が変化する。これが基板浮遊効果とよばれる現象である。これにより、キンク現象や寄生バイポーラ効果（Ｐａｒａｓｉｔｉｃ Ｂｉｐｏｌａｒ Ｅｆｆｅｃｔ）等の様々な不都合が、ＭＯＳ電界効果トランジスタに生じる。
【０００５】
基板浮遊効果を抑制することができるＳＯＩ構造のＭＯＳ電界効果トランジスタがある。図５１は、このＭＯＳ電界効果トランジタの模式図である。このＭＯＳ電界効果トランジタは、ＤＴＭＯＳ（Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ−ｖｏｌｔａｇｅ ＭＯＳＦＥＴ）と呼ばれる。図５０に示すＭＯＳ電界効果トランジスタとの違いは、ボディ領域１４００とゲート電極１５００とが電気的に接続されている点である。この接続により、ボディ領域１４００内に蓄積された過剰なキャリアがボディ領域１４００外に引き抜くことができる。これにより、ボディ領域の電位が安定し、基板浮遊効果の発生を防ぐことができる。
【０００６】
ところが、ＤＴＭＯＳにはゲート電圧が１Ｖ程度以下という低いゲート電圧条件下でしか、実用的な使用ができないという問題がる。すなわち、ＤＴＭＯＳにおいて、ゲート電極に印加された電圧と同じ値の電圧がボディ領域に印加される。ボディ領域に電圧が印加されることにより、ボディ領域とソース領域とで構成されるｐｎ接合に順バイアス電圧が印加される。ｐｎ接合の順方向耐圧は通常０．７Ｖ程度であるから、ゲート電圧がこれより大きくなると、ボディ領域とソース領域との間に大きな電流が流れる。この電流により、ＳＯＩ構造の目的である低消費電力化が達成できなくなる。また、この電流により、ＳＯＩ構造を含む回路が誤動作することがある。さらに、たとえゲート電圧が０．７Ｖ以下でこのＤＴＭＯＳを使用したとしても、ボディ領域とソース領域との間に少量の順方向電流が流れるので、低消費電力化を達成するには不利である。
【０００７】
本発明の目的は、ゲート電圧が比較的高い条件下で使用される場合であっても、低消費電力にすることが可能なＳＯＩ構造のＭＯＳ電界効果トランジスタ及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
（１）本発明は、ＳＯＩ基板上に形成されたＭＯＳ電界効果トランジスタであって、ソース領域、ドレイン領域、ボディ領域、ゲート電極、ゲート絶縁膜、第１のコンタクト部、第２のコンタクト部及び抵抗部を備える。ボディ領域は、ソース領域とドレイン領域とによって挟まれており、かつ第１の端部と第２の端部とを有する。ゲート電極は、ゲート絶縁膜を介してボディ領域上に形成されており、かつ第１の端部から第２の端部へ向かう方向に延びている。第１のコンタクト部は、第１の端部側に形成される。第１のコンタクト部において、ゲート電極とゲート電極へ入力されるゲート信号を伝達するゲート信号配線とが電気的に接続されている。第２のコンタクト部は、第２の端部側に形成される。第２のコンタクト部において、ゲート電極とボディ領域とが電気的に接続されている。抵抗部は第１の端部側に形成されている。ゲート電極と第１のコンタクト部とは、抵抗部を介して電気的に接続されている。
【０００９】
ＤＴＭＯＳにおいて、ボディ領域とゲート電極とは、電気的に接続されている。また、ボディ領域とソース領域とは、ｐｎ接合となっている。このため、例えば、ｎＭＯＳで説明すると、ゲート電極に正電圧が印加されたとき、上記ｐｎ接合に順方向の電圧が印加されることになる。そして、上記ｐｎ接合の順方向耐圧以上の電圧が、ゲート電極とソース領域との間に印加されると、ボディ領域を介して、ゲート電極とソース領域との間に電流が流れることになる。ゲート電圧を上げていくと、この電流も大きくなる。よって、ゲート電圧が比較的高い条件下で使用される場合、ＤＴＭＯＳの消費電力が大きくなる。
【００１０】
本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、ゲート電極と第１のコンタクト部とは、抵抗部を介して電気的に接続されている。このため、上記ｐｎ接合に流れる順方向電流は抵抗部によって制限され、ボディ領域とソース領域との間の電流を低くすることができる。この結果、ゲート電圧が比較的高い条件下でＤＴＭＯＳを使用しても、ＤＴＭＯＳの消費電力を低くすることができる。
【００１１】
また、本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部は第１の端部側に形成され、第２のコンタクト部は第２の端部側に形成されている。したがって、本発明によれば、ゲート電極に電流が流れるので、ゲート電極自体も抵抗として機能させることができる。
【００１２】
なお、本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、電界効果トランジスタが部分空乏型、完全空乏型のいずれでも消費電力を低くする効果がある。理由は、発明の実施の形態の［実験例］で説明する。
【００１３】
また、本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程により製造することができる。
【００１４】
（ａ）ＳＯＩ基板上に、第１の端部と第２の端部とを有するボディ領域を形成する工程、
（ｂ）ボディ領域上に、第１の端部から第２の端部へ向かう方向に延びているゲート電極を形成する工程、
（ｃ）ゲート電極をマスクとして、ＳＯＩ基板にイオンを注入し、ボディ領域を挟むように、ソース領域及びドレイン領域を形成する工程、
（ｄ）第１の端部側に、ゲート電極とゲート電極へ入力されるゲート信号を伝達するゲート信号配線とが電気的に接続される第１のコンタクト部を形成し、第２の端部側に、ゲート電極とボディ領域とが電気的に接続される第２のコンタクト部を形成する工程、
（ｅ）工程（ｂ）〜工程（ｄ）までにおいて、第１の端部側に、ゲート電極及び第１のコンタクト部とに電気的に接続される抵抗部を形成する工程。
【００１５】
（２）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下のような配線部を備えるのが好ましい。抵抗部は配線部に含まれる。配線部は、第１の端部側に形成され、かつゲート電極と第１のコンタクト部とを電気的に接続している。配線部の一部分の幅を、配線部の他の部分の幅より小さくすることにより、配線部の一部分を抵抗部としている。
【００１６】
この態様は、配線部の一部分の幅を、配線部の他の部分の幅より小さくすることにより、配線部の一部分を抵抗部としている。この態様によれば、配線部の一部分の幅と配線部の一部分の長さとの組み合わせにより、抵抗部の抵抗値を制御できる。すなわち、幅Ｗを大きくすると抵抗値が小さくなり、小さくすると抵抗値が大きくなる。長さＬを大きくすると抵抗値が大きくなり、小さくすると抵抗値が小さくなる。
【００１７】
この態様に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程により製造することができる。
【００１８】
工程（ｅ）は、ゲート電極と第１のコンタクト部とを電気的に接続するための配線部を形成する工程を含み、この配線部形成工程は、配線部の一部分の幅が、配線部の他の部分の幅より小さくなるように、配線部のパターンニングをする。
【００１９】
（３）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下のような配線部を備えるのが好ましい。抵抗部は配線部に含まれる。配線部はポリシリコン膜を含む。配線部は、第１の端部側に形成され、かつゲート電極と第１のコンタクト部とを電気的に接続する。配線部の一部分の不純物濃度を、配線部の他の部分の不純物濃度より低くすることにより、配線部の一部分を抵抗部としている。
【００２０】
この態様は、配線部の一部分の不純物濃度を、配線部の他の部分の不純物濃度より低くすることにより、配線部の一部分を抵抗部としている。この態様によれば、抵抗部の面積を大きくすることなく、かつ配線部となる膜と抵抗部となる膜とを同時に形成できる。
【００２１】
この態様に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程により製造することができる。
【００２２】
工程（ｅ）は、ポリシリコン膜を含み、ゲート電極と第１のコンタクト部とを電気的に接続するための配線部を形成する工程を含み、この配線部形成工程は、配線部の一部分の不純物濃度が、配線部の他の部分の不純物濃度より低くなるようにする。配線部の一部分の不純物濃度が、配線部の他の部分の不純物濃度より低くなるようにする方法としては、例えば、ポリシリコン膜を形成し、この膜の一部分にのみマスクを被せる。そして、この膜にイオンを注入する。この膜の一部分にはイオンが注入されないので、この膜の一部分の不純物濃度を、この膜の他の部分の不純物濃度に比べ低くできる。
【００２３】
（４）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下のような配線部を備えるのが好ましい。抵抗部は配線部に含まれる。配線部は、第１の端部側に形成され、かつゲート電極と第１のコンタクト部とを電気的に接続する。配線部の一部分をポリシリコン膜のみとし、かつ配線部の他の部分をポリシリコン膜及びシリサイド膜を含む構造とすることにより、配線部の一部分を抵抗部としている。
【００２４】
この態様は、配線部の一部分をポリシリコン膜のみの構造とし、配線部の他の部分をポリシリコン膜及びシリサイド膜を含む構造とすることにより、配線部の一部分を抵抗部としている。この態様によれば、配線部の抵抗を低抵抗としつつ、かつ配線部となる膜と抵抗部となる膜とを同時に形成できる。
【００２５】
この態様に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程により製造することができる。
【００２６】
工程（ｅ）は、ゲート電極と第１のコンタクト部とを電気的に接続するための配線部を形成する工程を含み、この配線部形成工程は、配線部の一部分がポリシリコン膜のみからなり、配線部の他の部分がポリシリコン膜及びシリサイド膜を含むようにする。このような構造は、例えば、配線部の一部分のシリサイド膜を除去する方法により、又は配線部の一部分にシリサイド膜が形成されないようにする方法により形成することができる。配線部の一部分のシリサイド膜を除去する方法とは、次の通りである。ポリシリコン膜を形成し、ポリシリコン膜上に高融点金属膜を形成する。高融点金属膜をアニールし、シリサイド膜とする。そして、配線部の一部分上にあるシリサイド膜を除去する。
【００２７】
配線部の一部分にシリサイド膜が形成されないようにする方法とは、次の通りである。ポリシリコン膜を形成する。ポリシリコン膜上のうち、配線部の一部分となる領域以外の領域に、高融点金属膜を形成する。高融点金属膜をアニールし、シリサイド膜とする。
【００２８】
（５）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下のような配線部を備えるのが好ましい。抵抗部は配線部に含まれる。配線部は、第１の端部側に形成され、かつゲート電極と第１のコンタクト部とを電気的に接続する。配線部の長さは、第１のコンタクト部とゲート電極との間の最短距離以上とすることにより、配線部を低抵抗部とする。
【００２９】
この態様は、配線部の長さを、第１のコンタクト部とゲート電極との間の最短距離以上とすることにより、配線部を長くしている。そして、この配線部全体を抵抗部としている。上記距離としては、例えば、１μｍ以上である。
【００３０】
配線部の長さが、第１のコンタクト部とゲート電極との間の最短距離以上となる構造としては、例えば、以下の構造がある。素子分離絶縁層は、ソース及びドレイン領域を囲むように位置している。配線部は、素子分離絶縁層の平面上で迂回して第１のコンタクト部と電気的に接続されている。この構造によれば、抵抗部を素子分離絶縁層上に形成しているので、素子分離絶縁層上の領域を有効利用することができる。
【００３１】
このような構造は、以下の工程により製造することができる。工程（ｅ）は、ゲート電極と第１のコンタクト部とを電気的に接続するための配線部を形成する工程を含み、この配線部形成工程は、ソース及びドレイン領域を囲むように位置している素子分離絶縁層の平面上で、配線部が迂回して第１のコンタクト部と電気的に接続されるように、配線部をパターンニングする。
【００３２】
（６）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、抵抗部の抵抗値としては、例えば、次の値がある。抵抗部の抵抗値は、電界効果トランジスタのＯＮ抵抗値より大きい。
【００３３】
抵抗部の抵抗値は、電界効果トランジスタのＯＮ抵抗値より１０倍以上大きいのが好ましい。電界効果トランジスタに流れる電流は、ドレイン領域とソース領域との間の電流（Ｉｄｓ）の値に、ゲート電極とソース領域との間の電流（Ｉｇｓ）の値を加えた値となる。抵抗部の抵抗値が、電界効果トランジスタのＯＮ抵抗値より１０倍以上大きいと、次のことがいえる。すなわち、ドレイン領域とソース領域との間の電流の値に対して、ゲート電極とソース領域との間の電流の値が、約十分の一以下になるのである。ところで、半導体装置の電気的特性には、１０％程度のばらつきが不可避的に生じる。よって、ゲート電極とソース領域との間の電流の値が、ドレイン領域とソース領域との間の電流の値に加算されても、この合計値は、ドレイン−ソース電流（Ｉｄｓ）の値の誤差の範囲内となるのである。
【００３４】
【発明の実施の形態】
［第１の実施の形態］
｛構造の説明｝
図１は、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。図２は、図１に示すＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。このＳＯＩ構造のＭＯＳ電界効果トランジスタは、配線部５６の一部分の幅を、配線部５６の他の部分の幅より小さくすることにより、配線部５６の一部分を抵抗部５２としている。図１を参考にしながら、図２に示すＳＯＩ構造のＭＯＳ電界効果トランジスタの構造を説明する。ＳＯＩ基板は、シリコン基板１０、埋め込み酸化膜１２及びシリコン層から構成されている。シリコン基板１０上には、シリコン酸化膜からなる埋め込み酸化膜１２が形成されている。埋め込み酸化膜１２上には、シリコン層が形成されている。シリコン層には、ボディ領域（ｐ−領域１４、ｐ＋領域１６）等が形成されている。ＳＯＩ基板は、シリコン基板１０、埋め込み酸化膜１２及びシリコン層から構成されている。
【００３５】
埋め込み酸化膜１２上には、ｐ−領域１４及びｐ＋領域１６を挟むように、フィールド酸化膜１８、２０が形成されている。図１に示すように、ｐ−領域１４を挟むようにドレイン領域３８とソース領域４０とが形成されている。ｐ−領域１４上には、ゲート酸化膜２２が形成されている。ゲート酸化膜２２上には、ゲート電極２４が形成されている。ゲート電極２４は、配線部５６を介してコンタクトパッド層５３と電気的に接続されている。コンタクトパッド層５３及び配線部５６は、ボディ領域の第１の端部１７側に位置している。コンタクトパッド層５３及び配線部５６は、フィールド酸化膜２０上に位置している。配線部５６の一部分の幅は、配線部５６の他の部分の幅より小さい。この幅の小さい部分が抵抗部５２となる。図１に示すように、抵抗部５２の幅Ｗは、例えば、０．１〜０．５μｍである。抵抗部５２の長さＬは、例えば、１〜１０μｍである。ゲート電極２４、配線部５６、抵抗部５２及びコンタクトパッド層５３は、ポリシリコン膜をパターンニングすることにより同時に形成される。
【００３６】
ゲート電極２４を覆うように、ＳＯＩ基板上には、シリコン酸化膜２６が形成されている。シリコン酸化膜２６には、スルーホール２８、３０が形成されている。スルーホール２８は、ボディ領域（ｐ−領域１４、ｐ＋領域１６）の第２の端部１５側に形成されている。スルーホール２８により、ｐ＋領域１６が露出している。アルミ充填膜３４が、スルーホール２８内に充填されている。アルミ充填膜３４により、ゲート電極２４とｐ＋領域１６とが電気的に接続される。ゲート電極２４とｐ＋領域１６とが電気的に接続されている箇所が第２のコンタクト部５０となる。
【００３７】
スルーホール３０は、ボディ領域（ｐ−領域１４、ｐ＋領域１６）の第１の端部１７側に形成されている。シリコン酸化膜２６上には、ゲート信号配線３６が形成されている。ゲート電極２４へ入力されるゲート信号は、ゲート信号配線３６から伝達される。ゲート信号配線３６はアルミニウムから構成されている。ゲート信号配線３６は、スルーホール３０内にも充填されている。ゲート信号配線３６とゲート電極２４とは、スルーホール３０内に充填されたゲート信号配線３６を介して電気的に接続されている。ゲート信号配線３６とゲート電極２４との接続部が、第１のコンタクト部４２となる。ゲート信号は、第１のコンタクト部４２を通り、ゲート電極２４に伝達される。
【００３８】
図１及び図２に示す本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの等価回路を表した図が、図３である。１４及び１６はボディ領域（ｐ−領域１４、ｐ＋領域１６）、２４はゲート電極、３８はドレイン領域、４０はソース領域、５２は抵抗部を示している。
【００３９】
｛製造方法の説明｝
本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法を説明する。図４は、ＳＯＩ基板の平面図である。図５は、図４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。図４及び図５に示すように、ＳＯＩ基板は、シリコン基板１０と、シリコン基板１０上に形成された埋め込み酸化膜１２と、埋め込み酸化膜１２上に形成されたシリコン層１３と、備える。
【００４０】
図６及び図７（図７は、図６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、例えば、ＬＯＣＯＳ法を用いて、シリコン層１３に、フィールド酸化膜１８、２０を形成する。フィールド酸化膜１８、２０は、ｎＭＯＳ電界効果トランジスタが形成される領域を囲むように形成されている。次に、フィールド酸化膜１８、２０をマスクとして、シリコン層１３にｐ型のイオンを注入し、ｎＭＯＳ電界効果トランジスタが形成される領域にｐ−領域１４を形成する。ｐ型のアクセプタとしては、例えば、ボロンがある。イオン注入のエネルギーとしては、例えば、２０ＫｅＶ程度である。ドーズ量としては、例えば、６×１０１２／ｃｍ２である。
【００４１】
図８及び図９（図９は、図８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、次に、例えば、熱酸化により、ｐ−領域１４上にゲート酸化膜となる薄い酸化膜（膜厚７ｎｍ）を形成する。
【００４２】
次に、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極となるポリシリコン膜（膜厚２５０ｎｍ）を形成する。
【００４３】
次に、ポリシリコン膜をフォトリソグラフィ技術とエッチング技術とにより、パターンニングし、ゲート電極２４、配線部５６、抵抗部５２及びコンタクトパッド層５３を形成する。コンタクトパッド層５３及び配線部５６は、ボディ領域の第１の端部１７側に位置している。コンタクトパッド層５３及び配線部５６は、フィールド酸化膜２０上に位置している。ゲート電極２４と配線部５６とは、電気的に接続されている。コンタクトパッド層５３と配線部５６とは、電気的に接続されている。配線部５６の一部分の幅は、配線部５６の他の部分の幅より小さくなるように、ポリシリコン膜をパターンニングする。この幅の小さい部分が抵抗部５２となる。ゲート電極２４とフィールド酸化膜１８との間の領域を、領域４６とする。
【００４４】
図１０及び図１１（図１１は、図１０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、少なくとも領域４６を覆うレジスト４４を形成する。レジスト４４及びフィールド酸化膜１８、２０をマスクとして、ｎ型のイオンをｎＭＯＳ電界効果トランジスタが形成される領域に注入し、ソース領域４０とドレイン領域３８とを形成する。ｎ型のイオンとしては、例えば、リンがある。イオン注入のエネルギーとしては、例えば、４０ＫｅＶである。ドーズ量としては、例えば、２×１０１５／ｃｍ２である。
【００４５】
図１２及び図１３（図１３は、図１２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、少なくとも領域４６を露出するレジスト４８を形成する。レジスト４８をマスクとして、ｐ型のイオンを領域４６に注入し、ｐ＋領域１６を形成する。ｐ型のイオンとしては、例えば、ボロンがある。イオン注入のエネルギーとしては、例えば、２０ＫｅＶである。ドーズ量としては、例えば、２×１０１５／ｃｍ２である。
【００４６】
図１４及び図１５（図１５は、図１４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にシリコン酸化膜２６（膜厚５００ｎｍ）を形成する。
【００４７】
フォトリソグラフィ技術とエッチング技術とにより、シリコン酸化膜２６を選択的に除去し、スルーホール２８及びスルーホール３０を形成する。スルーホール２８は、ｐ＋領域１６を露出させる。スルーホール３０は、コンタクトパッド層５３を露出させる。
【００４８】
図１及び図２に示すように、例えば、スパッタリング法により、ＳＯＩ基板の全面上にアルミニウム膜（膜厚５００ｎｍ）を形成する。
【００４９】
アルミニウム膜を、フォトリソグラフィ技術とエッチング技術とにより、パターンニングし、アルミ充填膜３４、ゲート信号配線３６を形成する。以上により、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。
【００５０】
｛効果の説明｝
（効果１）
図１及び図２に示すように、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、ゲート電極２４と第１のコンタクト部４２とは、抵抗部５２を介して電気的に接続されている。抵抗部５２を備えることにより、以下に説明する効果が生じる。図３に示すように、ゲート電極２４に正電圧が印加されると、抵抗部５２を介してボディ領域（ｐ−領域１４、ｐ＋領域１６）にも同じ値の正電圧が印加される。ボディ領域はｐ型であり、かつソース領域４０はｎ型であるので、ボディ領域とソース領域４０とでｐｎ接合が形成される。通常、ソース領域４０は基準電圧なので、ゲート電極２４への正電圧印加により、ボディ領域とソース領域４０とのｐｎ接合に順方向電圧が印加されることになる。従って、もし抵抗部５２がないと、ゲート電極２４とソース領域４０との間に電流（Ｉｇｓ）が流れることになる。この電流は通常のＭＯＳ電界効果トランジスタでは流れることのない電流なので、望ましくない電流である。しかも、上記ｐｎ接合の順方向耐圧以上の電圧が、ゲート電極２４とソース領域４０との間に印加されると、ゲート電極２４とソース領域４０との間を流れる電流（Ｉｇｓ）が、ソース領域４０とドレイン領域３８との間を流れる電流（Ｉｄｓ）より大きくなることがある。
【００５１】
本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは抵抗部５２を備えている。このため、上記ｐｎ接合に流れる順方向電流は抵抗部５２によって制限され、ボディ領域とソース領域４０との間の電流を低く抑えることができる。この結果、ゲート電圧が比較的高い条件下で第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタを使用しても、ＭＯＳ電界効果トランジスタの消費電力を低くすることができる。
【００５２】
なお、第１の実施の形態は、ｎＭＯＳ電界効果トランジスタについて説明したが、ｐＭＯＳ電界効果トランジスタについても同様の効果が生じる。
【００５３】
また、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部４２は第１の端部１７側に形成され、第２のコンタクト部５０は第２の端部１５側に形成されている。したがって、本発明の第１の実施の形態によれば、ゲート電極２４に電流が流れるので、ゲート電極２４自体も抵抗として機能させることができる。
【００５４】
（効果２）
図１に示すように、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、配線部５６の一部分の幅を、配線部５６の他の部分の幅より小さくすることにより、配線部５６の一部分を抵抗部５２としている。よって、抵抗部５２の幅Ｗと抵抗部５２の長さＬとの組み合わせにより、抵抗部５２の抵抗値を制御できる。すなわち、幅Ｗを大きくすると抵抗値が小さくなり、小さくすると抵抗値が大きくなる。長さＬを大きくすると抵抗値が大きくなり、小さくすると抵抗値が小さくなる。
【００５５】
［第２の実施の形態］
｛構造の説明｝
図１６は、本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。図１７は、図１６に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタとの違いは、抵抗部５２の構造である。すなわち、本発明の第２の実施の形態では、配線部５６の一部分の不純物濃度を、配線部５６の他の部分の不純物濃度より低くすることにより、配線部５６の一部分を抵抗部５２としている。本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの構成要素と同一要素については、同一符号を用いることにより、説明を省略する。
【００５６】
｛製造方法の説明｝
まず、図４（図５）〜図６（図７）に示す工程までを行う。ここまでの工程は、第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法は、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と同じである。図６（図７）に示す工程後、図１８及び図１９（図１９は、図１８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、ｐ−領域１４上にゲート酸化膜となる薄い酸化膜を形成する。形成方法、条件は、第１の実施の形態と同じ方法、条件を用いることができる。 次に、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極となるノンドープのポリシリコン膜（膜厚２００〜５００ｎｍ）を形成する。形成条件は、例えば、以下のとおりである。
温度：５８０〜６２０℃
時間：１０〜３０分
【００５７】
次に、ポリシリコン膜をフォトリソグラフィ技術とエッチング技術とにより、パターンニングし、ゲート電極２４、配線部５６及びコンタクトパッド層５３を形成する。コンタクトパッド層５３及び配線部５６は、ボディ領域の第１の端部１７側に位置している。コンタクトパッド層５３及び配線部５６は、フィールド酸化膜２０上に位置している。ゲート電極２４と配線部５６とは、電気的に接続されている。コンタクトパッド層５３と配線部５６とは、電気的に接続されている。ゲート電極２４とフィールド酸化膜１８との間の領域を、領域４６とする。
【００５８】
図２０及び図２１（図２１は、図２０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、領域４６を覆うレジスト４４及び配線部５６の一部を覆うレジスト４５を形成する。
【００５９】
図２２及び図２３（図２３は、図２２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、レジスト４４、４５及びフィールド酸化膜１８、２０をマスクとして、ｎ型のイオンをｎＭＯＳ電界効果トランジスタが形成される領域に注入し、ソース領域４０とドレイン領域３８とを形成する。ｎ型のイオンとしては、例えば、リンがある。イオン注入のエネルギーとしては、例えば、４０ＫｅＶである。ドーズ量としては、例えば、２×１０１５／ｃｍ２である。このイオン注入により、ゲート電極２４、コンタクトパッド層５３及び配線部５６にもイオンが注入される。但し、配線部５６の一部分上にはレジスト４５があるので、この部分にはイオンが注入されない。この部分が抵抗部５２となる。
【００６０】
なお、抵抗部５２の抵抗値が所望値でない場合は、以下の工程が追加される。まず、ソース領域４０及びドレイン領域３８形成後、レジスト４４、４５を除去する。次に、抵抗部５２の抵抗値が所望の値となるようなドーズ量でｎ型のイオンをＳＯＩ基板全面に注入する。
【００６１】
図２４及び図２５（図２５は、図２４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図２４及び図２５で示す工程は、図１２及び図１３に示す工程と同じである。
【００６２】
次に、図２６及び図２７（図２７は、図２６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図２６及び図２７で示す工程は、図１４及び図１５に示す工程と同じである。
【００６３】
次に、図１６及び図１７で示す工程を行う。図１６及び図１７で示す工程は、図１及び図２に示す工程と同じである。以上により、第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。
【００６４】
｛効果の説明｝
（効果１）
本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの効果１は、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの効果１と同じである。
【００６５】
（効果２）
図１６及び図１７に示すように、本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタによれば、配線部５６の一部分の不純物濃度を、配線部５６の他の部分の不純物濃度より低くすることにより、配線部５６の一部分を抵抗部５２としている。よって、本発明の第２の実施の形態によれば、抵抗部の面積を大きくすることなく、かつ配線部となる膜と抵抗部となる膜とを同時に形成できる。
【００６６】
なお、抵抗部５２の不純物濃度は、例えば、１×１０１７／ｃｍ３〜５×１０１９／ｃｍ３である。このとき、抵抗値は、１０ｋΩ〜１ＭΩとなる。
【００６７】
［第３の実施の形態］
｛構造の説明｝
図２８は、本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。図２９は、図２８に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタとの違いは、抵抗部５２の構造である。すなわち、本発明の第３の実施の形態では、配線部５６の一部分をポリシリコン膜のみの構造とし、配線部５６の他の部分をポリシリコン膜及びシリサイド膜５４を含む構造とすることにより、配線部５６の一部分を抵抗部５２としている。本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの構成要素と同一要素については、同一符号を用いることにより、説明を省略する。
【００６８】
｛製造方法の説明｝
まず、図４（図５）〜図６（図７）に示す工程までを行う。ここまでの工程は、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法は、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と同じである。図６（図７）に示す工程後、図３０及び図３１（図３１は、図３０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、ｐ−領域１４上にゲート酸化膜となる薄い酸化膜を形成する。形成方法、条件は、第１の実施の形態と同じ方法、条件を用いることができる。 次に、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極となるポリシリコン膜を形成する。形成条件は、第１の実施の形態と同じ条件を用いることができる。
【００６９】
次に、例えば、スパッタリングにより、ポリシリコン膜の全面上に高融点金属膜であるＭｏ膜（膜厚５０〜２００ｎｍ）を形成する。形成条件は、例えば、以下のとおりである。
温度：室温〜１００℃
時間：１０〜３０分
【００７０】
そして、高融点金属膜をアニールし、ポリシリコン膜上にシリサイド膜５４を形成する。アニール条件は、例えば、以下のとおりである。
温度：９００〜１０５０℃
時間：数分〜３０分
【００７１】
次に、シリサイド膜５４及びポリシリコン膜をフォトリソグラフィ技術とエッチング技術とにより、パターンニングし、ゲート電極２４、配線部５６及びコンタクトパッド層５３を形成する。コンタクトパッド層５３及び配線部５６は、ボディ領域の第１の端部１７側に位置している。コンタクトパッド層５３及び配線部５６は、フィールド酸化膜２０上に位置している。ゲート電極２４と配線部５６とは、電気的に接続されている。コンタクトパッド層５３と配線部５６とは、電気的に接続されている。ゲート電極２４とフィールド酸化膜１８との間の領域を、領域４６とする。
【００７２】
次に、図３２及び図３３（図３３は、図３２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図３２及び図３３で示す工程は、図１０及び図１１に示す工程と同じである。
【００７３】
次に、図３４及び図３５（図３５は、図３４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図３４及び図３５で示す工程は、図１２及び図１３に示す工程と同じである。
【００７４】
次に、図３６及び図３７（図３７は、図３６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、ＳＯＩ基板の全面にレジスト５８を形成する。抵抗部となる位置上にあるレジストを除去する。そして、レジスト５８をマスクとして、シリサイド膜５４を選択的に除去する。配線部５６のうち、シリサイド膜５４が除去されている部分が抵抗部５２となる。
【００７５】
次に、図３８及び図３９（図３９は、図３８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図３８及び図３９で示す工程は、図１４及び図１５に示す工程と同じである。
【００７６】
次に、図２８及び図２９で示す工程を行う。図２８及び図２９で示す工程は、図１及び図２に示す工程と同じである。以上により、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。
【００７７】
｛効果の説明｝
（効果１）
本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの効果１は、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの効果１と同じである。
【００７８】
（効果２）
図２８及び図２９に示すように、本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタによれば、配線部５６の一部分をポリシリコン膜のみの構造とし、配線部５６の他の部分をポリシリコン膜及びシリサイド膜５４を含む構造とすることにより、配線部５６の一部分を抵抗部５２としている。本発明の第３の実施の形態によれば、配線部の抵抗を低抵抗としつつ、かつ配線部となる膜と抵抗部となる膜とを同時に形成できる。
【００７９】
［第４の実施の形態］
｛構造の説明｝
図４０は、本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。図４１は、図４０に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタとの違いは、抵抗部５２の構造である。すなわち、本発明の第４の実施の形態において、配線部５６は、フィールド酸化膜２０の平面上を迂回して第１のコンタクト部４２と電気的に接続されている。これにより、配線部５６の長さは、第１のコンタクト部４２とゲート電極２４との間の最短距離以上となる。この配線部５６全体を抵抗部５２としている。本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの構成要素と同一要素については、同一符号を用いることにより、説明を省略する。
【００８０】
｛製造方法の説明｝
まず、図４（図５）〜図６（図７）に示す工程までを行う。ここまでの工程は、第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法は、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と同じである。図６（図７）に示す工程後、図４２及び図４３（図４３は、図４２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、ｐ−領域１４上にゲート酸化膜となる薄い酸化膜を形成する。形成方法、条件は、第１の実施の形態と同じ方法、条件を用いることができる。次に、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極となるポリシリコン膜を形成する。形成条件は、第１の実施の形態と同じ条件を用いることができる。
【００８１】
次に、ポリシリコン膜をフォトリソグラフィ技術とエッチング技術とにより、パターンニングし、ゲート電極２４、配線部５６及びコンタクトパッド層５３を形成する。コンタクトパッド層５３及び配線部５６は、ボディ領域の第１の端部１７側に位置している。コンタクトパッド層５３及び配線部５６は、フィールド酸化膜２０上に位置している。ゲート電極２４と配線部５６とは、電気的に接続されている。配線部５６は、迂回してコンタクトパッド層５３へ延びている。コンタクトパッド層５３と配線部５６とは、電気的に接続されている。ゲート電極２４とフィールド酸化膜１８との間の領域を、領域４６とする。
【００８２】
次に、図４４及び図４５（図４５は、図４４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図４４及び図４５で示す工程は、図１０及び図１１に示す工程と同じである。
【００８３】
次に、図４６及び図４７（図４７は、図４６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図４６及び図４７で示す工程は、図１２及び図１３に示す工程と同じである。
【００８４】
次に、図４８及び図４９（図４９は、図４８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。図４８及び図４９で示す工程は、図１４及び図１５に示す工程と同じである。
【００８５】
次に、図４０及び図４１で示す工程を行う。図４０及び図４１で示す工程は、図１及び図２に示す工程と同じである。以上により、第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。
【００８６】
｛効果の説明｝
（効果１）
本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの効果１は、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの効果１と同じである。
【００８７】
（効果２）
図４０及び図４１に示すように、本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタによれば、配線部５６を迂回させて、第１のコンタクト部４２と電気的に接続させている。よって、配線部５６の長さは、第１のコンタクト部４２とゲート電極２４との間の最短距離以上となる。本発明の第４の実施の形態は、配線部５６を長くすることにより、この配線部５６全体を抵抗部５２としている。本発明の第４の実施の形態によれば、抵抗部をフィールド酸化膜上に形成しているので、フィールド酸化膜上の領域を有効利用することができる。
【００８８】
［実験例］
ＤＴＭＯＳの特性を説明しながら、抵抗部Ｒを備えることにより生じる効果を、実験例を用いて説明する。図５０は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。この構造は、背景技術の欄ですでに説明した。この構造を、以下、フローティングボディ型電界効果トランジスタと呼ぶ。図５１は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの他の例の模式図である。この構造は、背景技術の欄ですでに説明した。この構造を、以下、ＤＴＭＯＳ型電界効果トランジスタと呼ぶ。図５２は、本発明の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図である。図５２に示す構造と図５１に示す構造との違いは、図５２に示す構造は、抵抗部Ｒを備えている点である。この構造を、以下、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタと呼ぶ。
【００８９】
そして、これらのＭＯＳ電界効果トランジスタの動作モードには、完全空乏型（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）と、部分空乏型（Ｐａｒｔｉａｌｌｙ Ｄ−ｅｐｌｅｔｅｄ）と、がある。一般的に、完全空乏型は、部分空乏型よりもボディ領域の厚さが小さい。このため、ボディ領域がすべて空乏層となる。これに対して、部分空乏型は、ボディ領域の底部が空乏層とならない。
【００９０】
図５３は、フローティングボディ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００９１】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：無し
グラフから分かるように、ゲート電圧（Ｖｇ）が０．５Ｖ近辺の範囲のとき、ドレイン電圧（Ｖｄ）が上昇すると、ゲート電圧（Ｖｇ）が同じでも、電流（Ｉｄｓ）が急上昇する。これは、ドレイン電圧（Ｖｄ）が上昇すると基板浮遊効果が生じるので、しきい値の低下が起きるからである。
【００９２】
ちなみに電流（Ｉｄｓ）が、例えば、１．Ｅ−０３（Ａ）とは、ドレイン−ソース間に１ｍＡの電流が流れていることを示している。
【００９３】
１．Ｅ−０３（Ａ）＝１．０×１０−３（Ａ）＝１．０（ｍＡ）
なお、図５３から図５９に示すＶｇ−Ｉｄｓ特性において、縦軸（Ｉｄｓ）は電界効果トランジスタのドレイン−ソース間の電流にゲート−ソース間の電流を加えた値を示している。
【００９４】
図５４は、フローティングボディ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００９５】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：無し
グラフから分かるように、完全空乏型では、上記した部分空乏型で生じる現象が生じていない。
【００９６】
図５５は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００９７】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：無し
グラフから分かるように、ＤＴＭＯＳ型電界効果トランジスタだと、部分空乏型であっても、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【００９８】
しかし、図５３と比べて、（Ｖｇ）が０．８Ｖ以上の領域では（Ｉｄｓ）が異常に増加している。これはゲート電極からボディ領域を介してソース領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加わっているためである。この電流（Ｉｇｓ）の増大が抵抗部Ｒを有さないＤＴＭＯＳ型電界効果トランジスタの実用的に使用できる電源電圧の範囲を制限している理由である。
【００９９】
図５６は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【０１００】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：無し
グラフから分かるように、ＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）も、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象がほとんど生じていない。
【０１０１】
しかし、図５４と比べて（Ｖｇ）が０．７Ｖ付近以上の領域で（Ｉｄｓ）が異常に増加している。この原因は、ゲート電極からボディ領域を介してソース領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加わっているためである。
【０１０２】
図５７は、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【０１０３】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：有り（５６ｋΩ）
本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、抵抗部Ｒを備えている。グラフから分かるように、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、ゲート電圧（Ｖｇ）が比較的高くても（１．０Ｖ以上）、電流Ｉｄｓが１．Ｅ−０３近辺の範囲以下に抑えられている。これは、抵抗部Ｒにより、ボディ領域とソース領域との間の電流が抑制されるからである。よって、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、ゲート電圧が比較的高い条件下で使用されても、電流（Ｉｄｓ）、すなわち消費電力を低くすることができる。これに対して、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタ（図５５）は、ゲート電圧（Ｖｇ）が比較的高くなると（１．０Ｖ以上）、電流（Ｉｄｓ）を１．Ｅ−０３近辺の範囲以下に抑えることができなくなる。
【０１０４】
また、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタも、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【０１０５】
図５８は、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【０１０６】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：有り（５６ｋΩ）
図５８において、Ｖｇ（０．７Ｖ以上）でも、図５６に見られるような（Ｉｄｓ）の異常な増加は見あたらない。抵抗部Ｒにより（Ｉｇｓ）が制限されているからである。
【０１０７】
また、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタも、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【０１０８】
図５９は、抵抗部Ｒが有る場合と、抵抗部Ｒがない場合とを、一緒に表したグラフである。すなわち、図５９には、図５５に示すグラフのうち、ドレイン電圧（Ｖｄ）が１．１Ｖのときのグラフが表されている。また、図５９には、図５７に示すグラフのうち、ドレイン電圧（Ｖｄ）が１．１Ｖのときのグラフが表されている。ゲート電圧（Ｖｇ）が比較的高い場合（１．０Ｖ以上）、抵抗部Ｒを備えるＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）は、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）に比べて、低いことが分かる。
【０１０９】
図６０は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ゲート電極からボディ領域を通りソース領域へ流れる電流（Ｉｇｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【０１１０】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
グラフから分かるように、抵抗部Ｒ（５６ｋΩ）がある場合は、抵抗部Ｒがない場合に比べて、ゲート電圧（Ｖｇ）が比較的高い場合（０．７〜０．８Ｖ以上）、電流（Ｉｇｓ）が抑制されていることが分かる。上記で説明した本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）を比較的低い値にできるのは、電流（Ｉｇｓ）が抑制されているからである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図２】図１に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの等価回路図である。
【図４】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第１工程を説明するためのＳＯＩ基板の平面図である。
【図５】図４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図６】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第２工程を説明するためのＳＯＩ基板の平面図である。
【図７】図６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図８】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第３工程を説明するためのＳＯＩ基板の平面図である。
【図９】図８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１０】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第４工程を説明するためのＳＯＩ基板の平面図である。
【図１１】図１０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１２】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第５工程を説明するためのＳＯＩ基板の平面図である。
【図１３】図１２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１４】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第６工程を説明するためのＳＯＩ基板の平面図である。
【図１５】図１４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１６】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図１７】図１６に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１８】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第１工程を説明するためのＳＯＩ基板の平面図である。
【図１９】図１８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２０】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第２工程を説明するためのＳＯＩ基板の平面図である。
【図２１】図２０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２２】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第３工程を説明するためのＳＯＩ基板の平面図である。
【図２３】図２２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２４】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第４工程を説明するためのＳＯＩ基板の平面図である。
【図２５】図２４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２６】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第５工程を説明するためのＳＯＩ基板の平面図である。
【図２７】図２６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２８】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図２９】図２８に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３０】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第１工程を説明するためのＳＯＩ基板の平面図である。
【図３１】図３０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３２】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第２工程を説明するためのＳＯＩ基板の平面図である。
【図３３】図３２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３４】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第３工程を説明するためのＳＯＩ基板の平面図である。
【図３５】図３４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３６】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第４工程を説明するためのＳＯＩ基板の平面図である。
【図３７】図３６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３８】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第５工程を説明するためのＳＯＩ基板の平面図である。
【図３９】図３８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図４０】本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図４１】図４０に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図４２】本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第１工程を説明するためのＳＯＩ基板の平面図である。
【図４３】図４２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図４４】本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第２工程を説明するためのＳＯＩ基板の平面図である。
【図４５】図４４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図４６】本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第３工程を説明するためのＳＯＩ基板の平面図である。
【図４７】図４６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図４８】本発明の第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第４工程を説明するためのＳＯＩ基板の平面図である。
【図４９】図４８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図５０】ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。
【図５１】ＳＯＩ構造のＭＯＳ電界効果トランジスタの他の例の模式図である。
【図５２】本発明の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図である。
【図５３】フローティングボディ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図５４】フローティングボディ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図５５】ＤＴＭＯＳ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図５６】ＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図５７】本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図５８】本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図５９】抵抗部Ｒを備えたＤＴＭＯＳ型電界効果トランジスタの特性と、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタの特性と、を比較したグラフである。
【図６０】ＤＴＭＯＳ型電界効果トランジスタのゲート電圧Ｖｇと、ゲート電極からボディ領域を通りソース領域へ流れる電流Ｉｇｓと、の関係を示したグラフである。
【符号の説明】
１０ シリコン基板
１２ 埋め込み酸化膜
１３ シリコン層
１４ ｐ−領域
１５ 第２の端部
１６ ｐ＋領域
１７ 第１の端部
１８ フィールド酸化膜
２０ フィールド酸化膜
２２ ゲート酸化膜
２４ ゲート電極
２６ シリコン酸化膜
２８ スルーホール
３０ スルーホール
３２ ポリシリコン膜
３４ アルミ充填膜
３６ ゲート信号配線
３８ ドレイン領域
４０ ソース領域
４２ 第１のコンタクト部
４４ レジスト
４５ レジスト
４６ 領域
４８ レジスト
５０ 第２のコンタクト部
５２ 抵抗部
５３ コンタクトパッド層
５４ シリサイド膜
５６ 配線部
５８ レジスト膜
６０ スルーホール
Claims (14)
- ＳＯＩ基板上に形成されたＭＯＳ電界効果トランジスタであって、
ソース領域、ドレイン領域、ボディ領域、ゲート電極、ゲート絶縁膜、第１のコンタクト部、第２のコンタクト部及び抵抗部を備え、
前記ボディ領域は、前記ソース領域と前記ドレイン領域とによって挟まれており、かつ第１の端部と第２の端部とを有し、
前記ゲート電極は、前記ゲート絶縁膜を介して前記ボディ領域上に形成されており、かつ前記第１の端部から前記第２の端部へ向かう方向に延びており、
前記第１のコンタクト部は、前記第１の端部側に形成され、
前記第１のコンタクト部において、前記ゲート電極と前記ゲート電極へ入力されるゲート信号を伝達するゲート信号配線とが電気的に接続され、
前記第２のコンタクト部は、前記第２の端部側に形成され、
前記第２のコンタクト部において、前記ゲート電極と前記ボディ領域とが電気的に接続され、
前記抵抗部は、前記第１の端部側に形成された配線部に含まれ、
前記ゲート電極と前記第１のコンタクト部とは、前記抵抗部を介して電気的に接続され、
前記抵抗部の抵抗値は、前記電界効果トランジスタのＯＮ抵抗値より大きい、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。 - 請求項１において、
前記配線部は、前記ゲート電極と前記第１のコンタクト部とを電気的に接続し、
前記配線部の一部分の幅を、前記配線部の他の部分の幅より小さくすることにより、前記配線部の一部分を前記抵抗部としている、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。 - 請求項１において、
前記配線部は、ポリシリコン膜を含み、
前記配線部は、前記ゲート電極と前記第１のコンタクト部とを電気的に接続し、
前記配線部の一部分の不純物濃度を、前記配線部の他の部分の不純物濃度より低くすることにより、前記配線部の一部分を前記抵抗部としている、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。 - 請求項１において、
前記配線部は、前記ゲート電極と前記第１のコンタクト部とを電気的に接続し、
前記配線部の一部分をポリシリコン膜のみとし、かつ前記配線部の他の部分をポリシリコン膜及びシリサイド膜を含む構造とすることにより、前記配線部の一部分を前記抵抗部としている、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。 - 請求項１において、
前記配線部は、前記ゲート電極と前記第１のコンタクト部とを電気的に接続し、
前記配線部の長さを、前記第１のコンタクト部と前記ゲート電極との間の最短距離以上とすることにより、前記配線部を抵抗部とする、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。 - 請求項５において、
前記ソース及び前記ドレイン領域を囲むように位置している素子分離絶縁層を備え、
前記配線部は、前記素子分離絶縁層の平面上で迂回して前記第１のコンタクト部と電気的に接続されている、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。 - 請求項１〜６のいずれかにおいて、
前記抵抗部の抵抗値は、前記電界効果トランジスタのＯＮ抵抗値より１０倍以上大きい、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。 - 請求項１〜７のいずれかにおいて、
前記電界効果トランジスタは、部分空乏型である、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。 - 請求項１〜７のいずれかにおいて、
前記電界効果トランジスタは、完全空乏型である、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。 - ＳＯＩ基板上に形成されたＭＯＳ電界効果トランジスタの製造方法であって、
（ａ）前記ＳＯＩ基板上に、第１の端部と第２の端部とを有するボディ領域を形成する工程と、
（ｂ）前記ボディ領域上に、前記第１の端部から前記第２の端部へ向かう方向に延びているゲート電極を形成する工程と、
（ｃ）前記ゲート電極をマスクとして、前記ＳＯＩ基板にイオンを注入し、前記ボディ領域を挟むように、ソース領域及びドレイン領域を形成する工程と、
（ｄ）前記第１の端部側に、前記ゲート電極と前記ゲート電極へ入力されるゲート信号を伝達するゲート信号配線とが電気的に接続される第１のコンタクト部を形成し、前記第２の端部側に、前記ゲート電極と前記ボディ領域とが電気的に接続される第２のコンタクト部を形成する工程と、
（ｅ）前記工程（ｂ）〜前記工程（ｄ）までにおいて、前記第１の端部側に、前記ゲート電極と前記第１のコンタクト部とを電気的に接続するための配線部を形成し、かつ前記ゲート電極及び前記第１のコンタクト部とに電気的に接続される抵抗部を形成する工程と、を備え、
前記抵抗部の抵抗値は、前記電界効果トランジスタのＯＮ抵抗値より大きい、ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法。 - 請求項１０において、
前記工程（ｅ）において、
前記配線部形成工程は、前記配線部の一部分の幅が、前記配線部の他の部分の幅より小さくなるように、前記配線部のパターンニングをすることにより前記抵抗部を形成する、ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法。 - 請求項１０において、
前記工程（ｅ）において、
前記配線部形成工程は、ポリシリコン膜からなる前記配線部の一部分の不純物濃度が、前記配線部の他の部分の不純物濃度より低くなるようにすることにより前記抵抗部を形成する、ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法。 - 請求項１０において、
前記工程（ｅ）において、
前記配線部形成工程は、前記配線部の一部分がポリシリコン膜のみからなり、前記配線部の他の部分がポリシリコン膜及びシリサイド膜を含むようにすることにより、前記ポリシリコン膜のみの部分に前記抵抗部を形成する、ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法。 - 請求項１０において、
前記工程（ｅ）において、
前記配線部形成工程は、前記ソース及び前記ドレイン領域を囲むように位置している素子分離絶縁層の平面上で、前記配線部が迂回して前記第１のコンタクト部と電気的に接続されるように前記配線部をパターンニングすることにより前記抵抗部を形成する、ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21201999A JP3589102B2 (ja) | 1999-07-27 | 1999-07-27 | Ｓｏｉ構造のｍｏｓ電界効果トランジスタ及びその製造方法 |
| US09/626,606 US6504213B1 (en) | 1999-07-27 | 2000-07-27 | SOI-structure field-effect transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21201999A JP3589102B2 (ja) | 1999-07-27 | 1999-07-27 | Ｓｏｉ構造のｍｏｓ電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044438A JP2001044438A (ja) | 2001-02-16 |
| JP3589102B2 true JP3589102B2 (ja) | 2004-11-17 |
Family
ID=16615540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21201999A Expired - Fee Related JP3589102B2 (ja) | 1999-07-27 | 1999-07-27 | Ｓｏｉ構造のｍｏｓ電界効果トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6504213B1 (ja) |
| JP (1) | JP3589102B2 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4804666B2 (ja) * | 2001-08-10 | 2011-11-02 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US7719343B2 (en) | 2003-09-08 | 2010-05-18 | Peregrine Semiconductor Corporation | Low noise charge pump method and apparatus |
| EP3570374B1 (en) | 2004-06-23 | 2022-04-20 | pSemi Corporation | Integrated rf front end |
| KR100563068B1 (ko) | 2004-06-30 | 2006-03-24 | 삼성에스디아이 주식회사 | 박막 트랜지스터 구조체 및 이를 구비하는 평판디스플레이 장치 |
| KR100626009B1 (ko) * | 2004-06-30 | 2006-09-20 | 삼성에스디아이 주식회사 | 박막 트랜지스터 구조체 및 이를 구비하는 평판디스플레이 장치 |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US7960772B2 (en) * | 2007-04-26 | 2011-06-14 | Peregrine Semiconductor Corporation | Tuning capacitance to enhance FET stack voltage withstand |
| US7968950B2 (en) * | 2007-06-27 | 2011-06-28 | Texas Instruments Incorporated | Semiconductor device having improved gate electrode placement and decreased area design |
| EP3346611B1 (en) | 2008-02-28 | 2021-09-22 | pSemi Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
| EP2346169A3 (en) | 2008-07-18 | 2013-11-20 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US9030248B2 (en) * | 2008-07-18 | 2015-05-12 | Peregrine Semiconductor Corporation | Level shifter with output spike reduction |
| US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US8723260B1 (en) | 2009-03-12 | 2014-05-13 | Rf Micro Devices, Inc. | Semiconductor radio frequency switch with body contact |
| US9264053B2 (en) | 2011-01-18 | 2016-02-16 | Peregrine Semiconductor Corporation | Variable frequency charge pump |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US20150236748A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Devices and Methods for Duplexer Loss Reduction |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| CN105280715B (zh) * | 2015-11-30 | 2018-05-08 | 上海华虹宏力半导体制造有限公司 | Soi体接触器件结构 |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104173A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | 半導体装置 |
| EP0510667B1 (en) * | 1991-04-26 | 1996-09-11 | Canon Kabushiki Kaisha | Semiconductor device having an improved insulated gate transistor |
| US6159807A (en) * | 1998-09-21 | 2000-12-12 | International Business Machines Corporation | Self-aligned dynamic threshold CMOS device |
-
1999
- 1999-07-27 JP JP21201999A patent/JP3589102B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-27 US US09/626,606 patent/US6504213B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6504213B1 (en) | 2003-01-07 |
| JP2001044438A (ja) | 2001-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3589102B2 (ja) | Ｓｏｉ構造のｍｏｓ電界効果トランジスタ及びその製造方法 | |
| JP3608456B2 (ja) | Ｓｏｉ構造のｍｉｓ電界効果トランジスタの製造方法 | |
| JP4138158B2 (ja) | Ｓｏｉ構造のｍｏｓ電界効果トランジスタ及びその製造方法 | |
| JP3408762B2 (ja) | Ｓｏｉ構造の半導体装置及びその製造方法 | |
| US5751041A (en) | Semiconductor integrated circuit device | |
| JP3462301B2 (ja) | 半導体装置及びその製造方法 | |
| JP3437132B2 (ja) | 半導体装置 | |
| US7804132B2 (en) | Semiconductor device | |
| KR101195720B1 (ko) | 반도체 집적 회로 디바이스 및 그 제조 방법 | |
| JP4856803B2 (ja) | 基板トリガ静電破壊保護又は電気的オーバストレス保護を行うラテラル・バイポーラ・デバイス | |
| US20050145940A1 (en) | Semiconductor device and method of manufacturing same | |
| JPH0982814A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2002516649A (ja) | 側壁チャネルストップとボディ連係を提供するボディ延長を有するｓｏｉ形ｃｍｏｓ装置 | |
| JPH0832040A (ja) | 半導体装置 | |
| JP3173268B2 (ja) | Ｍｉｓ電界効果トランジスタを備えた半導体装置 | |
| KR19980064498A (ko) | 반도체장치 및 그 제조방법 | |
| JP4044446B2 (ja) | 半導体装置およびその製造方法 | |
| US7566934B2 (en) | Semiconductor device to suppress leak current at an end of an isolation film | |
| US20110115030A1 (en) | Semiconductor device | |
| JP2839375B2 (ja) | 半導体集積回路装置 | |
| JP2001007333A (ja) | Ｓｏｉ構造のｍｏｓ電界効果トランジスタ及びその製造方法 | |
| JP2001284540A (ja) | 半導体装置およびその製造方法 | |
| US7253048B2 (en) | Method of manufacturing a semiconductor integrated circuit and semiconductor integrated circuit | |
| WO2006116902A1 (en) | A metal oxide semiconductor field effect transistor having isolation structure and methods of manufacturing the same | |
| JP4608710B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040216 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040330 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040428 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040630 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040727 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040809 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070827 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100827 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110827 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120827 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130827 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |