JP3578037B2

JP3578037B2 - 半導体装置及びその制御方法

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Publication number: JP3578037B2
Application number: JP2000055205A
Authority: JP
Inventors: 邦幸奥山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-03-01
Filing date: 2000-03-01
Publication date: 2004-10-20
Anticipated expiration: 2020-03-01
Also published as: US7948530B2; US20010050366A1; JP2001245222A

Description

【０００１】
【産業上の利用分野】
本発明は半導体装置及びその制御方法に関し、特にバイアス電流を変化させることによって出力信号レベルが変化するようにした半導体装置であって、複数の抵抗体で構成される検出器アレイや表示アレイ、さらには可視光や赤外線、紫外線、超音波、圧力等を検出する検出器アレイやこれらを出力する表示アレイの半導体装置及びその制御方法に関する。
【０００２】
【従来の技術】
かかる半導体装置の一例としての撮像装置としては、例えば特開平１１−１５０６８３号公報に記載されたものがある。図１２はこの従来の撮像装置の回路図を示したものである。この回路は、二次元の赤外線画像が得られるように、複数の画素を集積化している。半導体基板上に、熱電変換素子１１０１、ＮＰＮトランジスタ１１０２、抵抗１１０４、ＰＮＰトランジスタ１１０３、スイッチ１１００、ＦＰＮ補正定電流源１１１３、積分コンデンサ１１０５、リセットスイッチ１１０６が形成されている。
【０００３】
図１２において、熱電変換素子１１０１は、この例では温度によってその電気抵抗値が変化するボロメータを用いており、ボロメータとしてはチタンを使用している。チタンボロメータ１１０１は入射赤外線に対して感度がある。ＮＰＮトランジスタ１１０２のベースに電圧ＶＢ１を印加すると、ＮＰＮトランジスタ１１０２のベース、エミッタ間電圧をＶＢＥとして、チタンボロメータ１１０１には（ＶＢ１−ＶＢＥ）の電圧がかかる。チタンボロメータ１１０１の抵抗をＲＢ１とすると、ＮＰＮトランジスタ１１０２のコレクタには、ＩＣ１＝（ＶＢ１−ＶＢＥ）／ＲＢ１の電流が流れることになる。
【０００４】
抵抗１１０４をＲＢ２とすると、ＲＢ２はチタンボロメータ１１０１に対する基準として使用しているために、抵抗１１０４の抵抗値はチタンボロメータ１１０１の抵抗値と同じである。ＰＮＰトランジスタ１１０３のベース電圧ＶＢ２を印可すると、上記と同様にＰＮＰトランジスタ１１０３のコレクタには、ＩＣ２＝（ＶＢ２−ＶＢＥ）／ＲＢ２の電流が流れる。
【０００５】
入射赤外線を遮断した状態で、このＩＣ１とＩＣ２とが釣り合うように１１０３のベース電圧を設定している。このため、積分コンデンサ１１０５にはほとんど電流が流れない。赤外線が入射すると、熱分離されたダイアフラムの温度が上昇し、ダイアフラム上のチタンボロメータ１１０１の抵抗値は変化する。この抵抗の変化はＩＣ１を変化させる。基板上の拡散抵抗１１０４の抵抗値は変化しないためＩＣ２は変化しない。このＩＣ１の変化によって、差分ΔＩ＝（ＩＣ２−ＩＣ１）が生じ、積分コンデンサ１１０５蓄えられる。この差分ΔＩは信号成分と除ききれなかったバイアス成分であり、大きなバイアス成分は取り除かれる。
【０００６】
また、特開平１１−１５０６８３号公報に示されている例では、画素間の抵抗値のばらつきが大きい場合、ＦＰＮ（固定パターンノイズの略）補正回路１１０６〜１１０８で画素毎に電流Ｉｆｐｎを流す。ＲＢ１が標準よりも大きい場合、ＲＢ１に流れるＩＣ１は小さくなる。ＩＣ２は一定なので差分ΔＩは大きくなってしまう。電流Ｉｆｐｎを流すことで、ＩＣ２＝（ＩＣ２−Ｉｆｐｎ）となり抵抗ばらつき分の差分を補正している。
【０００７】
積分コンデンサ１１０５に蓄えられた信号は、ＮＭＯＳトランジスタ１１０７，１１０８で構成されるソースフォロワにより高インピーダンスから低インピーダンスに変換される。スイッチ１１０９、ホールドコンデンサ１１１０にて構成されるサンプルホールド回路は、時系列で入力される信号をサンプリングして一時ホールドする。スイッチ１１０９は、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ同士を接続したトランスファゲートで構成される。ＮＭＯＳトランジスタ１１１１，１１１２もソースフォロワを構成し、低インピーダンスで１１１４のＳ／Ｈｏｕｔに出力されることになる。
【０００８】
【発明が解決しようとする課題】
特開平１１−１５０６８３号公報の技術では、抵抗値が大きい方にばらついている場合、ＦＰＮ補正電流でばらつき分を補正することが出来るが、抵抗値が小さい方にばらついている場合や、ＦＰＮ補正電流のフルスケール電流よりもばらつき分が大きい場合は、キャンセラ電流を調整する必要がある。今までは、調整するためのハードウエアまたはソフトウエアがないために、キャンセラ電流を手動で調整する方法で行っていたが、煩雑な作業である。また、キャンセラ電流が固定されている場合は、抵抗値が小さい方にばらついている場合や、ＦＰＮ補正電流のフルスケール電流よりもばらつき分が大きい場合は補正しきれず、信号の増幅度を上げることが難しい。
【０００９】
通常、複数の画素からなる撮像装置では画素間のばらつきが存在する。これは赤外線撮像素子や増幅型撮像装置に特に顕著に現れる。これら画素間のばらつきの原因は、あるものはボロメータなどの検出器のばらつきであったり、あるものは増幅素子のＶＴや寄生容量のばらつきであったりする。ボロメータ型赤外線撮像装置を例にとると、ボロメータ抵抗はボロメータ膜の厚さのばらつきや比抵抗のばらつき、パターニングしたときの寸法のばらつきなどで数％から数１０％程度ばらつく。
【００１０】
このようなばらつきは、信号を読み出す上で大きな支障となる。例えば温度差１℃の被写体を見たときボロメータ部の温度変化は１ｍ℃程度であり、これによるボロメータの抵抗変化はボロメータの抵抗温度係数１％／℃として０．００１％程度である。この微弱な抵抗変化を読み取るには撮像素子上で増幅することが好ましいが、画素間の抵抗ばらつきが大きいと、そのままではばらつきによって増幅回路のダイナミックレンジが制限され、増幅度が上げられない。
【００１１】
検出器自体のばらつきを補正する例は，上記特開平１１−１５０６８３号公報に示されているが、検出器の抵抗値が大きい方にばらついていれば、ＦＰＮ補正電流でキャンセラ電流分を引き抜いて補正することが出来るが、検出器の抵抗値が小さい方にばらついている場合は、ＦＰＮ補正電流でキャンセラ電流分を引き抜いてもばらつきが大きくなってしまうだけで、補正することは出来ない。今までは、調整するためのハードウエアまたはソフトウエアがないために、キャンセラ電流を手動で調整する方法で行っていたが、煩雑な作業である。また、キャンセラ電流が固定されている場合は、抵抗値が小さい方にばらついている場合や、ＦＰＮ補正電流のフルスケール電流よりもばらつき分が大きい場合は補正しきれず、信号の増幅度を上げることが難しい。同様に、ＦＰＮ補正電流のフルスケール電流についても、固定されていると、ばらつきが大きい場合は補正しきれず、ばらつきが小さい場合は、本来なら分解能を良く出来るのに無駄に補正範囲が広くなってしまう。
【００１２】
本発明の目的は、検出器の抵抗値のばらつきを調べ、バイアスキャンセラ電流とＦＰＮ補正電流のフルスケール電流値を自動的に最適な値に設定することで、バイアスキャンセラ電流またはＦＰＮ補正電流を流してばらつきが補正されたときに、出力信号をダイナミックレンジ内に収め、撮像素子内または撮像素子外において行う信号増幅や信号処理を円滑に行うことができる半導体置及びその制御方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明による半導体装置は、温度に応じて抵抗値が変化する複数の検出素子を有し、これら各検出素子にバイアス電流を供給して各検出素子の抵抗値に応じた電圧を出力する検出回路と、前記各検出素子のばらつきを補正するために、各検出素子に対してばらつきに対応した補正電流を供給するばらつき補正回路と、前記検出回路からの出力値と第一の基準値とを比較する第一の比較回路と、この比較結果に応じて前記バイアス電流及び前記補正電流を制御する制御回路とを含むことを特徴とする。
【００１８】
本発明による制御方法は、温度に応じて抵抗値が変化する複数の検出素子を有し、これら各検出素子にバイアス電流を供給して各検出素子の抵抗値に応じた電圧を出力する検出回路と、前記各検出素子のばらつきを補正するために、各検出素子に対してばらつきに対応した補正電流を供給するばらつき補正回路とを含む半導体装置の制御方法であって、前記検出回路からの出力値と第一の基準値とを比較する第一の比較ステップと、この比較ステップの比較結果に応じて前記バイアス電流及び前記補正電流を制御する制御ステップとを含むことを特徴とする。
【００２３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図１は本発明の一実施形態を示す撮像装置の全体図である。半導体基板上に，熱電変換素子１０１、ＮＰＮトランジスタ１０２、ＰＮＰトランジスタ１０３、抵抗１０４、バイナリに抵抗値が変化している抵抗１０５、ＮＰＮトランジスタ１０６、ＦＰＮ補正スイッチ１０７、積分コンデンサ１０８、リセットスイッチ１０９が形成されている。熱電変換素子１０１は、この例ではダイヤフラム上に形成されたボロメータを用いており、入射赤外線に対して感度がある。この熱電変換素子１０１は、後述するように、基板上に１次元ないしは２次元に多数形成され、スイッチ１００によって切り替えて順次選択していく。
【００２４】
ＮＰＮトランジスタ１０２のベースに電圧ＶＢ１を印加すると、ＮＰＮトランジスタ１０２のベース、エミッタ間電圧をＶＢＥとした場合、熱電変換素子１０１には（ＶＢ１−ＶＢＥ）の電圧がかかる。熱電変換素子１０１の抵抗をＲｂ１とすると、ＮＰＮトランジスタ１０２のコレクタには、ＩＣ１＝（ＶＢ１−ＶＢＥ）／Ｒｂ１の電流が流れることになる。
【００２５】
ＮＰＮトランジスタ１０２のベースはＶＢ１バイアス設定回路１３１につながっている。ＶＢ１バイアス設定回路１３１はＮＰＮトランジスタ１０２のベース電圧ＶＢ１を調整する定電圧源であり、例えば図２に示す回路素子２００〜２１１のような構成になっている。
【００２６】
ＶＢ１バイアス設定回路１３１は、シフトレジスタ２００と、スイッチ２０１と、そのドレインにつながる抵抗２０２と、ＮＰＮトランジスタ２０３と、そのコレクタにつながるＰＮＰトランジスタ２０６と、ＮＰＮトランジスタ２０３のコレクタにつながるＰＮＰトランジスタ２０４と、そのＰＮＰトランジスタにつながる抵抗２０５と、ＰＮＰトランジスタ２０４のベースにつながっているＰＮＰトランジスタ２１０と、そのＰＮＰトランジスタのエミッタにつながっている抵抗２１１と、ＰＮＰトランジスタ２１０のコレクタにつながっているＮＰＮトランジスタ２０９と、ＰＮＰトランジスタ２１０のコレクタにつながっているＮＰＮトランジスタ２０８と、そのＮＰＮトランジスタのエミッタにつながっている抵抗２０７からなる。バイアス設定回路１３１は何段かの定電流源から構成され、各定電流源の電流値はＩ_０，２Ｉ_０，４Ｉ_０，…のように２の整数乗の重み付けがしてある。この２の整数乗の重み付けをするために、抵抗２０２は２Ｒ１，Ｒ１，Ｒ１／２，…のように２の整数乗の重み付けがしてある。抵抗のばらつきを最小限にするため、Ｒ１という単位抵抗を組み合わせることによって各抵抗を得ている。
【００２７】
さらに、ＮＰＮトランジスタ２０３のエミッタサイズは、電流Ｉ_０の段のエミッタサイズを基本（ｍ＝１）として、２倍（ｍ＝２）、４倍（ｍ＝４）、…のように電流に比例して重み付けがしてある。前述したＮＰＮトランジスタ１０２のベース電圧ＶＢ１を各段のスイッチをオン／オフすることによって調整することが出来る。定電流源がｎ段あるビットの場合、前述のＮＰＮトランジスタ１０２のベース電圧ＶＢ１を２^ｎに調整することが出来る。
【００２８】
エミッタサイズ（ｍ）を変えているのは次の理由による。ベース電流ＩＢとベース−エミッタ間電圧ＶＢＥとの関係は、逆方向リーク電流をＩＢ_０、素電荷をｑ、ボルツマン定数をｋ、絶対温度をＴとして、
ＩＢ＝ｍＩＢ_０Ｅｘｐ［ｑＶＢＥ／ｋ／Ｔ］
となる。ベース電流は電流増幅率をβとして、ＩＢ＝ＩＣ／βで表されるため、ｍが一定のままコレクタ電流が変化するとＶＢＥも変化してしまう。各トランジスタのベースには同じ電圧Ｖｂ１が印加されているため、各段のＶＢＥが異なると各段の電流値は正確に上記のようにならない。ｍを電流値に比例して変えることによって各段のＶＢＥは同じになり、電流値を上記のように設定することが出来る。
【００２９】
エミッタに抵抗を接続するこの構成は、ＮＰＮトランジスタ２０３のショットノイズ、ベース抵抗（ｒｂｂ）のジョンソンノイズ、ベースにつながる定電圧源のノイズなどの影響を減らす効果がある。
【００３０】
ＰＮＰトランジスタ１０３のベースに電圧ＶＢ２を印加すると、上記と同様にＰＮＰトランジスタ１０３のコレクタには、ＩＣ２＝（ＶＢ２−ＶＢＥ）／Ｒｂ２の電流が流れる。ここで、Ｒｂ２は抵抗１０４の抵抗値である。このＩＣ１とＩＣ２とはほぼつりあっており、積分コンデンサ１０８にはわずかな差分ΔＩ＝（ＩＣ２−ＩＣ１）が流れる。この差分ΔＩは信号成分と除ききれなかったバイアス成分であり、大部分のバイアス成分は取り除かれている。
【００３１】
ＰＮＰトランジスタ１０３のベースはＶＢ２バイアス設定回路１３２につながっている。ＶＢ２バイアス設定回路１３２は、ＰＮＰトランジスタ１０３のベース電圧ＶＢ２を調整する定電圧源であり、例えば回路素子２１２〜２３０のような構成になっている。
【００３２】
ＶＢ２バイアス設定回路１３２は、シフトレジスタ２１２と、スイッチ２１３と、そのドレインにつながる抵抗２１４と、ＮＰＮトランジスタ２１５と、そのコレクタにつながるＮＰＮトランジスタ２１７と、そのエミッタにつながる抵抗２１６と、ＮＰＮトランジスタ２１５のコレクタにつながるＰＮＰトランジスタ２２０と、そのエミッタにつながるＰＮＰトランジスタ２１８とそのエミッタにつながる抵抗２１９と、ＮＰＮトランジスタ２１５のベースにつながっているＮＰＮトランジスタ２２２と、そのエミッタにつながっている抵抗２２１と、ＮＰＮトランジスタ２２２のベースにつながっているＮＰＮトランジスタ２２３と、そのベースにつながっているＰＮＰトランジスタ２２４と、そのエミッタにつながる抵抗２２５と、ＰＮＰトランジスタ２２４のベースにつながるＰＮＰトランジスタ２２９と、そのエミッタにつながる抵抗２３０と、ＰＮＰトランジスタ２２９のコレクタにつながるＮＰＮトランジスタ２２８と、そのエミッタにつながるＮＰＮトランジスタ２２７と、そのエミッタにつながる抵抗２２６からなる。バイアス設定回路１３２の２１４〜２１５は何段かの定電流源から構成され、各定電流源の電流値はＩ_１，２Ｉ_１，４Ｉ_１，…のように２の整数乗の重み付けがしてある。この２の整数乗の重み付けをするために、抵抗２１４は２Ｒ１，Ｒ１，Ｒ１／２，…のように２の整数乗の重み付けがしてある。抵抗のばらつきを最小限にするため、Ｒ１という単位抵抗を組み合わせることによって各抵抗を得ている。
【００３３】
ＶＢ２バイアス設定回路１３２の２１６，２１７の定電流源に流れる電流Ｉ２は、ＶＢ１バイアス設定回路１３１の２０７，２０８の定電流源に流れる電流Ｉ２と同じ電流値である。また、ＶＢ２バイアス設定回路の２２２，２２１の定電流源に流れる電流Ｉ３はＶＢ１バイアス設定回路の２０７，２０８の定電流源に流れる電流Ｉ２の１／４の電流が流れる。
【００３４】
さらに、ＮＰＮトランジスタ２１５のエミッタサイズは、電流Ｉ１の段のエミッタサイズを基本（ｍ＝１）として、２倍（ｍ＝２）、４倍（ｍ＝４）、…のように電流に比例して重み付けがしてある。前述したＮＰＮトランジスタ１０３のベース電圧ＶＢ２を各段のスイッチをオン／オフすることによって調整することが出来る。定電流源がｎ段あるビットの場合、前述のＮＰＮトランジスタ１０３のベース電圧ＶＢ２を２^ｎに調整することが出来る。
【００３５】
ＮＰＮトランジスタ１０６のベースは、ＶＢ０バイアス設定回路１３０につながっている。ＶＢ０バイアス設定回路は、ＮＰＮトランジスタ１０６のベース電圧ＶＢ０を調整する定電圧源であり、例えば図２の回路素子２３１〜２３７のような構成になっている。
【００３６】
ＶＢ０バイアス設定回路１３０は、シフトレジスタ２３１と、スイッチ２３２と、どのドレインにつながる抵抗２３３と、ＮＰＮトランジスタ２３４と、そのコレクタにつながるＰＮＰトランジスタ２３５と、ＮＰＮトランジスタ２３４のコレクタにつながるＰＮＰトランジスタ２３６と、そのエミッタにつながる抵抗２３７からなる。バイアス設定回路１３０の２３３〜２３４は何段かの定電流源から構成され、各定電流源の電流値はＩ４，２Ｉ４，４Ｉ４，…のように２の整数乗の重み付けがしてある。この２の整数乗の重み付けをするために、抵抗２３３は２Ｒ１，Ｒ１，Ｒ１／２，…のように２の整数乗の重み付けがしてある。抵抗のばらつきを最小限にするために、Ｒ１という単位抵抗を組み合わせることによって各抵抗を得ている。
【００３７】
さらに、ＮＰＮトランジスタ２３４のエミッタサイズは、電流Ｉ４の段のエミッタサイズを基本（ｍ＝１）として、２倍（ｍ＝２）、４倍（ｍ＝４）、…のように電流に比例して重み付けがしてある。前述したＮＰＮトランジスタ１０６のベース電圧ＶＢ０を各段のスイッチをオン／オフすることによって調整することが出来る。定電流源がｎ段あるビットの場合、前述のＮＰＮトランジスタ２３４のベース電圧ＶＢ０を２^ｎに調整することが出来る。
【００３８】
撮像装置の温度ドリフトを減らすために、ＶB1バイアス設定回路１３１の電流Ｉ０，２Ｉ０，４Ｉ０，…と、ＶＢ２バイアス設定回路１３２の電流Ｉ１，２Ｉ１，４Ｉ１，…と、ＶB0バイアス設定回路１３０の電流Ｉ４，２Ｉ４，４Ｉ４，…は、温度依存性を小さくする必要がある。電流値Ｉ１，２Ｉ１，４Ｉ１，…と電流値Ｉ２，２Ｉ２，４Ｉ２，…の基準となる電流値はＩ０，２Ｉ０，４Ｉ０，…である。この電流値の基準となるベース印加電圧ＲＥＦINは、温度依存性が小さくなるように設計する。温度依存性を小さくするには、バンドギャップリファレンス等の温度依存性の非常に小さい定電圧源を使うことが好ましい。
【００３９】
積分コンデンサ１０８に蓄えられた信号は、ＮＭＯＳＦＥＴ１１０，１１１で構成されるソースフォロワで高インピーダンスから低インピーダンスに変換される。スイッチ１１２，ホールドコンデンサ１１３で構成されるサンプル・ホールド回路は、時系列で入力される信号をサンプリングして一時保持する。スイッチ１１２はＰＭＯＳＦＥＴ，ＮＭＯＳＦＥＴのソース同士、ドレイン同士を接続したトランスファゲートで構成される。ＮＭＯＳＦＥＴ１１４，１１５もソースフォロワを構成し、低インピーダンスで増幅器１１６に出力する。なお、他の構成は後述する。
【００４０】
図３は図１の読み出し回路と周辺を含めた撮像素子全体の回路図である。読み出し回路は、水平シフトレジスタ３０１とマルチプレクサ３０２、読み出し回路３０３、ＦＰＮ補正バッファ３０４、ＦＰＮ補正電流源３０５、熱電変換素子１０１、画素スイッチ１００、垂直シフトレジスタ３０８、バイアス設定回路３０９等からなる。
【００４１】
熱電変換素子１０１は、この例では基板上に２次元にマトリクス状に形成され、画素スイッチ１００によって切り換えて順次選択されていく。各熱電変換素子の信号を読み出すために、この例ではマトリクスの各列に読み出し回路３０３を形成して信号を読み出している。読み出し回路をどのように形成するかは以下のようなトレードオフがある。
【００４２】
各列に読み出し回路を形成した場合。各列が同時に読み出し動作を行えるため、読み出しの時間を長くすることが出来る。読み出し時間が長いと、その分ノイズ帯域を狭くすることができ、ノイズを低減することが出来る。その反面読み出し回路の数が多くなり、チップ面積が大きくなってしまう。
【００４３】
１個の読み出し回路を複数の列で分け合って使用すれば読み出し回路の数が減って、チップ面積の縮小になる。その反面、時分割で分け合って使用する分、読み出し時間が短くなりノイズ帯域が広くなってしまう。
【００４４】
垂直シフトレジスタ３０８はマトリクスの各行を順次選択していく。
【００４５】
ＦＰＮ補正電流源３０５に供給されるＦＰＮ補正データは、例えばチップ外のメモリに全画素分の補正データを蓄える。各列の読み出し回路が積分等の読み出し動作を行っているときに、バッファ３０４は読み出している画素のＦＰＮデータを保持している。
【００４６】
バイアス設定回路３０９に供給されるバイアス設定データは、例えばチップ外のスイッチまたはメモリによってシリアルで与えられ、バイアス設定回路内のシフトレジスタ内に蓄えられる。ノイズフィルタ３１０は、例えばチップ外にＣＲフィルタを設けてノイズを除去している。
【００４７】
各列の読み出し回路３０３の出力は各読み出し回路３０３内のサンプルホールド回路に接続されている。各列のサンプルホールド出力Ｓ／Ｈｏｕｔはマルチプレクサ３０２によって順次選択され出力ｏｕｔに導出される。水平シフトレジスタ３０１は各列のマルチプレクサ３０２のスイッチを順次選択し、また、各列のＦＰＮデータバッファ３０４を順次選択するものである。ＦＰＮＤＡＴＡはＦＰＮデータバッファ３０４につながるデータバスで、例えば、各列のＦＰＮ補正定電流源３０５が３ビットの場合３本のラインとなる。ＢＩＡＳＤＡＴＡはＦＰＮ補正電流源３０５と読み出し回路回路３０３につながるデータバスで、例えば、設定が必要なトランジスタが３個の場合３本のラインとなる。
【００４８】
図４は各部の信号タイミングを示したタイミング図である。φＶは、例えば３０Ｈｚ程度の垂直同期信号であり、垂直シフトレジスタ３０８のデータ端子Ｖに入力される。φＨは、例えば７ｋＨｚ程度の水平同期信号であり、垂直シフトレジスタ３０８のクロック端子Ｈに入力される。これによって、垂直シフトレジスタ３０８からは、Ｖ１，Ｖ２，…の各行を選択する信号が出力される。
【００４９】
ある行を選択している間、各列の読み出し回路において積分時の読み出し動作が行われる。ＶＣは図１の積分コンデンサ１０８の電圧波形（積分波形）である。サンプルホールド回路１１２にφＳ／Ｈを印可して、積分後の電圧をサンプリングしてホールドコンデンサ１１３に保持する。サンプリング後リセットスイッチ１０９にリセットパルスφＲを印加して積分コンデンサ１０８をリセットする。
【００５０】
水平シフトレジスタ３０１のデータ端子ＨにφＨ、クロック端子ＣＬＫにφＣＬＫを入力することで、Ｈ１，Ｈ２，…の信号を得る。Ｈ１，Ｈ２，…は図３のマルチプレクサ３０２とＦＰＮデータバッファ３０４とを順次選択する。
【００５１】
φＨ’はφＨと同じ信号を使用してもよい。各列のホールドコンデンサに保持された信号はマルチプレクサ３０２を介して出力端子にＯＵＴで示すように出力される。
【００５２】
ＦＰＮデータ（ＦＰＮＤＡＴＡ）はある行の読み出しの前にＦＰＮデータバッファに転送される。図３のデータバッファ３０４の制御端子には、Ｈ１，Ｈ２，…を入力する。
【００５３】
バイアス設定電流（ＢＩＡＳＤＡＴＡ）は、読み出し回路３０３が読み出し前、または読み出し中にバイアス設定回路に転送される。バイアス設定回路で作成された各電圧は、ノイズフィルタ３１０を通って読み出し回路３０３のトランジスタ１０２，１０３のベースと、ＦＰＮ３０５のトランジスタ１０６のベース電圧を設定する。
【００５４】
図５は本発明の一実施形態を示す撮像装置全体のブロック図である。撮像装置は、撮像素子５０１，増幅器１１６、サンプルホールド１１７、Ａ／Ｄコンバータ１１８、ＶＲＡＭ１２１、ＦＰＮメモリコントローラ１１９、ＦＰＮメモリ１２０、デジタル減算器１３６、Ｄ／Ａコンバータ１３４、ＮＴＳＣ信号発生器１３５、コンパレータ１２２、ＦＰＮメモリコントローラ１２３、ＦＰＮメモリ１２４、コンパレータ１２５、カウンタ１２６、コンパレータ１２７、バイアスデータ作成回路５１７などからなる。
【００５５】
撮像素子５０１は、例えば図３に示した構成を一つのシリコン基板上に形成する。入射光は光学系５２０によって撮像素子５０１上に集光され、撮像素子５０１によって電気信号に変換され、積分回路等によって増幅されて外部に出力される。増幅器１１６はこの出力信号を増幅し、サンプル・ホールド回路１１７は信号を一時保持する。Ａ／Ｄ変換器１１８はこの保持された信号をデジタル信号に変換する。なお、増幅器１１６は、撮像素子５０１の出力信号が十分大きければ省略することは可能である。
【００５６】
ＶＲＡＭ１２１は各画素のデジタル信号を保持するメモリであり、例えば撮像素子５０１が３２０×２４０の画素数で、１画素のデジタル信号が１２ビットであるとした場合、３２０×２４０×１２ビットの容量であればよい。
【００５７】
ＦＰＮメモリ１２０は撮像素子内で行うＦＰＮ補正で取りきれなかったばらつきを補正するためのメモリであり、補正するための各画素のばらつきデータが保持されている。ＦＰＮメモリコントローラ１１９はこのＦＰＮメモリ１２０を制御するための回路であり、デジタル減算器１３６はリアルタイムで入力される各画素の信号から、各画素のばらつき量を減算するためのものである。
【００５８】
入射光をシャッター等で遮断した状態でＡ／Ｄ変換器１１８から出力される各画素のデータは、撮像素子内のＦＰＮ補正で取りきれなかったばらつきを持っている。このデータをＦＰＮメモリ１２０に記憶させる。この操作は電源投入時や、前回の補正がずれたときなどに行う。通常の撮像状態では、この記憶されたＦＰＮメモリ１２０のばらつきデータを減算器１３６に渡して、リアルタイムで供給されてくる各画素の信号から減算してダイナミックレンジ内に収まる信号を得る。
【００５９】
なお、減算器１３６は、ＦＰＮメモリ１２０のデータの補数をとる等して、加算器に変更することは当然可能である。また、減算器１３６はＶＲＡＭ１２１とＤ／Ａ変換器１３４との間にあってもよい。
【００６０】
Ｄ／Ａ変換器１３４はこの処理されたデジタル信号をアナログ信号に変換して、ＮＴＳＣ信号発生器１３５に出力する。ＮＴＳＣ信号発生器１３５はこのアナログ信号と同期信号を合成してＮＴＳＣコンポジット信号を出力する。ＮＴＳＣ信号発生器はＮＴＳＣの限らず、必要に応じてＰＡＬやＲＧＢ出力等他の方式の信号発生器でもよい。
【００６１】
撮像素子内のＦＰＮ補正回路（図１の１０５〜１０７）に供給する補正データの取得は次のようにして行う。コンパレータ１２２は、この例ではデジタルコンパレータであり、各画素の信号レベルとある基準レベルとの大小関係を判定する。この基準レベルは、撮像素子内の積分回路や増幅器、Ａ／Ｄ変換器等、信号処理回路のダイナミックレンジの上限または下限に設定したり、この上限または下限にあるレベルの余裕を加えた値に設定することが出来る。大小関係の判定はある基準レベル以上のものを良としたり、ある基準レベル以下のものを良としたり、ある２つの基準レベ範囲内のものを良としたりすることが出来る。
【００６２】
ＦＰＮメモリコントローラ１２３はこの比較結果にしたがってＦＰＮ補正データを作成する。作成された補正データはＦＰＮメモリ１２４に保持される。ＦＰＮメモリ１２４は全画素数にこのＦＰＮ補正データのビット数を掛けた容量であればよい。例えば、３２０×２４０の画素数の場合には、、ＦＰＮ補正データのビット数が３ビットであれば、３２０×２４０×３ビットの容量があればよい。データをバイト単位で制御するために、必要に応じて容量を大きくすることは可能である。
【００６３】
撮像素子内のバイポーラトランジスタ（図１の１０２，１０３，１０６）に供給するバイアス設定データの取得は次のようにして行う。コンパレータ１２５はこの、例ではデジタルコンパレータであり、各画素の信号レベルとダイナミックレンジ内に設定したスレッショルドとの大小関係を判定する。このスレッショルドは、撮像素子内の積分回路や増幅器、Ａ／Ｄ変換器等、信号処理回路のダイナミックレンジの上限または下限に設定したり、この上限または下限にあるレベルの余裕を加えた値などに設定することが出来る。大小関係の判定は、スレッショルド以上のものを良としたり、スレッショルド以下のものを良としたり、ある２つのスレッショルド範囲内のものを良としたりすることが出来る。
【００６４】
カウンタ１２６はこの比較結果にしたがってカウントを行う。この場合、コンパレータ１２５の判定結果が良であった場合と不良であった場合のどちらか一方をカウント、またはカウンタ１２６を２個使用して、コンパレータ１２５の判定結果の良否の両方をカウントするようにすることも出来る。
【００６５】
コンパレータ１２７は、この例ではデジタルコンパレータであり、カウンタ１２６のカウント値とある基準レベルとの大小関係を判定する。この基準レベルとしては、ダイナミックレンジ内に設定したスレッショルド以上の画素数や、スレッショルド以下の画素数などを設定することが出来る。
【００６６】
バイアスデータ作成回路５１７はこの比較結果にしたがってバイアス設定データを作成する。作成されたバイアスデータは、撮像素子５０１内にあるバイアス回路５１８に送られる。バイアス回路５１８は、バイアスデータ作成回路で作成されたデジタルデータを元に、定電流源を使用してバイアス電圧を作成する。
【００６７】
ノイズフィルタ３１０は、この例ではローパスフィルタであり、バイアス回路で作成されたバイアス電圧のノイズを除去する。
【００６８】
５２１は撮像素子を一定温度に保つペルチェ等の温度安定化素子であり、５２２はその制御回路である。
【００６９】
図６は本発明の一実施の形態を示す装置全体のブロック図であり、図５の撮像素子を使用した場合をも含む上位概念的な装置ブロック図である。本装置は、検出器６０１、サンプルホールド６０２、Ａ／Ｄコンバータ６０３、コンパレータ６０４、カウンタ６０５、コンパレータ６０６、電圧設定回路６０７、Ｄ／Ａコンバータ６０８、減算器６０９からなる。
【００７０】
検出器６０１は、例えば図５の撮像素子５０１の様にバイアス電流を変化させることによって出力信号レベルが変化する検出器である。この例では、出力信号はアナログ信号である。サンプル・ホールド回路６０２は、信号を一時保存する。Ａ／Ｄ変換器６０３はこの保持された信号をデジタル信号に変換する。
【００７１】
コンパレータ６０４は、この例ではデジタルコンパレータであり検出器の出力信号レベルとスレッショルドとの大小関係を判定する。このスレッショルドとしては、出力信号のダイナミックレンジの上限または下限に設定したり、この上限または下限にあるレベルの余裕を加えた値等に設定することが出来る。大小関係の判定はスレッショルド以上のものを良としたり、スレッショルド以下のものを良としたり、ある２つのスレッショルド範囲内のものを良としたりすることが出来る。
【００７２】
カウンタ６０５はこの比較結果によってカウントを行う。この場合は、コンパレータ６０４の判定結果が良であった場合と不良であった場合のどちらか一方をカウント、またはカウンタ６０５を２個使用して、コンパレータ６０４の判定結果の良否の両方をカウントすることが出来る。コンパレータ６０６は、この例ではデジタルコンパレータであり、カウンタ６０５のカウント値とある基準レベルとの大小関係を判定する。この基準レベルとしては、ダイナミックレンジ内に設定したスレッショルド以上の数や、スレッショルド以下の数などを設定することが出来る。
【００７３】
電圧設定回路６０７はこの比較結果にしたがって電圧設定データを作成する。Ｄ／Ａコンバータ６０８はこの作成されたデジタル信号をアナログ信号に変換する。減算器６０９はリアルタイムで供給されてくる検出器６０１の信号から減算してダイナミックレンジ内に納まる信号を得る。
【００７４】
図７は読み出し回路のバイアス電流値の作成方法を表すフローチャートである。バイアス電流値は３ビットと仮定している。スレッショルドを設定するステップ７０１と、バイアス電流値のビットの位置をＭＳＢ（最上位ビット）からＬＳＢ（最下位ビット）まで変化させるステップ７０２と、カウンタのカウント値設定及びステップ７０２で注目しているビットを１にセットするステップ７０３と、Ｖアドレスを変化させるステップ７０４と、Ｈアドレスを変化させるステップ７０５と、スレッショルドの判定をもとに条件ジャンプするステップ７０６と、スレッショルド以下の画素をカウントするステップ７０７と、フラグを判定するステップ７０８と、ビットを０にリセットするステップ７０９とからなっている。
【００７５】
ステップ７０１から７０９のフローをイメージ的に表したのが図８の８０１である。横軸はバイアス電流値、縦軸はスレッショルド以下の画素数であり、この例では、バイアス電流値が小さいときはトランジスタに流れる電流が少ないので、スレッショルド以下の画素がほとんど全てである。バイアス電流が大きくなるにつれてスレッショルド以下の画素が少なくなる。
【００７６】
ステップ７０１でスレッショルドＴＨを設定する。ステップ７０２と７０３で最初に設定されるバイアス電流値は、ＭＳＢが１でその他のビットは全て０なので、１／２のバイアス電流値（図８の８０１の▲１▼）である。ステップ７０３で設定されるスレッショルド以下の画素数は、図８の８０１の画素数設定値である。ステップ７０４から７０７でスレッショルド以下の画素数をカウントし、ステップ７０８で判定を行う。これを図８の８０１の例で表すと、▲１▼のバイアス電流時のスレッショルド以下の画素数は設定値よりも多いので、▲１▼のバイアス電流値は目標の電流値よりも小さいことになり、ＭＳＢはそのまま１にする。
【００７７】
ステップ７０２へ戻り、注目するビットをＬＳＢ側に１ビットずらし、１を立てる。図８の８０１の例では、”１１０”となり、３／４のバイアス電流値（図８の８０１の▲２▼）になる。ステップ７０４から７０７でスレッショルド以下の画素数をカウントし、ステップ７０８で判定を行う。これを図８の８０１の例で表すと、▲２▼のバイアス電流時のスレッショルド以下の画素数は設定値よりも少ないので、▲２▼のバイアス電流値は目標の電流値よりも大きいことになり、注目しているビットを０にする。
【００７８】
前述のようなステップ７０２からステップ７０９のループをバイアス電流値のＬＳＢが求まるまで繰り返すことで、目標のバイアス電流値を求めることが出来る。
【００７９】
図７のフローチャートを説明すると、ステップ７０１はスレッショルド（図７のＴＨ）を設定する部分であり、この例ではデジタルコンパレータの判定値である。このスレッショルドは出力信号のダイナミックレンジの上限または下限に設定したり、この上限または下限にあるレベルの余裕を加えた値などに設定することが出来る。ステップ７０２は、ＭＳＢからＬＳＢまで操作するビット（図７のｂ）を順次変えていく部分であり、図７のようなループ処理を行う。ステップ７０３はカウンタのカウント値設定（図７のｃ）とステップ７０２で注目しているビット（図７のｂ）を１にセットする部分であり、この例では、カウント値をスレッショルド以下の画素の数に設定している。ステップ７０４はＶアドレスを変化させる部分、ステップ７０５はＨアドレスを変化させる部分である。ステップ７０４，７０５はループを形成しており、ステップ７０４は、例えば０から２３９までＶアドレスを変化させる。ステップ７０５は、例えば０から３１９までＨアドレスを変化させる。
【００８０】
ステップ７０６では、コンパレータの判定をもとに以後の処理を２つに分けるものである。この例では、選択している画素のデータ（図７の（Ｖ，Ｈ））をデジタルコンパレータで判定する方法を採用している。この判定において、ステップ７０１で設定したスレッショルド以下であった場合、ステップ７０４，ステップ７０５で選択している画素に与えたバイアス電流値ではスレッショルド以下であることになり、ステップ７０７においてスレッショルド以下の画素のカウントを行う。ステップ７０７は、この例ではダウンカウンタで、ステップ７０３の設定値からダウンカウントを行う。
【００８１】
ステップ７０８はコンパレータの判定をもとに以後の処理を２つに分けるものである。この例では、ステップ７０７でカウントした値が０以下であるかをデジタルコンパレータで判定する方法を採用している。この判定において、ステップ７０７でカウントした値が０を超えていた場合、ステップ７０９において、ステップ７０２で注目しているビットｂを０にリセットする。ステップ７０８の判定で０以下であった場合、ビットｂは１のままでよいためステップ７０９は実行しない。
【００８２】
図８の８０２では、８０１の目標値に加えてスレッショルドを超えた画素数に対しても画素数設定値と比較を行い、▲２▼のバイアス電流を求め、▲１▼と▲２▼の２つのバイアス電流からＦＰＮのフルスケール電流値を求めている。
【００８３】
図８の８０２を説明すると、スレッショルドの設定とスレッショルド以下の画素数を設定（８０２の画素数設定値）し、まず、▲１▼の目標値を求めるために図７のフローと同じようにバイアス電流値のＭＳＢを操作し、カウント結果と画素数設定値の比較結果からＭＳＢを決定し、順次ＬＳＢまで同様の操作と判定によってバイアス電流の各ビットを決定し、次に、▲２▼の目標値を求めるために、図７のフローと同じようにバイアス電流値のＭＳＢを操作し、カウント結果と画素数設定値の比較結果からＭＳＢを決定し、順次ＬＳＢまで同様の操作と判定によってバイアス電流の各ビットを決定する。
【００８４】
図８の８０２の動作について、図９の８０５を用いて説明する。８０２の▲１▼の設定の時、各画素の信号レベルの分布は８０５の様になっている。この時のスレッショルド以下の画素は欠陥画素である。画素数設定値はこの欠陥画素数群を除外できるように設定する。８０２の▲２▼の設定の時、各画素の信号レベルの分布は図９の８０７の様になっている。この時のスレッショルド以上の画素も欠陥画素であり、画素数設定値はこの欠陥画素群を除外出来るように設定する。尚、▲１▼の設定画素数と▲２▼の設定画素数は異なっていても構わない。
【００８５】
これによって▲１▼と▲２▼のレベルを知ることができ、▲２▼−▲１▼のレベルをＦＰＮ補正回路のフルスケールとする。この後、バイアス電流を▲１▼のレベルに決定して、ＦＰＮ補正をかけることで、各画素の信号は図９の８０６の様にスレッショルド付近に集まる。これによって各画素の信号は上側に広いダイナミックレンジを持つことになる。このスレッショルドを上側に設定し、下側に広いダイナミックレンジを持たせることは、当然可能である。また、スレッショルド以下と以上を適宜入れ換えてアルゴリズムを構成することは当然可能である。
【００８６】
図８の８０３は、８０２のスレッショルドを超えた画素数をカウントする代わりに、スレッショルド以下の画素数の上限値を設けて、▲１▼と▲２▼のバイアス電流を求め、この２つのバイアス電流値からＦＰＮのフルスケール電流値を求めている。
【００８７】
図８の８０３を説明すると、スレッショルドの設定とスレッショルド以下の画素数の下限値とスレッショルド以下の画素数の上限値を設定し、▲１▼の目標値を求めるために図７のフローと同じようにバイアス電流値のＭＳＢを操作し、カウント結果と画素数設定値の比較結果からＭＳＢを決定し、順次ＬＳＢまで同様の操作と判定によってバイアス電流の各ビットを決定し、次に▲２▼の目標値を求めるために図７のフローと同じようにバイアス電流値のＭＳＢを操作し、カウント結果と画素数設定値の比較結果からＭＳＢを決定し、順次ＬＳＢまで同様の操作と判定によってバイアス電流の各ビットを決定する。
【００８８】
上限設定値として全体画素数からＡを引いた値を設定することができる。Ａとして８０７の▲２▼を超えるレベルの画素、つまりは上側欠陥画素数を指定する。これによって８０２の説明と同様に欠陥画素を除いた▲１▼から▲２▼の画素を図９の８０６の様にスレッショルドに集めることができる。
【００８９】
図８の８０４は、８０２の画素数を設定する代わりに、ＦＰＮのフルスケール電流値を設定して、あるバイアス電流におけるカウント結果▲１▼と、このバイアス電流からＦＰＮのフルスケール電流値を引いた電流値におけるカウント結果▲２▼がほぼ同じになるようにバイアス電流を求めている。
【００９０】
図８の８０４を説明すると、スレッショルドの設定とＦＰＮのフルスケール電流値を設定し、▲１▼の目標値を求めるために図７のフローと同じようにバイアス電流値のＭＳＢを操作し、カウント結果を求め、このときのバイアス電流値からＦＰＮのフルスケール電流値を引いたバイアス電流のときのカウント結果も求める。２つのカウント結果の差を比較し、両者の差が小さくなるようにＭＳＢを決定し、順次ＬＳＢまで同様の操作と判定によってバイアス電流の各ビットを決定する。
【００９１】
この方法は、ＦＰＮ補正回路のフルスケール電流を大きくしたくないときに効果がある。フルスケールを大きくするとＦＰＮ補正回路の残差（図９の８０６）が大きくなり、残差がダイナミックレンジを占有する度合いが大きくなる。
【００９２】
図８の８０４の目標値の求め方としては、前記バイアス電流の各ビットをＭＳＢからＬＳＢまで操作して求める方法の他に、バイアス電流値を最小値から最大値まで順次変化させ、スレッショルド以下の画素数とスレッショルドを超えた画素数を、一旦全てＰＣ（図１のパーソナルコンピュータ１３３）に取り込んで、上記アルゴリズムをソフトウェア上で実行し、目標のバイアス電流値を求める方法もある。この方法の利点は、ロジックの回路規模を小さく出来る。また、取り込んだデータを画面上にグラフで表示することが出来、ＦＰＮのフルスケール電流値を設定するとき分かりやすいなどがある。
【００９３】
図１０の９０１にバイアス電流とオンチップＦＰＮのフルスケール電流を設定するアルゴリズムとフレームとの関係を示す。φＶは、例えば３０Ｈｚ程度の垂直同期信号であり、このクロックの１周期が１フレームである。最初に設定を行う。この設定の期間は、バイアス回路内のシフトレジスタ（図２のＳＲ）のビット数で異なるが、この例では１８ビットと仮定し、１８画素クロック期間である。全画素測定するためには１フレーム必要であり、設定で１８画素クロック使っているので、このフレームでは全画素測定できない。そこで、次のフレームになるまで待ち時間を設けている。２フレーム目では、全画素の出力信号を比較してカウントを行う。また、カウントを行うと同時にカウントの設定値との比較も行っている。よって、全画素終了と同時に比較結果がわかり、次のフレームの設定に反映するすることが出来る。この処理をバイアス電流のビット数繰り返したり、バイアス電流値の最小値から最大値まで繰り返す。
【００９４】
以上の説明中の信号を出力する積分回路の中身の動作について、以下に簡単に説明する。図１１に積分回路の積分コンデンサ部の積分波形を示す。１００１はボロメータに印加した電圧によって、ボロメータに自己発熱が無いか、無視できるほど小さい場合である。左図はＦＰＮ補正をかける前、右図はＦＰＮ補正をかけた後の波形である。前述したように、最適なキャンセラ設定を見つける探索を行って、ボロメータ抵抗が最小の画素の積分波形が、ダイナミックレンジの下限近く、前述したスレッショルドにくるようにしている。Ｖｍは、赤外線の入力があった場合に、ボロメータ抵抗が変化するため、マージンとして設けてある。ボロメータ抵抗最大の画素の積分波形は、補正前においてダイナミックレンジの上限をはみ出ていることが多い。
【００９５】
ＦＰＮ補正を行うことによって、右図のように各画素の積分波形はダイナミックレンジの下限近くに集まる。ＦＰＮ補正の精度の問題で補正後集まり方には限界があり、図１１のように残差が生じる。積分波形のサンプリングは図１１の終点で行う。積分波形に残差が生じるのは、補正回路の量子化誤差によるものであって、ボロメータ抵抗の大小と直接に関係するものではない。つまり、図１１の補正残差大の中にはボロメータ抵抗大のものも含まれれば、小のものも含まれる。
【００９６】
１００２はボロメータに印加した電圧によって、ボロメータに自己発熱が比較的大きく生じる場合である。左図はＦＰＮ補正をかける前、右図はＦＰＮ補正をかけた後の各波形である。ボロメータの抵抗温度係数ＴＣＲが負の場合を仮定している。１００１と同様に、最適なキャンセラ設定を見つける探索を行って、ボロメータ抵抗が最小の画素の積分波形が、スレッショルドにくるようにしている。
【００９７】
ＦＰＮ補正を行うことによって、右図のように各画素の積分波形は、ダイナミックレンジの下限近くに集まる。１００１と同様に、補正残差大の中にはボロメータ抵抗大のものも含まれれば、小のものも含まれる。従って積分波形の最大振幅Ｖｍａｘは、ボロメータ抵抗最小の画素の積分波形曲がりに残差の約１／２を足したものになる。１／２の理由は、積分終点の約１／２で積分波形曲がりが最大となるためである。この右図から、積分波形曲がりがある中でＶｍａｘを最小にするには、補正残差小の画素において積分波形の始点と終点の積分電圧レベルを合わせると共に、残差が積分曲がりの凸側にくるようにすれば良いことがわかる。
【００９８】
ボロメータの抵抗温度係数ＴＣＲが正の場合、積分波形曲がりが上記と逆になるが、補正残差小の画素において積分波形の始点と終点の積分電圧レベルを合わせると共に、残差が積分曲がりの凸側にくるようにすれば良いことに変わりはない。
【００９９】
１００２の具体例を以下に示す。ボロメータ抵抗としては、各画素に時分割で電圧を印加するいわゆるパルスバイアス駆動を行う場合、数ｋΩから数１０ｋΩ程度が考えられる。ボロメータの抵抗温度係数ＴＣＲとしては、数％／Ｋ程度が考えられる。ボロメータ印加電圧としては０．５Ｖ程度から５Ｖ程度が、信号を大きくする上と、通常のＩＣプロセスで電圧を扱う上で好ましい。積分容量としては、数ｐＦから数１００ｐＦ程度が、積分ゲインを大きくしてセンサ出力電圧を大きくする上と、積分波形の振幅Ｖｍａｘをある程度抑える上で好ましい。積分時間としては、数μｓから数１００μｓ程度が、読み出し回路の数を減らす上と、積分ゲインを大きくする上で好ましい。この時、ボロメータの自己発熱温度は、数℃から数１０℃程度になる。自己発熱は積分波形の曲がりを減らす上では小さい方が好ましいが、センサの温度分解能に当たるノイズ等価温度差ＮＥＴＤは、ボロメータに印加するジュール熱の平方根、つまり自己発熱温度の平方根に比例する場合が多く（例えば、田中ら、熱型赤外線イメージセンサ、電子情信学技報ＥＤ９８−２６５、ｐｐ．９−１６）、その意味ではある程度の自己発熱温度が必要になる。
【０１００】
ボロメータ抵抗として約１０ｋΩ、ＴＣＲとして約−２％／Ｋ、印加電圧として約２Ｖ、積分容量として約１００ｐＦ、積分時間として約３０μｓ、積分ゲインとして約３０倍、自己発熱温度として約７℃程度を仮定すると、積分波形曲がりＶｍａｘは約２Ｖ程度となる。残差電圧としては、ＦＰＮ補正のビット数によっても異なるが、６ビット程度を仮定すると、約０．２Ｖ程度となる。
【０１０１】
【発明の効果】
以上説明したように、本発明は下記のような効果がある。先ず、各画素に与える電流値を補正する定電流源を持つことによって、増幅素子のばらつきや検出器自体のばらつきによる撮像素子の出力電圧のばらつきをダイナミックレンジ内に収めることができ、撮像素子内または撮像素子外において行われる信号増幅や信号処理を円滑に行うことが出来る。
【０１０２】
また、バイアス電流のビットを操作したときのカウント数と設定値とを比較して目標のバイアス電流値を求めているため、回路規模が小さく、高速に目標のバイアス電流値を求めることが出来る。更に、目標のバイアス電流をもう１つ加えて、バイアス電流のビットを操作したときのカウント数と設定値とを比較して目標のバイアス電流値を求め、それらのバイアス電流値からＦＰＮ補正回路のフルスケール電流値を求めているため、回路規模が小さく、高速にバイアス電流値とＦＰＮ補正のフルスケール電流値とを同時に求めることが出来る。
【０１０３】
更にはまた、設定値をもう一つ加えて、バイアス電流のビットを操作したときのカウント数と設定値とを比較して目標のバイアス電流値を求め、それらのバイアス電流値からＦＰＮ補正回路のフルスケール電流値を求めているため、回路規模が小さく、高速にバイアス電流値とＦＰＮ補正のフルスケール電流値とを同時に求めることが出来る。
【０１０４】
また、ＦＰＮ補正回路のフルスケール電流値を指定し、あるバイアス電流におけるカウント結果と、このバイアス電流からＦＰＮ補正回路のフルスケール電流を引いた電流値におけるカウント結果がほぼ同じになるようにバイアス電流を求めているため、回路規模を小さく、高速にＦＰＮ補正のフルスケール電流値を自由に設定したときのバイアス電流値を求めることが出来る。
【図面の簡単な説明】
【図１】本発明の一実施形態である撮像装置の装置全体を示す回路図である。
【図２】本発明の一実施形態である読み出し回路内のバイアス回路の回路図である。
【図３】本発明の一実施形態である撮像装置の撮像素子全体の回路図である。
【図４】図１の撮像装置の動作を表すタイミング図である。
【図５】本発明の一実施形態の撮像装置を示す全体のブロック図である。
【図６】本発明の一実施形態の装置を示す全体のブロック図である。
【図７】バイアス電流を設定するためのフローチャートである。
【図８】バイアス電流とオンチップＦＰＮのフルスケール電流を設定するアルゴリズムをイメージ的に表した図である。
【図９】バイアス電流とオンチップＦＰＮのフルスケール電流を設定するアルゴリズムをイメージ的に表した図である。
【図１０】バイアス電流とオンチップＦＰＮのフルスケール電流を設定するアルゴリズムとフレームとの関係を示した図である。
【図１１】積分回路の中身の動作について表した図である。
【図１２】従来の撮像装置の回路図である。
【符号の説明】
１００垂直スイッチ
１０１検出器
１０２，１０６ＮＰＮトランジスタ
１０３ＰＮＰトランジスタ
１０４，１０５抵抗
１０７，１０９，１１２スイッチ
１０８積分コンデンサ
１１０，１１１１１４，１１５ＮＭＯＳＦＥＴ
１１３ホールドコンデンサ
１１６増幅器
１１７サンプル・ホールド回路
１１８Ａ／Ｄコンバータ
１１９ＦＰＮメモリコントローラ
１２０ＦＰＮメモリ
１２１ＶＲＡＭ
１２２，１２５，１２７コンパレータ
１２３ＦＰＮメモリコントローラ
１２４ＦＰＮメモリ
１２６カウンタ
１２８バイアスコントローラ
１２９パラレル／シリアル変換器
１３０〜１３２バイアス回路
１３３ＰＣ（パーソナルコンピュータ）
１３４Ｄ／Ａコンバータ
１３５ＮＴＳＣ信号発生器
３０１水平シフトレジスタ
３０２マルチプレクサ
３０３読み出し回路
３０４ＦＰＮデータバッファ
３０５ＦＰＮ補正電流源
３０８垂直シフトレジスタ
３０９バイアス設定回路
３１０ノイズフィルタ

Claims

温度に応じて抵抗値が変化する複数の検出素子を有し、これら各検出素子にバイアス電流を供給して各検出素子の抵抗値に応じた電圧を出力する検出回路と、前記各検出素子のばらつきを補正するために、各検出素子に対してばらつきに対応した補正電流を供給するばらつき補正回路と、前記検出回路からの出力値と第一の基準値とを比較する第一の比較回路と、この比較結果に応じて前記バイアス電流及び前記補正電流を制御する制御回路とを含むことを特徴とする半導体装置。
前記制御回路は、前記第一の比較回路の比較結果をカウントするカウンタと、第二の基準値と前記カウンタの出力とを比較する第二の比較回路と、前記第二の比較回路の比較結果に応じて前記各検出素子に供給する前記バイアス電流及び前記補正電流を設定する電流設定回路とを有することを特徴とする請求項１記載の半導体装置。
前記電流設定回路は、前記バイアス電流を変化させて前記カウンタ出力と前記第二の基準値とを、前記第二の比較回路で比較した結果に応じて、前記バイアス電流及び前記補正電流を決定するようにしたことを特徴とする請求項２記載の半導体装置。
前記電流設定回路は、前記バイアス電流及び前記補正電流の決定のための制御信号として複数ビットのデジタル制御信号を用い、前記複数ビットの最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）まで、順次選択設定可なビット選択回路を有し、前記ビット選択回路により前記デジタル制御信号を制御して前記バイアス電流及び前記補正電流の決定をなすようにしたことを特徴とする請求項２または３記載の半導体装置。
温度に応じて抵抗値が変化する複数の検出素子を有し、これら各検出素子にバイアス電流を供給して各検出素子の抵抗値に応じた電圧を出力する検出回路と、前記各検出素子のばらつきを補正するために、各検出素子に対してばらつきに対応した補正電流を供給するばらつき補正回路とを含む半導体装置の制御方法であって、前記検出回路からの出力値と第一の基準値とを比較する第一の比較ステップと、この比較ステップの比較結果に応じて前記バイアス電流及び前記補正電流を制御する制御ステップとを含むことを特徴とする制御方法。
前記制御ステップは、前記第一の比較ステップの比較結果をカウントする計数ステップと、第二の基準値と前記計数ステップの出力とを比較する第二の比較ステップと、前記第二の比較ステップの比較結果に応じて前記各検出素子に供給する前記バイアス電流及び前記補正電流を設定する電流設定ステップとを有することを特徴とする請求項５記載の制御方法。
前記電流設定ステップは、前記バイアス電流を変化させて前記計数ステップの出力と前記第二の基準値とを、前記第二の比較ステップで比較した結果に応じて、前記バイアス電流及び前記補正電流を決定するようにしたことを特徴とする請求項６記載の制御方法。
前記電流設定ステップは、前記バイアス電流及び前記補正電流の決定のための制御信号として複数ビットのデジタル制御信号を用い、前記複数ビットの最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）まで、順次選択設定可能なビット選択ステップを有し、前記ビット選択ステップにより前記デジタル制御信号を制御して前記バイアス電流及び前記補正電流の決定をなすようにしたことを特徴とする請求項６または７記載の制御方法。