JP3573735B2 - 可変長符号化方法および可変長符号化装置 - Google Patents
可変長符号化方法および可変長符号化装置 Download PDFInfo
- Publication number
- JP3573735B2 JP3573735B2 JP2001586928A JP2001586928A JP3573735B2 JP 3573735 B2 JP3573735 B2 JP 3573735B2 JP 2001586928 A JP2001586928 A JP 2001586928A JP 2001586928 A JP2001586928 A JP 2001586928A JP 3573735 B2 JP3573735 B2 JP 3573735B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- vlc
- output
- register
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/4006—Conversion to or from arithmetic code
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【０００１】
技術分野
本発明は、可変長符号化装置に関し、特に画像符号化方式の規格であるＭＰＥＧ４およびＨ．２６３における可変長符号化を実現する可変長符号化装置に関するものである。
【０００２】
背景技術
動画像データに対し帯域圧縮技術を用いて符号化および復号化を行う方式として、ＩＳＯで規格化されたＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｃｏｄｉｎｇ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）方式やＩＴＵ−Ｔで勧告されたＨ．２６３方式などがある。これらの方式は、画面内の相関を利用して、画面内を複数画素から構成されるブロックに分割し、このブロック内のデータを直交変換方式の１つであるＤＣＴ（Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ、離散コサイン変換）を行い、量子化、ＶＬＣ（Ｖａｒｉａｂｌｅ Ｌｅｎｇｔｈ Ｃｏｄｅ、可変長符号）の各処理を施して画像データの圧縮を実現することを基本としている。
【０００３】
このＶＬＣは、ＤＣＴを行った結果得られたＤＣＴ係数に対し、先行するゼロの係数の個数であるＲｕｎと、非ゼロの係数の値であるＬｅｖｅｌとその非ゼロの係数が最後であるかどうかを示すＬａｓｔを、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組として、これに一意的な符号を割り当てて符号化を行うものである。
【０００４】
ＭＰＥＧ４においては、一意的な符号を割り当てるＶＬＣテーブルが定義されているが、このＶＬＣテーブル上にＶＬＣが定義されていない場合に対応させるために、３つのエスケープモードを適用している。第１のエスケープモードは、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組に対し、Ｌｅｖｅｌの絶対値から、ＶＬＣテーブルにおいてＬａｓｔ、Ｒｕｎに対応する最大のＬｅｖｅｌの値であるＬＭＡＸを減算した後に、その結果に対し再度ＶＬＣテーブルによりＶＬＣを行うモードである。第２のエスケープモードは、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組に対し、Ｒｕｎの値から、ＶＬＣテーブルにおいてＬａｓｔ、Ｌｅｖｅｌに対応する最大のＲｕｎの値であるＲＭＡＸに１を加算した値を減算し、その結果に対し再度ＶＬＣテーブルによりＶＬＣを行うモードである。第３のエスケープモードは、上記の組に対し、これをＦＬＣ（Ｆｉｘｅｄ Ｌｅｎｇｔｈ Ｃｏｄｅ、固定長符号）に変換するモードである。
【０００５】
また、Ｈ．２６３方式などはＭＰＥＧ４と同様に一意的な符号を割り当てるＶＬＣテーブルが定義されているが、エスケープモードはＦＬＣに変換するモードのみである。
以下、図１２を用いて従来のＭＰＥＧ４におけるＶＬＣの処理チャートを説明する。
【０００６】
まず、一次元配列に並び替えたＤＣＴ係数から、先行するゼロの係数であるＲｕｎと、非ゼロの係数値であるＬｅｖｅｌと、その非ゼロの係数が最後であるかどうかを示すＬａｓｔを、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組として、これに一意的な符号を割り当てるＶＬＣ化を行い、ＶＬＣの割り当てが出来ない場合には、３つのエスケープモードを適用する可変長符号化方法について説明する。
【０００７】
図１２は、従来の可変長符号化方法を説明するためのチャート図である。
図１２において、○（白丸）はデータが確定していることを意味し、Ｏ１からＯ９はそれぞれの係数の処理工程を示す。また、符号化Ｂは第１のエスケープモード、符号化Ｃは第２のエスケープモード、符号化Ｄは第３のエスケープモードに対応している。
以下、各係数の処理工程について説明する。
【０００８】
符号化Ａにおいて、Ｏ１は Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌによって活性化（すなわち、入出力時点でデータがそろっていること）する処理であり、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣテーブルが存在する場合には、Ｃｏｄｅ１をＯ９に出力して処理は完了する。一方、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣテーブルが存在しない場合には、”存在しない”ということを示す符号を符号化Ｂに出力する。
【０００９】
符号化Ｂにおいて、Ｏ２はＯ１の処理で対応するＶＬＣテーブルが存在しない場合に、ＬａｓｔとＲｕｎによって活性化する処理であり、（Ｌａｓｔ、Ｒｕｎ）の組に対応する最大のＬｅｖｅｌの値であるＬＭＡＸをＯ３に出力する。
Ｏ３は、ＬＭＡＸによって活性化する処理であり、Ｌｅｖｅｌの値からＬＭＡＸを減算する処理を行い、得られたＮｅｗＬｅｖｅｌの値をＯ４に出力する。
Ｏ４は、 Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌによって活性化する処理であり、（Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌ）の組に対応するＶＬＣテーブルが存在する場合には、Ｃｏｄｅ２をＯ９に出力して処理は完了する。一方、（Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌ）の組に対応するＶＬＣテーブルが存在しない場合には、”存在しない”ということを示す符号を符号化Ｃに出力する。
【００１０】
符号化Ｃにおいて、Ｏ５はＯ４の処理で対応するＶＬＣテーブルが存在しない場合に、ＬａｓｔとＬｅｖｅｌによって活性化する処理であり、（Ｌａｓｔ、Ｌｅｖｅｌ）の組に対応する最大のＲｕｎの値であるＲＭＡＸをＯ６に出力する。
Ｏ６は、ＲＭＡＸによって活性化する処理であり、Ｒｕｎの値から、ＲＭＡＸと１の合計を減算する処理を行い、得られたＮｅｗＲｕｎの値をＯ７に出力する。
Ｏ７は、 Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌによって活性化する処理であり、（Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣテーブルが存在する場合には、Ｃｏｄｅ３をＯ９に出力して処理は完了する。一方、（Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣテーブルが存在しない場合には、”存在しない”ということを示す符号を符号化Ｄに出力する。
【００１１】
符号化Ｄにおいて、Ｏ８はＯ７の処理で対応するＶＬＣテーブルが存在しない場合に、Ｌａｓｔ、Ｒｕｎ、ＬｅｖｅｌをＦＬＣによって変換する処理であり、ＦＬＣのＣｏｄｅ４をＯ９に出力する。
Ｏ９は、Ｃｏｄｅ１〜Ｃｏｄｅ４の符号の中から、有効な符号を活性化し、その符号を出力する。
【００１２】
図１３は従来の可変長符号化方法のサイクル毎の処理内容をまとめた図である。
以下、各サイクル毎の動作について説明する。なお、カッコ内は図中の処理内容を示す。
【００１３】
まず、１サイクル目（１Ｔ）は、通常のＶＬＣである、Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌによって活性化する処理を行い（ＮＯＲＭＡＬ ＶＬＣ）、その通常のＶＬＣの結果がテーブルに存在するか否かの判定を行う（ＮＯＲＭＡＬ ＶＬＣ判定）。
【００１４】
２サイクル目（２Ｔ）は、１Ｔの処理で通常のＶＬＣの結果がテーブルに存在するならば、その結果を出力する（ＶＬＣ結果）。一方、通常のＶＬＣの結果がテーブルに存在しないならば、Ｌｅｖｅｌの値から、Ｌａｓｔ、Ｒｕｎに対応する最大のＬｅｖｅｌの値であるＬＭＡＸを減算してＮｅｗＬｅｖｅｌの値を得る（ＬＭＡＸ）。
【００１５】
３サイクル目（３Ｔ）は、ＬＭＡＸによって活性化する処理であり、Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣを行う（ＬＭＡＸ ＶＬＣ）。そして、Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣの結果がテーブルに存在するか否かの判定を行う（ＬＭＡＸ ＶＬＣ判定）。
【００１６】
４サイクル目（４Ｔ）は、３Ｔの処理でＬＭＡＸ ＶＬＣの結果がテーブルに存在するならば、その結果を出力する（ＶＬＣ結果）。一方、ＬＭＡＸ ＶＬＣの結果がテーブルに存在しないならば、Ｒｕｎの値から、Ｌａｓｔ、Ｌｅｖｅｌに対応する最大のＲｕｎの値であるＲＭＡＸに１を加算した値を減算してＮｅｗＲｕｎの値を得る（ＲＭＡＸ）。
【００１７】
５サイクル目（５Ｔ）は、ＲＭＡＸによって活性化する処理であり、Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣを行う（ＲＭＡＸ ＶＬＣ）。そして、Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣの結果がテーブルに存在するか否かの判定を行う（ＲＭＡＸ ＶＬＣ判定）。
【００１８】
６サイクル目（６Ｔ）は、５Ｔの処理でＲＭＡＸ ＶＬＣの結果がテーブルに存在するならば、その結果を出力する（ＶＬＣ結果）。一方、ＲＭＡＸ ＶＬＣの結果がテーブルに存在しないならば、Ｌａｓｔ、Ｒｕｎ、ＬｅｖｅｌをＦＬＣによって処理を行い、その結果を出力する（ＦＬＣ結果）。
【００１９】
しかしながら、上記従来のＭＰＥＧ４におけるＶＬＣの処理チャートでは、それぞれのテーブルを引く処理を１サイクルとすると、ＦＬＣの結果を出力するまでに６サイクル（６Ｔ）の処理が必要である。これは１ブロック中に１つのＦＬＣが存在した場合に、１マクロブロックではＦＬＣが６つ存在することになり、ＶＬＣの処理はＦＬＣ１つに対し、最大で３６サイクル必要となる。つまり、ブロック数が増加するに伴ってサイクル数が増加し、処理速度が遅くなるという問題があった。
【００２０】
本発明は、かかる問題点を解決するためになされたものであり、演算サイクル数を少なくし、効率よくＶＬＣの処理を行うことのできる可変長符号化装置を提供することを目的とする。
【００２４】
この発明（請求項１）に係る可変長符号化装置は、Ｌｅｖｅｌ信号の絶対値であるＬｅｖｅｌ絶対値信号およびＬａｓｔ信号を入力するＲＭＡＸテーブルと、Ｒｕｎ信号および上記Ｌａｓｔ信号を入力するＬＭＡＸテーブルと、上記Ｌｅｖｅｌ絶対値信号、上記Ｌｅｖｅｌ信号の正負を示す信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力する第１のＶＬＣテーブルと、上記Ｒｕｎ信号から、上記ＲＭＡＸテーブルの出力信号と１の合計を減算する第１の減算回路と、該第１の減算回路の出力信号を保持する第２のレジスタと、該第２のレジスタの出力信号、上記Ｌｅｖｅｌ絶対値信号、上記Ｌｅｖｅｌ信号の正負を示す信号および上記Ｌａｓｔ信号を入力する第２のＶＬＣテーブルと、上記Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸテーブルの出力信号を減算する第２の減算回路と、該第２の減算回路の出力信号を保持する第３のレジスタと、該第３のレジスタの出力信号、上記Ｌｅｖｅｌ信号の正負を示す信号、上記Ｒｕｎ信号および上記Ｌａｓｔ信号を入力する第３のＶＬＣテーブルと、上記第１のＶＬＣテーブルの出力信号を保持する第１のレジスタと、上記第２のＶＬＣテーブルの出力信号を保持する第４のレジスタと、上記第３のＶＬＣテーブルの出力信号を保持する第５のレジスタと、上記第４のレジスタの出力信号を入力するＲＭＡＸ ＶＬＣ生成回路と、上記第５のレジスタの出力信号を入力するＬＭＡＸ ＶＬＣ生成回路と、上記Ｌｅｖｅｌ信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＦＬＣ生成回路と、上記第１のレジスタの出力信号、上記第４のレジスタの出力信号、上記第５のレジスタの出力信号を入力する制御回路と、上記第１のレジスタの出力信号、上記ＲＭＡＸ ＶＬＣ生成回路の出力信号、上記ＬＭＡＸ ＶＬＣ生成回路の出力信号、および上記ＦＬＣ生成回路の出力信号を入力する選択回路とを備え、上記制御回路は、上記第１のレジスタの出力信号と、上記第４のレジスタの出力信号と、上記第５のレジスタの出力信号とがＶＬＣとして正しいかどうかを判定し、判定した結果を示す選択信号を上記選択回路に出力し、上記選択回路は、上記選択信号により、上記第１のレジスタの出力信号、上記ＲＭＡＸ ＶＬＣ生成回路の出力信号、上記ＬＭＡＸ ＶＬＣ生成回路の出力信号、上記ＦＬＣ生成回路の出力信号から、いずれか一つの出力信号を選択し、符号として出力するものである。
【００２５】
このような構成の可変長符号化装置では、すべての処理を２サイクルで実行することが可能であり、処理サイクル数の削減を図ることができる。
【００２６】
この発明（請求項２）は、請求項１記載の可変長符号化装置において、上記制御回路は、上記第１のレジスタの出力信号と、上記第４のレジスタの出力信号と、上記第５のレジスタの出力信号とがＶＬＣとして正しいかどうかを判定し、判定した結果を予め設定した優先順位に従って、上記第１のレジスタの出力信号、上記ＲＭＡＸ ＶＬＣ生成回路の出力信号、上記ＬＭＡＸ ＶＬＣ生成回路の出力信号、上記ＦＬＣ生成回路の出力信号から、いずれか一つの出力信号を選択し、上記選択回路に出力するものである。
【００２７】
このような構成の可変長符号化装置では、優先順位は任意に設定することが可能である。また、この優先順位を第１のレジスタの出力信号、ＦＬＣ生成回路の出力信号（残り２つは順不同）を選択するようにすることで、Ｈ．２６３の画像圧縮方式に適応することが可能となる。
【００２８】
この発明（請求項３）に係る可変長符号化装置は、Ｌｅｖｅｌ信号の絶対値であるＬｅｖｅｌ絶対値信号、およびＬａｓｔ信号を入力するＲＭＡＸテーブルと、Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＬＭＡＸテーブルと、上記Ｒｕｎ信号から、上記ＲＭＡＸテーブルの出力信号と１の合計を減算する第１の減算回路と、上記Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸテーブルの出力信号を減算する第２の減算回路と、上記第１の減算回路の出力信号を保持する第２のレジスタと、上記第２の減算回路の出力信号を保持する第３のレジスタと、該第３のレジスタの出力信号、および上記Ｌｅｖｅｌ絶対値信号のいずれかを選択する第１の選択回路と、上記第２のレジスタの出力信号、および上記Ｒｕｎ信号のいずれかを選択する第２の選択回路と、上記第１の選択回路の出力信号、上記第２の選択回路の出力信号、上記Ｌｅｖｅｌ信号の正負を示す信号、および上記Ｌａｓｔ信号を入力するＶＬＣテーブルと、該ＶＬＣテーブルの出力信号を保持する第１のレジスタと、上記Ｌｅｖｅｌ信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＦＬＣ生成回路と、上記第１のレジスタの出力信号を入力する制御回路と、上記第１のレジスタの出力信号、および上記制御回路の出力信号を入力するＶＬＣ生成回路と、該ＶＬＣ生成回路の出力信号、および上記ＦＬＣ生成回路の出力信号を入力する第３の選択回路とを備え、第１周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第２周期で、上記制御回路は上記第１のレジスタの出力信号が通常のＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号が通常のＶＬＣとして正しいと判定したならば、その判定の結果を示す第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号を通常のＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、第１周期で、上記ＬＭＡＸテーブルは、上記Ｌａｓｔ信号と上記Ｒｕｎ信号とを入力し、ＬＭＡＸデータ信号を生成して上記第２の減算回路に出力し、該第２の減算回路は上記ＬＭＡＸデータ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、該Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸデータ信号を減算し、その結果を第３のレジスタに出力し、第２周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記第３のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第３周期で、上記制御回路は上記第２周期で行われた通常のＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいと判定したならば、その判定の結果を示す第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＬＭＡＸ ＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、第１周期で、上記ＲＭＡＸテーブルは上記Ｌａｓｔ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、ＲＭＡＸデータ信号を生成して上記第１の減算回路に出力し、該第１の減算回路は上記ＲＭＡＸデータ信号と上記Ｒｕｎ信号とを入力し、該Ｒｕｎ信号から、上記ＲＭＡＸデータ信号と１を加算した値を減算し、その結果を上記第２のレジスタに出力し、第３周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記第２のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第４周期で、上記制御回路は上記第３周期で行われたＬＭＡＸ ＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいと判定したならば、第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＲＭＡＸ ＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、上記制御回路に入力される上記第１のレジスタの出力信号が、いずれもＶＬＣとして正しくないと判定したならば、第５周期で、上記第３の選択回路は上記ＦＬＣ生成回路の出力信号を選択して出力するものである。
【００２９】
このような構成の可変長符号化装置では、通常のＶＬＣを行うのと同時にＮｅｗＬｅｖｅｌ信号、ＮｅｗＲｕｎ信号を算出することが可能である。また、従来ＶＬＣの処理に６サイクルを要していたが、処理サイクル数を５サイクルに削減することができる。さらに、従来は３つのＶＬＣテーブルを用いて処理を行っていたが、１つのＶＬＣテーブルでＶＬＣを行うことが可能なため、回路面積の削減を図ることができる。
【００３０】
この発明（請求項４）に係る可変長符号化装置は、Ｌｅｖｅｌ信号の絶対値であるＬｅｖｅｌ絶対値信号およびＬａｓｔ信号を入力するＲＭＡＸテーブルと、Ｒｕｎ信号および上記Ｌａｓｔ信号を入力するＬＭＡＸテーブルと、上記Ｒｕｎ信号から、上記ＲＭＡＸテーブルの出力信号と１の合計を減算する第１の減算回路と、上記Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸテーブルの出力信号を減算する第２の減算回路と、上記第１の減算回路の出力信号を保持する第２のレジスタと、上記第２の減算回路の出力信号を保持する第３のレジスタと、該第３のレジスタの出力信号、および上記Ｌｅｖｅｌ絶対値信号のいずれかを選択する第１の選択回路と、上記第２のレジスタの出力信号、および上記Ｒｕｎ信号のいずれかを選択する第２の選択回路と、上記第１の選択回路の出力信号、上記第２の選択回路の出力信号、上記Ｌｅｖｅｌ信号の正負を示す信号、および上記Ｌａｓｔ信号を入力するＶＬＣテーブルと、該ＶＬＣテーブルの出力信号を保持する第１のレジスタと、上記Ｌｅｖｅｌ信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＦＬＣ生成回路と、上記第１のレジスタの出力信号を入力する制御回路と、上記第１のレジスタの出力信号、および上記制御回路の出力信号を入力するＶＬＣ生成回路と、該ＶＬＣ生成回路の出力信号、および上記ＦＬＣ生成回路の出力信号を入力する第３の選択回路とを備え、第１周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第２周期で、上記制御回路は上記第１のレジスタの出力信号が通常のＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号が通常のＶＬＣとして正しいと判定したならば、その判定の結果を示す第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号を通常のＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、第１周期で、上記ＬＭＡＸテーブルは、上記Ｌａｓｔ信号と上記Ｒｕｎ信号とを入力し、ＬＭＡＸデータ信号を生成して上記第２の減算回路に出力し、該第２の減算回路は上記ＬＭＡＸデータ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、該Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸデータ信号を減算し、その結果を第３のレジスタに出力し、第２周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記第３のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第３周期で、上記制御回路は上記第２周期で行われた通常のＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいと判定したならば、その判定の結果を示す第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＬＭＡＸ ＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、第１周期で、上記ＲＭＡＸテーブルは上記Ｌａｓｔ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、ＲＭＡＸデータ信号を生成して上記第１の減算回路に出力し、該第１の減算回路は上記ＲＭＡＸデータ信号と上記Ｒｕｎ信号とを入力し、該Ｒｕｎ信号から、上記ＲＭＡＸデータ信号と１を加算した値を減算し、その結果を上記第２のレジスタに出力し、第３周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記第２のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第４周期で、上記制御回路は上記第３周期で行われたＬＭＡＸ ＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいと判定したならば、第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＲＭＡＸ ＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、上記制御回路に入力される上記第１のレジスタの出力信号が、いずれもＶＬＣとして正しくないと判定したならば、第４周期で、上記第３の選択回路は上記ＦＬＣ生成回路の出力信号を選択して出力するものである。
【００３１】
このような構成の可変長符号化装置では、通常のＶＬＣを行うのと同時にＮｅｗＬｅｖｅｌ信号、ＮｅｗＲｕｎ信号を算出することが可能である。また、従来ＶＬＣの処理に６サイクルを要していたが、処理サイクル数を４サイクルに削減することができる。さらに、従来は３つのＶＬＣテーブルを用いて処理を行っていたが、１つのＶＬＣテーブルでＶＬＣを行うことが可能なため、回路面積の削減を図ることができる。
【００３２】
この発明（請求項５）は、請求項３または請求項４記載の可変長符号化装置において、上記制御回路は、上記第１のレジスタの出力信号がＶＬＣとして正しいかどうかを判定し、さらに上記第１のレジスタの出力信号がＶＬＣとして正しくない場合に、上記ＬＭＡＸ ＶＬＣもしくは上記ＲＭＡＸ ＶＬＣ、上記ＦＬＣかを生成周期に応じてＶＬＣの制御を行い、予め設定した優先順位に従って、ＶＬＣの出力順位を変更するものである。
【００３３】
このような構成の可変長符号化装置では、優先順位は任意に設定することが可能であり、また、ＦＬＣ生成回路は常に一意的な符号が割り当てられるため、優先順位として、通常のＶＬＣを判定した後に、判定の結果が正しくなければＦＬＣ生成回路の出力信号を選択するようにすることで、Ｈ．２６３の画像圧縮方式に適応することが可能となる。
【００３４】
この発明（請求項６）に係る可変長符号化装置は、Ｌｅｖｅｌ信号の絶対値であるＬｅｖｅｌ絶対値信号、Ｌａｓｔ信号、および固定値を入力し、上記Ｌｅｖｅｌ絶対値信号もしくは上記固定値のいずれかを選択して出力する第１の出力信号、および上記Ｌａｓｔ信号もしくは上記固定値のいずれかを選択して出力する第２の出力信号を出力する第１の選択回路と、上記第１の出力信号および上記第２の出力信号を入力するＲＭＡＸテーブルと、Ｒｕｎ信号、上記Ｌａｓｔ信号、および固定値を入力し、上記Ｒｕｎ信号もしくは上記固定値のいずれかを選択して出力する第３の出力信号、および上記Ｌａｓｔ信号もしくは上記固定値のいずれかを選択して出力する第４の出力信号を出力する第２の選択回路と、上記第３の出力信号および上記第４の出力信号を入力するＬＭＡＸテーブルと、上記Ｒｕｎ信号から、上記ＲＭＡＸテーブルの出力信号と１の合計を減算する第１の減算回路と、上記Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸテーブルの出力信号を減算する第２の減算回路と、上記第１の減算回路の出力信号を保持する第２のレジスタと、上記第２の減算回路の出力信号を保持する第３のレジスタと、該第３のレジスタの出力信号および上記Ｌｅｖｅｌ絶対値信号のいずれかを選択する第３の選択回路と、上記第２のレジスタの出力信号および上記Ｒｕｎ信号のいずれかを選択する第４の選択回路と、上記第３の選択回路の出力信号、上記第４の選択回路の出力信号、上記Ｌｅｖｅｌ信号の正負を示す信号、および上記Ｌａｓｔ信号を入力するＶＬＣテーブルと、該ＶＬＣテーブルの出力信号を保持する第１のレジスタと、上記Ｌｅｖｅｌ信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＦＬＣ生成回路と、上記第１のレジスタの出力信号を入力する制御回路と、上記第１のレジスタの出力信号、および上記制御回路の出力信号を入力するＶＬＣ生成回路と、該ＶＬＣ生成回路の出力信号、および上記ＦＬＣ生成回路の出力信号を入力する第５の選択回路とを備え、第１周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力して固定値を選択し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力して、上記Ｒｕｎ信号および上記Ｌａｓｔ信号を選択し、上記第３の選択回路は上記制御回路から出力される第３の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第４の選択回路は上記制御回路から出力される第４の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第２周期で、上記制御回路は上記第１のレジスタの出力信号が通常のＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号が通常のＶＬＣとして正しいと判定したならば、その判定の結果を示す第５の選択信号を上記ＶＬＣ生成回路、および上記第５の選択回路に出力し、上記ＶＬＣ生成回路は、上記第１のレジスタの出力信号を通常のＶＬＣ符号として出力し、上記第５の選択回路は上記第５の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、第１周期で、上記ＬＭＡＸテーブルは、上記Ｌａｓｔ信号と上記Ｒｕｎ信号とを入力し、ＬＭＡＸデータ信号を生成して上記第２の減算回路に出力し、該第２の減算回路は上記ＬＭＡＸデータ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、該Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸデータ信号を減算し、その結果を第３のレジスタに出力し、第２周期で、上記第３の選択回路は上記制御回路から出力される第３の選択信号を入力し、上記第３のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記第４の選択回路は上記制御回路から出力される第４の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第３周期で、上記制御回路は上記第２周期で行われた通常のＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいと判定したならば、その判定の結果を示す第５の選択信号を上記ＶＬＣ生成回路および上記第５の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＬＭＡＸ ＶＬＣ符号として出力し、上記第５の選択回路は上記第５の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、第２周期で、上記ＲＭＡＸテーブルは上記Ｌａｓｔ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、ＲＭＡＸデータ信号を生成して上記第１の減算回路に出力し、該第１の減算回路は上記ＲＭＡＸデータ信号と上記Ｒｕｎ信号とを入力し、該Ｒｕｎ信号から、上記ＲＭＡＸデータ信号と１を加算した値を減算し、その結果を上記第２のレジスタに出力し、第３周期で、上記第３の選択回路は上記制御回路から出力される第３の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第４の選択回路は上記制御回路から出力される第４の選択信号を入力し、上記第２のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第４周期で、上記制御回路は上記第３周期で行われたＬＭＡＸ ＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいと判定したならば、その判定の結果を示す第５の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＲＭＡＸ ＶＬＣ符号として出力し、上記第５の選択回路は上記第５の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、上記制御回路に入力される上記第１のレジスタの出力信号が、いずれもＶＬＣとして正しくないと判定したならば、第４周期で、上記第５の選択回路は上記ＦＬＣ生成回路の出力信号を選択して出力するものである。
【００３５】
このような構成の可変長符号化装置では、常に１サイクル目でＲＭＡＸテーブルにアクセスすることがなく、消費電力を削減することができる。また、従来ＶＬＣの処理に６サイクルを要していたが、処理サイクル数を４サイクルに削減することができる。さらに、従来は３つのＶＬＣテーブルを用いて処理を行っていたが、１つのＶＬＣテーブルでＶＬＣを行うことが可能となるため、回路面積の削減を図ることができる。
【００３６】
この発明（請求項７）は、請求項６記載の可変長符号化装置において、上記制御回路は、上記第１のレジスタの出力信号がＶＬＣとして正しいかどうかを判定し、さらに上記第１のレジスタの出力信号がＶＬＣとして正しくない場合に、上記ＬＭＡＸ ＶＬＣもしくは上記ＲＭＡＸ ＶＬＣ、上記ＦＬＣかを生成周期に応じてＶＬＣの制御を行い、予め設定した優先順位に従って、ＶＬＣの出力順位を変更するものである。
【００３７】
このような構成の可変長符号化装置では、優先順位は任意に設定することが可能であり、また、ＦＬＣ生成回路は常に一意的な符号が割り当てられるため、優先順位を通常のＶＬＣを判定した後に、判定の結果が正しくなければＦＬＣ生成回路の出力信号を選択するようにすることで、Ｈ．２６３の画像圧縮方式に適応することが可能となる。
【００３８】
発明を実施するための最良の形態
以下、本発明の実施の形態について説明する。
（実施の形態１）
本実施の形態１の可変長符号化方法は、一次元配列に並び替えたＤＣＴ係数から、先行するゼロの係数の個数であるＲｕｎと、非ゼロの係数の値であるＬｅｖｅｌと、その非ゼロの係数が最後であるかどうかを示すＬａｓｔを、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組として、これに一意的な符号を割り当てる可変長符号（Ｖａｒｉａｂｌｅ Ｌｅｎｇｔｈ Ｃｏｄｅ，以下ＶＬＣと省略する）化を行い、ＶＬＣの割り当てが出来ない場合には、後述する３つのエスケープモードを適用するものである。
【００３９】
図１は本発明の実施の形態１による可変長符号化方法を説明するためのチャート図である。
図１において、○（白丸）はデータが確定していることを意味し、Ｐ１〜Ｐ９はそれぞれの係数の処理工程を示す。また、符号化２は第１のエスケープモード、符号化３は第２のエスケープモード、符号化４は第３のエスケープモードにそれぞれ対応している。
以下、各係数の処理工程について説明する。
【００４０】
符号化１において、Ｐ１はＬａｓｔ、Ｒｕｎ、Ｌｅｖｅｌによって活性化（すなわち、入出力時点でデータがそろっていること）する処理であり、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣテーブルが存在するならば通常のＶＬＣのＣｏｄｅＡをＰ９に出力する。一方、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣが存在しない場合は、”存在しない”ということを示す符号をＰ９に出力する。
【００４１】
符号化２において、Ｐ２はＬａｓｔ、Ｒｕｎによって活性化する処理であり、（Ｌａｓｔ、Ｒｕｎ）の組に対応する最大のＬｅｖｅｌの値であるＬＭＡＸをＰ３に出力する。Ｐ３はＬＭＡＸによって活性化する処理であり、Ｌｅｖｅｌの値からＬＭＡＸを減算する処理を行い、得られたＮｅｗＬｅｖｅｌの値をＰ４に出力する。Ｐ４はＬａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌによって活性化する処理であり、（Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌ）の組に対応するＶＬＣテーブルが存在するならば、ＣｏｄｅＢをＰ９に出力する。具体的にＣｏｄｅＢは、“０００００１１”（ＥＳＣ（エスケープ）コードの符号）と、“０”（ＬＭＡＸでのＶＬＣを示す）と、ＶＬＣの結果とを、ＬＭＡＸ符号化データとしてＰ９に出力する。一方、（Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌ）の組に対応するＶＬＣが存在しない場合は、”存在しない”ということを示す符号をＰ９に出力する。
【００４２】
符号化３において、Ｐ５は、Ｌａｓｔ、Ｌｅｖｅｌによって活性化する処理であり、（Ｌａｓｔ、Ｌｅｖｅｌ）の組に対応する最大のＲｕｎであるＲＭＡＸの値をＰ６に出力する。Ｐ６はＲＭＡＸによって活性化する処理であり、Ｒｕｎの値から、ＲＭＡＸと１の合計を減算する処理を行い、得られたＮｅｗＲｕｎの値をＰ７に出力する。Ｐ７はＬａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌによって活性化する処理であり、（Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣテーブルが存在するならば、ＣｏｄｅＣをＰ９に返す。具体的にＣｏｄｅＣは、“０００００１１”（ＥＳＣコード）と、“１０”（ＲＭＡＸでのＶＬＣを示す）と、ＶＬＣの結果とを、ＲＭＡＸ符号化データとしてＰ９に出力する。一方、（Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣが存在しない場合は、”存在しない”ということを示す符号をＰ９に出力する。
【００４３】
符号化４において、Ｐ８はＦＬＣ（Ｆｉｘｅｄ Ｌｅｎｇｔｈ Ｃｏｄｅ，固定長符号）に変換する処理であり、Ｈ．２６３の場合は、“０００００１１”（ＥＳＣコード）と、ＦＬＣの結果（Ｌａｓｔ−１ビット、Ｒｕｎ−６ビット、Ｌｅｖｅｌ−８ビット）とを、ＦＬＣ符号化データとしてＰ９に出力する。またＭＰＥＧ４の場合は、“０００００１１”（ＥＳＣコード）と、“１１”（ＭＰＥＧ４でのＦＬＣを示す）と、ＦＬＣの結果（Ｌａｓｔ−１ビット、Ｒｕｎ−６ビット、１、Ｌｅｖｅｌ−１２ビット、１）とを、ＦＬＣ符号化データとしてＰ９に出力する。
【００４４】
Ｐ９は、予め与えられた優先順位に従って、ＣｏｄｅＡ〜ＣｏｄｅＤのデータを選択し、選択されたデータを出力する。図２に優先順位の組み合わせを示す。 図２より、Ａ〜Ｄは、それぞれＣｏｄｅＡ〜ＣｏｄｅＤを示す。例えば、Ｐ９の優先順位の組み合わせとして優先順位１が設定されているとする。つまり、Ｐ９にＣｏｄｅＡのデータが存在するならば、ＣｏｄｅＢ、ＣｏｄｅＣ、およびＣｏｄｅＤのいずれのデータが存在していても、Ｐ９はＣｏｄｅＡのデータを出力する。一方、Ｐ９にＣｏｄｅＡのデータは存在せず、ＣｏｄｅＢのデータが存在するならば、ＣｏｄｅＣおよびＣｏｄｅＤのいずれのデータが存在していても、Ｐ９はＣｏｄｅＢのデータを出力する。また、Ｐ９にＣｏｄｅＡおよびＣｏｄｅＢのデータは存在せず、ＣｏｄｅＣのデータが存在するならば、ＣｏｄｅＤのデータが存在していても、Ｐ９はＣｏｄｅＣのデータを出力する。また、Ｐ９にＣｏｄｅＡ、ＣｏｄｅＢ、ＣｏｄｅＣのいずれのデータも存在しないならば、Ｐ９はＣｏｄｅＤのデータを出力する。
【００４５】
このように、本実施の形態１による可変長符号化方法によれば、符号化１（Ｐ１）、符号化２（Ｐ２、Ｐ３、Ｐ４）、符号化３（Ｐ５、Ｐ６、Ｐ７）、符号化４（Ｐ８）の各処理を同時に行い、予め設定された優先順位に従ってデータを出力するようにしたので、すべての処理を２ステップ（各符号化の処理と判定）で行うことが可能であり、処理ステップ数を削減することができる。また、Ｐ２、Ｐ３、Ｐ４の処理ステップ数を２ステップとし、Ｐ５、Ｐ６、Ｐ７の処理ステップ数を２ステップとした場合には、全ての処理を３ステップで行うことができる。
【００４６】
なお、本実施の形態１による可変長符号化方法において、Ｐ９における優先順位の組み合わせは、ＣｏｄｅＡ＞ＣｏｄｅＢ＞ＣｏｄｅＣ＞ＣｏｄｅＤとしたが、優先順位はこれに限られるものではなく、優先順位をＣｏｄｅＡ＞ＣｏｄｅＣ＞ＣｏｄｅＢ＞ＣｏｄｅＤとしても同様の効果を得ることができる。また、ＣｏｄｅＤはＦＬＣによって常に一意的な符号が割り当てられるため、優先順位を、ＣｏｄｅＡ＞ＣｏｄｅＤ（残り２つは順不同）とすることで、ＣｏｄｅＢ、ＣｏｄｅＣを強制的に選択不可とすることができ、符号化１と符号化４で可変長符号化を行う画像圧縮方式であるＨ．２６３に適応することが可能となる。
【００４７】
（実施の形態２）
本実施の形態２の可変長符号化装置は、上述した実施の形態１による可変長符号化方法を実現するためのものである。
図３は、本発明の実施の形態２による可変長符号化装置の構成を説明するためのブロック図である。
【００４８】
図３において、１００はＬｅｖｅｌ信号、１０１はＬａｓｔ信号、１０２はＲｕｎ信号、１０３はＬｅｖｅｌ信号１００の正負を示すＳｉｇｎ信号、１０４はＬｅｖｅｌ信号１００の絶対値であるＬｅｖｅｌ絶対値信号、１０５はＦＬＣ生成回路、１０６はＦＬＣ生成回路１０５の出力信号であるＦＬＣデータ信号、１０７はＲＭＡＸテーブル、１０８はＲＭＡＸテーブル１０７の出力信号であるＲＭＡＸデータ信号、１０９は第１の減算回路、１１０は第１の減算回路１０９の出力信号、１１５は第１の減算回路１０９の出力信号１１０を保持する第２のレジスタ、１８２は第２のレジスタ１１５より出力されるＮｅｗＲｕｎ信号、１１１は第２のＶＬＣテーブル、１１４は第２のＶＬＣテーブル１１１の出力信号である第２のＶＬＣデータ信号、１８０は第２のＶＬＣデータ信号１１４を保持する第４のレジスタ、１１６はＮｅｗＲｕｎ信号１８２を用いて生成したＶＬＣデータ信号、１１７はＬＭＡＸテーブル、１１８はＬＭＡＸテーブル１１７の出力信号であるＬＭＡＸデータ信号、１１９は第２の減算回路、１２０は第２の減算回路１１９の出力信号、１２２は第２の減算回路１１９の出力信号１２０を保持する第３のレジスタ、１８３は第３のレジスタ１２２より出力されるＮｅｗＬｅｖｅｌ信号、１１２は第３のＶＬＣテーブル、１２１は第３のＶＬＣテーブル１１２の出力信号である第３のＶＬＣデータ信号、１８１は第３のＶＬＣデータ信号１２１を保持する第５のレジスタ、１２３はＮｅｗＬｅｖｅｌ信号１８３を用いて生成したＶＬＣデータ信号、１１３は第１のＶＬＣテーブル、１２４は第１のＶＬＣテーブル１１３の出力信号である第１のＶＬＣデータ信号、１２５は第１のＶＬＣデータ信号１２４を保持する第１のレジスタ、１２６は通常のＶＬＣデータ信号、１７０はＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６を入力し、ＲＭＡＸの符号化データを生成するＲＭＡＸ ＶＬＣ生成回路、１７５はＲＭＡＸ ＶＬＣ生成回路１７０の出力信号であるＲＭＡＸデータ信号、１７１はＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３を入力し、ＬＭＡＸの符号化データを生成するＬＭＡＸ ＶＬＣ生成回路、１７６はＬＭＡＸ ＶＬＣ生成回路１７１の出力信号であるＬＭＡＸデータ信号、１２７は通常のＶＬＣデータ信号１２６と、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６と、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３とを入力し、予め設定された優先順位に基づいてＶＬＣデータ信号を選択する制御回路、１２８は制御回路１２７で選択されたデータ信号を出力する選択信号、１２９はＲＭＡＸデータ信号１７５と、ＬＭＡＸデータ信号１７６と、ＦＬＣデータ信号１０６と、通常のＶＬＣデータ信号１２６とを入力し、選択信号１２８により出力するデータ信号を選択する選択回路、１３０は選択回路１２９で選択されたデータ信号である。
【００４９】
次に本発明の実施の形態２による可変長符号化装置の動作について、上述した図３のブロック図を図１のチャート図と対応させて説明する。
まず、符号化１の処理において、第１のＶＬＣテーブル１１３は、Ｌａｓｔ信号１０１と、Ｒｕｎ信号１０２と、Ｌｅｖｅｌ絶対値信号１０４と、Ｓｉｇｎ信号１０３とを入力して、第１のＶＬＣデータ信号１２４を生成し（Ｐ１）、第１のレジスタ１２５に保持する。そして、第１のレジスタ１２５は、通常のＶＬＣデータ信号１２６を制御回路１２７と選択回路１２９に出力する（Ｐ９）。
【００５０】
符号化３の処理において、ＲＭＡＸテーブル１０７は、Ｌａｓｔ信号１０１と、Ｌｅｖｅｌ絶対値信号１０４とを入力し、ＲＭＡＸデータ信号１０８を生成して（Ｐ５）、第１の減算回路１０９に出力する。第１の減算回路１０９は、ＲＭＡＸデータ信号１０８と、Ｒｕｎ信号１０２とを入力し、Ｒｕｎ信号１０２の値から、ＲＭＡＸデータ信号１０８と１を加算した値を減算し（Ｐ６）、その結果を第１の減算回路の出力信号１１０として第２のレジスタ１１５に出力する。第２のレジスタ１１５は、入力された第１の減算回路の出力信号１１０を保持する。続いて、第２のＶＬＣテーブル１１１は、第２のレジスタ１１５から出力されるＮｅｗＲｕｎ信号１８２と、Ｌａｓｔ信号１０１と、Ｌｅｖｅｌ絶対値信号１０４と、Ｓｉｇｎ信号１０３とを入力し、第２のＶＬＣデータ信号１１４を生成し（Ｐ７）、第４のレジスタ１８０に出力する。第４のレジスタ１８０は、入力された第２のＶＬＣデータ信号１１４を保持する。そして、第４のレジスタ１８０は、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６を制御回路１２７に出力する。
【００５１】
また、符号化２の処理において、ＬＭＡＸテーブル１１７は、Ｌａｓｔ信号１０１と、Ｒｕｎ信号１０２とを入力し、ＬＭＡＸデータ信号１１８を生成して（Ｐ２）、第２の減算回路１１９に出力する。第２の減算回路１１９は、ＬＭＡＸデータ信号１１８と、Ｌｅｖｅｌ絶対値信号１０４とを入力し、Ｌｅｖｅｌ絶対値信号１０４からＬＭＡＸデータ信号１１８を減算し（Ｐ３）、その結果を第２の減算回路の出力信号１２０として第３のレジスタ１２２に出力する。第３のレジスタ１２２は、入力された第２の減算回路の出力信号１２０を保持する。続いて、第３のＶＬＣテーブル１１２は第３のレジスタ１２２から出力されるＮｅｗＬｅｖｅｌ信号１８３と、Ｌａｓｔ信号１０１と、Ｒｕｎ信号１０２と、Ｓｉｇｎ信号１０３とを入力し、第３のＶＬＣデータ信号１２１を生成し（Ｐ４）、第５のレジスタ１８１に出力する。第５のレジスタ１８１は、入力された第３のＶＬＣデータ信号１２１を保持する。そして、第５のレジスタ１８１はＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３を制御回路１２７に出力する。
【００５２】
ＲＭＡＸ ＶＬＣ生成回路１７０は、第４のレジスタ１８０から出力されるＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６のＶＬＣ化を行い、（ＥＳＣコード＋“０”＋ＶＬＣ結果）をＲＭＡＸ符号化データであるＲＭＡＸデータ信号１７５とし、選択回路１２９に出力する（Ｐ９）。また、ＬＭＡＸ ＶＬＣ生成回路１７１は、第５のレジスタ１８１から出力されるＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３のＶＬＣ化を行い、（ＥＳＣコード＋“１０”＋ＶＬＣ結果）をＬＭＡＸ符号化データであるＬＭＡＸデータ信号１７６とし、選択回路１２９に出力する（Ｐ９）。続いて、制御回路１２７は、第１のレジスタ１２５から出力される通常のＶＬＣデータ信号１２６と、第４のレジスタ１８０から出力されるＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６と、第５のレジスタ１８１から出力されるＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３とを入力し、それぞれのＶＬＣデータ信号がＶＬＣとして正しいかどうか判定を行う。そして、制御回路１２７は、予め設定された優先順位に従って、ＶＬＣデータ信号を選択するための選択信号１２８を出力する。
【００５３】
例えば優先順位を、通常のＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＦＬＣデータの順番で設定したとする（図２における、優先順位１）。つまり、制御回路１２７に通常のＶＬＣデータ信号１２６が存在するならば、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３、あるいはＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６の存在にかかわらず、制御回路１２７は通常のＶＬＣデータ信号１２６を選択する選択信号１２８を、選択回路１２９に出力する。一方、制御回路１２７に通常のＶＬＣデータ信号１２６が存在せず、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３が存在するならば、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６の存在にかかわらず、制御回路１２７はＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３を選択する選択信号１２８を、選択回路１２９に出力する。また、制御回路１２７に通常のＶＬＣデータ信号１２９、およびＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３が存在せず、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６が存在するならば、制御回路１２７はＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６を選択する選択信号１２８を、選択回路１２９に出力する。そして、選択回路１２９は、制御回路１２７より入力される選択信号１２８に制御されて、いずれかのＶＬＣデータ信号を選択し、データ信号１３０として出力する。一方、選択回路１２９は制御回路１２７よりＶＬＣデータ信号を選択する選択信号１２８が入力されないならば、ＦＬＣデータ信号１０６を選択し、データ信号１３０として出力する。
【００５４】
図４は本発明の実施の形態２による制御回路の動作を説明するためのタイミングチャートである。
図４において、ｃｌｏｃｋ（クロック）は一定周期の信号、ｔｃｏｅｆ＿ｅはＶＬＣを行うための開始可能なデータがそろっていることを示す開始信号、ＭＰＥＧ４／Ｈ．２６３はいずれかの規格を示す信号であり、信号がＨ（Ｈｉｇｈ）のときはＭＰＥＧ４を示し、信号がＬ（Ｌｏｗ）のときはＨ．２６３を示す。Ｃｏｕｎｔｅｒ（カウンタ）は判定の開始、および判定の回数を示す。ｄｅｃ＿ｎｏｍａｌは通常のＶＬＣデータ信号１２６であり、第１のＶＬＣテーブル１１３の結果を示す。ｄｅｃ＿ｌｍａｘはＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３であり、第３のＶＬＣテーブル１１２の結果を示す。ｄｅｃ＿ｒｍａｘはＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６であり、第２のＶＬＣテーブル１１１の結果を示す。ｓｅｌ＿ｎｏｍａｌは通常のＶＬＣデータ信号１２６（ｄｅｃ＿ｎｏｍａｌ）の結果がＶＬＣテーブルに存在するならば、信号をＨにする。ｓｅｌ＿ｌｍａｘはＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３（ｄｅｃ＿ｌｍａｘ）の結果がＶＬＣテーブルに存在するならば、信号をＨにする。ｓｅｌ＿ｒｍａｘはＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６（ｄｅｃ＿ｒｍａｘ）の結果がＶＬＣテーブルに存在するならば、信号をＨにする。ｓｅｌ＿ｆｌｃは、通常のＶＬＣデータ信号１２６、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６のいずれの結果もＶＬＣテーブルに存在しないならば、信号をＨにする。また、図中斜線部分は判定が行われるサイクル数を示す。
【００５５】
次に、各ＶＬＣデータ信号について説明する。
図４（ａ）は、ＭＰＥＧ４における通常のＶＬＣデータ信号を選択する場合のタイミングチャートである。
図４（ａ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１のときｄｅｃ＿ｎｏｍａｌの信号がＨ（つまりデータが存在することを示す）ならば、ｄｅｃ＿ｌｍａｘおよびｄｅｃ＿ｒｍａｘの信号の結果にかかわらず、ｓｅｌ＿ｎｏｍａｌの信号をＨにする。このとき、制御回路１２７は通常のＶＬＣデータ信号１２６を選択する選択信号１２８を出力し、選択回路１２９は選択信号１２８に制御されて、通常のＶＬＣデータ信号１２６を選択する。
【００５６】
図４（ｂ）は、ＭＰＥＧ４におけるＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号を選択する場合のタイミングチャートである。
図４（ｂ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１のとき全ての信号がＬで、カウンタの値が２のときｄｅｃ＿ｎｏｍａｌの信号がＬ，ｄｅｃ＿ｌｍａｘの信号がＨならば、ｄｅｃ＿ｒｍａｘの信号の結果にかかわらず、ｓｅｌ＿ｌｍａｘの信号をＨにする。このとき、制御回路１２７はＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３により選択信号１２８を出力し、選択回路１２９は選択信号１２８に制御されて、ＬＭＡＸデータ信号１７６を選択する。
【００５７】
図４（ｃ）は、ＭＰＥＧ４におけるＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号を選択する場合のタイミングチャートである。
図４（ｃ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１のとき全ての信号がＬで、カウンタの値が２のときｄｅｃ＿ｎｏｍａｌの信号がＬ，ｄｅｃ＿ｌｍａｘの信号がＬ，ｄｅｃ＿ｒｍａｘの信号がＨならば、ｓｅｌ＿ｒｍａｘの信号をＨにする。このとき、制御回路１２７はＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６により選択信号１２８を出力し、選択回路１２９は選択信号１２８に制御されて、ＲＭＡＸデータ信号１７５を選択する。
【００５８】
図４（ｄ）は、ＭＰＥＧ４におけるＦＬＣデータ信号を選択する場合のタイミングチャートである。
図４（ｄ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１および２のときｄｅｃ＿ｎｏｍａｌ，ｄｅｃ＿ｌｍａｘ，ｄｅｃ＿ｒｍａｘのいずれの信号もＬならば、ｓｅｌ＿ｆｌｃの信号をＨにする。そして、選択回路１２９でＦＬＣデータ信号１０６を選択する。
【００５９】
図４（ｅ）は、Ｈ．２６３における通常のＶＬＣデータ信号を選択する場合のタイミングチャートである。
図４（ｅ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１のときｄｅｃ＿ｎｏｍａｌの信号がＨならば、ｄｅｃ＿ｌｍａｘおよびｄｅｃ＿ｒｍａｘの信号の結果にかかわらず、ｓｅｌ＿ｎｏｍａｌの信号をＨにする。このとき、制御回路１２７は通常のＶＬＣデータ信号１２６を選択する選択信号１２８を出力し、選択回路１２９は選択信号１２８に制御されて、通常のＶＬＣデータ信号１２６を選択する。
【００６０】
図４（ｆ）は、Ｈ．２６３におけるＦＬＣデータ信号を選択する場合のタイミングチャートである。
図４（ｆ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１および２のときｄｅｃ＿ｎｏｍａｌ，ｄｅｃ＿ｌｍａｘ，ｄｅｃ＿ｒｍａｘのいずれの信号もＬならば、ｓｅｌ＿ｆｌｃの信号をＨにする。そして、選択回路１２９でＦＬＣデータ信号１０６を選択する。
【００６１】
次に、上述したタイミングチャートの処理内容をまとめた図を図５に示し説明する。
図５は本発明の実施の形態２によるサイクル毎の処理内容をまとめた図である。
以下、各サイクル毎の動作について説明する。なお、カッコ内は図中の処理内容を示す。
【００６２】
図５より、１サイクル目（１Ｔ）は、通常のＶＬＣであるＬａｓｔ、Ｒｕｎ、Ｌｅｖｅｌによってテーブルを引く処理を行う（ＮＯＲＭＡＬ ＶＬＣ）。また、同時サイクルで、Ｌｅｖｅｌの値から、Ｌａｓｔ、Ｒｕｎに対応する最大のＬｅｖｅｌの値であるＬＭＡＸを減算してＮｅｗＬｅｖｅｌを得（ＬＭＡＸ）、Ｒｕｎの値から、Ｌａｓｔ、Ｌｅｖｅｌに対応する最大のＲｕｎの値であるＲＭＡＸに１を加算した値を減算してＮｅｗＲｕｎを得る（ＲＭＡＸ）。
【００６３】
続いて、２サイクル目（２Ｔ）は、通常のＶＬＣの結果が制御回路１２７に存在するか否かの判定を行い（ＮＯＲＭＡＬ ＶＬＣ判定）、通常のＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）。また、同時サイクルでＬａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣを行い（ＬＭＡＸ ＶＬＣ）、Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣを行う（ＲＭＡＸ ＶＬＣ）。
【００６４】
続いて、３サイクル目（３Ｔ）は、Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣの結果が制御回路１２７に存在するか否かの判定を行い（ＬＭＡＸ ＶＬＣ判定）、ＬＭＡＸ ＶＬＣの結果が存在するならば、その結果を出力し（ＶＬＣ結果）、また、Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣの結果が制御回路１２７に存在するか否かの判定を行い（ＲＭＡＸ ＶＬＣ判定）、ＲＭＡＸ ＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）。一方、いずれの結果も制御回路１２７に存在していないと判定したならば、同時サイクルでＬａｓｔ、Ｒｕｎ、ＬｅｖｅｌをＦＬＣによって処理を行い、その結果を出力する（ＦＬＣ結果）。
【００６５】
このように、本実施の形態２による可変長符号化装置によれば、通常のＶＬＣデータとＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータとＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータと、の処理を同時に行い、予め設定した優先順位に従って結果を出力するものとしたので、すべての処理を３サイクルで実行することが可能となり、処理サイクル数を大幅に削減することが可能である。
【００６６】
なお、本実施の形態２による可変長符号化装置において、予め設定した優先順位は、通常のＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＦＬＣデータの順番で信号を選択するものとしたが、この順番に限るものではなく、優先順位を通常のＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＦＬＣデータとしてもよい。また、さらに優先順位を通常のＶＬＣデータ、ＦＬＣデータとすることで、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータを選択することなくＶＬＣ化を行うことも可能である。つまり、そのような優先順位はＨ．２６３のＶＬＣの処理にも対応することができ、また、画像データによって任意にＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータの優先順位を変えることが可能となる。これによりエスケープモードにおけるサイクル数を削減した可変長符号化装置を得ることができる。
【００６７】
（実施の形態３）
本実施の形態３の可変長符号化装置は、１つのＶＬＣテーブルを用いてＶＬＣを行うものである。
図６は、本発明の実施の形態３による可変長符号化装置の構成を説明するためのブロック図である。
【００６８】
図６において、図３と同一符号は同一または相当する部分を示している。１３５は第１の減算回路１０９の出力信号、１３６は第１の減算回路の出力信号１３５を保持する第２のレジスタ、１３７は第２のレジスタ１３６より出力されるＮｅｗＲｕｎ信号、１３８は第２の減算回路１１９の出力信号、１３９は第２の減算回路１１９の出力信号１３８を保持する第３のレジスタ、１４０は第３のレジスタ１３９より出力されるＮｅｗＬｅｖｅｌ信号、１４１はＬｅｖｅｌ絶対値信号１０４とＮｅｗＬｅｖｅｌ信号１４０のうち、いずれか一方の信号を選択する第１の選択回路、１４２は第１の選択回路１４１の出力信号、１４３はＲｕｎ信号１０２とＮｅｗＲｕｎ信号１３７のうち、いずれか一方の信号を選択する第２の選択回路、１４４は第２の選択回路１４３の出力信号、１３１はＬａｓｔ信号１０１とＳｉｇｎ信号１０３と、第１の選択回路の出力信号１４２と、第２の選択回路の出力信号１４４とを入力するＶＬＣテーブル、１３２はＶＬＣテーブル１３１から出力されるＶＬＣテーブル出力信号、１３３はＶＬＣテーブル出力信号１３２を保持する第１のレジスタ、１３４は第１のレジスタ１３３の出力信号であるＶＬＣデータ信号、１４５はＶＬＣデータ信号１３４を入力する制御回路、１４６は第１の選択回路１４１を制御し、Ｌｅｖｅｌ絶対値信号１０４とＮｅｗＬｅｖｅｌ信号１４０のうち、いずれか一方の信号を選択する第１の選択信号、１４７は第２の選択回路１４３を制御し、Ｒｕｎ信号１０２とＮｅｗＲｕｎ信号１３７のうち、いずれか一方の信号を選択する第２の選択信号、１４８は制御回路１４５で選択されたＶＬＣデータ信号１３４をＶＬＣ生成回路１７２と第３の選択回路１４９に出力する第３の選択信号、１７２は第３の選択信号１４８とＶＬＣデータ信号１３４とを入力し、符号化データを生成するＶＬＣ生成回路、１７７はＶＬＣ生成回路１７２の出力信号であるＶＬＣ生成信号、１４９はＶＬＣ生成信号１７７とＦＬＣデータ信号１０６のうち、いずれか一方の信号を選択する第３の選択回路である。
【００６９】
次に本発明の実施の形態３による可変長符号化装置の動作について、図６を用いて説明する。
制御回路１４５は第１の選択信号１４６により第１の選択回路１４１を制御し、第２の選択信号１４７により第２の選択回路１４３を制御する。そして、第１の選択回路１４１は第１の選択信号１４６により制御されて、Ｌｅｖｅｌ絶対値信号１０４を選択し、第１の選択回路１４１の出力信号１４２としてＶＬＣテーブル１３１に出力する。また、第２の選択回路１４３は第２の選択信号１４７により制御されて、Ｒｕｎ信号１０２を選択し、第２の選択回路１４３の出力信号１４４としてＶＬＣテーブル１３１に出力する。ＶＬＣテーブル１３１は、Ｌａｓｔ信号１０１と、Ｓｉｇｎ信号１０３と、Ｌｅｖｅｌ絶対値信号１０４としての第１の選択回路の出力信号１４２と、Ｒｕｎ信号１０２としての第２の選択回路の出力信号１４４とを入力し、通常のＶＬＣを行ってＶＬＣテーブル出力信号１３２を生成し、第１のレジスタ１３３に出力する。第１のレジスタ１３３はＶＬＣテーブル出力信号１３２を保持し、通常のＶＬＣであるＶＬＣデータ信号１３４を制御回路１４５とＶＬＣ生成回路１７２に出力する。
【００７０】
制御回路１４５は通常のＶＬＣデータであるＶＬＣデータ信号１３４を入力し、ＶＬＣテーブルとして正しいか否かの判定を行う。判定の結果、ＶＬＣデータ信号１３４がＶＬＣとして正しいならば、制御回路１４５はＶＬＣデータ信号１３４を選択する第３の選択信号１４８をＶＬＣ生成回路１７２と第３の選択回路１４９とに出力する。ＶＬＣ生成回路１７２は、選択されたＶＬＣデータ信号１３４を通常のＶＬＣデータとし、ＶＬＣ生成信号１７７として第３の選択回路１４９に出力する。第３の選択回路１４９は第３の選択信号１４８に制御されてＶＬＣ生成信号１７７を選択し、データ信号１３０として出力する。
【００７１】
次に、ＬＭＡＸテーブル１１７は、Ｌａｓｔ信号１０１とＲｕｎ信号１０２とを入力し、ＬＭＡＸデータ信号１１８を生成して第２の減算回路１１９に出力する。第２の減算回路１１９は、ＬＭＡＸデータ信号１１８とＬｅｖｅｌ絶対値信号１０４とを入力し、Ｌｅｖｅｌ絶対値信号１０４からＬＭＡＸデータ信号１１８を減算し、その結果を第２の減算回路の出力信号１３８として第３のレジスタ１３９に出力する。第３のレジスタ１３９は第２の減算回路の出力信号１３８を保持し、ＮｅｗＬｅｖｅｌ信号１４０として第１の選択回路１４１に出力する。
【００７２】
制御回路１４５は、第１の選択信号１４６により、第１の選択回路１４１を制御し、第１の選択回路１４１はＮｅｗＬｅｖｅｌ信号１４０を選択し、第１の選択回路の出力信号１４２としてＶＬＣテーブル１３１に出力する。また、制御回路１４５は第２の選択信号１４７により、第２の選択回路１４３を制御し、第２の選択回路１４３はＲｕｎ信号１０２を選択し、第２の選択回路の出力信号１４４としてＶＬＣテーブル１３１に出力する。ＶＬＣテーブル１３１はＬａｓｔ信号１０１と、Ｓｉｇｎ信号１０３と、ＮｅｗＬｅｖｅｌ信号１４０としての第１の選択回路の出力信号１４２と、Ｒｕｎ信号１０２としての第２の選択回路の出力信号１４４とを入力し、ＬＭＡＸ ＶＬＣを行ってＶＬＣテーブル出力信号１３２を生成し、第１のレジスタ１３３に出力する。第１のレジスタ１３３はＬＭＡＸ ＶＬＣであるＶＬＣテーブル出力信号１３２を保持する。
【００７３】
制御回路１４５は、ＬＭＡＸ ＶＬＣであるＶＬＣデータ信号１３４を入力し、ＶＬＣとして正しいか否かの判定を行う。判定の結果、ＶＬＣデータ信号１３４がＶＬＣとして正しいならば、制御回路１４５はＶＬＣデータ信号１３４を選択する第３の選択信号１４８をＶＬＣ生成回路１７２と第３の選択回路１４９とに出力する。ＶＬＣ生成回路１７２は、ＥＳＣコードと、ＬＭＡＸでのＶＬＣを示す符号を付加して符号化を行いＶＬＣ生成信号１７７として第３の選択回路１４９に出力する。第３の選択回路１４９は第３の選択信号１４８に制御されてＶＬＣ生成信号１７７を選択し、データ信号１３０として出力する。
【００７４】
また、ＲＭＡＸテーブル１０７は、Ｌａｓｔ信号１０１とＬｅｖｅｌ絶対値信号１０４とを入力し、ＲＭＡＸデータ信号１０８を生成して第１の減算回路１０９に出力する。第１の減算回路１０９は、ＲＭＡＸデータ信号１０８とＲｕｎ信号１０２とを入力し、Ｒｕｎ信号１０２から、ＲＭＡＸデータ信号１０８と１を加算した値を減算し、その結果を第１の減算回路１０９の出力信号１３５として第２のレジスタ１３６に出力する。第２のレジスタ１３６は第１の減算回路の出力信号１３５を保持し、ＮｅｗＲｕｎ信号１３７として第２の選択回路１４３に出力する。
【００７５】
制御回路１４５は、第１の選択信号１４６により、第１の選択回路１４１を制御し、第１の選択回路１４１はＬｅｖｅｌ絶対値信号１０４を選択し、第１の選択回路１４１の出力信号１４２としてＶＬＣテーブル１３１に出力する。また、制御回路１４５は、第２の選択信号１４７により、第２の選択回路１４３を制御し、第２の選択回路１４３はＮｅｗＲｕｎ信号１３７を選択し、第２の選択回路の出力信号１４４としてＶＬＣテーブル１３１に出力する。ＶＬＣテーブル１３１はＬａｓｔ信号１０１と、Ｓｉｇｎ信号１０３と、Ｌｅｖｅｌ絶対値信号１０４としての第１の選択回路の出力信号１４２と、ＮｅｗＲｕｎ信号１３７としての第２の選択回路の出力信号１４４とを入力し、ＲＭＡＸ ＶＬＣを行ってＶＬＣテーブル出力信号１３２を生成し、第１のレジスタ１３３に出力する。第１のレジスタ１３３はＲＭＡＸ ＶＬＣであるＶＬＣテーブル出力信号１３２を保持する。
【００７６】
制御回路１４５は、ＲＭＡＸ ＶＬＣであるＶＬＣデータ信号１３４を入力し、ＶＬＣとして正しいか否かの判定を行う。判定の結果、ＶＬＣデータ信号１３４がＶＬＣとして正しいならば、制御回路１４５はＶＬＣデータ信号１３４を選択する第３の選択信号１４８をＶＬＣ生成回路１７２と第３の選択回路１４９とに出力する。ＶＬＣ生成回路１７２は、ＥＳＣコードと、ＲＭＡＸでのＶＬＣを示す符号を付加して符号化を行いＶＬＣ生成信号１７７として第３の選択回路１４９に出力する。第３の選択回路１４９は第３の選択信号１４８に制御されてＶＬＣ生成信号１７７を選択し、データ信号１３０として出力する。
【００７７】
一方、制御回路１４５において、いずれのＶＬＣデータ信号１３４もＶＬＣとして正しくないと判定したならば、第３の選択回路１４９は、ＦＬＣデータ信号１０６を選択し、データ信号１３０として出力する。
【００７８】
次に、図７は本発明の実施の形態３による制御回路の動作を説明するためのタイミングチャートである。
図７において、各信号の名称は図４と同一であるので、説明を省略する。
【００７９】
次に、各タイミングチャートについて説明する。
図７（ａ）は、ＭＰＥＧ４における通常のＶＬＣデータ信号を選択する場合のタイミングチャートである。
図７（ａ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１のときｄｅｃ＿ｎｏｍａｌの信号がＨならば、ｄｅｃ＿ｌｍａｘおよびｄｅｃ＿ｒｍａｘの信号の結果にかかわらず、ｓｅｌ＿ｎｏｍａｌの信号をＨにする。このとき、制御回路１４５は通常のＶＬＣであるＶＬＣデータ信号１３４を選択する第３の選択信号１４８を出力し、第３の選択回路１４９は第３の選択信号１４８に制御されて、通常のＶＬＣデータ信号であるＶＬＣ生成信号１７７を選択する。
【００８０】
図７（ｂ）は、ＭＰＥＧ４におけるＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号を選択する場合のタイミングチャートである。
図７（ｂ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１のとき全ての信号がＬで、カウンタの値が２のとき、ｄｅｃ＿ｎｏｍａｌの信号がＬ，ｄｅｃ＿ｌｍａｘの信号がＨならば、ｄｅｃ＿ｒｍａｘの信号の結果にかかわらず、ｓｅｌ＿ｌｍａｘの信号をＨにする。このとき、制御回路１４５はＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１３４を選択する第３の選択信号１４８を出力し、第３の選択回路１４９は第３の選択信号１４８に制御されて、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号であるＶＬＣ生成信号１７７を選択する。
【００８１】
図７（ｃ）は、ＭＰＥＧ４におけるＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号を選択する場合のタイミングチャートである。
図７（ｃ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１、および２のとき全ての信号がＬで、カウンタの値が３のとき、ｄｅｃ＿ｎｏｍａｌの信号がＬ，ｄｅｃ＿ｌｍａｘの信号がＬ，ｄｅｃ＿ｒｍａｘの信号がＨならば、ｓｅｌ＿ｒｍａｘの信号をＨにする。このとき、制御回路１４５はＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号を選択する第３の選択信号１４８を出力し、第３の選択回路１４９は第３の選択信号１４８に制御されて、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号であるＶＬＣ生成信号１７７を選択する。
【００８２】
図７（ｄ）は、ＭＰＥＧ４におけるＦＬＣデータ信号を選択する場合のタイミングチャートである。
図７（ｄ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１〜４のとき全ての信号がＬならば、ｓｅｌ＿ｆｌｃの信号をＨにする。そして、第３の選択回路１４９でＦＬＣデータ信号１０６を選択する。
【００８３】
図７（ｅ）は、Ｈ．２６３における通常のＶＬＣデータ信号を選択する場合のタイミングチャートである。
図７（ｅ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１のときｄｅｃ＿ｎｏｍａｌの信号がＨならば、ｄｅｃ＿ｌｍａｘおよびｄｅｃ＿ｒｍａｘの信号の結果にかかわらず、ｓｅｌ＿ｎｏｍａｌの信号をＨにする。このとき、制御回路１４５は通常のＶＬＣであるＶＬＣデータ信号１３４を選択する第３の選択信号１４８を出力し、第３の選択回路１４９は第３の選択信号１４８に制御されて、通常のＶＬＣデータ信号であるＶＬＣ生成信号１７７を選択する。
【００８４】
図７（ｆ）は、Ｈ．２６３におけるＦＬＣデータ信号を選択する場合のタイミングチャートである。
図７（ｆ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１および２のとき全ての信号がＬならば、ｓｅｌ＿ｆｌｃの信号をＨにする。そして、第３の選択回路１４９でＦＬＣデータ信号１０６を選択する。
【００８５】
次に、上述したタイミングチャートの処理内容をまとめた図を図８に示す。
図８は本発明の実施の形態３によるサイクル毎の処理内容をまとめた図である。
以下、各サイクル毎の動作について説明する。なお、カッコ内は図中の処理内容を示す。
【００８６】
図８より、１サイクル目（１Ｔ）は、通常のＶＬＣであるＬａｓｔ、Ｒｕｎ、Ｌｅｖｅｌによってテーブルを引く処理を行う（ＮＯＲＭＡＬ ＶＬＣ）。また、同時サイクルで、Ｌｅｖｅｌの値から、Ｌａｓｔ、Ｒｕｎに対応する最大のＬｅｖｅｌの値であるＬＭＡＸを減算してＮｅｗＬｅｖｅｌを得（ＬＭＡＸ）、Ｒｕｎの値から、Ｌａｓｔ、Ｌｅｖｅｌに対応する最大のＲｕｎの値であるＲＭＡＸに１を加算した値を減算してＮｅｗＲｕｎを得る（ＲＭＡＸ）。
【００８７】
２サイクル目（２Ｔ）は、通常のＶＬＣの結果が制御回路１４５に存在するか否かの判定を行い（ＮＯＲＭＡＬ ＶＬＣ判定）、通常のＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）。また、同時サイクルでＬａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣを行う（ＬＭＡＸ ＶＬＣ）。
【００８８】
３サイクル目（３Ｔ）は、Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣの結果が制御回路１４５に存在するか否かの判定を行い（ＬＭＡＸ ＶＬＣ判定）、ＬＭＡＸ ＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）、また、同時サイクルでＬａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣを行う（ＲＭＡＸ ＶＬＣ）。
【００８９】
４サイクル目（４Ｔ）は、Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣの結果が制御回路１４５に存在するか否かの判定を行い（ＲＭＡＸ ＶＬＣ判定）、ＲＭＡＸ ＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）。
【００９０】
５サイクル目（５Ｔ）は、上述したいずれのＶＬＣ結果も制御回路１４５に存在していないと判定したなら、Ｌａｓｔ、Ｒｕｎ、ＬｅｖｅｌをＦＬＣによって処理を行い、その結果を出力する（ＦＬＣ結果）。
【００９１】
また、上述した図８の構成によれば、ＲＭＡＸ ＶＬＣの判定を４サイクル目で行い、ＲＭＡＸ ＶＬＣの結果が制御回路１４５に存在していなければＦＬＣデータの出力を５サイクル目で行うこととしているが、４サイクル目でＲＭＡＸ ＶＬＣの判定を行うのと同時にＦＬＣデータの出力を行うことも可能である。図９に図８の作業を４サイクルで行うときのサイクル毎の処理内容をまとめた図を示す。
【００９２】
図９より図８との違いは、４サイクル目（４Ｔ）の処理が開始すると、ＲＭＡＸ ＶＬＣの判定を行い、ＲＭＡＸ ＶＬＣの結果が制御回路１４５に存在しているならば、その結果を出力し、ＲＭＡＸ ＶＬＣの結果が制御回路１４５に存在していなければ、同時サイクルでＦＬＣデータを出力し処理が終了することである。
【００９３】
このように、本実施の形態３による可変長符号化装置によれば、通常のＶＬＣを行うと同時にＬＭＡＸ ＶＬＣとＲＭＡＸ ＶＬＣの生成を同時に行い、通常のＶＬＣデータ信号が正しいものと判断されたならば、ＬＭＡＸ ＶＬＣおよびＲＭＡＸ ＶＬＣの判定を行わないものとしたので、通常のＶＬＣを行うのと同時にＮｅｗＬｅｖｅｌ信号、ＮｅｗＲｕｎ信号を算出することが可能である。また、従来ＶＬＣの処理に６サイクルを要していたが、本実施の形態３によれば処理サイクル数を４サイクルまたは５サイクルに削減することができる。さらに、従来は３つのＶＬＣテーブルを用いて処理を行っていたが、１つのＶＬＣテーブルでＶＬＣを行うことが可能なため、回路面積の削減を図ることができる。
【００９４】
なお、本実施の形態３による可変長符号化装置において、予め設定した優先順位は、通常のＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＦＬＣデータの順番で信号を選択するものとしたが、この順番に限るものではなく、優先順位を通常のＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＦＬＣデータとしてもよい。また、さらに優先順位を通常のＶＬＣデータ、ＦＬＣデータとすることで、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータを選択することなくＶＬＣ化を行うことも可能である。つまり、そのような優先順位はＨ．２６３のＶＬＣの処理にも対応することができ、また、画像データによって任意にＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータの優先順位を変えることが可能となる。これによりエスケープモードにおけるサイクル数を削減した可変長符号化装置を得ることができる。
【００９５】
また、本実施の形態３による可変長符号化装置において、カウンタを制御し、ＶＬＣコードを正しくない回数にカウントさせることで、優先順位を任意に設定することが可能である。つまり、図７でカウンタは通常のＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＦＬＣデータの順番でＶＬＣデータを出力するものとしているが、カウンタを制御して、通常のＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＦＬＣデータの順番に設定してもよい。このような順番に設定を変えた場合でも、同様の効果を得ることができる。また、優先順位を通常のＶＬＣデータ、ＦＬＣデータの順番に設定することで、Ｈ．２６３に対応した処理を行うことも可能である。
【００９６】
（実施の形態４）
本実施の形態４の可変長符号化装置は、１つのＶＬＣテーブルを用いてＶＬＣを行い、しかも余分な処理にアクセスしないようにするものである。
図１０は、本発明の実施の形態４による可変長符号化装置の構成を説明するためのブロック図である。
【００９７】
図１０において、図６と同一符号は同一または相当する部分を示している。１５０はＬｅｖｅｌ絶対値信号１０４とＮｅｗＬｅｖｅｌ信号１４０のうち、いずれか一方の信号を選択する第３の選択回路、１５１は第３の選択回路１５０の出力信号、１５２はＲｕｎ信号１０２とＮｅｗＲｕｎ信号１３７のうち、いずれか一方の信号を選択する第４の選択回路、１５３は第４の選択回路１５２の出力信号、１５４はＶＬＣデータ信号１３４を入力する制御回路、１５７は第３の選択回路１５０を制御し、Ｌｅｖｅｌ絶対値信号１０４とＮｅｗＬｅｖｅｌ信号１４０のうち、いずれか一方の信号を選択する第３の選択信号、１５８は第４の選択回路１５２を制御し、Ｒｕｎ信号１０２とＮｅｗＲｕｎ信号１３７のうち、いずれか一方の信号を選択する第４の選択信号、１５９はＬｅｖｅｌ絶対値信号１０４と、Ｌａｓｔ信号１０１と、固定値とを入力する第１の選択回路、１６０は第１の選択回路１５９によりＬｅｖｅｌ絶対値信号１０４または固定値を出力する第１の出力信号、１６１は第１の選択回路１５９によりＬａｓｔ信号１０１または固定値を出力する第２の出力信号、１６２はＲｕｎ信号１０２と、Ｌａｓｔ信号１０１と、固定値とを入力する第２の選択回路、１６３は第２の選択回路１６２によりＲｕｎ信号１０２または固定値を出力する第３の出力信号、１６４は第２の選択回路１６２によりＬａｓｔ信号１０１または固定値を出力する第４の出力信号、１５５は第１の選択回路１５９を制御し、Ｌｅｖｅｌ絶対値信号１０４と、Ｌａｓｔ信号１０１と、固定値の中から、出力する信号を選択する第１の選択信号、１５６は第２の選択回路１６２を制御し、Ｒｕｎ信号１０２と、Ｌａｓｔ信号１０１と、固定値の中から、出力する信号を選択する第２の選択信号、１６５は制御回路１５４で選択されたＶＬＣデータ信号１３４をＶＬＣ生成回路１７２と第５の選択回路１６６に出力する第５の選択信号、１６６はＶＬＣ生成信号１７７とＦＬＣデータ信号１０６とのうち、いずれか一方の信号を選択する第５の選択回路である。
【００９８】
次に本発明の実施の形態４による可変長符号化装置の動作について、図１０を用いて説明する。
制御回路１５４は第３の選択信号１５７により第３の選択回路１５０を制御し、第４の選択信号１５８により第４の選択回路１５２を制御する。そして、第３の選択回路１５０は第３の選択信号１５７により制御されて、Ｌｅｖｅｌ絶対値信号１０４を選択し、第３の選択回路の出力信号１５１としてＶＬＣテーブル１３１に出力する。また、第４の選択回路１５２は第４の選択信号１５８により制御されて、Ｒｕｎ信号１０２を選択し、第４の選択回路の出力信号１５３としてＶＬＣテーブル１３１に出力する。ＶＬＣテーブル１３１は、Ｌａｓｔ信号１０１と、Ｓｉｇｎ信号１０３と、Ｌｅｖｅｌ絶対値信号１０４としての第３の選択回路の出力信号１５１と、Ｒｕｎ信号１０２としての第４の選択回路の出力信号１５３とを入力し、通常のＶＬＣを行ってＶＬＣテーブル出力信号１３２を生成し、第１のレジスタ１３３に出力する。第１のレジスタ１３３はＶＬＣテーブル出力信号１３２を保持し、通常のＶＬＣであるＶＬＣデータ信号１３４を制御回路１５４とＶＬＣ生成回路１７２に出力する。
【００９９】
制御回路１５４は通常のＶＬＣデータであるＶＬＣデータ信号１３４を入力し、ＶＬＣテーブルとして正しいか否かの判定を行う。判定の結果、ＶＬＣデータ信号１３４がＶＬＣとして正しいならば、制御回路１５４はＶＬＣデータ信号１３４を選択する第５の選択信号１６５をＶＬＣ生成回路１７２と第５の選択回路１６６とに出力する。ＶＬＣ生成回路１７２は、選択されたＶＬＣデータ信号１３４を通常のＶＬＣデータとし、ＶＬＣ生成信号１７７として第５の選択回路１６６に出力する。第５の選択回路１６６は第５の選択信号１６５に制御されてＶＬＣ生成信号１７７を選択し、データ信号１３０として出力する。
【０１００】
次に、制御回路１５４は第２の選択信号１５６により第２の選択回路１６２を制御する。第２の選択回路１６２は第２の選択信号１５６により制御されて、Ｒｕｎ信号１０２とＬａｓｔ信号１０１とを選択して入力し、それぞれ第３の出力信号１６３および第４の出力信号１６４としてＬＭＡＸテーブル１１７に出力する。ＬＭＡＸテーブル１１７は、第３の出力信号１６３および第４の出力信号１６４を入力し、ＬＭＡＸデータ信号１１８を生成して第２の減算回路１１９に出力する。第２の減算回路１１９はＬＭＡＸデータ信号１１８とＬｅｖｅｌ絶対値信号１０４とを入力し、Ｌｅｖｅｌ絶対値信号１０４からＬＭＡＸデータ信号１１８を減算し、その結果を第２の減算回路の出力信号１３８として第３のレジスタ１３９に出力する。第３のレジスタ１３９は第２の減算回路の出力信号１３８を保持し、ＮｅｗＬｅｖｅｌ信号１４０として第３の選択回路１５０に出力する。
【０１０１】
制御回路１５４は、第３の選択信号１５７により第３の選択回路１５０を制御し、第４の選択信号１５８により第４の選択回路１５２を制御する。第３の選択回路１５０は第３の選択信号１５７に制御されてＮｅｗＬｅｖｅｌ信号１４０を選択し、第３の選択回路の出力信号１５１としてＶＬＣテーブル１３１に出力する。また、第４の選択回路１５２は第４の選択信号１５８に制御されてＲｕｎ信号１０２を選択し、第４の選択回路の出力信号１５３としてＶＬＣテーブル１３１に出力する。ＶＬＣテーブル１３１は、Ｌａｓｔ信号１０１と、Ｓｉｇｎ信号１０３と、ＮｅｗＬｅｖｅｌ信号１４０としての第３の選択回路の出力信号１５１と、Ｒｕｎ信号１０２としての第４の選択回路の出力信号１５３とを入力し、ＬＭＡＸ ＶＬＣを行ってＶＬＣテーブル出力信号１３２を生成し、第１のレジスタ１３３に出力する。第１のレジスタ１３３は、ＬＭＡＸ ＶＬＣであるＶＬＣテーブル出力信号１３２を保持する。
【０１０２】
制御回路１５４は、ＬＭＡＸデータであるＶＬＣデータ信号１３４を入力し、ＶＬＣとして正しいか否かの判定を行う。判定の結果、ＶＬＣデータ信号１３４がＶＬＣとして正しいならば、制御回路１５４はＶＬＣデータ信号１３４を選択する第５の選択信号１６５をＶＬＣ生成回路１７２と第５の選択回路１６６とに出力する。ＶＬＣ生成回路１７２は、ＥＳＣコードと、ＬＭＡＸでのＶＬＣを示す符号を付加して符号化を行いＶＬＣ生成信号１７７として第５の選択回路１６６に出力する。第５の選択回路１６６は第５の選択信号１６５に制御されてＶＬＣ生成信号１７７を選択し、データ信号１３０として出力する。
【０１０３】
また、制御回路１５４は、第１の選択信号１５５により第１の選択回路１５９を制御する。第１の選択回路１５９は第１の選択信号１５５により制御されて、Ｌｅｖｅｌ絶対値信号１０４とＬａｓｔ信号１０１とを選択して入力し、それぞれ第１の出力信号１６０および第２の出力信号１６１としてＲＭＡＸテーブル１０７に出力する。ＲＭＡＸテーブル１０７は、第１の出力信号１６０および第２の出力信号１６１を入力し、ＲＭＡＸデータ信号１０８を生成して第１の減算回路１０９に出力する。第１の減算回路１０９は、ＲＭＡＸデータ信号１０８とＲｕｎ信号１０２とを入力し、Ｒｕｎ信号１０２の値から、ＲＭＡＸデータ信号１０８と１を加算した値を減算し、その結果を第１の減算回路の出力信号１３５として第２のレジスタ１３６に出力する。第２のレジスタ１３６は第１の減算回路の出力信号１３５を保持し、ＮｅｗＲｕｎ信号１３７として第４の選択回路１５２に出力する。
【０１０４】
制御回路１５４は、第３の選択信号１５７により、第３の選択回路１５０を制御し、第４の選択信号１５８により第４の選択回路１５２を制御する。第３の選択回路１５０は第３の選択信号１５７に制御されてＬｅｖｅｌ絶対値信号１０４を選択し、第３の選択回路の出力信号１５１としてＶＬＣテーブル１３１に出力する。また、第４の選択回路１５２は第４の選択信号１５８に制御されてＮｅｗＲｕｎ信号１３７を選択し、第４の選択回路の出力信号１５３としてＶＬＣテーブル１３１に出力する。ＶＬＣテーブル１３１はＬａｓｔ信号１０２と、Ｓｉｇｎ信号１０３と、Ｌｅｖｅｌ絶対値信号１０４としての第３の選択回路の出力信号１５１と、ＮｅｗＲｕｎ信号１３７としての第４の選択回路の出力信号１５３とを入力し、ＲＭＡＸ ＶＬＣを行ってＶＬＣテーブル出力信号１３２を生成し、第１のレジスタ１３３に出力する。第１のレジスタ１３３はＲＭＡＸ ＶＬＣであるＶＬＣテーブル出力信号１３２を保持する。
【０１０５】
制御回路１５４は、ＲＭＡＸ ＶＬＣであるＶＬＣデータ信号１３４を入力し、ＶＬＣとして正しいか否かの判定を行う。判定の結果、ＶＬＣデータ信号１３４はＶＬＣとして正しいならば、制御回路１５４はＶＬＣデータ信号１３４を選択する第５の選択信号１６５をＶＬＣ生成回路１７２と第５の選択回路１６６とに出力する。ＶＬＣ生成回路１７２は、ＥＳＣコードと、ＲＭＡＸでのＶＬＣを示す符号を付加して符号化を行いＶＬＣ生成信号１７７として第５の選択回路１６６に出力する。第５の選択回路１６６は第５の選択信号１６５に制御されてＶＬＣ生成信号１７７を選択し、データ信号１３０として出力する。
【０１０６】
一方、制御回路１５４において、いずれのＶＬＣデータ信号１３４もＶＬＣとして正しくないならば、第５の選択回路１６６は、ＦＬＣデータ信号１０６を選択し、データ信号１３０として出力する。
【０１０７】
次に、本発明の実施の形態４によるサイクル毎の処理内容をまとめた図を図１１に示し説明する。
以下、各サイクル毎の動作について説明する。なお、カッコ内は図中の処理内容を示す。
【０１０８】
図１１より、１サイクル目（１Ｔ）は、通常のＶＬＣであるＬａｓｔ、Ｒｕｎ、Ｌｅｖｅｌによってテーブルを引く処理を行う（ＮＯＲＭＡＬ ＶＬＣ）。また、同時サイクルで、Ｌｅｖｅｌの値から、Ｌａｓｔ、Ｒｕｎに対応する最大のＬｅｖｅｌの値であるＬＭＡＸを減算してＮｅｗＬｅｖｅｌを得る（ＬＭＡＸ）。
【０１０９】
２サイクル目（２Ｔ）は、通常のＶＬＣの結果が制御回路１５４に存在するか否かの判定を行い（ＮＯＲＭＡＬ ＶＬＣ判定）、通常のＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）。また、同時サイクルでＲｕｎの値から、Ｌａｓｔ、Ｌｅｖｅｌに対応する最大のＲｕｎの値であるＲＭＡＸに１を加算した値を減算してＮｅｗＲｕｎを得る（ＲＭＡＸ）。また、Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣを行う（ＬＭＡＸ ＶＬＣ）。
【０１１０】
３サイクル目（３Ｔ）は、Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣの結果が制御回路１５４に存在するか否かの判定を行い（ＬＭＡＸ ＶＬＣ判定）、ＬＭＡＸ ＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）、また、同時サイクルでＬａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣを行う（ＲＭＡＸ ＶＬＣ）
【０１１１】
４サイクル目（４Ｔ）は、Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣの結果が制御回路１５４に存在するか否かの判定を行い（ＲＭＡＸ ＶＬＣ判定）、ＲＭＡＸ ＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）。一方、上述したいずれのＶＬＣ結果も制御回路１５４に存在していないと判定したならば、Ｌａｓｔ、Ｒｕｎ、ＬｅｖｅｌをＦＬＣによって処理を行い、その結果を出力する（ＦＬＣ結果）。
【０１１２】
このように、本実施の形態４による可変長符号化装置によれば、通常のＶＬＣを行うのと同時にＮｅｗＬｅｖｅｌ信号を算出し、第１のエスケープモードを実行する２サイクル目でＮｅｗＲｕｎ信号を算出するものとしたので、常に１サイクル目でＲＭＡＸテーブルにアクセスすることがなく、消費電力を削減することができる。また、従来ＶＬＣの処理に６サイクルを要していたが、本実施の形態４によれば処理サイクル数を４サイクルに削減することができる。さらに、従来は３つのＶＬＣテーブルを用いて処理を行っていたが、１つのＶＬＣテーブルでＶＬＣを行うことが可能となるため、回路面積の削減を図ることができる。
【０１１３】
なお、本実施の形態４による可変長符号化装置において、予め設定した優先順位は、通常のＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＦＬＣデータの順番で信号を選択するものとしたが、この順番に限るものではなく、優先順位を通常のＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＦＬＣデータとしてもよい。また、さらに優先順位を通常のＶＬＣデータ、ＦＬＣデータとすることで、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータを選択することなくＶＬＣ化を行うことも可能である。つまり、そのような優先順位はＨ．２６３のＶＬＣの処理にも対応することができ、また、画像データによって任意にＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータの優先順位を変えることが可能となる。これによりエスケープモードにおけるサイクル数を削減した可変長符号化装置を得ることができる。
【０１１４】
産業上の利用可能性
以上のように本発明に係る可変長符号化方法および可変長符号化装置は、演算サイクル数を少なくし、効率よく可変長符号化の処理を行うことができるので、特に、ＭＰＥＧ４やＨ．２６３等の規格に準拠した動画像の圧縮処理に適している。
【図面の簡単な説明】
【図１】本発明の実施の形態１による可変長符号化方法を説明するためのチャート図である。
【図２】本発明の実施の形態１による符号を出力する優先順位の組み合わせを説明するための図である。
【図３】本発明の実施の形態２による可変長符号化装置の構成を説明するためのブロック図である。
【図４】本発明の実施の形態２による制御回路の動作を説明するためのタイミングチャートである。
【図５】本発明の実施の形態２によるサイクル毎の処理内容をまとめた図である。
【図６】本発明の実施の形態３による可変長符号化装置の構成を説明するためのブロック図である。
【図７】本発明の実施の形態３による制御回路の動作を説明するためのタイミングチャートである。
【図８】本発明の実施の形態３による５Ｔで処理が行われるときのサイクル毎の処理内容をまとめた図である。
【図９】本発明の実施の形態３による４Ｔで処理が行われるときのサイクル毎の処理内容をまとめた図である。
【図１０】本発明の実施の形態４による可変長符号化装置の構成を説明するためのブロック図である。
【図１１】本発明の実施の形態４によるサイクル毎の処理内容をまとめた図である。
【図１２】従来の可変長符号化方法を説明するためのチャート図である。
【図１３】従来の可変長符号化方法のサイクル毎の処理内容をまとめた図である。
技術分野
本発明は、可変長符号化装置に関し、特に画像符号化方式の規格であるＭＰＥＧ４およびＨ．２６３における可変長符号化を実現する可変長符号化装置に関するものである。
【０００２】
背景技術
動画像データに対し帯域圧縮技術を用いて符号化および復号化を行う方式として、ＩＳＯで規格化されたＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｃｏｄｉｎｇ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）方式やＩＴＵ−Ｔで勧告されたＨ．２６３方式などがある。これらの方式は、画面内の相関を利用して、画面内を複数画素から構成されるブロックに分割し、このブロック内のデータを直交変換方式の１つであるＤＣＴ（Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ、離散コサイン変換）を行い、量子化、ＶＬＣ（Ｖａｒｉａｂｌｅ Ｌｅｎｇｔｈ Ｃｏｄｅ、可変長符号）の各処理を施して画像データの圧縮を実現することを基本としている。
【０００３】
このＶＬＣは、ＤＣＴを行った結果得られたＤＣＴ係数に対し、先行するゼロの係数の個数であるＲｕｎと、非ゼロの係数の値であるＬｅｖｅｌとその非ゼロの係数が最後であるかどうかを示すＬａｓｔを、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組として、これに一意的な符号を割り当てて符号化を行うものである。
【０００４】
ＭＰＥＧ４においては、一意的な符号を割り当てるＶＬＣテーブルが定義されているが、このＶＬＣテーブル上にＶＬＣが定義されていない場合に対応させるために、３つのエスケープモードを適用している。第１のエスケープモードは、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組に対し、Ｌｅｖｅｌの絶対値から、ＶＬＣテーブルにおいてＬａｓｔ、Ｒｕｎに対応する最大のＬｅｖｅｌの値であるＬＭＡＸを減算した後に、その結果に対し再度ＶＬＣテーブルによりＶＬＣを行うモードである。第２のエスケープモードは、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組に対し、Ｒｕｎの値から、ＶＬＣテーブルにおいてＬａｓｔ、Ｌｅｖｅｌに対応する最大のＲｕｎの値であるＲＭＡＸに１を加算した値を減算し、その結果に対し再度ＶＬＣテーブルによりＶＬＣを行うモードである。第３のエスケープモードは、上記の組に対し、これをＦＬＣ（Ｆｉｘｅｄ Ｌｅｎｇｔｈ Ｃｏｄｅ、固定長符号）に変換するモードである。
【０００５】
また、Ｈ．２６３方式などはＭＰＥＧ４と同様に一意的な符号を割り当てるＶＬＣテーブルが定義されているが、エスケープモードはＦＬＣに変換するモードのみである。
以下、図１２を用いて従来のＭＰＥＧ４におけるＶＬＣの処理チャートを説明する。
【０００６】
まず、一次元配列に並び替えたＤＣＴ係数から、先行するゼロの係数であるＲｕｎと、非ゼロの係数値であるＬｅｖｅｌと、その非ゼロの係数が最後であるかどうかを示すＬａｓｔを、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組として、これに一意的な符号を割り当てるＶＬＣ化を行い、ＶＬＣの割り当てが出来ない場合には、３つのエスケープモードを適用する可変長符号化方法について説明する。
【０００７】
図１２は、従来の可変長符号化方法を説明するためのチャート図である。
図１２において、○（白丸）はデータが確定していることを意味し、Ｏ１からＯ９はそれぞれの係数の処理工程を示す。また、符号化Ｂは第１のエスケープモード、符号化Ｃは第２のエスケープモード、符号化Ｄは第３のエスケープモードに対応している。
以下、各係数の処理工程について説明する。
【０００８】
符号化Ａにおいて、Ｏ１は Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌによって活性化（すなわち、入出力時点でデータがそろっていること）する処理であり、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣテーブルが存在する場合には、Ｃｏｄｅ１をＯ９に出力して処理は完了する。一方、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣテーブルが存在しない場合には、”存在しない”ということを示す符号を符号化Ｂに出力する。
【０００９】
符号化Ｂにおいて、Ｏ２はＯ１の処理で対応するＶＬＣテーブルが存在しない場合に、ＬａｓｔとＲｕｎによって活性化する処理であり、（Ｌａｓｔ、Ｒｕｎ）の組に対応する最大のＬｅｖｅｌの値であるＬＭＡＸをＯ３に出力する。
Ｏ３は、ＬＭＡＸによって活性化する処理であり、Ｌｅｖｅｌの値からＬＭＡＸを減算する処理を行い、得られたＮｅｗＬｅｖｅｌの値をＯ４に出力する。
Ｏ４は、 Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌによって活性化する処理であり、（Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌ）の組に対応するＶＬＣテーブルが存在する場合には、Ｃｏｄｅ２をＯ９に出力して処理は完了する。一方、（Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌ）の組に対応するＶＬＣテーブルが存在しない場合には、”存在しない”ということを示す符号を符号化Ｃに出力する。
【００１０】
符号化Ｃにおいて、Ｏ５はＯ４の処理で対応するＶＬＣテーブルが存在しない場合に、ＬａｓｔとＬｅｖｅｌによって活性化する処理であり、（Ｌａｓｔ、Ｌｅｖｅｌ）の組に対応する最大のＲｕｎの値であるＲＭＡＸをＯ６に出力する。
Ｏ６は、ＲＭＡＸによって活性化する処理であり、Ｒｕｎの値から、ＲＭＡＸと１の合計を減算する処理を行い、得られたＮｅｗＲｕｎの値をＯ７に出力する。
Ｏ７は、 Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌによって活性化する処理であり、（Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣテーブルが存在する場合には、Ｃｏｄｅ３をＯ９に出力して処理は完了する。一方、（Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣテーブルが存在しない場合には、”存在しない”ということを示す符号を符号化Ｄに出力する。
【００１１】
符号化Ｄにおいて、Ｏ８はＯ７の処理で対応するＶＬＣテーブルが存在しない場合に、Ｌａｓｔ、Ｒｕｎ、ＬｅｖｅｌをＦＬＣによって変換する処理であり、ＦＬＣのＣｏｄｅ４をＯ９に出力する。
Ｏ９は、Ｃｏｄｅ１〜Ｃｏｄｅ４の符号の中から、有効な符号を活性化し、その符号を出力する。
【００１２】
図１３は従来の可変長符号化方法のサイクル毎の処理内容をまとめた図である。
以下、各サイクル毎の動作について説明する。なお、カッコ内は図中の処理内容を示す。
【００１３】
まず、１サイクル目（１Ｔ）は、通常のＶＬＣである、Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌによって活性化する処理を行い（ＮＯＲＭＡＬ ＶＬＣ）、その通常のＶＬＣの結果がテーブルに存在するか否かの判定を行う（ＮＯＲＭＡＬ ＶＬＣ判定）。
【００１４】
２サイクル目（２Ｔ）は、１Ｔの処理で通常のＶＬＣの結果がテーブルに存在するならば、その結果を出力する（ＶＬＣ結果）。一方、通常のＶＬＣの結果がテーブルに存在しないならば、Ｌｅｖｅｌの値から、Ｌａｓｔ、Ｒｕｎに対応する最大のＬｅｖｅｌの値であるＬＭＡＸを減算してＮｅｗＬｅｖｅｌの値を得る（ＬＭＡＸ）。
【００１５】
３サイクル目（３Ｔ）は、ＬＭＡＸによって活性化する処理であり、Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣを行う（ＬＭＡＸ ＶＬＣ）。そして、Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣの結果がテーブルに存在するか否かの判定を行う（ＬＭＡＸ ＶＬＣ判定）。
【００１６】
４サイクル目（４Ｔ）は、３Ｔの処理でＬＭＡＸ ＶＬＣの結果がテーブルに存在するならば、その結果を出力する（ＶＬＣ結果）。一方、ＬＭＡＸ ＶＬＣの結果がテーブルに存在しないならば、Ｒｕｎの値から、Ｌａｓｔ、Ｌｅｖｅｌに対応する最大のＲｕｎの値であるＲＭＡＸに１を加算した値を減算してＮｅｗＲｕｎの値を得る（ＲＭＡＸ）。
【００１７】
５サイクル目（５Ｔ）は、ＲＭＡＸによって活性化する処理であり、Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣを行う（ＲＭＡＸ ＶＬＣ）。そして、Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣの結果がテーブルに存在するか否かの判定を行う（ＲＭＡＸ ＶＬＣ判定）。
【００１８】
６サイクル目（６Ｔ）は、５Ｔの処理でＲＭＡＸ ＶＬＣの結果がテーブルに存在するならば、その結果を出力する（ＶＬＣ結果）。一方、ＲＭＡＸ ＶＬＣの結果がテーブルに存在しないならば、Ｌａｓｔ、Ｒｕｎ、ＬｅｖｅｌをＦＬＣによって処理を行い、その結果を出力する（ＦＬＣ結果）。
【００１９】
しかしながら、上記従来のＭＰＥＧ４におけるＶＬＣの処理チャートでは、それぞれのテーブルを引く処理を１サイクルとすると、ＦＬＣの結果を出力するまでに６サイクル（６Ｔ）の処理が必要である。これは１ブロック中に１つのＦＬＣが存在した場合に、１マクロブロックではＦＬＣが６つ存在することになり、ＶＬＣの処理はＦＬＣ１つに対し、最大で３６サイクル必要となる。つまり、ブロック数が増加するに伴ってサイクル数が増加し、処理速度が遅くなるという問題があった。
【００２０】
本発明は、かかる問題点を解決するためになされたものであり、演算サイクル数を少なくし、効率よくＶＬＣの処理を行うことのできる可変長符号化装置を提供することを目的とする。
【００２４】
この発明（請求項１）に係る可変長符号化装置は、Ｌｅｖｅｌ信号の絶対値であるＬｅｖｅｌ絶対値信号およびＬａｓｔ信号を入力するＲＭＡＸテーブルと、Ｒｕｎ信号および上記Ｌａｓｔ信号を入力するＬＭＡＸテーブルと、上記Ｌｅｖｅｌ絶対値信号、上記Ｌｅｖｅｌ信号の正負を示す信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力する第１のＶＬＣテーブルと、上記Ｒｕｎ信号から、上記ＲＭＡＸテーブルの出力信号と１の合計を減算する第１の減算回路と、該第１の減算回路の出力信号を保持する第２のレジスタと、該第２のレジスタの出力信号、上記Ｌｅｖｅｌ絶対値信号、上記Ｌｅｖｅｌ信号の正負を示す信号および上記Ｌａｓｔ信号を入力する第２のＶＬＣテーブルと、上記Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸテーブルの出力信号を減算する第２の減算回路と、該第２の減算回路の出力信号を保持する第３のレジスタと、該第３のレジスタの出力信号、上記Ｌｅｖｅｌ信号の正負を示す信号、上記Ｒｕｎ信号および上記Ｌａｓｔ信号を入力する第３のＶＬＣテーブルと、上記第１のＶＬＣテーブルの出力信号を保持する第１のレジスタと、上記第２のＶＬＣテーブルの出力信号を保持する第４のレジスタと、上記第３のＶＬＣテーブルの出力信号を保持する第５のレジスタと、上記第４のレジスタの出力信号を入力するＲＭＡＸ ＶＬＣ生成回路と、上記第５のレジスタの出力信号を入力するＬＭＡＸ ＶＬＣ生成回路と、上記Ｌｅｖｅｌ信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＦＬＣ生成回路と、上記第１のレジスタの出力信号、上記第４のレジスタの出力信号、上記第５のレジスタの出力信号を入力する制御回路と、上記第１のレジスタの出力信号、上記ＲＭＡＸ ＶＬＣ生成回路の出力信号、上記ＬＭＡＸ ＶＬＣ生成回路の出力信号、および上記ＦＬＣ生成回路の出力信号を入力する選択回路とを備え、上記制御回路は、上記第１のレジスタの出力信号と、上記第４のレジスタの出力信号と、上記第５のレジスタの出力信号とがＶＬＣとして正しいかどうかを判定し、判定した結果を示す選択信号を上記選択回路に出力し、上記選択回路は、上記選択信号により、上記第１のレジスタの出力信号、上記ＲＭＡＸ ＶＬＣ生成回路の出力信号、上記ＬＭＡＸ ＶＬＣ生成回路の出力信号、上記ＦＬＣ生成回路の出力信号から、いずれか一つの出力信号を選択し、符号として出力するものである。
【００２５】
このような構成の可変長符号化装置では、すべての処理を２サイクルで実行することが可能であり、処理サイクル数の削減を図ることができる。
【００２６】
この発明（請求項２）は、請求項１記載の可変長符号化装置において、上記制御回路は、上記第１のレジスタの出力信号と、上記第４のレジスタの出力信号と、上記第５のレジスタの出力信号とがＶＬＣとして正しいかどうかを判定し、判定した結果を予め設定した優先順位に従って、上記第１のレジスタの出力信号、上記ＲＭＡＸ ＶＬＣ生成回路の出力信号、上記ＬＭＡＸ ＶＬＣ生成回路の出力信号、上記ＦＬＣ生成回路の出力信号から、いずれか一つの出力信号を選択し、上記選択回路に出力するものである。
【００２７】
このような構成の可変長符号化装置では、優先順位は任意に設定することが可能である。また、この優先順位を第１のレジスタの出力信号、ＦＬＣ生成回路の出力信号（残り２つは順不同）を選択するようにすることで、Ｈ．２６３の画像圧縮方式に適応することが可能となる。
【００２８】
この発明（請求項３）に係る可変長符号化装置は、Ｌｅｖｅｌ信号の絶対値であるＬｅｖｅｌ絶対値信号、およびＬａｓｔ信号を入力するＲＭＡＸテーブルと、Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＬＭＡＸテーブルと、上記Ｒｕｎ信号から、上記ＲＭＡＸテーブルの出力信号と１の合計を減算する第１の減算回路と、上記Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸテーブルの出力信号を減算する第２の減算回路と、上記第１の減算回路の出力信号を保持する第２のレジスタと、上記第２の減算回路の出力信号を保持する第３のレジスタと、該第３のレジスタの出力信号、および上記Ｌｅｖｅｌ絶対値信号のいずれかを選択する第１の選択回路と、上記第２のレジスタの出力信号、および上記Ｒｕｎ信号のいずれかを選択する第２の選択回路と、上記第１の選択回路の出力信号、上記第２の選択回路の出力信号、上記Ｌｅｖｅｌ信号の正負を示す信号、および上記Ｌａｓｔ信号を入力するＶＬＣテーブルと、該ＶＬＣテーブルの出力信号を保持する第１のレジスタと、上記Ｌｅｖｅｌ信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＦＬＣ生成回路と、上記第１のレジスタの出力信号を入力する制御回路と、上記第１のレジスタの出力信号、および上記制御回路の出力信号を入力するＶＬＣ生成回路と、該ＶＬＣ生成回路の出力信号、および上記ＦＬＣ生成回路の出力信号を入力する第３の選択回路とを備え、第１周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第２周期で、上記制御回路は上記第１のレジスタの出力信号が通常のＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号が通常のＶＬＣとして正しいと判定したならば、その判定の結果を示す第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号を通常のＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、第１周期で、上記ＬＭＡＸテーブルは、上記Ｌａｓｔ信号と上記Ｒｕｎ信号とを入力し、ＬＭＡＸデータ信号を生成して上記第２の減算回路に出力し、該第２の減算回路は上記ＬＭＡＸデータ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、該Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸデータ信号を減算し、その結果を第３のレジスタに出力し、第２周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記第３のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第３周期で、上記制御回路は上記第２周期で行われた通常のＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいと判定したならば、その判定の結果を示す第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＬＭＡＸ ＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、第１周期で、上記ＲＭＡＸテーブルは上記Ｌａｓｔ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、ＲＭＡＸデータ信号を生成して上記第１の減算回路に出力し、該第１の減算回路は上記ＲＭＡＸデータ信号と上記Ｒｕｎ信号とを入力し、該Ｒｕｎ信号から、上記ＲＭＡＸデータ信号と１を加算した値を減算し、その結果を上記第２のレジスタに出力し、第３周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記第２のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第４周期で、上記制御回路は上記第３周期で行われたＬＭＡＸ ＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいと判定したならば、第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＲＭＡＸ ＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、上記制御回路に入力される上記第１のレジスタの出力信号が、いずれもＶＬＣとして正しくないと判定したならば、第５周期で、上記第３の選択回路は上記ＦＬＣ生成回路の出力信号を選択して出力するものである。
【００２９】
このような構成の可変長符号化装置では、通常のＶＬＣを行うのと同時にＮｅｗＬｅｖｅｌ信号、ＮｅｗＲｕｎ信号を算出することが可能である。また、従来ＶＬＣの処理に６サイクルを要していたが、処理サイクル数を５サイクルに削減することができる。さらに、従来は３つのＶＬＣテーブルを用いて処理を行っていたが、１つのＶＬＣテーブルでＶＬＣを行うことが可能なため、回路面積の削減を図ることができる。
【００３０】
この発明（請求項４）に係る可変長符号化装置は、Ｌｅｖｅｌ信号の絶対値であるＬｅｖｅｌ絶対値信号およびＬａｓｔ信号を入力するＲＭＡＸテーブルと、Ｒｕｎ信号および上記Ｌａｓｔ信号を入力するＬＭＡＸテーブルと、上記Ｒｕｎ信号から、上記ＲＭＡＸテーブルの出力信号と１の合計を減算する第１の減算回路と、上記Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸテーブルの出力信号を減算する第２の減算回路と、上記第１の減算回路の出力信号を保持する第２のレジスタと、上記第２の減算回路の出力信号を保持する第３のレジスタと、該第３のレジスタの出力信号、および上記Ｌｅｖｅｌ絶対値信号のいずれかを選択する第１の選択回路と、上記第２のレジスタの出力信号、および上記Ｒｕｎ信号のいずれかを選択する第２の選択回路と、上記第１の選択回路の出力信号、上記第２の選択回路の出力信号、上記Ｌｅｖｅｌ信号の正負を示す信号、および上記Ｌａｓｔ信号を入力するＶＬＣテーブルと、該ＶＬＣテーブルの出力信号を保持する第１のレジスタと、上記Ｌｅｖｅｌ信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＦＬＣ生成回路と、上記第１のレジスタの出力信号を入力する制御回路と、上記第１のレジスタの出力信号、および上記制御回路の出力信号を入力するＶＬＣ生成回路と、該ＶＬＣ生成回路の出力信号、および上記ＦＬＣ生成回路の出力信号を入力する第３の選択回路とを備え、第１周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第２周期で、上記制御回路は上記第１のレジスタの出力信号が通常のＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号が通常のＶＬＣとして正しいと判定したならば、その判定の結果を示す第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号を通常のＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、第１周期で、上記ＬＭＡＸテーブルは、上記Ｌａｓｔ信号と上記Ｒｕｎ信号とを入力し、ＬＭＡＸデータ信号を生成して上記第２の減算回路に出力し、該第２の減算回路は上記ＬＭＡＸデータ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、該Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸデータ信号を減算し、その結果を第３のレジスタに出力し、第２周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記第３のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第３周期で、上記制御回路は上記第２周期で行われた通常のＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいと判定したならば、その判定の結果を示す第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＬＭＡＸ ＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、第１周期で、上記ＲＭＡＸテーブルは上記Ｌａｓｔ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、ＲＭＡＸデータ信号を生成して上記第１の減算回路に出力し、該第１の減算回路は上記ＲＭＡＸデータ信号と上記Ｒｕｎ信号とを入力し、該Ｒｕｎ信号から、上記ＲＭＡＸデータ信号と１を加算した値を減算し、その結果を上記第２のレジスタに出力し、第３周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記第２のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第４周期で、上記制御回路は上記第３周期で行われたＬＭＡＸ ＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいと判定したならば、第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＲＭＡＸ ＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、上記制御回路に入力される上記第１のレジスタの出力信号が、いずれもＶＬＣとして正しくないと判定したならば、第４周期で、上記第３の選択回路は上記ＦＬＣ生成回路の出力信号を選択して出力するものである。
【００３１】
このような構成の可変長符号化装置では、通常のＶＬＣを行うのと同時にＮｅｗＬｅｖｅｌ信号、ＮｅｗＲｕｎ信号を算出することが可能である。また、従来ＶＬＣの処理に６サイクルを要していたが、処理サイクル数を４サイクルに削減することができる。さらに、従来は３つのＶＬＣテーブルを用いて処理を行っていたが、１つのＶＬＣテーブルでＶＬＣを行うことが可能なため、回路面積の削減を図ることができる。
【００３２】
この発明（請求項５）は、請求項３または請求項４記載の可変長符号化装置において、上記制御回路は、上記第１のレジスタの出力信号がＶＬＣとして正しいかどうかを判定し、さらに上記第１のレジスタの出力信号がＶＬＣとして正しくない場合に、上記ＬＭＡＸ ＶＬＣもしくは上記ＲＭＡＸ ＶＬＣ、上記ＦＬＣかを生成周期に応じてＶＬＣの制御を行い、予め設定した優先順位に従って、ＶＬＣの出力順位を変更するものである。
【００３３】
このような構成の可変長符号化装置では、優先順位は任意に設定することが可能であり、また、ＦＬＣ生成回路は常に一意的な符号が割り当てられるため、優先順位として、通常のＶＬＣを判定した後に、判定の結果が正しくなければＦＬＣ生成回路の出力信号を選択するようにすることで、Ｈ．２６３の画像圧縮方式に適応することが可能となる。
【００３４】
この発明（請求項６）に係る可変長符号化装置は、Ｌｅｖｅｌ信号の絶対値であるＬｅｖｅｌ絶対値信号、Ｌａｓｔ信号、および固定値を入力し、上記Ｌｅｖｅｌ絶対値信号もしくは上記固定値のいずれかを選択して出力する第１の出力信号、および上記Ｌａｓｔ信号もしくは上記固定値のいずれかを選択して出力する第２の出力信号を出力する第１の選択回路と、上記第１の出力信号および上記第２の出力信号を入力するＲＭＡＸテーブルと、Ｒｕｎ信号、上記Ｌａｓｔ信号、および固定値を入力し、上記Ｒｕｎ信号もしくは上記固定値のいずれかを選択して出力する第３の出力信号、および上記Ｌａｓｔ信号もしくは上記固定値のいずれかを選択して出力する第４の出力信号を出力する第２の選択回路と、上記第３の出力信号および上記第４の出力信号を入力するＬＭＡＸテーブルと、上記Ｒｕｎ信号から、上記ＲＭＡＸテーブルの出力信号と１の合計を減算する第１の減算回路と、上記Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸテーブルの出力信号を減算する第２の減算回路と、上記第１の減算回路の出力信号を保持する第２のレジスタと、上記第２の減算回路の出力信号を保持する第３のレジスタと、該第３のレジスタの出力信号および上記Ｌｅｖｅｌ絶対値信号のいずれかを選択する第３の選択回路と、上記第２のレジスタの出力信号および上記Ｒｕｎ信号のいずれかを選択する第４の選択回路と、上記第３の選択回路の出力信号、上記第４の選択回路の出力信号、上記Ｌｅｖｅｌ信号の正負を示す信号、および上記Ｌａｓｔ信号を入力するＶＬＣテーブルと、該ＶＬＣテーブルの出力信号を保持する第１のレジスタと、上記Ｌｅｖｅｌ信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＦＬＣ生成回路と、上記第１のレジスタの出力信号を入力する制御回路と、上記第１のレジスタの出力信号、および上記制御回路の出力信号を入力するＶＬＣ生成回路と、該ＶＬＣ生成回路の出力信号、および上記ＦＬＣ生成回路の出力信号を入力する第５の選択回路とを備え、第１周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力して固定値を選択し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力して、上記Ｒｕｎ信号および上記Ｌａｓｔ信号を選択し、上記第３の選択回路は上記制御回路から出力される第３の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第４の選択回路は上記制御回路から出力される第４の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第２周期で、上記制御回路は上記第１のレジスタの出力信号が通常のＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号が通常のＶＬＣとして正しいと判定したならば、その判定の結果を示す第５の選択信号を上記ＶＬＣ生成回路、および上記第５の選択回路に出力し、上記ＶＬＣ生成回路は、上記第１のレジスタの出力信号を通常のＶＬＣ符号として出力し、上記第５の選択回路は上記第５の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、第１周期で、上記ＬＭＡＸテーブルは、上記Ｌａｓｔ信号と上記Ｒｕｎ信号とを入力し、ＬＭＡＸデータ信号を生成して上記第２の減算回路に出力し、該第２の減算回路は上記ＬＭＡＸデータ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、該Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸデータ信号を減算し、その結果を第３のレジスタに出力し、第２周期で、上記第３の選択回路は上記制御回路から出力される第３の選択信号を入力し、上記第３のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記第４の選択回路は上記制御回路から出力される第４の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第３周期で、上記制御回路は上記第２周期で行われた通常のＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいと判定したならば、その判定の結果を示す第５の選択信号を上記ＶＬＣ生成回路および上記第５の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＬＭＡＸ ＶＬＣ符号として出力し、上記第５の選択回路は上記第５の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、第２周期で、上記ＲＭＡＸテーブルは上記Ｌａｓｔ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、ＲＭＡＸデータ信号を生成して上記第１の減算回路に出力し、該第１の減算回路は上記ＲＭＡＸデータ信号と上記Ｒｕｎ信号とを入力し、該Ｒｕｎ信号から、上記ＲＭＡＸデータ信号と１を加算した値を減算し、その結果を上記第２のレジスタに出力し、第３周期で、上記第３の選択回路は上記制御回路から出力される第３の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第４の選択回路は上記制御回路から出力される第４の選択信号を入力し、上記第２のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第４周期で、上記制御回路は上記第３周期で行われたＬＭＡＸ ＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいと判定したならば、その判定の結果を示す第５の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＲＭＡＸ ＶＬＣ符号として出力し、上記第５の選択回路は上記第５の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、上記制御回路に入力される上記第１のレジスタの出力信号が、いずれもＶＬＣとして正しくないと判定したならば、第４周期で、上記第５の選択回路は上記ＦＬＣ生成回路の出力信号を選択して出力するものである。
【００３５】
このような構成の可変長符号化装置では、常に１サイクル目でＲＭＡＸテーブルにアクセスすることがなく、消費電力を削減することができる。また、従来ＶＬＣの処理に６サイクルを要していたが、処理サイクル数を４サイクルに削減することができる。さらに、従来は３つのＶＬＣテーブルを用いて処理を行っていたが、１つのＶＬＣテーブルでＶＬＣを行うことが可能となるため、回路面積の削減を図ることができる。
【００３６】
この発明（請求項７）は、請求項６記載の可変長符号化装置において、上記制御回路は、上記第１のレジスタの出力信号がＶＬＣとして正しいかどうかを判定し、さらに上記第１のレジスタの出力信号がＶＬＣとして正しくない場合に、上記ＬＭＡＸ ＶＬＣもしくは上記ＲＭＡＸ ＶＬＣ、上記ＦＬＣかを生成周期に応じてＶＬＣの制御を行い、予め設定した優先順位に従って、ＶＬＣの出力順位を変更するものである。
【００３７】
このような構成の可変長符号化装置では、優先順位は任意に設定することが可能であり、また、ＦＬＣ生成回路は常に一意的な符号が割り当てられるため、優先順位を通常のＶＬＣを判定した後に、判定の結果が正しくなければＦＬＣ生成回路の出力信号を選択するようにすることで、Ｈ．２６３の画像圧縮方式に適応することが可能となる。
【００３８】
発明を実施するための最良の形態
以下、本発明の実施の形態について説明する。
（実施の形態１）
本実施の形態１の可変長符号化方法は、一次元配列に並び替えたＤＣＴ係数から、先行するゼロの係数の個数であるＲｕｎと、非ゼロの係数の値であるＬｅｖｅｌと、その非ゼロの係数が最後であるかどうかを示すＬａｓｔを、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組として、これに一意的な符号を割り当てる可変長符号（Ｖａｒｉａｂｌｅ Ｌｅｎｇｔｈ Ｃｏｄｅ，以下ＶＬＣと省略する）化を行い、ＶＬＣの割り当てが出来ない場合には、後述する３つのエスケープモードを適用するものである。
【００３９】
図１は本発明の実施の形態１による可変長符号化方法を説明するためのチャート図である。
図１において、○（白丸）はデータが確定していることを意味し、Ｐ１〜Ｐ９はそれぞれの係数の処理工程を示す。また、符号化２は第１のエスケープモード、符号化３は第２のエスケープモード、符号化４は第３のエスケープモードにそれぞれ対応している。
以下、各係数の処理工程について説明する。
【００４０】
符号化１において、Ｐ１はＬａｓｔ、Ｒｕｎ、Ｌｅｖｅｌによって活性化（すなわち、入出力時点でデータがそろっていること）する処理であり、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣテーブルが存在するならば通常のＶＬＣのＣｏｄｅＡをＰ９に出力する。一方、（Ｌａｓｔ、Ｒｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣが存在しない場合は、”存在しない”ということを示す符号をＰ９に出力する。
【００４１】
符号化２において、Ｐ２はＬａｓｔ、Ｒｕｎによって活性化する処理であり、（Ｌａｓｔ、Ｒｕｎ）の組に対応する最大のＬｅｖｅｌの値であるＬＭＡＸをＰ３に出力する。Ｐ３はＬＭＡＸによって活性化する処理であり、Ｌｅｖｅｌの値からＬＭＡＸを減算する処理を行い、得られたＮｅｗＬｅｖｅｌの値をＰ４に出力する。Ｐ４はＬａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌによって活性化する処理であり、（Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌ）の組に対応するＶＬＣテーブルが存在するならば、ＣｏｄｅＢをＰ９に出力する。具体的にＣｏｄｅＢは、“０００００１１”（ＥＳＣ（エスケープ）コードの符号）と、“０”（ＬＭＡＸでのＶＬＣを示す）と、ＶＬＣの結果とを、ＬＭＡＸ符号化データとしてＰ９に出力する。一方、（Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌ）の組に対応するＶＬＣが存在しない場合は、”存在しない”ということを示す符号をＰ９に出力する。
【００４２】
符号化３において、Ｐ５は、Ｌａｓｔ、Ｌｅｖｅｌによって活性化する処理であり、（Ｌａｓｔ、Ｌｅｖｅｌ）の組に対応する最大のＲｕｎであるＲＭＡＸの値をＰ６に出力する。Ｐ６はＲＭＡＸによって活性化する処理であり、Ｒｕｎの値から、ＲＭＡＸと１の合計を減算する処理を行い、得られたＮｅｗＲｕｎの値をＰ７に出力する。Ｐ７はＬａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌによって活性化する処理であり、（Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣテーブルが存在するならば、ＣｏｄｅＣをＰ９に返す。具体的にＣｏｄｅＣは、“０００００１１”（ＥＳＣコード）と、“１０”（ＲＭＡＸでのＶＬＣを示す）と、ＶＬＣの結果とを、ＲＭＡＸ符号化データとしてＰ９に出力する。一方、（Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌ）の組に対応するＶＬＣが存在しない場合は、”存在しない”ということを示す符号をＰ９に出力する。
【００４３】
符号化４において、Ｐ８はＦＬＣ（Ｆｉｘｅｄ Ｌｅｎｇｔｈ Ｃｏｄｅ，固定長符号）に変換する処理であり、Ｈ．２６３の場合は、“０００００１１”（ＥＳＣコード）と、ＦＬＣの結果（Ｌａｓｔ−１ビット、Ｒｕｎ−６ビット、Ｌｅｖｅｌ−８ビット）とを、ＦＬＣ符号化データとしてＰ９に出力する。またＭＰＥＧ４の場合は、“０００００１１”（ＥＳＣコード）と、“１１”（ＭＰＥＧ４でのＦＬＣを示す）と、ＦＬＣの結果（Ｌａｓｔ−１ビット、Ｒｕｎ−６ビット、１、Ｌｅｖｅｌ−１２ビット、１）とを、ＦＬＣ符号化データとしてＰ９に出力する。
【００４４】
Ｐ９は、予め与えられた優先順位に従って、ＣｏｄｅＡ〜ＣｏｄｅＤのデータを選択し、選択されたデータを出力する。図２に優先順位の組み合わせを示す。 図２より、Ａ〜Ｄは、それぞれＣｏｄｅＡ〜ＣｏｄｅＤを示す。例えば、Ｐ９の優先順位の組み合わせとして優先順位１が設定されているとする。つまり、Ｐ９にＣｏｄｅＡのデータが存在するならば、ＣｏｄｅＢ、ＣｏｄｅＣ、およびＣｏｄｅＤのいずれのデータが存在していても、Ｐ９はＣｏｄｅＡのデータを出力する。一方、Ｐ９にＣｏｄｅＡのデータは存在せず、ＣｏｄｅＢのデータが存在するならば、ＣｏｄｅＣおよびＣｏｄｅＤのいずれのデータが存在していても、Ｐ９はＣｏｄｅＢのデータを出力する。また、Ｐ９にＣｏｄｅＡおよびＣｏｄｅＢのデータは存在せず、ＣｏｄｅＣのデータが存在するならば、ＣｏｄｅＤのデータが存在していても、Ｐ９はＣｏｄｅＣのデータを出力する。また、Ｐ９にＣｏｄｅＡ、ＣｏｄｅＢ、ＣｏｄｅＣのいずれのデータも存在しないならば、Ｐ９はＣｏｄｅＤのデータを出力する。
【００４５】
このように、本実施の形態１による可変長符号化方法によれば、符号化１（Ｐ１）、符号化２（Ｐ２、Ｐ３、Ｐ４）、符号化３（Ｐ５、Ｐ６、Ｐ７）、符号化４（Ｐ８）の各処理を同時に行い、予め設定された優先順位に従ってデータを出力するようにしたので、すべての処理を２ステップ（各符号化の処理と判定）で行うことが可能であり、処理ステップ数を削減することができる。また、Ｐ２、Ｐ３、Ｐ４の処理ステップ数を２ステップとし、Ｐ５、Ｐ６、Ｐ７の処理ステップ数を２ステップとした場合には、全ての処理を３ステップで行うことができる。
【００４６】
なお、本実施の形態１による可変長符号化方法において、Ｐ９における優先順位の組み合わせは、ＣｏｄｅＡ＞ＣｏｄｅＢ＞ＣｏｄｅＣ＞ＣｏｄｅＤとしたが、優先順位はこれに限られるものではなく、優先順位をＣｏｄｅＡ＞ＣｏｄｅＣ＞ＣｏｄｅＢ＞ＣｏｄｅＤとしても同様の効果を得ることができる。また、ＣｏｄｅＤはＦＬＣによって常に一意的な符号が割り当てられるため、優先順位を、ＣｏｄｅＡ＞ＣｏｄｅＤ（残り２つは順不同）とすることで、ＣｏｄｅＢ、ＣｏｄｅＣを強制的に選択不可とすることができ、符号化１と符号化４で可変長符号化を行う画像圧縮方式であるＨ．２６３に適応することが可能となる。
【００４７】
（実施の形態２）
本実施の形態２の可変長符号化装置は、上述した実施の形態１による可変長符号化方法を実現するためのものである。
図３は、本発明の実施の形態２による可変長符号化装置の構成を説明するためのブロック図である。
【００４８】
図３において、１００はＬｅｖｅｌ信号、１０１はＬａｓｔ信号、１０２はＲｕｎ信号、１０３はＬｅｖｅｌ信号１００の正負を示すＳｉｇｎ信号、１０４はＬｅｖｅｌ信号１００の絶対値であるＬｅｖｅｌ絶対値信号、１０５はＦＬＣ生成回路、１０６はＦＬＣ生成回路１０５の出力信号であるＦＬＣデータ信号、１０７はＲＭＡＸテーブル、１０８はＲＭＡＸテーブル１０７の出力信号であるＲＭＡＸデータ信号、１０９は第１の減算回路、１１０は第１の減算回路１０９の出力信号、１１５は第１の減算回路１０９の出力信号１１０を保持する第２のレジスタ、１８２は第２のレジスタ１１５より出力されるＮｅｗＲｕｎ信号、１１１は第２のＶＬＣテーブル、１１４は第２のＶＬＣテーブル１１１の出力信号である第２のＶＬＣデータ信号、１８０は第２のＶＬＣデータ信号１１４を保持する第４のレジスタ、１１６はＮｅｗＲｕｎ信号１８２を用いて生成したＶＬＣデータ信号、１１７はＬＭＡＸテーブル、１１８はＬＭＡＸテーブル１１７の出力信号であるＬＭＡＸデータ信号、１１９は第２の減算回路、１２０は第２の減算回路１１９の出力信号、１２２は第２の減算回路１１９の出力信号１２０を保持する第３のレジスタ、１８３は第３のレジスタ１２２より出力されるＮｅｗＬｅｖｅｌ信号、１１２は第３のＶＬＣテーブル、１２１は第３のＶＬＣテーブル１１２の出力信号である第３のＶＬＣデータ信号、１８１は第３のＶＬＣデータ信号１２１を保持する第５のレジスタ、１２３はＮｅｗＬｅｖｅｌ信号１８３を用いて生成したＶＬＣデータ信号、１１３は第１のＶＬＣテーブル、１２４は第１のＶＬＣテーブル１１３の出力信号である第１のＶＬＣデータ信号、１２５は第１のＶＬＣデータ信号１２４を保持する第１のレジスタ、１２６は通常のＶＬＣデータ信号、１７０はＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６を入力し、ＲＭＡＸの符号化データを生成するＲＭＡＸ ＶＬＣ生成回路、１７５はＲＭＡＸ ＶＬＣ生成回路１７０の出力信号であるＲＭＡＸデータ信号、１７１はＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３を入力し、ＬＭＡＸの符号化データを生成するＬＭＡＸ ＶＬＣ生成回路、１７６はＬＭＡＸ ＶＬＣ生成回路１７１の出力信号であるＬＭＡＸデータ信号、１２７は通常のＶＬＣデータ信号１２６と、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６と、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３とを入力し、予め設定された優先順位に基づいてＶＬＣデータ信号を選択する制御回路、１２８は制御回路１２７で選択されたデータ信号を出力する選択信号、１２９はＲＭＡＸデータ信号１７５と、ＬＭＡＸデータ信号１７６と、ＦＬＣデータ信号１０６と、通常のＶＬＣデータ信号１２６とを入力し、選択信号１２８により出力するデータ信号を選択する選択回路、１３０は選択回路１２９で選択されたデータ信号である。
【００４９】
次に本発明の実施の形態２による可変長符号化装置の動作について、上述した図３のブロック図を図１のチャート図と対応させて説明する。
まず、符号化１の処理において、第１のＶＬＣテーブル１１３は、Ｌａｓｔ信号１０１と、Ｒｕｎ信号１０２と、Ｌｅｖｅｌ絶対値信号１０４と、Ｓｉｇｎ信号１０３とを入力して、第１のＶＬＣデータ信号１２４を生成し（Ｐ１）、第１のレジスタ１２５に保持する。そして、第１のレジスタ１２５は、通常のＶＬＣデータ信号１２６を制御回路１２７と選択回路１２９に出力する（Ｐ９）。
【００５０】
符号化３の処理において、ＲＭＡＸテーブル１０７は、Ｌａｓｔ信号１０１と、Ｌｅｖｅｌ絶対値信号１０４とを入力し、ＲＭＡＸデータ信号１０８を生成して（Ｐ５）、第１の減算回路１０９に出力する。第１の減算回路１０９は、ＲＭＡＸデータ信号１０８と、Ｒｕｎ信号１０２とを入力し、Ｒｕｎ信号１０２の値から、ＲＭＡＸデータ信号１０８と１を加算した値を減算し（Ｐ６）、その結果を第１の減算回路の出力信号１１０として第２のレジスタ１１５に出力する。第２のレジスタ１１５は、入力された第１の減算回路の出力信号１１０を保持する。続いて、第２のＶＬＣテーブル１１１は、第２のレジスタ１１５から出力されるＮｅｗＲｕｎ信号１８２と、Ｌａｓｔ信号１０１と、Ｌｅｖｅｌ絶対値信号１０４と、Ｓｉｇｎ信号１０３とを入力し、第２のＶＬＣデータ信号１１４を生成し（Ｐ７）、第４のレジスタ１８０に出力する。第４のレジスタ１８０は、入力された第２のＶＬＣデータ信号１１４を保持する。そして、第４のレジスタ１８０は、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６を制御回路１２７に出力する。
【００５１】
また、符号化２の処理において、ＬＭＡＸテーブル１１７は、Ｌａｓｔ信号１０１と、Ｒｕｎ信号１０２とを入力し、ＬＭＡＸデータ信号１１８を生成して（Ｐ２）、第２の減算回路１１９に出力する。第２の減算回路１１９は、ＬＭＡＸデータ信号１１８と、Ｌｅｖｅｌ絶対値信号１０４とを入力し、Ｌｅｖｅｌ絶対値信号１０４からＬＭＡＸデータ信号１１８を減算し（Ｐ３）、その結果を第２の減算回路の出力信号１２０として第３のレジスタ１２２に出力する。第３のレジスタ１２２は、入力された第２の減算回路の出力信号１２０を保持する。続いて、第３のＶＬＣテーブル１１２は第３のレジスタ１２２から出力されるＮｅｗＬｅｖｅｌ信号１８３と、Ｌａｓｔ信号１０１と、Ｒｕｎ信号１０２と、Ｓｉｇｎ信号１０３とを入力し、第３のＶＬＣデータ信号１２１を生成し（Ｐ４）、第５のレジスタ１８１に出力する。第５のレジスタ１８１は、入力された第３のＶＬＣデータ信号１２１を保持する。そして、第５のレジスタ１８１はＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３を制御回路１２７に出力する。
【００５２】
ＲＭＡＸ ＶＬＣ生成回路１７０は、第４のレジスタ１８０から出力されるＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６のＶＬＣ化を行い、（ＥＳＣコード＋“０”＋ＶＬＣ結果）をＲＭＡＸ符号化データであるＲＭＡＸデータ信号１７５とし、選択回路１２９に出力する（Ｐ９）。また、ＬＭＡＸ ＶＬＣ生成回路１７１は、第５のレジスタ１８１から出力されるＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３のＶＬＣ化を行い、（ＥＳＣコード＋“１０”＋ＶＬＣ結果）をＬＭＡＸ符号化データであるＬＭＡＸデータ信号１７６とし、選択回路１２９に出力する（Ｐ９）。続いて、制御回路１２７は、第１のレジスタ１２５から出力される通常のＶＬＣデータ信号１２６と、第４のレジスタ１８０から出力されるＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６と、第５のレジスタ１８１から出力されるＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３とを入力し、それぞれのＶＬＣデータ信号がＶＬＣとして正しいかどうか判定を行う。そして、制御回路１２７は、予め設定された優先順位に従って、ＶＬＣデータ信号を選択するための選択信号１２８を出力する。
【００５３】
例えば優先順位を、通常のＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＦＬＣデータの順番で設定したとする（図２における、優先順位１）。つまり、制御回路１２７に通常のＶＬＣデータ信号１２６が存在するならば、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３、あるいはＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６の存在にかかわらず、制御回路１２７は通常のＶＬＣデータ信号１２６を選択する選択信号１２８を、選択回路１２９に出力する。一方、制御回路１２７に通常のＶＬＣデータ信号１２６が存在せず、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３が存在するならば、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６の存在にかかわらず、制御回路１２７はＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３を選択する選択信号１２８を、選択回路１２９に出力する。また、制御回路１２７に通常のＶＬＣデータ信号１２９、およびＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３が存在せず、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６が存在するならば、制御回路１２７はＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６を選択する選択信号１２８を、選択回路１２９に出力する。そして、選択回路１２９は、制御回路１２７より入力される選択信号１２８に制御されて、いずれかのＶＬＣデータ信号を選択し、データ信号１３０として出力する。一方、選択回路１２９は制御回路１２７よりＶＬＣデータ信号を選択する選択信号１２８が入力されないならば、ＦＬＣデータ信号１０６を選択し、データ信号１３０として出力する。
【００５４】
図４は本発明の実施の形態２による制御回路の動作を説明するためのタイミングチャートである。
図４において、ｃｌｏｃｋ（クロック）は一定周期の信号、ｔｃｏｅｆ＿ｅはＶＬＣを行うための開始可能なデータがそろっていることを示す開始信号、ＭＰＥＧ４／Ｈ．２６３はいずれかの規格を示す信号であり、信号がＨ（Ｈｉｇｈ）のときはＭＰＥＧ４を示し、信号がＬ（Ｌｏｗ）のときはＨ．２６３を示す。Ｃｏｕｎｔｅｒ（カウンタ）は判定の開始、および判定の回数を示す。ｄｅｃ＿ｎｏｍａｌは通常のＶＬＣデータ信号１２６であり、第１のＶＬＣテーブル１１３の結果を示す。ｄｅｃ＿ｌｍａｘはＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３であり、第３のＶＬＣテーブル１１２の結果を示す。ｄｅｃ＿ｒｍａｘはＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６であり、第２のＶＬＣテーブル１１１の結果を示す。ｓｅｌ＿ｎｏｍａｌは通常のＶＬＣデータ信号１２６（ｄｅｃ＿ｎｏｍａｌ）の結果がＶＬＣテーブルに存在するならば、信号をＨにする。ｓｅｌ＿ｌｍａｘはＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３（ｄｅｃ＿ｌｍａｘ）の結果がＶＬＣテーブルに存在するならば、信号をＨにする。ｓｅｌ＿ｒｍａｘはＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６（ｄｅｃ＿ｒｍａｘ）の結果がＶＬＣテーブルに存在するならば、信号をＨにする。ｓｅｌ＿ｆｌｃは、通常のＶＬＣデータ信号１２６、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６のいずれの結果もＶＬＣテーブルに存在しないならば、信号をＨにする。また、図中斜線部分は判定が行われるサイクル数を示す。
【００５５】
次に、各ＶＬＣデータ信号について説明する。
図４（ａ）は、ＭＰＥＧ４における通常のＶＬＣデータ信号を選択する場合のタイミングチャートである。
図４（ａ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１のときｄｅｃ＿ｎｏｍａｌの信号がＨ（つまりデータが存在することを示す）ならば、ｄｅｃ＿ｌｍａｘおよびｄｅｃ＿ｒｍａｘの信号の結果にかかわらず、ｓｅｌ＿ｎｏｍａｌの信号をＨにする。このとき、制御回路１２７は通常のＶＬＣデータ信号１２６を選択する選択信号１２８を出力し、選択回路１２９は選択信号１２８に制御されて、通常のＶＬＣデータ信号１２６を選択する。
【００５６】
図４（ｂ）は、ＭＰＥＧ４におけるＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号を選択する場合のタイミングチャートである。
図４（ｂ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１のとき全ての信号がＬで、カウンタの値が２のときｄｅｃ＿ｎｏｍａｌの信号がＬ，ｄｅｃ＿ｌｍａｘの信号がＨならば、ｄｅｃ＿ｒｍａｘの信号の結果にかかわらず、ｓｅｌ＿ｌｍａｘの信号をＨにする。このとき、制御回路１２７はＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１２３により選択信号１２８を出力し、選択回路１２９は選択信号１２８に制御されて、ＬＭＡＸデータ信号１７６を選択する。
【００５７】
図４（ｃ）は、ＭＰＥＧ４におけるＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号を選択する場合のタイミングチャートである。
図４（ｃ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１のとき全ての信号がＬで、カウンタの値が２のときｄｅｃ＿ｎｏｍａｌの信号がＬ，ｄｅｃ＿ｌｍａｘの信号がＬ，ｄｅｃ＿ｒｍａｘの信号がＨならば、ｓｅｌ＿ｒｍａｘの信号をＨにする。このとき、制御回路１２７はＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号１１６により選択信号１２８を出力し、選択回路１２９は選択信号１２８に制御されて、ＲＭＡＸデータ信号１７５を選択する。
【００５８】
図４（ｄ）は、ＭＰＥＧ４におけるＦＬＣデータ信号を選択する場合のタイミングチャートである。
図４（ｄ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１および２のときｄｅｃ＿ｎｏｍａｌ，ｄｅｃ＿ｌｍａｘ，ｄｅｃ＿ｒｍａｘのいずれの信号もＬならば、ｓｅｌ＿ｆｌｃの信号をＨにする。そして、選択回路１２９でＦＬＣデータ信号１０６を選択する。
【００５９】
図４（ｅ）は、Ｈ．２６３における通常のＶＬＣデータ信号を選択する場合のタイミングチャートである。
図４（ｅ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１のときｄｅｃ＿ｎｏｍａｌの信号がＨならば、ｄｅｃ＿ｌｍａｘおよびｄｅｃ＿ｒｍａｘの信号の結果にかかわらず、ｓｅｌ＿ｎｏｍａｌの信号をＨにする。このとき、制御回路１２７は通常のＶＬＣデータ信号１２６を選択する選択信号１２８を出力し、選択回路１２９は選択信号１２８に制御されて、通常のＶＬＣデータ信号１２６を選択する。
【００６０】
図４（ｆ）は、Ｈ．２６３におけるＦＬＣデータ信号を選択する場合のタイミングチャートである。
図４（ｆ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１および２のときｄｅｃ＿ｎｏｍａｌ，ｄｅｃ＿ｌｍａｘ，ｄｅｃ＿ｒｍａｘのいずれの信号もＬならば、ｓｅｌ＿ｆｌｃの信号をＨにする。そして、選択回路１２９でＦＬＣデータ信号１０６を選択する。
【００６１】
次に、上述したタイミングチャートの処理内容をまとめた図を図５に示し説明する。
図５は本発明の実施の形態２によるサイクル毎の処理内容をまとめた図である。
以下、各サイクル毎の動作について説明する。なお、カッコ内は図中の処理内容を示す。
【００６２】
図５より、１サイクル目（１Ｔ）は、通常のＶＬＣであるＬａｓｔ、Ｒｕｎ、Ｌｅｖｅｌによってテーブルを引く処理を行う（ＮＯＲＭＡＬ ＶＬＣ）。また、同時サイクルで、Ｌｅｖｅｌの値から、Ｌａｓｔ、Ｒｕｎに対応する最大のＬｅｖｅｌの値であるＬＭＡＸを減算してＮｅｗＬｅｖｅｌを得（ＬＭＡＸ）、Ｒｕｎの値から、Ｌａｓｔ、Ｌｅｖｅｌに対応する最大のＲｕｎの値であるＲＭＡＸに１を加算した値を減算してＮｅｗＲｕｎを得る（ＲＭＡＸ）。
【００６３】
続いて、２サイクル目（２Ｔ）は、通常のＶＬＣの結果が制御回路１２７に存在するか否かの判定を行い（ＮＯＲＭＡＬ ＶＬＣ判定）、通常のＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）。また、同時サイクルでＬａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣを行い（ＬＭＡＸ ＶＬＣ）、Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣを行う（ＲＭＡＸ ＶＬＣ）。
【００６４】
続いて、３サイクル目（３Ｔ）は、Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣの結果が制御回路１２７に存在するか否かの判定を行い（ＬＭＡＸ ＶＬＣ判定）、ＬＭＡＸ ＶＬＣの結果が存在するならば、その結果を出力し（ＶＬＣ結果）、また、Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣの結果が制御回路１２７に存在するか否かの判定を行い（ＲＭＡＸ ＶＬＣ判定）、ＲＭＡＸ ＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）。一方、いずれの結果も制御回路１２７に存在していないと判定したならば、同時サイクルでＬａｓｔ、Ｒｕｎ、ＬｅｖｅｌをＦＬＣによって処理を行い、その結果を出力する（ＦＬＣ結果）。
【００６５】
このように、本実施の形態２による可変長符号化装置によれば、通常のＶＬＣデータとＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータとＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータと、の処理を同時に行い、予め設定した優先順位に従って結果を出力するものとしたので、すべての処理を３サイクルで実行することが可能となり、処理サイクル数を大幅に削減することが可能である。
【００６６】
なお、本実施の形態２による可変長符号化装置において、予め設定した優先順位は、通常のＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＦＬＣデータの順番で信号を選択するものとしたが、この順番に限るものではなく、優先順位を通常のＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＦＬＣデータとしてもよい。また、さらに優先順位を通常のＶＬＣデータ、ＦＬＣデータとすることで、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータを選択することなくＶＬＣ化を行うことも可能である。つまり、そのような優先順位はＨ．２６３のＶＬＣの処理にも対応することができ、また、画像データによって任意にＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータの優先順位を変えることが可能となる。これによりエスケープモードにおけるサイクル数を削減した可変長符号化装置を得ることができる。
【００６７】
（実施の形態３）
本実施の形態３の可変長符号化装置は、１つのＶＬＣテーブルを用いてＶＬＣを行うものである。
図６は、本発明の実施の形態３による可変長符号化装置の構成を説明するためのブロック図である。
【００６８】
図６において、図３と同一符号は同一または相当する部分を示している。１３５は第１の減算回路１０９の出力信号、１３６は第１の減算回路の出力信号１３５を保持する第２のレジスタ、１３７は第２のレジスタ１３６より出力されるＮｅｗＲｕｎ信号、１３８は第２の減算回路１１９の出力信号、１３９は第２の減算回路１１９の出力信号１３８を保持する第３のレジスタ、１４０は第３のレジスタ１３９より出力されるＮｅｗＬｅｖｅｌ信号、１４１はＬｅｖｅｌ絶対値信号１０４とＮｅｗＬｅｖｅｌ信号１４０のうち、いずれか一方の信号を選択する第１の選択回路、１４２は第１の選択回路１４１の出力信号、１４３はＲｕｎ信号１０２とＮｅｗＲｕｎ信号１３７のうち、いずれか一方の信号を選択する第２の選択回路、１４４は第２の選択回路１４３の出力信号、１３１はＬａｓｔ信号１０１とＳｉｇｎ信号１０３と、第１の選択回路の出力信号１４２と、第２の選択回路の出力信号１４４とを入力するＶＬＣテーブル、１３２はＶＬＣテーブル１３１から出力されるＶＬＣテーブル出力信号、１３３はＶＬＣテーブル出力信号１３２を保持する第１のレジスタ、１３４は第１のレジスタ１３３の出力信号であるＶＬＣデータ信号、１４５はＶＬＣデータ信号１３４を入力する制御回路、１４６は第１の選択回路１４１を制御し、Ｌｅｖｅｌ絶対値信号１０４とＮｅｗＬｅｖｅｌ信号１４０のうち、いずれか一方の信号を選択する第１の選択信号、１４７は第２の選択回路１４３を制御し、Ｒｕｎ信号１０２とＮｅｗＲｕｎ信号１３７のうち、いずれか一方の信号を選択する第２の選択信号、１４８は制御回路１４５で選択されたＶＬＣデータ信号１３４をＶＬＣ生成回路１７２と第３の選択回路１４９に出力する第３の選択信号、１７２は第３の選択信号１４８とＶＬＣデータ信号１３４とを入力し、符号化データを生成するＶＬＣ生成回路、１７７はＶＬＣ生成回路１７２の出力信号であるＶＬＣ生成信号、１４９はＶＬＣ生成信号１７７とＦＬＣデータ信号１０６のうち、いずれか一方の信号を選択する第３の選択回路である。
【００６９】
次に本発明の実施の形態３による可変長符号化装置の動作について、図６を用いて説明する。
制御回路１４５は第１の選択信号１４６により第１の選択回路１４１を制御し、第２の選択信号１４７により第２の選択回路１４３を制御する。そして、第１の選択回路１４１は第１の選択信号１４６により制御されて、Ｌｅｖｅｌ絶対値信号１０４を選択し、第１の選択回路１４１の出力信号１４２としてＶＬＣテーブル１３１に出力する。また、第２の選択回路１４３は第２の選択信号１４７により制御されて、Ｒｕｎ信号１０２を選択し、第２の選択回路１４３の出力信号１４４としてＶＬＣテーブル１３１に出力する。ＶＬＣテーブル１３１は、Ｌａｓｔ信号１０１と、Ｓｉｇｎ信号１０３と、Ｌｅｖｅｌ絶対値信号１０４としての第１の選択回路の出力信号１４２と、Ｒｕｎ信号１０２としての第２の選択回路の出力信号１４４とを入力し、通常のＶＬＣを行ってＶＬＣテーブル出力信号１３２を生成し、第１のレジスタ１３３に出力する。第１のレジスタ１３３はＶＬＣテーブル出力信号１３２を保持し、通常のＶＬＣであるＶＬＣデータ信号１３４を制御回路１４５とＶＬＣ生成回路１７２に出力する。
【００７０】
制御回路１４５は通常のＶＬＣデータであるＶＬＣデータ信号１３４を入力し、ＶＬＣテーブルとして正しいか否かの判定を行う。判定の結果、ＶＬＣデータ信号１３４がＶＬＣとして正しいならば、制御回路１４５はＶＬＣデータ信号１３４を選択する第３の選択信号１４８をＶＬＣ生成回路１７２と第３の選択回路１４９とに出力する。ＶＬＣ生成回路１７２は、選択されたＶＬＣデータ信号１３４を通常のＶＬＣデータとし、ＶＬＣ生成信号１７７として第３の選択回路１４９に出力する。第３の選択回路１４９は第３の選択信号１４８に制御されてＶＬＣ生成信号１７７を選択し、データ信号１３０として出力する。
【００７１】
次に、ＬＭＡＸテーブル１１７は、Ｌａｓｔ信号１０１とＲｕｎ信号１０２とを入力し、ＬＭＡＸデータ信号１１８を生成して第２の減算回路１１９に出力する。第２の減算回路１１９は、ＬＭＡＸデータ信号１１８とＬｅｖｅｌ絶対値信号１０４とを入力し、Ｌｅｖｅｌ絶対値信号１０４からＬＭＡＸデータ信号１１８を減算し、その結果を第２の減算回路の出力信号１３８として第３のレジスタ１３９に出力する。第３のレジスタ１３９は第２の減算回路の出力信号１３８を保持し、ＮｅｗＬｅｖｅｌ信号１４０として第１の選択回路１４１に出力する。
【００７２】
制御回路１４５は、第１の選択信号１４６により、第１の選択回路１４１を制御し、第１の選択回路１４１はＮｅｗＬｅｖｅｌ信号１４０を選択し、第１の選択回路の出力信号１４２としてＶＬＣテーブル１３１に出力する。また、制御回路１４５は第２の選択信号１４７により、第２の選択回路１４３を制御し、第２の選択回路１４３はＲｕｎ信号１０２を選択し、第２の選択回路の出力信号１４４としてＶＬＣテーブル１３１に出力する。ＶＬＣテーブル１３１はＬａｓｔ信号１０１と、Ｓｉｇｎ信号１０３と、ＮｅｗＬｅｖｅｌ信号１４０としての第１の選択回路の出力信号１４２と、Ｒｕｎ信号１０２としての第２の選択回路の出力信号１４４とを入力し、ＬＭＡＸ ＶＬＣを行ってＶＬＣテーブル出力信号１３２を生成し、第１のレジスタ１３３に出力する。第１のレジスタ１３３はＬＭＡＸ ＶＬＣであるＶＬＣテーブル出力信号１３２を保持する。
【００７３】
制御回路１４５は、ＬＭＡＸ ＶＬＣであるＶＬＣデータ信号１３４を入力し、ＶＬＣとして正しいか否かの判定を行う。判定の結果、ＶＬＣデータ信号１３４がＶＬＣとして正しいならば、制御回路１４５はＶＬＣデータ信号１３４を選択する第３の選択信号１４８をＶＬＣ生成回路１７２と第３の選択回路１４９とに出力する。ＶＬＣ生成回路１７２は、ＥＳＣコードと、ＬＭＡＸでのＶＬＣを示す符号を付加して符号化を行いＶＬＣ生成信号１７７として第３の選択回路１４９に出力する。第３の選択回路１４９は第３の選択信号１４８に制御されてＶＬＣ生成信号１７７を選択し、データ信号１３０として出力する。
【００７４】
また、ＲＭＡＸテーブル１０７は、Ｌａｓｔ信号１０１とＬｅｖｅｌ絶対値信号１０４とを入力し、ＲＭＡＸデータ信号１０８を生成して第１の減算回路１０９に出力する。第１の減算回路１０９は、ＲＭＡＸデータ信号１０８とＲｕｎ信号１０２とを入力し、Ｒｕｎ信号１０２から、ＲＭＡＸデータ信号１０８と１を加算した値を減算し、その結果を第１の減算回路１０９の出力信号１３５として第２のレジスタ１３６に出力する。第２のレジスタ１３６は第１の減算回路の出力信号１３５を保持し、ＮｅｗＲｕｎ信号１３７として第２の選択回路１４３に出力する。
【００７５】
制御回路１４５は、第１の選択信号１４６により、第１の選択回路１４１を制御し、第１の選択回路１４１はＬｅｖｅｌ絶対値信号１０４を選択し、第１の選択回路１４１の出力信号１４２としてＶＬＣテーブル１３１に出力する。また、制御回路１４５は、第２の選択信号１４７により、第２の選択回路１４３を制御し、第２の選択回路１４３はＮｅｗＲｕｎ信号１３７を選択し、第２の選択回路の出力信号１４４としてＶＬＣテーブル１３１に出力する。ＶＬＣテーブル１３１はＬａｓｔ信号１０１と、Ｓｉｇｎ信号１０３と、Ｌｅｖｅｌ絶対値信号１０４としての第１の選択回路の出力信号１４２と、ＮｅｗＲｕｎ信号１３７としての第２の選択回路の出力信号１４４とを入力し、ＲＭＡＸ ＶＬＣを行ってＶＬＣテーブル出力信号１３２を生成し、第１のレジスタ１３３に出力する。第１のレジスタ１３３はＲＭＡＸ ＶＬＣであるＶＬＣテーブル出力信号１３２を保持する。
【００７６】
制御回路１４５は、ＲＭＡＸ ＶＬＣであるＶＬＣデータ信号１３４を入力し、ＶＬＣとして正しいか否かの判定を行う。判定の結果、ＶＬＣデータ信号１３４がＶＬＣとして正しいならば、制御回路１４５はＶＬＣデータ信号１３４を選択する第３の選択信号１４８をＶＬＣ生成回路１７２と第３の選択回路１４９とに出力する。ＶＬＣ生成回路１７２は、ＥＳＣコードと、ＲＭＡＸでのＶＬＣを示す符号を付加して符号化を行いＶＬＣ生成信号１７７として第３の選択回路１４９に出力する。第３の選択回路１４９は第３の選択信号１４８に制御されてＶＬＣ生成信号１７７を選択し、データ信号１３０として出力する。
【００７７】
一方、制御回路１４５において、いずれのＶＬＣデータ信号１３４もＶＬＣとして正しくないと判定したならば、第３の選択回路１４９は、ＦＬＣデータ信号１０６を選択し、データ信号１３０として出力する。
【００７８】
次に、図７は本発明の実施の形態３による制御回路の動作を説明するためのタイミングチャートである。
図７において、各信号の名称は図４と同一であるので、説明を省略する。
【００７９】
次に、各タイミングチャートについて説明する。
図７（ａ）は、ＭＰＥＧ４における通常のＶＬＣデータ信号を選択する場合のタイミングチャートである。
図７（ａ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１のときｄｅｃ＿ｎｏｍａｌの信号がＨならば、ｄｅｃ＿ｌｍａｘおよびｄｅｃ＿ｒｍａｘの信号の結果にかかわらず、ｓｅｌ＿ｎｏｍａｌの信号をＨにする。このとき、制御回路１４５は通常のＶＬＣであるＶＬＣデータ信号１３４を選択する第３の選択信号１４８を出力し、第３の選択回路１４９は第３の選択信号１４８に制御されて、通常のＶＬＣデータ信号であるＶＬＣ生成信号１７７を選択する。
【００８０】
図７（ｂ）は、ＭＰＥＧ４におけるＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号を選択する場合のタイミングチャートである。
図７（ｂ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１のとき全ての信号がＬで、カウンタの値が２のとき、ｄｅｃ＿ｎｏｍａｌの信号がＬ，ｄｅｃ＿ｌｍａｘの信号がＨならば、ｄｅｃ＿ｒｍａｘの信号の結果にかかわらず、ｓｅｌ＿ｌｍａｘの信号をＨにする。このとき、制御回路１４５はＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号１３４を選択する第３の選択信号１４８を出力し、第３の選択回路１４９は第３の選択信号１４８に制御されて、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ信号であるＶＬＣ生成信号１７７を選択する。
【００８１】
図７（ｃ）は、ＭＰＥＧ４におけるＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号を選択する場合のタイミングチャートである。
図７（ｃ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１、および２のとき全ての信号がＬで、カウンタの値が３のとき、ｄｅｃ＿ｎｏｍａｌの信号がＬ，ｄｅｃ＿ｌｍａｘの信号がＬ，ｄｅｃ＿ｒｍａｘの信号がＨならば、ｓｅｌ＿ｒｍａｘの信号をＨにする。このとき、制御回路１４５はＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号を選択する第３の選択信号１４８を出力し、第３の選択回路１４９は第３の選択信号１４８に制御されて、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ信号であるＶＬＣ生成信号１７７を選択する。
【００８２】
図７（ｄ）は、ＭＰＥＧ４におけるＦＬＣデータ信号を選択する場合のタイミングチャートである。
図７（ｄ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１〜４のとき全ての信号がＬならば、ｓｅｌ＿ｆｌｃの信号をＨにする。そして、第３の選択回路１４９でＦＬＣデータ信号１０６を選択する。
【００８３】
図７（ｅ）は、Ｈ．２６３における通常のＶＬＣデータ信号を選択する場合のタイミングチャートである。
図７（ｅ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１のときｄｅｃ＿ｎｏｍａｌの信号がＨならば、ｄｅｃ＿ｌｍａｘおよびｄｅｃ＿ｒｍａｘの信号の結果にかかわらず、ｓｅｌ＿ｎｏｍａｌの信号をＨにする。このとき、制御回路１４５は通常のＶＬＣであるＶＬＣデータ信号１３４を選択する第３の選択信号１４８を出力し、第３の選択回路１４９は第３の選択信号１４８に制御されて、通常のＶＬＣデータ信号であるＶＬＣ生成信号１７７を選択する。
【００８４】
図７（ｆ）は、Ｈ．２６３におけるＦＬＣデータ信号を選択する場合のタイミングチャートである。
図７（ｆ）において、カウンタの値が０を示し、ＶＬＣテーブルの判定が開始可能なデータがそろったならば、ｔｃｏｅｆ＿ｅの開始信号の立ち上がり判定が行われる。判定の結果、カウンタの値が１および２のとき全ての信号がＬならば、ｓｅｌ＿ｆｌｃの信号をＨにする。そして、第３の選択回路１４９でＦＬＣデータ信号１０６を選択する。
【００８５】
次に、上述したタイミングチャートの処理内容をまとめた図を図８に示す。
図８は本発明の実施の形態３によるサイクル毎の処理内容をまとめた図である。
以下、各サイクル毎の動作について説明する。なお、カッコ内は図中の処理内容を示す。
【００８６】
図８より、１サイクル目（１Ｔ）は、通常のＶＬＣであるＬａｓｔ、Ｒｕｎ、Ｌｅｖｅｌによってテーブルを引く処理を行う（ＮＯＲＭＡＬ ＶＬＣ）。また、同時サイクルで、Ｌｅｖｅｌの値から、Ｌａｓｔ、Ｒｕｎに対応する最大のＬｅｖｅｌの値であるＬＭＡＸを減算してＮｅｗＬｅｖｅｌを得（ＬＭＡＸ）、Ｒｕｎの値から、Ｌａｓｔ、Ｌｅｖｅｌに対応する最大のＲｕｎの値であるＲＭＡＸに１を加算した値を減算してＮｅｗＲｕｎを得る（ＲＭＡＸ）。
【００８７】
２サイクル目（２Ｔ）は、通常のＶＬＣの結果が制御回路１４５に存在するか否かの判定を行い（ＮＯＲＭＡＬ ＶＬＣ判定）、通常のＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）。また、同時サイクルでＬａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣを行う（ＬＭＡＸ ＶＬＣ）。
【００８８】
３サイクル目（３Ｔ）は、Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣの結果が制御回路１４５に存在するか否かの判定を行い（ＬＭＡＸ ＶＬＣ判定）、ＬＭＡＸ ＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）、また、同時サイクルでＬａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣを行う（ＲＭＡＸ ＶＬＣ）。
【００８９】
４サイクル目（４Ｔ）は、Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣの結果が制御回路１４５に存在するか否かの判定を行い（ＲＭＡＸ ＶＬＣ判定）、ＲＭＡＸ ＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）。
【００９０】
５サイクル目（５Ｔ）は、上述したいずれのＶＬＣ結果も制御回路１４５に存在していないと判定したなら、Ｌａｓｔ、Ｒｕｎ、ＬｅｖｅｌをＦＬＣによって処理を行い、その結果を出力する（ＦＬＣ結果）。
【００９１】
また、上述した図８の構成によれば、ＲＭＡＸ ＶＬＣの判定を４サイクル目で行い、ＲＭＡＸ ＶＬＣの結果が制御回路１４５に存在していなければＦＬＣデータの出力を５サイクル目で行うこととしているが、４サイクル目でＲＭＡＸ ＶＬＣの判定を行うのと同時にＦＬＣデータの出力を行うことも可能である。図９に図８の作業を４サイクルで行うときのサイクル毎の処理内容をまとめた図を示す。
【００９２】
図９より図８との違いは、４サイクル目（４Ｔ）の処理が開始すると、ＲＭＡＸ ＶＬＣの判定を行い、ＲＭＡＸ ＶＬＣの結果が制御回路１４５に存在しているならば、その結果を出力し、ＲＭＡＸ ＶＬＣの結果が制御回路１４５に存在していなければ、同時サイクルでＦＬＣデータを出力し処理が終了することである。
【００９３】
このように、本実施の形態３による可変長符号化装置によれば、通常のＶＬＣを行うと同時にＬＭＡＸ ＶＬＣとＲＭＡＸ ＶＬＣの生成を同時に行い、通常のＶＬＣデータ信号が正しいものと判断されたならば、ＬＭＡＸ ＶＬＣおよびＲＭＡＸ ＶＬＣの判定を行わないものとしたので、通常のＶＬＣを行うのと同時にＮｅｗＬｅｖｅｌ信号、ＮｅｗＲｕｎ信号を算出することが可能である。また、従来ＶＬＣの処理に６サイクルを要していたが、本実施の形態３によれば処理サイクル数を４サイクルまたは５サイクルに削減することができる。さらに、従来は３つのＶＬＣテーブルを用いて処理を行っていたが、１つのＶＬＣテーブルでＶＬＣを行うことが可能なため、回路面積の削減を図ることができる。
【００９４】
なお、本実施の形態３による可変長符号化装置において、予め設定した優先順位は、通常のＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＦＬＣデータの順番で信号を選択するものとしたが、この順番に限るものではなく、優先順位を通常のＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＦＬＣデータとしてもよい。また、さらに優先順位を通常のＶＬＣデータ、ＦＬＣデータとすることで、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータを選択することなくＶＬＣ化を行うことも可能である。つまり、そのような優先順位はＨ．２６３のＶＬＣの処理にも対応することができ、また、画像データによって任意にＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータの優先順位を変えることが可能となる。これによりエスケープモードにおけるサイクル数を削減した可変長符号化装置を得ることができる。
【００９５】
また、本実施の形態３による可変長符号化装置において、カウンタを制御し、ＶＬＣコードを正しくない回数にカウントさせることで、優先順位を任意に設定することが可能である。つまり、図７でカウンタは通常のＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＦＬＣデータの順番でＶＬＣデータを出力するものとしているが、カウンタを制御して、通常のＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＦＬＣデータの順番に設定してもよい。このような順番に設定を変えた場合でも、同様の効果を得ることができる。また、優先順位を通常のＶＬＣデータ、ＦＬＣデータの順番に設定することで、Ｈ．２６３に対応した処理を行うことも可能である。
【００９６】
（実施の形態４）
本実施の形態４の可変長符号化装置は、１つのＶＬＣテーブルを用いてＶＬＣを行い、しかも余分な処理にアクセスしないようにするものである。
図１０は、本発明の実施の形態４による可変長符号化装置の構成を説明するためのブロック図である。
【００９７】
図１０において、図６と同一符号は同一または相当する部分を示している。１５０はＬｅｖｅｌ絶対値信号１０４とＮｅｗＬｅｖｅｌ信号１４０のうち、いずれか一方の信号を選択する第３の選択回路、１５１は第３の選択回路１５０の出力信号、１５２はＲｕｎ信号１０２とＮｅｗＲｕｎ信号１３７のうち、いずれか一方の信号を選択する第４の選択回路、１５３は第４の選択回路１５２の出力信号、１５４はＶＬＣデータ信号１３４を入力する制御回路、１５７は第３の選択回路１５０を制御し、Ｌｅｖｅｌ絶対値信号１０４とＮｅｗＬｅｖｅｌ信号１４０のうち、いずれか一方の信号を選択する第３の選択信号、１５８は第４の選択回路１５２を制御し、Ｒｕｎ信号１０２とＮｅｗＲｕｎ信号１３７のうち、いずれか一方の信号を選択する第４の選択信号、１５９はＬｅｖｅｌ絶対値信号１０４と、Ｌａｓｔ信号１０１と、固定値とを入力する第１の選択回路、１６０は第１の選択回路１５９によりＬｅｖｅｌ絶対値信号１０４または固定値を出力する第１の出力信号、１６１は第１の選択回路１５９によりＬａｓｔ信号１０１または固定値を出力する第２の出力信号、１６２はＲｕｎ信号１０２と、Ｌａｓｔ信号１０１と、固定値とを入力する第２の選択回路、１６３は第２の選択回路１６２によりＲｕｎ信号１０２または固定値を出力する第３の出力信号、１６４は第２の選択回路１６２によりＬａｓｔ信号１０１または固定値を出力する第４の出力信号、１５５は第１の選択回路１５９を制御し、Ｌｅｖｅｌ絶対値信号１０４と、Ｌａｓｔ信号１０１と、固定値の中から、出力する信号を選択する第１の選択信号、１５６は第２の選択回路１６２を制御し、Ｒｕｎ信号１０２と、Ｌａｓｔ信号１０１と、固定値の中から、出力する信号を選択する第２の選択信号、１６５は制御回路１５４で選択されたＶＬＣデータ信号１３４をＶＬＣ生成回路１７２と第５の選択回路１６６に出力する第５の選択信号、１６６はＶＬＣ生成信号１７７とＦＬＣデータ信号１０６とのうち、いずれか一方の信号を選択する第５の選択回路である。
【００９８】
次に本発明の実施の形態４による可変長符号化装置の動作について、図１０を用いて説明する。
制御回路１５４は第３の選択信号１５７により第３の選択回路１５０を制御し、第４の選択信号１５８により第４の選択回路１５２を制御する。そして、第３の選択回路１５０は第３の選択信号１５７により制御されて、Ｌｅｖｅｌ絶対値信号１０４を選択し、第３の選択回路の出力信号１５１としてＶＬＣテーブル１３１に出力する。また、第４の選択回路１５２は第４の選択信号１５８により制御されて、Ｒｕｎ信号１０２を選択し、第４の選択回路の出力信号１５３としてＶＬＣテーブル１３１に出力する。ＶＬＣテーブル１３１は、Ｌａｓｔ信号１０１と、Ｓｉｇｎ信号１０３と、Ｌｅｖｅｌ絶対値信号１０４としての第３の選択回路の出力信号１５１と、Ｒｕｎ信号１０２としての第４の選択回路の出力信号１５３とを入力し、通常のＶＬＣを行ってＶＬＣテーブル出力信号１３２を生成し、第１のレジスタ１３３に出力する。第１のレジスタ１３３はＶＬＣテーブル出力信号１３２を保持し、通常のＶＬＣであるＶＬＣデータ信号１３４を制御回路１５４とＶＬＣ生成回路１７２に出力する。
【００９９】
制御回路１５４は通常のＶＬＣデータであるＶＬＣデータ信号１３４を入力し、ＶＬＣテーブルとして正しいか否かの判定を行う。判定の結果、ＶＬＣデータ信号１３４がＶＬＣとして正しいならば、制御回路１５４はＶＬＣデータ信号１３４を選択する第５の選択信号１６５をＶＬＣ生成回路１７２と第５の選択回路１６６とに出力する。ＶＬＣ生成回路１７２は、選択されたＶＬＣデータ信号１３４を通常のＶＬＣデータとし、ＶＬＣ生成信号１７７として第５の選択回路１６６に出力する。第５の選択回路１６６は第５の選択信号１６５に制御されてＶＬＣ生成信号１７７を選択し、データ信号１３０として出力する。
【０１００】
次に、制御回路１５４は第２の選択信号１５６により第２の選択回路１６２を制御する。第２の選択回路１６２は第２の選択信号１５６により制御されて、Ｒｕｎ信号１０２とＬａｓｔ信号１０１とを選択して入力し、それぞれ第３の出力信号１６３および第４の出力信号１６４としてＬＭＡＸテーブル１１７に出力する。ＬＭＡＸテーブル１１７は、第３の出力信号１６３および第４の出力信号１６４を入力し、ＬＭＡＸデータ信号１１８を生成して第２の減算回路１１９に出力する。第２の減算回路１１９はＬＭＡＸデータ信号１１８とＬｅｖｅｌ絶対値信号１０４とを入力し、Ｌｅｖｅｌ絶対値信号１０４からＬＭＡＸデータ信号１１８を減算し、その結果を第２の減算回路の出力信号１３８として第３のレジスタ１３９に出力する。第３のレジスタ１３９は第２の減算回路の出力信号１３８を保持し、ＮｅｗＬｅｖｅｌ信号１４０として第３の選択回路１５０に出力する。
【０１０１】
制御回路１５４は、第３の選択信号１５７により第３の選択回路１５０を制御し、第４の選択信号１５８により第４の選択回路１５２を制御する。第３の選択回路１５０は第３の選択信号１５７に制御されてＮｅｗＬｅｖｅｌ信号１４０を選択し、第３の選択回路の出力信号１５１としてＶＬＣテーブル１３１に出力する。また、第４の選択回路１５２は第４の選択信号１５８に制御されてＲｕｎ信号１０２を選択し、第４の選択回路の出力信号１５３としてＶＬＣテーブル１３１に出力する。ＶＬＣテーブル１３１は、Ｌａｓｔ信号１０１と、Ｓｉｇｎ信号１０３と、ＮｅｗＬｅｖｅｌ信号１４０としての第３の選択回路の出力信号１５１と、Ｒｕｎ信号１０２としての第４の選択回路の出力信号１５３とを入力し、ＬＭＡＸ ＶＬＣを行ってＶＬＣテーブル出力信号１３２を生成し、第１のレジスタ１３３に出力する。第１のレジスタ１３３は、ＬＭＡＸ ＶＬＣであるＶＬＣテーブル出力信号１３２を保持する。
【０１０２】
制御回路１５４は、ＬＭＡＸデータであるＶＬＣデータ信号１３４を入力し、ＶＬＣとして正しいか否かの判定を行う。判定の結果、ＶＬＣデータ信号１３４がＶＬＣとして正しいならば、制御回路１５４はＶＬＣデータ信号１３４を選択する第５の選択信号１６５をＶＬＣ生成回路１７２と第５の選択回路１６６とに出力する。ＶＬＣ生成回路１７２は、ＥＳＣコードと、ＬＭＡＸでのＶＬＣを示す符号を付加して符号化を行いＶＬＣ生成信号１７７として第５の選択回路１６６に出力する。第５の選択回路１６６は第５の選択信号１６５に制御されてＶＬＣ生成信号１７７を選択し、データ信号１３０として出力する。
【０１０３】
また、制御回路１５４は、第１の選択信号１５５により第１の選択回路１５９を制御する。第１の選択回路１５９は第１の選択信号１５５により制御されて、Ｌｅｖｅｌ絶対値信号１０４とＬａｓｔ信号１０１とを選択して入力し、それぞれ第１の出力信号１６０および第２の出力信号１６１としてＲＭＡＸテーブル１０７に出力する。ＲＭＡＸテーブル１０７は、第１の出力信号１６０および第２の出力信号１６１を入力し、ＲＭＡＸデータ信号１０８を生成して第１の減算回路１０９に出力する。第１の減算回路１０９は、ＲＭＡＸデータ信号１０８とＲｕｎ信号１０２とを入力し、Ｒｕｎ信号１０２の値から、ＲＭＡＸデータ信号１０８と１を加算した値を減算し、その結果を第１の減算回路の出力信号１３５として第２のレジスタ１３６に出力する。第２のレジスタ１３６は第１の減算回路の出力信号１３５を保持し、ＮｅｗＲｕｎ信号１３７として第４の選択回路１５２に出力する。
【０１０４】
制御回路１５４は、第３の選択信号１５７により、第３の選択回路１５０を制御し、第４の選択信号１５８により第４の選択回路１５２を制御する。第３の選択回路１５０は第３の選択信号１５７に制御されてＬｅｖｅｌ絶対値信号１０４を選択し、第３の選択回路の出力信号１５１としてＶＬＣテーブル１３１に出力する。また、第４の選択回路１５２は第４の選択信号１５８に制御されてＮｅｗＲｕｎ信号１３７を選択し、第４の選択回路の出力信号１５３としてＶＬＣテーブル１３１に出力する。ＶＬＣテーブル１３１はＬａｓｔ信号１０２と、Ｓｉｇｎ信号１０３と、Ｌｅｖｅｌ絶対値信号１０４としての第３の選択回路の出力信号１５１と、ＮｅｗＲｕｎ信号１３７としての第４の選択回路の出力信号１５３とを入力し、ＲＭＡＸ ＶＬＣを行ってＶＬＣテーブル出力信号１３２を生成し、第１のレジスタ１３３に出力する。第１のレジスタ１３３はＲＭＡＸ ＶＬＣであるＶＬＣテーブル出力信号１３２を保持する。
【０１０５】
制御回路１５４は、ＲＭＡＸ ＶＬＣであるＶＬＣデータ信号１３４を入力し、ＶＬＣとして正しいか否かの判定を行う。判定の結果、ＶＬＣデータ信号１３４はＶＬＣとして正しいならば、制御回路１５４はＶＬＣデータ信号１３４を選択する第５の選択信号１６５をＶＬＣ生成回路１７２と第５の選択回路１６６とに出力する。ＶＬＣ生成回路１７２は、ＥＳＣコードと、ＲＭＡＸでのＶＬＣを示す符号を付加して符号化を行いＶＬＣ生成信号１７７として第５の選択回路１６６に出力する。第５の選択回路１６６は第５の選択信号１６５に制御されてＶＬＣ生成信号１７７を選択し、データ信号１３０として出力する。
【０１０６】
一方、制御回路１５４において、いずれのＶＬＣデータ信号１３４もＶＬＣとして正しくないならば、第５の選択回路１６６は、ＦＬＣデータ信号１０６を選択し、データ信号１３０として出力する。
【０１０７】
次に、本発明の実施の形態４によるサイクル毎の処理内容をまとめた図を図１１に示し説明する。
以下、各サイクル毎の動作について説明する。なお、カッコ内は図中の処理内容を示す。
【０１０８】
図１１より、１サイクル目（１Ｔ）は、通常のＶＬＣであるＬａｓｔ、Ｒｕｎ、Ｌｅｖｅｌによってテーブルを引く処理を行う（ＮＯＲＭＡＬ ＶＬＣ）。また、同時サイクルで、Ｌｅｖｅｌの値から、Ｌａｓｔ、Ｒｕｎに対応する最大のＬｅｖｅｌの値であるＬＭＡＸを減算してＮｅｗＬｅｖｅｌを得る（ＬＭＡＸ）。
【０１０９】
２サイクル目（２Ｔ）は、通常のＶＬＣの結果が制御回路１５４に存在するか否かの判定を行い（ＮＯＲＭＡＬ ＶＬＣ判定）、通常のＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）。また、同時サイクルでＲｕｎの値から、Ｌａｓｔ、Ｌｅｖｅｌに対応する最大のＲｕｎの値であるＲＭＡＸに１を加算した値を減算してＮｅｗＲｕｎを得る（ＲＭＡＸ）。また、Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣを行う（ＬＭＡＸ ＶＬＣ）。
【０１１０】
３サイクル目（３Ｔ）は、Ｌａｓｔ、Ｒｕｎ、ＮｅｗＬｅｖｅｌの組に対応するＶＬＣの結果が制御回路１５４に存在するか否かの判定を行い（ＬＭＡＸ ＶＬＣ判定）、ＬＭＡＸ ＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）、また、同時サイクルでＬａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣを行う（ＲＭＡＸ ＶＬＣ）
【０１１１】
４サイクル目（４Ｔ）は、Ｌａｓｔ、ＮｅｗＲｕｎ、Ｌｅｖｅｌの組に対応するＶＬＣの結果が制御回路１５４に存在するか否かの判定を行い（ＲＭＡＸ ＶＬＣ判定）、ＲＭＡＸ ＶＬＣの結果が存在するならば、その結果を出力する（ＶＬＣ結果）。一方、上述したいずれのＶＬＣ結果も制御回路１５４に存在していないと判定したならば、Ｌａｓｔ、Ｒｕｎ、ＬｅｖｅｌをＦＬＣによって処理を行い、その結果を出力する（ＦＬＣ結果）。
【０１１２】
このように、本実施の形態４による可変長符号化装置によれば、通常のＶＬＣを行うのと同時にＮｅｗＬｅｖｅｌ信号を算出し、第１のエスケープモードを実行する２サイクル目でＮｅｗＲｕｎ信号を算出するものとしたので、常に１サイクル目でＲＭＡＸテーブルにアクセスすることがなく、消費電力を削減することができる。また、従来ＶＬＣの処理に６サイクルを要していたが、本実施の形態４によれば処理サイクル数を４サイクルに削減することができる。さらに、従来は３つのＶＬＣテーブルを用いて処理を行っていたが、１つのＶＬＣテーブルでＶＬＣを行うことが可能となるため、回路面積の削減を図ることができる。
【０１１３】
なお、本実施の形態４による可変長符号化装置において、予め設定した優先順位は、通常のＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＦＬＣデータの順番で信号を選択するものとしたが、この順番に限るものではなく、優先順位を通常のＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータ、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＦＬＣデータとしてもよい。また、さらに優先順位を通常のＶＬＣデータ、ＦＬＣデータとすることで、ＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータを選択することなくＶＬＣ化を行うことも可能である。つまり、そのような優先順位はＨ．２６３のＶＬＣの処理にも対応することができ、また、画像データによって任意にＮｅｗＬｅｖｅｌ信号を用いて生成したＶＬＣデータ、ＮｅｗＲｕｎ信号を用いて生成したＶＬＣデータの優先順位を変えることが可能となる。これによりエスケープモードにおけるサイクル数を削減した可変長符号化装置を得ることができる。
【０１１４】
産業上の利用可能性
以上のように本発明に係る可変長符号化方法および可変長符号化装置は、演算サイクル数を少なくし、効率よく可変長符号化の処理を行うことができるので、特に、ＭＰＥＧ４やＨ．２６３等の規格に準拠した動画像の圧縮処理に適している。
【図面の簡単な説明】
【図１】本発明の実施の形態１による可変長符号化方法を説明するためのチャート図である。
【図２】本発明の実施の形態１による符号を出力する優先順位の組み合わせを説明するための図である。
【図３】本発明の実施の形態２による可変長符号化装置の構成を説明するためのブロック図である。
【図４】本発明の実施の形態２による制御回路の動作を説明するためのタイミングチャートである。
【図５】本発明の実施の形態２によるサイクル毎の処理内容をまとめた図である。
【図６】本発明の実施の形態３による可変長符号化装置の構成を説明するためのブロック図である。
【図７】本発明の実施の形態３による制御回路の動作を説明するためのタイミングチャートである。
【図８】本発明の実施の形態３による５Ｔで処理が行われるときのサイクル毎の処理内容をまとめた図である。
【図９】本発明の実施の形態３による４Ｔで処理が行われるときのサイクル毎の処理内容をまとめた図である。
【図１０】本発明の実施の形態４による可変長符号化装置の構成を説明するためのブロック図である。
【図１１】本発明の実施の形態４によるサイクル毎の処理内容をまとめた図である。
【図１２】従来の可変長符号化方法を説明するためのチャート図である。
【図１３】従来の可変長符号化方法のサイクル毎の処理内容をまとめた図である。
Claims (7)
- Ｌｅｖｅｌ信号の絶対値であるＬｅｖｅｌ絶対値信号およびＬａｓｔ信号を入力するＲＭＡＸテーブルと、Ｒｕｎ信号および上記Ｌａｓｔ信号を入力するＬＭＡＸテーブルと、上記Ｌｅｖｅｌ絶対値信号、上記Ｌｅｖｅｌ信号の正負を示す信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力する第１のＶＬＣテーブルと、上記Ｒｕｎ信号から、上記ＲＭＡＸテーブルの出力信号と１の合計を減算する第１の減算回路と、該第１の減算回路の出力信号を保持する第２のレジスタと、該第２のレジスタの出力信号、上記Ｌｅｖｅｌ絶対値信号、上記Ｌｅｖｅｌ信号の正負を示す信号および上記Ｌａｓｔ信号を入力する第２のＶＬＣテーブルと、上記Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸテーブルの出力信号を減算する第２の減算回路と、該第２の減算回路の出力信号を保持する第３のレジスタと、該第３のレジスタの出力信号、上記Ｌｅｖｅｌ信号の正負を示す信号、上記Ｒｕｎ信号および上記Ｌａｓｔ信号を入力する第３のＶＬＣテーブルと、上記第１のＶＬＣテーブルの出力信号を保持する第１のレジスタと、上記第２のＶＬＣテーブルの出力信号を保持する第４のレジスタと、上記第３のＶＬＣテーブルの出力信号を保持する第５のレジスタと、上記第４のレジスタの出力信号を入力するＲＭＡＸ ＶＬＣ生成回路と、上記第５のレジスタの出力信号を入力するＬＭＡＸ ＶＬＣ生成回路と、上記Ｌｅｖｅｌ信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＦＬＣ生成回路と、上記第１のレジスタの出力信号、上記第４のレジスタの出力信号、上記第５のレジスタの出力信号を入力する制御回路と、上記第１のレジスタの出力信号、上記ＲＭＡＸ ＶＬＣ生成回路の出力信号、上記ＬＭＡＸ ＶＬＣ生成回路の出力信号、および上記ＦＬＣ生成回路の出力信号を入力する選択回路とを備え、
上記制御回路は、上記第１のレジスタの出力信号と、上記第４のレジスタの出力信号と、上記第５のレジスタの出力信号とがＶＬＣとして正しいかどうかを判定し、判定した結果を示す選択信号を上記選択回路に出力し、
上記選択回路は、上記選択信号により、上記第１のレジスタの出力信号、上記ＲＭＡＸ ＶＬＣ生成回路の出力信号、上記ＬＭＡＸ ＶＬＣ生成回路の出力信号、上記ＦＬＣ生成回路の出力信号から、いずれか一つの出力信号を選択し、符号として出力する、
ことを特徴とする可変長符号化装置。 - 請求項１記載の可変長符号化装置において、
上記制御回路は、上記第１のレジスタの出力信号と、上記第４のレジスタの出力信号と、上記第５のレジスタの出力信号とがＶＬＣとして正しいかどうかを判定し、判定した結果を予め設定した優先順位に従って、上記第１のレジスタの出力信号、上記ＲＭＡＸ ＶＬＣ生成回路の出力信号、上記ＬＭＡＸ ＶＬＣ生成回路の出力信号、上記ＦＬＣ生成回路の出力信号から、いずれか一つの出力信号を選択し、上記選択回路に出力する、
ことを特徴とする可変長符号化装置。 - Ｌｅｖｅｌ信号の絶対値であるＬｅｖｅｌ絶対値信号、およびＬａｓｔ信号を入力するＲＭＡＸテーブルと、Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＬＭＡＸテーブルと、上記Ｒｕｎ信号から、上記ＲＭＡＸテーブルの出力信号と１の合計を減算する第１の減算回路と、上記Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸテーブルの出力信号を減算する第２の減算回路と、上記第１の減算回路の出力信号を保持する第２のレジスタと、上記第２の減算回路の出力信号を保持する第３のレジスタと、該第３のレジスタの出力信号、および上記Ｌｅｖｅｌ絶対値信号のいずれかを選択する第１の選択回路と、上記第２のレジスタの出力信号、および上記Ｒｕｎ信号のいずれかを選択する第２の選択回路と、上記第１の選択回路の出力信号、上記第２の選択回路の出力信号、上記Ｌｅｖｅｌ信号の正負を示す信号、および上記Ｌａｓｔ信号を入力するＶＬＣテーブルと、該ＶＬＣテーブルの出力信号を保持する第１のレジスタと、上記Ｌｅｖｅｌ信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＦＬＣ生成回路と、上記第１のレジスタの出力信号を入力する制御回路と、上記第１のレジスタの出力信号、および上記制御回路の出力信号を入力するＶＬＣ生成回路と、該ＶＬＣ生成回路の出力信号、および上記ＦＬＣ生成回路の出力信号を入力する第３の選択回路とを備え、
第１周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第２周期で、上記制御回路は上記第１のレジスタの出力信号が通常のＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号が通常のＶＬＣとして正しいと判定したならば、その判定の結果を示す第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号を通常のＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、
第１周期で、上記ＬＭＡＸテーブルは、上記Ｌａｓｔ信号と上記Ｒｕｎ信号とを入力し、ＬＭＡＸデータ信号を生成して上記第２の減算回路に出力し、該第２の減算回路は上記ＬＭＡＸデータ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、該Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸデータ信号を減算し、その結果を第３のレジスタに出力し、第２周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記第３のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第３周期で、上記制御回路は上記第２周期で行われた通常のＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいと判定したならば、その判定の結果を示す第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＬＭＡＸ ＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、
第１周期で、上記ＲＭＡＸテーブルは上記Ｌａｓｔ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、ＲＭＡＸデータ信号を生成して上記第１の減算回路に出力し、該第１の減算回路は上記ＲＭＡＸデータ信号と上記Ｒｕｎ信号とを入力し、該Ｒｕｎ信号から、上記ＲＭＡＸデータ信号と１を加算した値を減算し、その結果を上記第２のレジスタに出力し、第３周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記第２のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第４周期で、上記制御回路は上記第３周期で行われたＬＭＡＸ ＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいと判定したならば、第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＲＭＡＸ ＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、
上記制御回路に入力される上記第１のレジスタの出力信号が、いずれもＶＬＣとして正しくないと判定したならば、第５周期で、上記第３の選択回路は上記ＦＬＣ生成回路の出力信号を選択して出力する、
ことを特徴とする可変長符号化装置。 - Ｌｅｖｅｌ信号の絶対値であるＬｅｖｅｌ絶対値信号およびＬａｓｔ信号を入力するＲＭＡＸテーブルと、Ｒｕｎ信号および上記Ｌａｓｔ信号を入力するＬＭＡＸテーブルと、上記Ｒｕｎ信号から、上記ＲＭＡＸテーブルの出力信号と１の合計を減算する第１の減算回路と、上記Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸテーブルの出力信号を減算する第２の減算回路と、上記第１の減算回路の出力信号を保持する第２のレジスタと、上記第２の減算回路の出力信号を保持する第３のレジスタと、該第３のレジスタの出力信号、および上記Ｌｅｖｅｌ絶対値信号のいずれかを選択する第１の選択回路と、上記第２のレジスタの出力信号、および上記Ｒｕｎ信号のいずれかを選択する第２の選択回路と、上記第１の選択回路の出力信号、上記第２の選択回路の出力信号、上記Ｌｅｖｅｌ信号の正負を示す信号、および上記Ｌａｓｔ信号を入力するＶＬＣテーブルと、該ＶＬＣテーブルの出力信号を保持する第１のレジスタと、上記Ｌｅｖｅｌ信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＦＬＣ生成回路と、上記第１のレジスタの出力信号を入力する制御回路と、上記第１のレジスタの出力信号、および上記制御回路の出力信号を入力するＶＬＣ生成回路と、該ＶＬＣ生成回路の出力信号、および上記ＦＬＣ生成回路の出力信号を入力する第３の選択回路とを備え、
第１周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第２周期で、上記制御回路は上記第１のレジスタの出力信号が通常のＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号が通常のＶＬＣとして正しいと判定したならば、その判定の結果を示す第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号を通常のＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、
第１周期で、上記ＬＭＡＸテーブルは、上記Ｌａｓｔ信号と上記Ｒｕｎ信号とを入力し、ＬＭＡＸデータ信号を生成して上記第２の減算回路に出力し、該第２の減算回路は上記ＬＭＡＸデータ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、該Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸデータ信号を減算し、その結果を第３のレジスタに出力し、第２周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記第３のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第３周期で、上記制御回路は上記第２周期で行われた通常のＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいと判定したならば、その判定の結果を示す第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＬＭＡＸ ＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、
第１周期で、上記ＲＭＡＸテーブルは上記Ｌａｓｔ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、ＲＭＡＸデータ信号を生成して上記第１の減算回路に出力し、該第１の減算回路は上記ＲＭＡＸデータ信号と上記Ｒｕｎ信号とを入力し、該Ｒｕｎ信号から、上記ＲＭＡＸデータ信号と１を加算した値を減算し、その結果を上記第２のレジスタに出力し、第３周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力し、上記第２のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第４周期で、上記制御回路は上記第３周期で行われたＬＭＡＸ ＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいと判定したならば、第３の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＲＭＡＸ ＶＬＣ符号として出力し、上記第３の選択回路は上記第３の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、
上記制御回路に入力される上記第１のレジスタの出力信号が、いずれもＶＬＣとして正しくないと判定したならば、第４周期で、上記第３の選択回路は上記ＦＬＣ生成回路の出力信号を選択して出力する、
ことを特徴とする可変長符号化装置。 - 請求項３または請求項４記載の可変長符号化装置において、
上記制御回路は、上記第１のレジスタの出力信号がＶＬＣとして正しいかどうかを判定し、さらに上記第１のレジスタの出力信号がＶＬＣとして正しくない場合に、上記ＬＭＡＸ ＶＬＣもしくは上記ＲＭＡＸ ＶＬＣ、上記ＦＬＣかを生成周期に応じてＶＬＣの制御を行い、予め設定した優先順位に従って、ＶＬＣの出力順位を変更する、
ことを特徴とする可変長符号化装置。 - Ｌｅｖｅｌ信号の絶対値であるＬｅｖｅｌ絶対値信号、Ｌａｓｔ信号、および固定値を入力し、上記Ｌｅｖｅｌ絶対値信号もしくは上記固定値のいずれかを選択して出力する第１の出力信号、および上記Ｌａｓｔ信号もしくは上記固定値のいずれかを選択して出力する第２の出力信号を出力する第１の選択回路と、上記第１の出力信号および上記第２の出力信号を入力するＲＭＡＸテーブルと、Ｒｕｎ信号、上記Ｌａｓｔ信号、および固定値を入力し、上記Ｒｕｎ信号もしくは上記固定値のいずれかを選択して出力する第３の出力信号、および上記Ｌａｓｔ信号もしくは上記固定値のいずれかを選択して出力する第４の出力信号を出力する第２の選択回路と、上記第３の出力信号および上記第４の出力信号を入力するＬＭＡＸテーブルと、上記Ｒｕｎ信号から、上記ＲＭＡＸテーブルの出力信号と１の合計を減算する第１の減算回路と、上記Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸテーブルの出力信号を減算する第２の減算回路と、上記第１の減算回路の出力信号を保持する第２のレジスタと、上記第２の減算回路の出力信号を保持する第３のレジスタと、該第３のレジスタの出力信号および上記Ｌｅｖｅｌ絶対値信号のいずれかを選択する第３の選択回路と、上記第２のレジスタの出力信号および上記Ｒｕｎ信号のいずれかを選択する第４の選択回路と、上記第３の選択回路の出力信号、上記第４の選択回路の出力信号、上記Ｌｅｖｅｌ信号の正負を示す信号、および上記Ｌａｓｔ信号を入力するＶＬＣテーブルと、該ＶＬＣテーブルの出力信号を保持する第１のレジスタと、上記Ｌｅｖｅｌ信号、上記Ｒｕｎ信号、および上記Ｌａｓｔ信号を入力するＦＬＣ生成回路と、上記第１のレジスタの出力信号を入力する制御回路と、上記第１のレジスタの出力信号、および上記制御回路の出力信号を入力するＶＬＣ生成回路と、該ＶＬＣ生成回路の出力信号、および上記ＦＬＣ生成回路の出力信号を入力する第５の選択回路とを備え、
第１周期で、上記第１の選択回路は上記制御回路から出力される第１の選択信号を入力して固定値を選択し、上記第２の選択回路は上記制御回路から出力される第２の選択信号を入力して、上記Ｒｕｎ信号および上記Ｌａｓｔ信号を選択し、上記第３の選択回路は上記制御回路から出力される第３の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第４の選択回路は上記制御回路から出力される第４の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第２周期で、上記制御回路は上記第１のレジスタの出力信号が通常のＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号が通常のＶＬＣとして正しいと判定したならば、その判定の結果を示す第５の選択信号を上記ＶＬＣ生成回路、および上記第５の選択回路に出力し、上記ＶＬＣ生成回路は、上記第１のレジスタの出力信号を通常のＶＬＣ符号として出力し、上記第５の選択回路は上記第５の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、
第１周期で、上記ＬＭＡＸテーブルは、上記Ｌａｓｔ信号と上記Ｒｕｎ信号とを入力し、ＬＭＡＸデータ信号を生成して上記第２の減算回路に出力し、該第２の減算回路は上記ＬＭＡＸデータ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、該Ｌｅｖｅｌ絶対値信号から上記ＬＭＡＸデータ信号を減算し、その結果を第３のレジスタに出力し、第２周期で、上記第３の選択回路は上記制御回路から出力される第３の選択信号を入力し、上記第３のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記第４の選択回路は上記制御回路から出力される第４の選択信号を入力し、上記Ｒｕｎ信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第３周期で、上記制御回路は上記第２周期で行われた通常のＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＬＭＡＸ ＶＬＣとして正しいと判定したならば、その判定の結果を示す第５の選択信号を上記ＶＬＣ生成回路および上記第５の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＬＭＡＸ ＶＬＣ符号として出力し、上記第５の選択回路は上記第５の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、
第２周期で、上記ＲＭＡＸテーブルは上記Ｌａｓｔ信号と上記Ｌｅｖｅｌ絶対値信号とを入力し、ＲＭＡＸデータ信号を生成して上記第１の減算回路に出力し、該第１の減算回路は上記ＲＭＡＸデータ信号と上記Ｒｕｎ信号とを入力し、該Ｒｕｎ信号から、上記ＲＭＡＸデータ信号と１を加算した値を減算し、その結果を上記第２のレジスタに出力し、第３周期で、上記第３の選択回路は上記制御回路から出力される第３の選択信号を入力し、上記Ｌｅｖｅｌ絶対値信号を選択して上記ＶＬＣテーブルに出力し、上記第４の選択回路は上記制御回路から出力される第４の選択信号を入力し、上記第２のレジスタの出力信号を選択して上記ＶＬＣテーブルに出力し、上記ＶＬＣテーブルはＶＬＣを実行し、その出力信号を上記第１のレジスタに出力し、第４周期で、上記制御回路は上記第３周期で行われたＬＭＡＸ ＶＬＣの判定が正しくなければ、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいかどうかを判定し、上記第１のレジスタの出力信号がＲＭＡＸ ＶＬＣとして正しいと判定したならば、その判定の結果を示す第５の選択信号を上記ＶＬＣ生成回路および上記第３の選択回路に出力し、上記ＶＬＣ生成回路は上記第１のレジスタの出力信号をＲＭＡＸ ＶＬＣ符号として出力し、上記第５の選択回路は上記第５の選択信号により、上記ＶＬＣ生成回路の出力信号を選択して出力し、
上記制御回路に入力される上記第１のレジスタの出力信号が、いずれもＶＬＣとして正しくないと判定したならば、第４周期で、上記第５の選択回路は上記ＦＬＣ生成回路の出力信号を選択して出力する、
ことを特徴とする可変長符号化装置。 - 請求項６記載の可変長符号化装置において、
上記制御回路は、上記第１のレジスタの出力信号がＶＬＣとして正しいかどうかを判定し、さらに上記第１のレジスタの出力信号がＶＬＣとして正しくない場合に、上記ＬＭＡＸ ＶＬＣもしくは上記ＲＭＡＸ ＶＬＣ、上記ＦＬＣかを生成周期に応じてＶＬＣの制御を行い、予め設定した優先順位に従って、ＶＬＣの出力順位を変更する、
ことを特徴とする可変長符号化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000151193 | 2000-05-23 | ||
| PCT/JP2001/004300 WO2001091470A1 (en) | 2000-05-23 | 2001-05-23 | Variable length encoding method and variable length encoder |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004156589A Division JP4242806B2 (ja) | 2000-05-23 | 2004-05-26 | 可変長符号化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3573735B2 true JP3573735B2 (ja) | 2004-10-06 |
Family
ID=18656790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001586928A Expired - Fee Related JP3573735B2 (ja) | 2000-05-23 | 2001-05-23 | 可変長符号化方法および可変長符号化装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6636168B2 (ja) |
| EP (1) | EP1294197A4 (ja) |
| JP (1) | JP3573735B2 (ja) |
| WO (1) | WO2001091470A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339997A (ja) * | 2005-06-01 | 2006-12-14 | Matsushita Electric Ind Co Ltd | 可変長符号化方式および可変長符号化装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1242621C (zh) * | 2000-08-12 | 2006-02-15 | 罗伯特-博希股份公司 | 变换系数的整数近似方法以及编码器和译码器 |
| DE20321883U1 (de) | 2002-09-04 | 2012-01-20 | Microsoft Corp. | Computervorrichtung und -system zum Entropiedecodieren quantisierter Transformationskoeffizienten eines Blockes |
| US7433824B2 (en) * | 2002-09-04 | 2008-10-07 | Microsoft Corporation | Entropy coding by adapting coding between level and run-length/level modes |
| US7724827B2 (en) * | 2003-09-07 | 2010-05-25 | Microsoft Corporation | Multi-layer run level encoding and decoding |
| US20050249292A1 (en) * | 2004-05-07 | 2005-11-10 | Ping Zhu | System and method for enhancing the performance of variable length coding |
| JP4527474B2 (ja) * | 2004-08-27 | 2010-08-18 | パナソニック株式会社 | 可変長符号化装置、撮像装置 |
| US7693709B2 (en) * | 2005-07-15 | 2010-04-06 | Microsoft Corporation | Reordering coefficients for waveform coding or decoding |
| US7599840B2 (en) | 2005-07-15 | 2009-10-06 | Microsoft Corporation | Selectively using multiple entropy models in adaptive coding and decoding |
| US7684981B2 (en) | 2005-07-15 | 2010-03-23 | Microsoft Corporation | Prediction of spectral coefficients in waveform coding and decoding |
| US7565018B2 (en) | 2005-08-12 | 2009-07-21 | Microsoft Corporation | Adaptive coding and decoding of wide-range coefficients |
| US7933337B2 (en) | 2005-08-12 | 2011-04-26 | Microsoft Corporation | Prediction of transform coefficients for image compression |
| US8184710B2 (en) | 2007-02-21 | 2012-05-22 | Microsoft Corporation | Adaptive truncation of transform coefficient data in a transform-based digital media codec |
| US8179974B2 (en) | 2008-05-02 | 2012-05-15 | Microsoft Corporation | Multi-level representation of reordered transform coefficients |
| US8406307B2 (en) | 2008-08-22 | 2013-03-26 | Microsoft Corporation | Entropy coding/decoding of hierarchically organized data |
| US8410959B2 (en) * | 2010-04-09 | 2013-04-02 | Qualcomm, Incorporated | Variable length codes for coding of video data |
| US10171810B2 (en) | 2015-06-22 | 2019-01-01 | Cisco Technology, Inc. | Transform coefficient coding using level-mode and run-mode |
| JP6135788B2 (ja) * | 2016-03-22 | 2017-05-31 | 富士通株式会社 | 圧縮プログラム、圧縮方法、圧縮装置、伸張プログラム、伸張方法、伸張装置およびデータ転送システム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835145A (en) * | 1996-01-19 | 1998-11-10 | Lsi Logic Corporation | Conversion system using programmable tables for compressing transform coefficients |
| JPH1051776A (ja) * | 1996-08-01 | 1998-02-20 | Mitsubishi Electric Corp | 画像符号化装置 |
| US5901355A (en) | 1996-11-01 | 1999-05-04 | Airnet Communications Corp. | Method using different frequencies and antenna types for remotes located in an inner or outer region of a cell |
| KR100318055B1 (ko) * | 1996-11-06 | 2001-12-24 | 모리시타 요이찌 | 화상 복호화 방법 |
| JP2870515B2 (ja) * | 1996-12-27 | 1999-03-17 | 日本電気株式会社 | 可変長符号化装置 |
| KR100277682B1 (ko) * | 1998-08-26 | 2001-01-15 | 정선종 | 줄길이 복호 시스템의 오류 검출 장치 |
-
2001
- 2001-05-23 JP JP2001586928A patent/JP3573735B2/ja not_active Expired - Fee Related
- 2001-05-23 US US10/031,711 patent/US6636168B2/en not_active Expired - Lifetime
- 2001-05-23 WO PCT/JP2001/004300 patent/WO2001091470A1/ja active Application Filing
- 2001-05-23 EP EP01934315A patent/EP1294197A4/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339997A (ja) * | 2005-06-01 | 2006-12-14 | Matsushita Electric Ind Co Ltd | 可変長符号化方式および可変長符号化装置 |
| US7248191B2 (en) | 2005-06-01 | 2007-07-24 | Matsushita Electric Industrial Co., Ltd. | Variable-length coding method, variable-length coding device and imaging system |
| JP4495034B2 (ja) * | 2005-06-01 | 2010-06-30 | パナソニック株式会社 | 可変長符号化方式および可変長符号化装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1294197A1 (en) | 2003-03-19 |
| US20030006917A1 (en) | 2003-01-09 |
| US6636168B2 (en) | 2003-10-21 |
| WO2001091470A1 (en) | 2001-11-29 |
| EP1294197A4 (en) | 2004-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3573735B2 (ja) | 可変長符号化方法および可変長符号化装置 | |
| JP2870515B2 (ja) | 可変長符号化装置 | |
| EP1237123B1 (en) | Decoding apparatus and method | |
| US7248191B2 (en) | Variable-length coding method, variable-length coding device and imaging system | |
| JPH03270378A (ja) | データ圧縮装置 | |
| JP2004007555A (ja) | エントロピー符号化装置 | |
| JP2007329903A (ja) | 可変長復号化装置、可変長復号化方法および撮像システム | |
| JP4242806B2 (ja) | 可変長符号化方法 | |
| JPH09200762A (ja) | 映像信号符号化方法及びその装置 | |
| JP3627659B2 (ja) | データ符号化装置とその方法およびカメラシステム | |
| JP2002094992A (ja) | 符号化データ長検出装置とその方法および画像符号化装置 | |
| JPH04100390A (ja) | 高能率符号化方式 | |
| JP3434904B2 (ja) | 画像データ符号化装置 | |
| JP2570788B2 (ja) | テレビジョン信号の高能率符号化方式のデコード装置 | |
| JP2008141382A (ja) | 符号化装置および方法、並びにプログラム | |
| JP3786485B2 (ja) | ランレングス符号化装置 | |
| JPH07212598A (ja) | 画像圧縮符号化装置 | |
| JP3313911B2 (ja) | 量子化装置 | |
| JPS6181078A (ja) | 時系列信号の符号化方式 | |
| JPH02202285A (ja) | 適応符号化装置 | |
| JPH11338853A (ja) | 画像符号化方法 | |
| JP2003309848A (ja) | 画像符号化装置及びその制御方法 | |
| JPH0883167A (ja) | 乱数発生回路 | |
| JPH02188074A (ja) | 符号化および復号化装置 | |
| JP2009130889A (ja) | 画像圧縮装置、プリンタ、及び複合機 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031216 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040216 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040330 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040526 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040531 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040615 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040629 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070709 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090709 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090709 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110709 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110709 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120709 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |