JP2570788B2

JP2570788B2 - テレビジョン信号の高能率符号化方式のデコード装置

Info

Publication number: JP2570788B2
Application number: JP1824588A
Authority: JP
Inventors: 雅之服部; 哲二郎近藤; 潤米満; 泰弘藤森
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-01-28
Filing date: 1988-01-28
Publication date: 1997-01-16
Anticipated expiration: 2012-01-16
Also published as: JPH01194584A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はテレビジョン信号の高能率符号化方式のデ
コード装置に関する。

〔発明の概要〕

この発明はデジタルテレビジョン信号をブロック化
し、そのブロック毎のダイナミックレンジを検出して、
このブロック毎のダイナミックレンジが画面全体のダイ
ナミックレンジより小さいことを利用してテレビジョン
信号の高能率符号化を行なう装置のデコード装置におい
て、復号化演算を、演算式の簡単な変更と、乗算器及び
ROMを用いて簡単な構成で実現したものである。

〔従来の技術〕

テレビジョン信号の高能率符号化方式として本発明者
等は適応型ダイナミック・レンジ符号化方式（以下ADRC
方式と称する）を提案した（1986年12月11日社団法人電
子通信学会発表 MR 86−43）。

このADRC方式は、テレビジョン信号の持つ強い時空間
の相関を利用した符号化方式である。

すなわち、画像をブロック分割すると、各ブロックは
局所的相関より、小さなダイナミックレンジしか持たな
いことが多い。そこで、このADRC方式では画像をブロッ
ク分割し、各ブロックのダイナミックレンジを求め、適
応的に画素データを再符号化することにより各画素デー
タを元のビット数よりも少ないビット数に圧縮できるよ
うにしている。

画像のブロック分割の方法としては水平ライン方向の
みの分割（１次元的ADRC）、水平、垂直両方向の方形領
域による分割（２次元ADRC）、さらに複数フレームにわ
たる空間的領域を考えた分割（３次元ADRC）が提案され
ている（例えば、特開昭61−144990号公報、特開昭61−
144989号公報、さらに特開昭62−92620号公報参照）。

３次元ADRCではブロック毎に２フレーム間の動き検出
を行ない、静止ブロックでは例えば後のフレームのデー
タは送らずに、いわゆる駒落しを行なうことで、さらに
効率のよい符号化ができる。もっとも、この場合には、
各ブロックに１ビットの動き情報コードを必要とする
が、静止領域では1/2のデータ圧縮ができる。

再符号化時の各ブロック毎のビット数の割り当ては、
元の画素データのビット数より少ない一定値として、各
ブロック毎のダイナミックレンジに応じて量子化ステッ
プ幅を変える方式（以下固定長ADRCと称する；前掲公報
参照）の外に、各ブロック毎のダイナミックレンジの大
きさに応じて各ブロック毎の割り当てビット数を変える
方式（以下可変長ADRCと称する）も提案している（例え
ば特開昭61−147689号公報参照）。

第７図は可変長ADRC方式のシステムの構成例を示すも
のである。

すなわち、入力端子（１）を通じたテレビジョン信号
はA/Dコンバータ（２）に供給されて、例えば各画素が
８ビットのデジタルデータに変換される。このデジタル
データはブロック分割回路（３）に供給されて、例えば
３ライン×６画素の２次元小ブロック毎にブロック分割
される。各ブロック毎のデータは最大値最小値検出回路
（４）に供給され、各ブロック内の画素データの最大値
MAXと最小値MINを求める。

ブロック分割回路（３）からのブロック毎のデータ
は、また、検出回路（４）における遅延時間分の遅延回
路（５）を通じて減算回路（６）に供給される。この減
算回路（６）には検出回路（４）からそのブロック内の
最小値MINが供給され、このブロックの各画素データか
らブロック内最小値MINが減算されて差分データΔDATA
が得られる。そして、その差分データΔDATAが適応型エ
ンコーダ（７）に供給される。

一方、検出回路（４）からの各ブロック毎の最大値MA
X及び最小値MINのデータは、ダイナミックレンジ検出回
路（８）に供給されて、MAX−MIN＝DRとして、ブロック
内ダイナミックレンジDRが検出されるとともに、このダ
イナミックレンジDRに応じたブロック内割当てビット数
BITSを示す情報が形成される。そして、この検出回路
（８）からのDR及びBITSの情報がエンコーダ（７）に供
給され、これより差分データΔDATAが、元の８ビットよ
り少ないビット数に圧縮されたデータBPLとされる。可
変長ADRCでは、このデータBPLはブロック内ではビット
数は同じであるが、ブロックが異なればそのブロック内
ダイナミックレンジに応じて異なる。

１ブロック内の画素データは、最小値MINから最大値M
AX迄のダイナミックレンジDR内に属している。適応型エ
ンコーダではブロック内ダイナミックDRをブロック内割
当てビット数BITSに応じて分割し、各分割レベル範囲に
対応したコードを設定し、各画素データがどのレベル範
囲に属するかを判定して、各画素に対し、その属するレ
ベル範囲に対応したコードを出力データBPLとする。

この場合の符号化方式の例としては、復号時、各レベ
ル範囲の復号データとしてどの代表レベルを用いるかに
より第８図と第９図に示すような２通りの方法が提案さ
れている。但し、両図の例では説明の簡単のため、出力
データBPLのビット数を２ビットとしている。

第８図の例ではブロック内ダイナミックレンジDRを2
^BITS＝４個の等分割し、各分割レベル範囲の中央値L0,L
1,L2,L3を復号時の値として利用している。この方法で
は量子化歪を小さくできる。この符号化方法をノー・エ
ッジ・マッチングと称し、以下NEMと略称する。

第９図の例は代表最小レベルL0は最小値MIN,代表最大
レベルL3は最大値MAXとした場合である。すなわち、こ
の場合、ダイナミックレンジを（2^BITS+1−２）＝６個
に分割し、最も最小レベル側の分割レベル範囲の代表レ
ベルとして最小値MINを用い、また、最も最大レベル側
の分割レベル範囲の代表レベルとして最大値MAXを用い
る。そして、その間は、分割レベルの２つ毎に分け、そ
れぞれ２分割レベルの境界のレベルを代表レベルL1,L2
とする。

この方法によれば、最小値MIN、最大値MAXを有する画
素データが１ブロック内に必ず存在しているので、誤差
が０の符号化コードを多くすることができるという利点
がある。この符号化方法をエッジ・マッチングと称し、
以下EMと略称する。

エンコーダ（７）の出力データBPLは次式で定義され
る。

NEMの場合、 EMの場合、（固定長ADRCの場合には割り当てビット数BITSが一定で
ある）こうして得られた出力データBPLは出力端子（9₁）を
通じて伝送される。これとともに、ブロック内ダイナミ
ックレンジDR及びブロック内最小値MINが出力端子
（9₂）及び（9₃）を通じて伝送される。

この場合、データBPLの他に伝送する付加コードとし
てはダイナミックレンジDRとブロック内最大値MAX又は
ブロック内最小値MINとブロック内最大値MAXであっても
よい。伝送されたデータBPLは復号側の入力端子（11₁）
を通じて適応型デコーダ（12）に供給される。また、伝
送されたブロック内ダイナミックレンジDRは、入力端子
（11₃）を通じて適応型デコーダ（12）に供給されると
ともにBITS検出回路（13）に供給され、ブロック内ダイ
ナミックレンジDRに応じた割当てビット数BITSがこれよ
り得られ、この情報BITSが適応型デコーダ（12）に供給
される。

また、伝送されたブロック内最小値MINは、入力端子
（11₂）を通じて加算回路（14）に供給される。

適応型デコーダ（12）では、第８図及び第９図に示し
たように、各分割レベル範囲の符号化コードBPLから、
代表レベルL0,L1,L2,L3のそれぞれより最小値MINを減算
した差分データΔDATA^＊を得、これを加算回路（14）に
供給し、復号画素データDATA^＊を得る。この復号画素デ
ータDATA^＊はブロック毎のデータであるので、ブロック
分解回路（15）において、ブロックが分解されて、元の
時系列の画素データに戻され、これがD/Aコンバータ（1
6）によりアナログ信号に戻され、出力端子（17）に導
出される。

デコーダ（12）で行われる演算は次式のように表わす
ことができる。

NEMの場合、 EMの場合、但し、BITS＝０のとき、NEMとEMとで同一とする。

〔発明が解決しようとする課題〕

NEMの符号化方法の場合、第（３）式から理解される
ようにデコーダの構成は、基本的に乗算である。そし
て、かっこ内の分母2^BITS+1は、２のべき乗であるた
め、第（３）式の除算は、単なる桁シフトで実現でき
る。

しかし、EMの符号化方法の場合には、第（４）式から
理解されるように、乗算の後に（2^BITS−１）という数
で割り算をする必要があり、構成が難しくなる。

この発明は、特に、EM対応デコーダとして、簡単な構
成のものを提供しようとするものである。

〔課題を解決するための手段〕

この発明によるデコーダ装置は、なる演算を行なうに当たって、符号化コードBPLと乗算
すべき値Ｓを記憶し、上記ダイナミックレンジDR及び上
記割当てビット数BITSに応じた出力値Ｓを出力する変換
テーブル（22）と、この変換テーブル（22）からの値Ｓ
と上記符号化コードBPLとの乗算を行なう乗算手段（2
3）と、この乗算手段（23）よりの乗算結果を上位から
（差分データΔDATAのビット数＋１）ビット取り、最下
位ビットを四捨五入して差分データΔDATAを復号化する
手段（24）とを備える。

〔作用〕

変換テーブル（22）には符号化コードBPLと乗算すべ
き値Ｓがストアされ、上記ダイナミックレンジDR及び上
記割当てビット数BITSの情報を受け、これら値DR、BITS
に応じた値Ｓがこれから得られる。そして、この値Ｓと
伝送されてきた符号化コードBPLとの乗算が乗算器（2
3）でなされる。

そして、この乗算結果の上位から（差分データΔDATA
のビット数＋１）ビット分が出力として、取られ、手段
（24）で最下位ビットが四捨五入されて、差分データΔ
DATA^＊がこれより得られる。

〔実施例〕

第１図はこの発明によるデコーダの一実施例で、この
例はNEMとEMのデコーダを兼用できるものであり、ま
た、画素データが８ビット、符号化コードBPLの割当て
ビット数BITSは、0,1,2,3,4の５通りが採れる可変長ADR
Cの場合である。

EM時のデコーダの演算定義式を再度示すと、この第（６）式でデータBPLと乗算する値をＳとし、
これを予めROM等に貯えて発生させることとする。この
ようにすれば伝送されて来たデータBPLと、このROMより
発生させた値Ｓとを乗算することにより、第（６）式の
かっこ内の演算を行なうことができる。

しかし、このままでは演算語長が長くなる。そこで、
この例では演算語長を低減するために、データBPLを上
位ビット詰めとして、第２図に示すように上詰めにす
る。ただし、BITS＝０のときには、後述するようにNEM
と同一の動作となるようにする。

第２図のように上詰めされたデータBPLは、と数値表現できる。この数値をＱとすると第（６）式
は、＝RND｛Ｑ×Ｔ｝ ……（７）と書ける。値ＱはBPLを上詰めしたものであるから、値
ＴをROM等に貯えて発生させることとすればよい。

ここで、第（７）式のＴは BITS＝０・・・NEMと同じ＝DR BITS＝１・・・2DR BITS＝２・・・4/3DR BITS＝３・・・8/7DR BITS＝４・・・16/15DR となるので、最大でも2DRであり、小数点以上は９ビッ
トであればよい。一方、小数点以下は、この例ではこの
データBPLが最大４ビットで、データが８ビットの系で
は小数点以下３ビットあればよいことが判った。そこ
で、値Ｔを第３図（１）のように表現し、値Ｑを同図
（２）のように表現して乗算すると、その積Ｔ×Ｑは同
図（３）の形式で得られる。そして、この積の小数点以
下第１位を四捨五入してブロック内最小値MINと加算す
ることにより復号データDATA^＊が得られる。

次にNEMの場合について説明する。

この場合の演算定義式を再度示すと、この第（８）式のかっこ内の分子の（BPL×２＋１）
を、例えば最大割当てビット数BITS＝４の場合には、第
４図に示すように（BITS＋１）＝５ビットの上詰めにす
る。

この上詰め後の値は、となる。これは（BPL×２＋１）を４−BITS桁だけシフ
トしたものに相当する。したがって、第４図に示すよう
に、この上詰めにしたデータBPLの最上位を小数点位置
とすれば、第（８）式おいて、ダイナミックレンジDRと
乗算すべき値Ｒ＝（BPL×２＋１）/2^BITS+1となる。

したがって、この値ＲとダイナミックレンジDRを乗算
器で乗算すれば、第（８）式のかっこ内の演算がなされ
る。

よって、この演算出力として乗算結果の上位から（差
分データΔDATAのビット数＋１）ビット取り、最下位ビ
ットを四捨五入すれば差分データΔDATAを得ることがで
きる。このときの乗算形式を小数点位置を揃えて示すと
第５図のように表わすことができる。第５図はダイナミ
ックレンジDRが８ビット、つまり差分データΔDATAも８
ビットの場合である。

なお、第３図及び第５図において付与した小数点は考
えやすくするために付加したもので、本質的にはどこに
付与してもよい。

第１図は、NEMとEM共用のデコーダの構成の一例で、
エンコーダ側から伝送された再量子化データBPL（最大
４ビット）は入力端（11₁）を通じて上詰め処理手段（2
1）に供給される。この上詰め処理手段（21）には、ま
た、割当てビットBITSの情報（３ビット）が端子（1
3₀）を通じて供給されるとともにNEMとEMとの切換信号N
EM/EMが供給される。そして、この処理手段（21）にお
いて、NEM時には、第４図に示すように、データBPLを５
ビットの上詰めにし、そしてデータBPLを最下位ビット
より１ビット下に“1"を立てる。５ビットのエリアの更
に下位にあきがあるときはそのビットには“0"を割り当
てる。

以上によりNEM時の（BPL×２＋１）を５ビットの上詰
めにする作業がなされ、前記値Ｒが得られる。この５ビ
ットの値Ｒは乗算器（22）に供給される。

一方、EM時には第２図に示したようにデータBPLが最
大割当てビット数BITS＝４ビットの上詰めにされ、値Ｑ
（第３図（２））がこれより得られる。

（22）は変換テーブルとしてのROMで、これには前記
値Ｔが予め貯えられている。このROM（22）には入力端
（11₃）を通じたダイナミックレンジDRと端子（13₀）を
通じた割当てビット数BITSの情報が供給されるとともに
NEMとEMとの切換信号NEM/EMが供給され、NEM時には、第
３図（１）に示す形式のダイナミックレンジDRがこれよ
り得られ、また、EM時には、第６図（１）に示す形式の
割当てビット数BITSに応じた前記値Ｔが得られる。

ROM（22）の出力と、上詰め回路（21）の出力とは乗
算器（23）に供給される。したがって、この乗算器（2
3）ではNEM時には前述したDR×Ｒ（第５図（３）参照）
の乗算がなされ、EM時にはＴ×Ｑ（第３図（３）参照）
の乗算がなされる。すなわち、第（８）式及び第（６）
式のかっこ内の演算結果がこれより得られる。

この乗算器（23）の出力は第５図（３）で示すように
13ビットであるが、小数点位置を考え、後段で小数点以
下１桁を四捨五入して出力データΔDATAとしては８ビッ
トを得ればよいので、この乗算器（23）の出力として
は、13ビットのうちの上位９ビットのみを得る。

この乗算器（23）の９ビット出力は丸め回路（24）に
供給されて、小数点以下１桁が四捨五入されて８ビット
のデータ、すなわち復号化された差分データΔDATA^＊が
これより得られる。

この丸め回路（24）からの８ビットの差分データΔDA
TA^＊は加算回路（25）に供給され、伝送され、入力端
（11₂）を通じたブロック内最小値MINと加算される。し
たがって、この加算回路（25）からは元の８ビットの画
素データDATA^＊（ブロック分割はされている）が得ら
れ、出力端子（14₀）に導出される。

なお、（101）〜（108）はレジスタで、これらは処理
速度を向上させるためにパイプライン処理するためのも
ので、内部に何段設けるかは要求される処理速度とデバ
イスの速度によって決まる。

ところで、第１図の例のROM（22）としては4K×12な
る規模のROMが必要になる。

ROM（22）は、NEM時はダイナミックレンジDRをそのま
ま出力すればよいので、セレクタを用いれば、切換信号
NEM/EMはROM（22）に入力しなくてもよい。したがっ
て、ROM（22）の規模を1/2に低減できる。

また、EM時について考えると、BITS＝０のときはNEM
と同一の動作をすればよいから、ROM（22）は実質的にB
ITS＝1,2,3,4の４種に対応する値を出力すればよい。し
たがってROM（22）へのBITSの入力は２ビットでよいこ
とになり、ROM（22）の規模はさらに1/2になる。

第６図は以上のことを考慮した場合のNEM,EM兼用のデ
コーダの改良例である。

この例では、第１図例のROM（22）に替えて、その1/4
の規模の（1K×12）のROM（31）と、セレクタ（32）
と、ROM（31）及びセレクタ（32）の制御用デコーダ（3
3）とを設ける。他は第１図例と同様である。

セレクタ（32）は入力端（11₃）を通じたダイナミッ
クレンジDRと、ROM（32）の出力とを、制御用デコーダ
（33）からのセレクト信号（１ビット）により選択す
る。

ROM（31）には、入力端（11₃）からのダイナミックレ
ンジDRが供給されるとともに制御用デコーダ（33）から
の２ビットの信号Ｎが供給される。

制御用デコーダ（33）には端子（13₀）を通じた割当
てビット数BITSの情報（３ビット）が供給されるととも
に端子（34）を通じた切換信号NEM/EMが供給され、これ
ら２つの入力信号から上記１ビットのセレクト信号及び
２ビットの信号Ｎを生成する。

ROM（31）に供給される信号ＮはEM時のBITSを、再割
当てするものである。すなわち、この信号ＮはBITS＝０
のときを除いて、BITS＝１〜４に対してそれぞれ２ビッ
トのコードを割り当てたものである。したがって、ROM
（31）は、BITS＝１〜４のとき、各BITSに応じた値Ｔを
出力する。

セレクト信号は、NEM時のとき及び、EM時でBITS＝０
のとき、入力端（11₃）からのダイナミックレンジDRを
選択し、また、EM時でBITS＝１〜４のとき、ROM（31）
の出力を選択するようにセレクタ（32）を制御するもの
である。

制御用デコーダ（33）はROMあるいはロジックで構成
でき、ROMの場合には1K×12のものを使用できる。つま
り、第１図例の4K×12のROMの代わりに、第６図では1K
×12のROMを２個用いるだけでよく、ROMの規模を小さく
できる。

なお、EM時でBITS＝１の場合、Ｔ＝2DRである。これ
はダイナミックレンジDRを上位に１ビットシフトしたも
のに等しい。そこでこのEM時でBITS＝１のときには、入
力端（11₃）からのダイナミックレンジDRを１ビット上
位にシフトして用いることにする。すると、ROM（31）
はEM時のBITS＝１のときは不定でよいことになるので、
ROM（31）は640×12の規模にさらに縮小できる。

なお、以上は可変長ADRCの場合であるが、固定長ADRC
の場合にはBITS＝一定となるだけで、この発明を適用で
きることは言うまでもない。

また、この発明はデジタルテレビジョン信号の任意の
ブロックサイズに対して適用可能である。

〔発明の効果〕

この発明によれば、EM用のデコーダ装置として、その
演算定義式の除算を含む項をROMからなる変換テーブル
を用いて得るようにしたので、実際的な演算は乗算のみ
でよく簡単な構成で実現できる。また、NEM用のデコー
ダ装置との共用も簡単な構成でできる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す系統図、第２
図及び第３図はそのEM時の動作説明のための図、第４図
及び第５図はそのNEM時の説明のための図、第６図はこ
の発明の他の実施例の系統図、第７図は高能率符号化装
置の一例のブロック図、第８図は符号化方法NEMの説明
図、第９図は符号化方法EMの説明図である。（21）は上詰め処理回路、（22）はROM、（23）は乗算器、（24）は丸め回路である。

Claims

(57)【特許請求の範囲】

【請求項１】デジタルテレビジョン信号の所定のブロッ
ク内に含まれる複数の画素データの最大値及び上記複数
の画素データの最小値を求め、上記最小値を上記複数の画素データの各々から減算して
差分データΔDATAを得、上記最大値及び最小値から上記ブロック毎のダイナミッ
クレンジDRを検出し、上記検出されたダイナミックレンジに応じて上記差分デ
ータΔDATAを元の画素データより少ないビット数BITSで
符号化し、上記ダイナミックレンジの情報、上記最大値、上記最小
値の内の少なくとも２個の付加コードと上記符号化され
た符号化コードBPLを伝送する手段から、上記符号化コ
ードBPL及び付加コードを受け、元の差分データを符号
化する装置であって、上記符号化コードの復号化方法がなる演算を行なうもので、この演算手段として、上記演算式のかっこ内のデータBPLと掛け算すべき値Ｓ
を予め記憶し、上記ダイナミックレンジDR及び上記割当
てビット数BITSの情報を受け、これらに応じた上記値Ｓ
を出力する変換テーブルと、この変換テーブルからの値Ｓと上記符号化コードBPLと
を乗算する乗算手段と、この乗算手段の乗算結果を上位から（差分データΔDATA
のビット数＋１）ビット取り、最下位ビットの四捨五入
して上記差分データΔDATA^＊を復号化する手段とからなるテレビジョン信号の高能率符号化方式のデコー
ド装置。