JP3557480B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に関し、特には、水平表示位置調整機能を備えた液晶表示装置に関する。
【０００２】
【従来の技術】
近時、液晶表示装置は、薄型軽量、低電圧駆動、及び低消費電力等の利点があるため、ＴＶや、パーソナルコンピュータ等のディスプレイとして広く利用されている。
【０００３】
ところで、液晶表示装置、特に液晶テレビにあっては、図４の概念図に示すように、その表示画面に映像信号を表示するに際し、表示画面に対して、映像信号の水平表示位置の中心を正確に設定する必要がある。そして、この水平表示位置の調整は、液晶テレビの内部に備えられたコントローラにより行っており、具体的には、信号側ドライバに供給する信号ラインの駆動の開始を指示するスタートパルスＳＲＴのタイミングを調整することにより行っていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の液晶表示装置にあっては、映像信号のバースト信号の抽出やペデスタルクランプの際に基準となる上記バーストゲートパルスと上記スタート信号とを同一の水平カウンタに基づいて生成していたため、水平表示位置をずらすべくスタートパルスをずらすと、それに伴って、バーストゲートパルスと映像信号との位相がずれ、ビデオ信号のバースト信号及びクランプ位置からはずれてしまいバースト信号の抽出やペデスタルクランプが適正に行えないという問題がある。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、映像信号の水平表示位置の調整を行っても適正に映像信号のバースト信号の抽出やペデスタルクランプをおこなうことが可能な液晶表示装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１記載の発明は、
複数の走査ラインと複数の信号ラインの各交点に表示素子がマトリックス状に配置されて成る液晶表示パネルを、走査側駆動手段及び信号側駆動手段により駆動して、映像信号を表示する液晶表示装置において、
基本クロックをカウントして前記液晶表示パネルにおける映像信号の水平表示位置を、前記映像信号からの位相差により調整し、当該調整に対応して前記基本クロックのカウントをリセットする表示位置制御手段と、
前記基本クロックをカウントして前記映像信号との位相差が一定のバーストゲートパルスを出力し、前記映像信号と同位相で前記基本クロックのカウントをリセットするバーストゲートパルス発生手段と、
前記バーストゲートパルスに基づいて前記映像信号のバースト信号の抽出若しくは前記映像信号のペデスタルクランプを行う信号処理手段と、
を備えたことにより上記課題を解決する。
【０００７】
すなわち、請求項１記載の発明によれば、複数の走査電極と複数の信号電極とがマトリックス状に配列されて成る液晶表示パネルを、走査側駆動手段及び信号側駆動手段により駆動して、映像信号を表示させる液晶表示装置において、表示位置制御手段は基本クロックをカウントして前記液晶表示パネルにおける映像信号の水平表示位置を、前記映像信号からの位相差により調整し、当該調整に対応して前記基本クロックのカウントをリセットして、バーストゲートパルス発生手段は前記基本クロックをカウントして映像信号との位相差が一定のバーストゲートパルスを出力し、前記映像信号と同位相で前記基本クロックのカウントをリセットして、信号処理手段はバーストゲートパルスに基づいて映像信号のバースト信号の抽出若しくは映像信号のペデスタルクランプを行う。
【０００８】
従って、表示位置制御手段及びバーストゲートパルス発生手段で共通の基本クロックをカウントする簡単な回路構成により、液晶表示パネルに対する映像信号の水平表示位置を移動しても、適正に映像信号のバースト信号の抽出やペデスタルクランプをおこなうことが可能となる。
【０００９】
また、この場合、請求項２記載の発明の如く、
前記バーストゲートパルス発生手段は、前記信号側駆動手段に前記液晶表示パネルにおける映像信号の表示開始を指示するスタートパルスを出力する水平カウンタ及び水平デコーダとは別に設けられた専用の水平カウンタ及び水平デコーダからなることが有効である。
【００１０】
即ち、請求項２記載の発明によれば、請求項１記載の発明において、バーストゲートパルスを専用の水平カウンタ及び水平デコーダにより出力する。
【００１１】
従って、バーストゲートパルスを専用の水平カウンタ及び水平デコーダによって発生する構成である故、液晶表示パネルに対する映像信号の水平表示位置を移動しても、適正に映像信号のバースト信号の抽出やペデスタルクランプをおこなうことが可能となる。
【００１２】
また、請求項３記載の発明は、
複数の走査ラインと複数の信号ラインの各交点に表示素子がマトリックス状に配置されて成る液晶表示パネルを、走査側駆動手段及び信号側駆動手段により駆動して、映像信号を表示する液晶表示装置において、
発振制御信号に応じて基本クロックを生成するＶＣＯ回路と、
前記基本クロックをカウントする第１カウンタ手段と、
前記第１カウンタ手段のカウンタ値に基づいて、前記液晶表示パネルにおける映像信号の表示開始を指示するスタートパルスを前記信号側駆動手段に出力し、かつ、走査クロックを出力する第１デコード手段と、
映像信号の遅延情報に基づいて、前記走査クロックを遅延させて得られる遅延信号を出力する遅延手段と、
前記遅延信号を水平同期信号と位相同期させるべく発振制御信号を出力するＰＬＬ回路と、
前記基本クロックをカウントし、かつ、前記水平同期信号と位相同期された前記遅延信号によってカウンタ値がリセットされる第２カウンタ手段と、
前記第２カウンタ手段のカウンタ値に基づいて、バーストゲートパルスを出力するバーストゲートパルス発生手段と、
前記バーストゲートパルスに基づいて、前記映像信号のバースト信号の抽出若しくは前記映像信号のペデスタルクランプを行う信号処理手段と、
を備えたことにより上記課題を解決する。
【００１３】
即ち、請求項３記載の発明によれば、
複数の走査ラインと複数の信号ラインの各交点に表示素子がマトリックス状に配置されて成る液晶表示パネルを、走査側駆動手段及び信号側駆動手段により駆動して、映像信号を表示する液晶表示装置において、ＶＣＯ回路は、発振制御信号に応じて基本クロックを生成し、第１カウンタ手段は、基本クロックをカウントし、第デコード手段は、第１カウンタ手段のカウンタ値に基づいて、液晶表示パネルにおける映像信号の表示開始を指示するスタートパルスを信号側駆動手段に出力すると共に走査クロックを出力し、遅延手段は遅延情報に基づいて、走査クロックを遅延させて得られる遅延信号を出力し、ＰＬＬ回路は遅延信号を映像信号の水平同期信号と位相同期させるべく発振制御信号を出力し、第２カウンタは基本クロックをカウントし、かつ前記水平同期信号と位相同期された前記遅延信号によってカウンタ値がリセットされ、バースゲートパルス発生手段は第２カウンタ手段のカウンタ値に基づいて、バーストゲートパルスを出力し、そして、信号処理手段はバーストゲートパルスに基づいて、映像信号のバースト信号の抽出若しくは前記映像信号のペデスタルクランプを行う。
【００１４】
従って、第１カウンタ手段及び第２カウンタ手段で共通の基本クロックを用いる簡単な回路構成により、液晶表示パネルに対する映像信号の水平表示位置を移動した場合でも、適正に映像信号のバースト信号の抽出やペデスタルクランプをおこなうことが可能となる。
【００１５】
また、この場合、請求項４記載の発明の如く、液晶表示パネルは、アクテイブマトリックス型とすることが有効である。
【００１６】
【発明の実施の形態】
以下、図面を参照して、本発明を適用した好適な実施の形態を説明する。
図１〜図４は、本実施の形態に係る液晶表示装置を説明するための図である。
【００１７】
図１は、本発明を適用した液晶表示装置１の回路構成を示すブロック図である。
図２は、図１のコントローラの具体的回路構成例を示す図である。
図３は、液晶表示装置１のタイミングチャートである。
【００１８】
図１に示す液晶表示装置１は、ＲＧＢデコーダ３、反転アンプ４、コントローラ５、アンプ６、走査ドライバ７、信号側ドライバ８、及び液晶表示パネル（ＬＣＤ）９等から構成されている。
【００１９】
先ず、図１及び図２に示される液晶表示装置１の各部から出力される信号の機能を説明する。
ＦＲＰはＲＧＢの原色信号やＶＣＯＭの極性を反転させるための反転信号であり、ＤＣＫは信号側ドライバ８内のシフトレジスタをシフトさせるためのドットクロック（シフトクロック）であり、ＳＲＴは信号側ドライバ８内のシフトレジスタのスタートパルスであり、ＣＬＲ信号は信号側ドライバ８内のシフトレジスタのクリア及びドライバ出力のプリチャージ（若しくはディスチャージ）のタイミング信号であり、ＯＥ信号は信号側ドライバ８内のサンプルホールド回路のＳ／Ｈ出力のアウトイネーブル信号であり、ＧＲＥＳ信号は走査ドライバ７内のゲート出力をリセットするゲート出力リセット信号であり、ＧＰＣＫ信号は走査ドライバ７内のゲートパルス及びシフトレジスタのシフトクロックであり、遅延制御信号ＴＣは映像信号の遅延量を可変する制御信号であり、並びに、ＢＧＰはＲＧＢデコーダ３によるコンポジット映像信号Ｃｓｙからのバースト信号の抽出及び反転アンプ４によるペデスタルクランプのためのタイミング信号である。
【００２０】
次に、液晶表示装置１の各部の構成を説明する。
先ず、映像入力端子２から入力したＮＴＳＣ方式のコンポジット映像信号はＲＧＢデコーダ３に送られる。
【００２１】
ＲＧＢデコーダ３は、入力されたコンポジット映像信号に対して同期分離検出や、コントローラ５から出力されるバーストゲートパルスＢＧＰに応じてバースト信号を抽出してクロマ処理等の処理を施すことによりＲ，Ｇ，Ｂの原色信号と水平同期信号Ｈ及び垂直同期信号Ｖよりなる同期信号とをデコード出力するものであり、得られた各同期信号Ｈ，Ｖをコントローラ５へ、原色信号Ｒ，Ｇ，Ｂを反転アンプ４へ夫々出力する。
【００２２】
反転アンプ４は、ＲＧＢデコーダ３から供給される原色信号Ｒ，Ｇ，Ｂをコントローラ５からのＢＧＰ信号に応じてペデスタルクランプすると共に、コントローラ５から出力される反転信号ＦＲＰに応じて走査ライン単位及びフィールド単位で適宣極性を反転させて得られる反転信号Ｒ，Ｇ，Ｂを上記信号側ドライバ８へ出力する。
【００２３】
コントローラ５は、その詳細な構成は後述するが、液晶表示装置１の各部の制御を司り、具体的には、ＲＧＢデコーダ３から供給される同期信号Ｈ，Ｖに基づいて、液晶表示パネル（ＬＣＤ）９の信号ラインを駆動する信号側ドライバ８に水平制御信号（ＳＴＲ，ＯＥ，ＣＬＲ，ＤＣＫ）を、同走査ラインを駆動する走査側ドライバ７に垂直制御信号（ＧＲＳＴ，ＧＲＥＳ，ＧＰＣＫ）を夫々出力する。また、コントローラ５は、反転信号ＦＲＰ生成して、反転アンプ４及びアンプ６に夫々出力すると共に、水平タイミング信号ＢＧＰを生成して、ＲＧＢデコーダ３及び反転アンプ４に夫々出力する。
そして、コントローラ５は、映像信号の遅延量を可変する情報入力である遅延制御信号ＴＣに基づいて、映像信号の水平表示位置を調整すべく、上記スタートパルスＳＲＴの出力タイミングを制御する。
【００２４】
アンプ６は、コントローラ５から入力する反転信号ＦＲＰによって走査ライン単位及びフィールド単位で適宣極性を反転させたコモン（共通）電圧ＶＣＯＭを生成して液晶表示パネル（ＬＣＤ）９の共通電極に供給する。
【００２５】
走査ドライバ７は、シフトレジスタ及びゲート回路等からなり、コントローラ５から供給される垂直制御信号に基づいて、ゲート電圧（走査電圧）ＶＧを生成し、液晶表示パネル９内の所定の走査ラインＸｎ（ｎ＝１〜２３４）に印加して選択駆動する。
【００２６】
信号側ドライバ８は、シフトレジスタ、サンプルホールド回路、レベルシフタ回路、及びゲート回路等からなり、反転アンプ４から供給される反転信号Ｒ，Ｇ，Ｂ及びコントローラ５から供給される水平制御信号に基づいて、ドレイン電圧（信号電圧）ＶＤを生成して、液晶表示パネル９の信号ラインＹｍ（ｍ＝１〜２８０）に順次印加する。
【００２７】
液晶表示パネル９は、アクティブマトリックス型が採用されており、図示しない基板上に２３４本の走査ライン（ゲートライン）Ｘｎと２８０本の信号ライン（ドレインライン）Ｙｍがマトリックス状に配置されて成り、そして、走査ラインＸｎと信号ラインＹｍの各交点にはｎチャンネルＭＯＳ型のＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）素子からなるスイッチング素子と、そのスイッチング素子のソース側に画素電極が接続されて液晶容量が構成された画素を有している。
各ＴＦＴ素子（図示せず）は、そのゲートがそれぞれ対応する走査ライン（ゲートライン）Ｘｎに接続されており、そのドレインがそれぞれ対応する信号ライン（ドレインライン）Ｙｍに接続されている。また、各ＴＦＴ素子は、そのソースに液晶容量がそれぞれ接続されており、液晶容量を構成する他方の電極には、共通電圧（コモン電圧）ＶＣＯＭの供給されるコモンライン（図示せず）が接続されている。
【００２８】
そして、液晶表示パネル９では、上述の走査ドライバ７及び信号ドライバ８によって順次走査ラインＸｎ及び信号ラインＹｍが選択駆動されて、順次選択された各画素毎の液晶容量等に映像信号に対応するドレイン電圧（信号電圧）ＶＤが印加され、電荷が保持されることにより、映像信号が表示される。
【００２９】
ところで、図２は上記コントローラ５の詳細な回路構成を例示するもので、コントローラ５は、ＰＬＬ回路５１、ＶＣＯ（発振回路）回路５２、ＢＧＰデコーダ５３、水平カウンタ２回路５４、遅延制御回路５５、水平デコーダ５６、水平カウンタ５７、ドットＣＫ発生回路５８、同期制御回路５９、垂直デコーダ６０、垂直カウンタ６１、及びＦＰＲ発生回路６２等から構成されている。
先ず、ＲＧＢデコーダ３からの水平同期信号ＨはＰＬＬ回路５１に、垂直同期信号Ｖは同期制御回路５９に夫々入力される。
【００３０】
上記水平カウンタ５７は、ＶＣＯ回路５２から出力される基本ＣＫをカウントして、入力される映像信号の１水平走査期間内におけるドット位置をカウントする。
【００３１】
上記水平デコーダ５６は、入力される映像信号の１水平走査期間内におけるドット位置をカウントする水平カウンタ５７のカウント値に基づいて、スタートパルスＳＲＴ、出力イネーブル信号ＯＥ及びクリア信号ＣＬＲを水平制御信号の一部として信号側ドライバ８に出力し、また、ゲートリセット信号ＧＲＥＳ信号及びゲートパルスクロックＧＰＣＫを垂直制御信号の一部として走査側ドライバ７に出力する。
また、水平デコーダ５６は、走査線クロックとなる内部水平同期信号（内部Ｈ）を垂直カウンタ６１及びＦＲＰ発生回路６２に出力すると共に、当該内部水平同期信号をリセット信号Ｒとして上記水平カウンタ５７へ夫々出力する。
そして、水平デコーダ５６は、水平カウンタ５７のカウント値に基づいて、走査クロックＰＨを生成して遅延制御回路５５に出力する。
【００３２】
遅延制御回路５５は、水平デコーダ５６から出力される走査クロックＰＨを、入力する遅延量制御信号ＴＣに応じて遅延させた遅延パルスＰＨ１を生成して、ＰＬＬ回路５１に出力すると共に、当該遅延パルスＰＨ１をリセット信号として水平カウンタ２回路５４に出力する。
【００３３】
ＰＬＬ回路５１は、遅延制御回路５５から供給される遅延パルスＰＨ１とＲＧＢデコーダ３から供給される水平同期信号Ｈとの位相が一致するように、ＶＣＯ（電圧発振制御回路）５２の発振制御信号の電圧を制御する。
【００３４】
ＶＣＯ回路５２は、発振制御信号の電圧に対応する周波数で発振して、基本クロックＣＫを出力する。
【００３５】
水平カウンタ２回路５４は、入力される映像信号の１水平走査期間内におけるドット位置（基本クロックＣＫ）をカウントする。尚、このカウント値は遅延パルスＰＨ１信号の立ち上がりエッジでリセットされる。
【００３６】
ＢＧＰデコーダ５３は、水平カウンタ２回路５４から出力されるカウント値に基づいて、バーストゲートパルスＢＧＰを生成して、ＲＧＢデコーダ３及び反転アンプ４に出力する。
【００３７】
上記ドットクロック発生回路５８は、ＶＣＯ５２から出力される基本クロックＣＫを適宜分周してドットクロックＤＣＫを生成して、水平制御信号の一部として信号側ドライバ８に出力する。
【００３８】
上記同期制御回路５９は、上記ＲＧＢデコーダ３から供給される垂直同期信号Ｖと垂直デコーダ６０からの検出信号により内部垂直同期信号（内部Ｖ）を発生し、これをリセット信号として上記垂直カウンタ６１、ＦＲＰ発生回路６２へ夫々出力する。
【００３９】
垂直デコーダ６０は、上記水平デコーダ５６の出力する内部水平同期信号（内部Ｈ）により映像信号中の１フィールド内における走査線位置をカウントする垂直カウンタ６１のカウント値に基づいて、ゲートスタート信号ＧＳＲＴを上記垂直制御信号の一部として走査側ドライバ７へ出力する一方、カウンタ値が２６２．５の際に、上記同期制御回路５９へ検出信号を送出する。
【００４０】
ＦＲＰ発生回路６２は、水平デコーダ５６から出力される内部水平同期信号（内部Ｈ）及び同期制御回路５９からの内部垂直同期信号（内部Ｖ）により、液晶表示パネル９の走査ライン単位及びフィールド単位で電極にかかる電圧の極性を反転させるための反転信号ＦＲＰを発生し、反転アンプ４及びアンプ６に出力する。
【００４１】
続いて、上記構成の液晶表示装置１の動作を図３のタイミングチャートを参照して説明する。
先ず、映像入力端子２から入力する図３（Ａ）の如きＮＴＳＣ方式のコンポジット映像信号ＣｓｙはＲＧＢデコーダ３へ送られる。
【００４２】
ＲＧＢデコーダ３では、入力されたコンポジット映像信号Ｃｓｙに対して同期分離検出や、ＢＧＰデコーダ５３から出力される図３（Ｅ）の如きバーストゲートパルスＢＧＰに応じてバースト信号を抽出してクロマ処理等の処理を施すことによりＲ，Ｇ，Ｂの原色信号と水平同期信号Ｈ及び垂直同期信号Ｖよりなる同期信号とをデコード出力するもので、得られた図３（Ｂ）の如き水平同期信号Ｈをコントローラ５内のＰＬＬ回路５１に、垂直同期信号Ｖをコントローラ５内の同期制御回路５９に、原色信号Ｒ，Ｇ，Ｂを反転アンプ４に夫々出力する。
【００４３】
反転アンプ４は、ＲＧＢデコーダ３から供給される原色信号Ｒ，Ｇ，ＢをＢＧＰデコーダ５３から出力されるバーストゲートパルスＢＧＰに応じてペデスタルクランプすると共に、水平デコーダ５６から出力される反転信号ＦＲＰに応じて、走査ライン単位及びフィールド単位で適宣極性を反転させて得られる反転信号Ｒ，Ｇ，Ｂを上記信号側ドライバ８へ供給する。
【００４４】
アンプ６は、コントローラ５内のＦＰＲ発生回路６２からの反転信号ＦＲＰにより走査ライン単位及びフィールド単位で適宣極性を反転させたコモン（共通）電圧ＶＣＯＭを生成して液晶表示パネル９の共通電極へ供給する。
【００４５】
コントローラ５では、映像信号を液晶表示パネル９の中央位置に表示すべく、映像信号の水平表示位置の制御を行う。即ち、遅延制御信号ＴＣに基づいて、映像信号の水平位置を調整すべく、信号側ドライバ８に信号ラインの駆動の開始を指示する上記スタートパルスＳＲＴの出力タイミングを調整する。そして、コントローラ５は、専用に設けられたＢＧＰデコーダ５３及び水平カウンタ５４により図３（Ｅ）の如きバーストゲートパルスＢＧＰを生成して、ＲＧＢデコーダ３及び反転アンプ４にそれぞれ出力する。
【００４６】
以下、コントローラ内の動作を具体的に説明する。
水平デコーダ５６は、入力される映像信号の１水平走査期間内におけるドット位置をカウントする水平カウンタ５７のカウント値に基づいて、ゲートリセット信号ＧＲＥＳ信号及びゲートパルスクロックＧＰＣＫを垂直制御信号の一部として走査ドライバ７に出力し、また、各水平走査期間が開始すると、図３（Ｇ）の如きスタート信号ＳＴＲ及びクリア信号ＣＲＬを、また、所定期間経過後出力イネーブル信号ＯＥを信号側ドライバ８に出力する。
また、水平デコーダ５６は、走査線クロックとなる図３（Ｆ）の如き内部水平同期信号（内部Ｈ）を垂直カウンタ６１及びＦＲＰ発生回路６２へ出力し、また、当該内部水平同期信号（内部Ｈ）をリセット信号Ｒとして上記水平カウンタ５７へ夫々出力する。
また、水平デコーダ５６は、水平カウンタ５７のカウンタ値に基づいて、図３（Ｃ）の如き、１周期が１ＨのＤＵＴＹ５０％の走査クロックＰＨを遅延制御回路５５に出力する。
ここで、内部水平同期信号（内部Ｈ），走査クロックＰＨ，及びスタートパルスＳＲＴは同一カウンタ（上記水平カウンタ５７）により生成されるため、これら信号の位相関係は不変である。
【００４７】
遅延制御回路５５は、水平デコーダ５６から出力される走査クロックＰＨを遅延量制御信号ＴＣに応じて遅延させた遅延パルスＰＨ１をＰＬＬ回路５１に出力すると共に、リセット信号として水平カウンタ２回路５４に出力する。
【００４８】
ＰＬＬ回路５１は、遅延制御回路５５から供給される遅延パルスＰＨ１とＲＧＢデコーダ３から供給される図３（Ｂ）の如き水平同期信号Ｈとの位相が一致するように、ＶＣＯ（電圧発振制御回路）５２の発振制御信号の電圧を制御する。即ち、ＰＬＬ回路５１により、遅延パルスＰＨ１は、図３（Ｄ）に示す如く、水平同期信号Ｈに位相同期（ロック）される。
【００４９】
ＶＣＯ回路５２は、発振制御信号の電圧に対応する周波数で発振して、基本クロックＣＫを生成して、水平カウンタ５７、水平カウンタ２回路５４及びドットクロック発生回路５８へ出力する。
【００５０】
また、水平カウンタ２回路５４は、入力される映像信号の１水平走査期間内におけるドット位置（基本クロックＣＫ）をカウントし、図３（Ｄ）の如き遅延パルスＰＨ１信号の立ち上がりエッジでリセットされる。
【００５１】
ＢＧＰデコーダ５３は、水平カウンタ２回路５４から出力されるカウント値に基づいて、図３（Ｅ）の如きバーストゲートパルスを生成して、ＲＧＢデコーダ３及び反転アンプ４に出力する。
【００５２】
即ち、水平カウンタ２回路５４にリセット信号として出力される遅延パルスＰＨ１は、水平同期信号Ｈと位相同期（ロック）しているため、このカウンタのカウンタ値のデコードにより生成されるバーストゲートパルスＢＧＰは、映像信号との位相差が不変となる。
【００５３】
ドットクロック発生回路５８は、ＶＣＯ回路５２から出力される基本クロックＣＫを適宜分周して得られるドットクロックＤＣＫを水平制御信号の一部として信号側ドライバ８に出力する。
【００５４】
垂直カウンタ６１は、水平デコーダ５６の出力する図３（Ｆ）の如き内部水平同期信号Ｈ（ラインＣＫ）により映像信号中の１フィールド内における走査線位置をカウントして、カウント値を垂直デコーダ６０に出力する。
【００５５】
垂直デコーダ６０は、垂直カウンタ５９のカウント値に従って、例えば、ゲートスタート信号ＧＳＲＴを走査側ドライバ７に出力する。また、ＦＲＰ発生回路６０は、水平デコーダ５６から出力される内部水平同期信号及び同期制御回路５９からの内部垂直同期信号（内部Ｖ）に基づいて、反転信号ＦＲＰを反転アンプ４及びアンプ６に出力する。
【００５６】
走査ドライバ７は、入力するゲートスタート信号ＧＳＲＴ、ゲートパルスクロックＧＰＣＫ及びゲートリセット信号ＧＲＥＳに基づいて、走査ラインＸ１〜Ｘ２３４に、水平走査期間毎に、ゲート電圧（走査電圧）ＶＤを印加する。そして、ゲート電圧ＶＤが印加された走査ラインＸ１〜Ｘ２３４に接続されたＴＦＴはオンし、導通状態となる。
【００５７】
信号側ドライバ８は、反転アンプ４から供給される反転信号Ｒ，Ｇ，Ｂ、並びに及びコントローラ５から供給されるタイミング調整された図３（Ｇ）の如きスタートパルスＳＲＴ、クリア信号ＣＲＬ、及び出力イネーブル信号ＯＥに基づいて、ドレイン電圧（信号電圧）ＶＤを生成して、液晶表示パネル９の信号ラインＹｍ（ｍ＝１〜２８０）に順次印加する。
【００５８】
その結果、液晶表示パネル９には、水平位置調整された映像信号が、図３（Ｈ）に示す如く、表示されることになる。尚、１垂直走査期間が経過すると、垂直カウンタ６１のカウント値が２６２．５となり、これに応じて、垂直デコーダ６０は検出信号を同期制御回路５９に出力する。この信号は、同期制御回路５７により垂直同期信号Ｖに同期化され、ＦＲＰ回路６２及び垂直カウンタ６１のリセット端子Ｒに供給される。この結果、垂直カウンタ６１は新たにカウント動作を開始し、ＦＲＰ発生回路６２は前のフィールドとは逆相のＦＰＲ信号を出力する。
【００５９】
以上説明したように、本実施の形態においては、専用に設けらたＢＧＰデコーダ５３及び水平カウンタ２回路５４によりバーストゲートパルスＢＧＰを出力し、また、水平カウンタ２回路は、水平同期信号Ｈと位相同期した遅延パルスＰＨ１の立ち上がりエッジにてリセットされ、ＢＧＰデコーダ５３は、水平カウンタ２回路のカウント値のデコードにより当該バーストゲートパルスＢＧＰを発生させる構成である故、バーストゲートパルスＢＧＰと映像信号との位相差が不変となり、ＲＧＢデコーダ３及び反転アンプ４は、安定した映像信号のバースト抽出及びペデスタルクランプ動作が可能となる。
【００６０】
上記した実施の形態において示したタイミングチャートは一例にすぎず、液晶表示パネルに対する映像信号の水平表示位置を移動しても、映像信号とバーストゲートパルスＢＧＰとの位相差を常に略一定とする構成であれば、如何なる手法を用いても良い。
【００６１】
また、上記した実施の形態においては、ＴＦＴアクティブマトリックス駆動方式を用いているが、これに限定されるものではなく、例えばＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオードを用いたアクティブマトリックス駆動方式や単純マトリックス駆動方式を用いても良い。
【００６２】
【発明の効果】
以上に述べた如く、請求項１記載の発明によれば、表示位置制御手段及びバーストゲートパルス発生手段で共通の基本クロックをカウントする簡単な回路構成により、液晶表示パネルに対する映像信号の水平表示位置を移動しても、適正に映像信号のバースト信号の抽出やペデスタルクランプをおこなうことが可能となる。
【００６３】
また、請求項２記載の発明によれば、バーストゲートパルスを専用の水平カウンタ及び水平デコーダによって発生する構成である故、液晶表示パネルに対する映像信号の水平表示位置を移動しても、適正に映像信号のバースト信号の抽出やペデスタルクランプをおこなうことが可能となる。
【００６４】
また、請求項３記載の発明によれば、第１カウンタ手段及び第２カウンタ手段で共通の基本クロックを用いる簡単な回路構成により、液晶表示パネルに対する映像信号の水平表示位置を移動した場合でも、適正に映像信号のバースト信号の抽出やペデスタルクランプをおこなうことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る回路構成を示すブロック図。
【図２】図１のコントローラ内の詳細な回路構成を示すブロック図。
【図３】同実施の形態に係る動作を説明するためのタイミングチャート。
【図４】従来技術を説明するための図。
【符号の説明】
１ 液晶表示装置
２ 映像入力端子
３ ＲＧＢデコーダ
４ 反転アンプ
５ コントローラ
６ アンプ
７ 走査ドライバ
８ 信号ドライバ
９ 液晶表示パネル（ＬＣＤ）
５１ ＰＬＬ回路５１
５２ ＶＣＯ（発振回路）回路
５３ ＢＧＰデコーダ
５４ 水平カウンタ２回路
５５ 遅延制御回路
５６ 水平デコーダ
５７ 水平カウンタ
５８ ドットＣＫ発生回路
５９ 同期制御回路
６０ 垂直デコーダ
６１ 垂直カウンタ
６２ ＦＰＲ発生回路
【発明の属する技術分野】
本発明は、液晶表示装置に関し、特には、水平表示位置調整機能を備えた液晶表示装置に関する。
【０００２】
【従来の技術】
近時、液晶表示装置は、薄型軽量、低電圧駆動、及び低消費電力等の利点があるため、ＴＶや、パーソナルコンピュータ等のディスプレイとして広く利用されている。
【０００３】
ところで、液晶表示装置、特に液晶テレビにあっては、図４の概念図に示すように、その表示画面に映像信号を表示するに際し、表示画面に対して、映像信号の水平表示位置の中心を正確に設定する必要がある。そして、この水平表示位置の調整は、液晶テレビの内部に備えられたコントローラにより行っており、具体的には、信号側ドライバに供給する信号ラインの駆動の開始を指示するスタートパルスＳＲＴのタイミングを調整することにより行っていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の液晶表示装置にあっては、映像信号のバースト信号の抽出やペデスタルクランプの際に基準となる上記バーストゲートパルスと上記スタート信号とを同一の水平カウンタに基づいて生成していたため、水平表示位置をずらすべくスタートパルスをずらすと、それに伴って、バーストゲートパルスと映像信号との位相がずれ、ビデオ信号のバースト信号及びクランプ位置からはずれてしまいバースト信号の抽出やペデスタルクランプが適正に行えないという問題がある。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、映像信号の水平表示位置の調整を行っても適正に映像信号のバースト信号の抽出やペデスタルクランプをおこなうことが可能な液晶表示装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１記載の発明は、
複数の走査ラインと複数の信号ラインの各交点に表示素子がマトリックス状に配置されて成る液晶表示パネルを、走査側駆動手段及び信号側駆動手段により駆動して、映像信号を表示する液晶表示装置において、
基本クロックをカウントして前記液晶表示パネルにおける映像信号の水平表示位置を、前記映像信号からの位相差により調整し、当該調整に対応して前記基本クロックのカウントをリセットする表示位置制御手段と、
前記基本クロックをカウントして前記映像信号との位相差が一定のバーストゲートパルスを出力し、前記映像信号と同位相で前記基本クロックのカウントをリセットするバーストゲートパルス発生手段と、
前記バーストゲートパルスに基づいて前記映像信号のバースト信号の抽出若しくは前記映像信号のペデスタルクランプを行う信号処理手段と、
を備えたことにより上記課題を解決する。
【０００７】
すなわち、請求項１記載の発明によれば、複数の走査電極と複数の信号電極とがマトリックス状に配列されて成る液晶表示パネルを、走査側駆動手段及び信号側駆動手段により駆動して、映像信号を表示させる液晶表示装置において、表示位置制御手段は基本クロックをカウントして前記液晶表示パネルにおける映像信号の水平表示位置を、前記映像信号からの位相差により調整し、当該調整に対応して前記基本クロックのカウントをリセットして、バーストゲートパルス発生手段は前記基本クロックをカウントして映像信号との位相差が一定のバーストゲートパルスを出力し、前記映像信号と同位相で前記基本クロックのカウントをリセットして、信号処理手段はバーストゲートパルスに基づいて映像信号のバースト信号の抽出若しくは映像信号のペデスタルクランプを行う。
【０００８】
従って、表示位置制御手段及びバーストゲートパルス発生手段で共通の基本クロックをカウントする簡単な回路構成により、液晶表示パネルに対する映像信号の水平表示位置を移動しても、適正に映像信号のバースト信号の抽出やペデスタルクランプをおこなうことが可能となる。
【０００９】
また、この場合、請求項２記載の発明の如く、
前記バーストゲートパルス発生手段は、前記信号側駆動手段に前記液晶表示パネルにおける映像信号の表示開始を指示するスタートパルスを出力する水平カウンタ及び水平デコーダとは別に設けられた専用の水平カウンタ及び水平デコーダからなることが有効である。
【００１０】
即ち、請求項２記載の発明によれば、請求項１記載の発明において、バーストゲートパルスを専用の水平カウンタ及び水平デコーダにより出力する。
【００１１】
従って、バーストゲートパルスを専用の水平カウンタ及び水平デコーダによって発生する構成である故、液晶表示パネルに対する映像信号の水平表示位置を移動しても、適正に映像信号のバースト信号の抽出やペデスタルクランプをおこなうことが可能となる。
【００１２】
また、請求項３記載の発明は、
複数の走査ラインと複数の信号ラインの各交点に表示素子がマトリックス状に配置されて成る液晶表示パネルを、走査側駆動手段及び信号側駆動手段により駆動して、映像信号を表示する液晶表示装置において、
発振制御信号に応じて基本クロックを生成するＶＣＯ回路と、
前記基本クロックをカウントする第１カウンタ手段と、
前記第１カウンタ手段のカウンタ値に基づいて、前記液晶表示パネルにおける映像信号の表示開始を指示するスタートパルスを前記信号側駆動手段に出力し、かつ、走査クロックを出力する第１デコード手段と、
映像信号の遅延情報に基づいて、前記走査クロックを遅延させて得られる遅延信号を出力する遅延手段と、
前記遅延信号を水平同期信号と位相同期させるべく発振制御信号を出力するＰＬＬ回路と、
前記基本クロックをカウントし、かつ、前記水平同期信号と位相同期された前記遅延信号によってカウンタ値がリセットされる第２カウンタ手段と、
前記第２カウンタ手段のカウンタ値に基づいて、バーストゲートパルスを出力するバーストゲートパルス発生手段と、
前記バーストゲートパルスに基づいて、前記映像信号のバースト信号の抽出若しくは前記映像信号のペデスタルクランプを行う信号処理手段と、
を備えたことにより上記課題を解決する。
【００１３】
即ち、請求項３記載の発明によれば、
複数の走査ラインと複数の信号ラインの各交点に表示素子がマトリックス状に配置されて成る液晶表示パネルを、走査側駆動手段及び信号側駆動手段により駆動して、映像信号を表示する液晶表示装置において、ＶＣＯ回路は、発振制御信号に応じて基本クロックを生成し、第１カウンタ手段は、基本クロックをカウントし、第デコード手段は、第１カウンタ手段のカウンタ値に基づいて、液晶表示パネルにおける映像信号の表示開始を指示するスタートパルスを信号側駆動手段に出力すると共に走査クロックを出力し、遅延手段は遅延情報に基づいて、走査クロックを遅延させて得られる遅延信号を出力し、ＰＬＬ回路は遅延信号を映像信号の水平同期信号と位相同期させるべく発振制御信号を出力し、第２カウンタは基本クロックをカウントし、かつ前記水平同期信号と位相同期された前記遅延信号によってカウンタ値がリセットされ、バースゲートパルス発生手段は第２カウンタ手段のカウンタ値に基づいて、バーストゲートパルスを出力し、そして、信号処理手段はバーストゲートパルスに基づいて、映像信号のバースト信号の抽出若しくは前記映像信号のペデスタルクランプを行う。
【００１４】
従って、第１カウンタ手段及び第２カウンタ手段で共通の基本クロックを用いる簡単な回路構成により、液晶表示パネルに対する映像信号の水平表示位置を移動した場合でも、適正に映像信号のバースト信号の抽出やペデスタルクランプをおこなうことが可能となる。
【００１５】
また、この場合、請求項４記載の発明の如く、液晶表示パネルは、アクテイブマトリックス型とすることが有効である。
【００１６】
【発明の実施の形態】
以下、図面を参照して、本発明を適用した好適な実施の形態を説明する。
図１〜図４は、本実施の形態に係る液晶表示装置を説明するための図である。
【００１７】
図１は、本発明を適用した液晶表示装置１の回路構成を示すブロック図である。
図２は、図１のコントローラの具体的回路構成例を示す図である。
図３は、液晶表示装置１のタイミングチャートである。
【００１８】
図１に示す液晶表示装置１は、ＲＧＢデコーダ３、反転アンプ４、コントローラ５、アンプ６、走査ドライバ７、信号側ドライバ８、及び液晶表示パネル（ＬＣＤ）９等から構成されている。
【００１９】
先ず、図１及び図２に示される液晶表示装置１の各部から出力される信号の機能を説明する。
ＦＲＰはＲＧＢの原色信号やＶＣＯＭの極性を反転させるための反転信号であり、ＤＣＫは信号側ドライバ８内のシフトレジスタをシフトさせるためのドットクロック（シフトクロック）であり、ＳＲＴは信号側ドライバ８内のシフトレジスタのスタートパルスであり、ＣＬＲ信号は信号側ドライバ８内のシフトレジスタのクリア及びドライバ出力のプリチャージ（若しくはディスチャージ）のタイミング信号であり、ＯＥ信号は信号側ドライバ８内のサンプルホールド回路のＳ／Ｈ出力のアウトイネーブル信号であり、ＧＲＥＳ信号は走査ドライバ７内のゲート出力をリセットするゲート出力リセット信号であり、ＧＰＣＫ信号は走査ドライバ７内のゲートパルス及びシフトレジスタのシフトクロックであり、遅延制御信号ＴＣは映像信号の遅延量を可変する制御信号であり、並びに、ＢＧＰはＲＧＢデコーダ３によるコンポジット映像信号Ｃｓｙからのバースト信号の抽出及び反転アンプ４によるペデスタルクランプのためのタイミング信号である。
【００２０】
次に、液晶表示装置１の各部の構成を説明する。
先ず、映像入力端子２から入力したＮＴＳＣ方式のコンポジット映像信号はＲＧＢデコーダ３に送られる。
【００２１】
ＲＧＢデコーダ３は、入力されたコンポジット映像信号に対して同期分離検出や、コントローラ５から出力されるバーストゲートパルスＢＧＰに応じてバースト信号を抽出してクロマ処理等の処理を施すことによりＲ，Ｇ，Ｂの原色信号と水平同期信号Ｈ及び垂直同期信号Ｖよりなる同期信号とをデコード出力するものであり、得られた各同期信号Ｈ，Ｖをコントローラ５へ、原色信号Ｒ，Ｇ，Ｂを反転アンプ４へ夫々出力する。
【００２２】
反転アンプ４は、ＲＧＢデコーダ３から供給される原色信号Ｒ，Ｇ，Ｂをコントローラ５からのＢＧＰ信号に応じてペデスタルクランプすると共に、コントローラ５から出力される反転信号ＦＲＰに応じて走査ライン単位及びフィールド単位で適宣極性を反転させて得られる反転信号Ｒ，Ｇ，Ｂを上記信号側ドライバ８へ出力する。
【００２３】
コントローラ５は、その詳細な構成は後述するが、液晶表示装置１の各部の制御を司り、具体的には、ＲＧＢデコーダ３から供給される同期信号Ｈ，Ｖに基づいて、液晶表示パネル（ＬＣＤ）９の信号ラインを駆動する信号側ドライバ８に水平制御信号（ＳＴＲ，ＯＥ，ＣＬＲ，ＤＣＫ）を、同走査ラインを駆動する走査側ドライバ７に垂直制御信号（ＧＲＳＴ，ＧＲＥＳ，ＧＰＣＫ）を夫々出力する。また、コントローラ５は、反転信号ＦＲＰ生成して、反転アンプ４及びアンプ６に夫々出力すると共に、水平タイミング信号ＢＧＰを生成して、ＲＧＢデコーダ３及び反転アンプ４に夫々出力する。
そして、コントローラ５は、映像信号の遅延量を可変する情報入力である遅延制御信号ＴＣに基づいて、映像信号の水平表示位置を調整すべく、上記スタートパルスＳＲＴの出力タイミングを制御する。
【００２４】
アンプ６は、コントローラ５から入力する反転信号ＦＲＰによって走査ライン単位及びフィールド単位で適宣極性を反転させたコモン（共通）電圧ＶＣＯＭを生成して液晶表示パネル（ＬＣＤ）９の共通電極に供給する。
【００２５】
走査ドライバ７は、シフトレジスタ及びゲート回路等からなり、コントローラ５から供給される垂直制御信号に基づいて、ゲート電圧（走査電圧）ＶＧを生成し、液晶表示パネル９内の所定の走査ラインＸｎ（ｎ＝１〜２３４）に印加して選択駆動する。
【００２６】
信号側ドライバ８は、シフトレジスタ、サンプルホールド回路、レベルシフタ回路、及びゲート回路等からなり、反転アンプ４から供給される反転信号Ｒ，Ｇ，Ｂ及びコントローラ５から供給される水平制御信号に基づいて、ドレイン電圧（信号電圧）ＶＤを生成して、液晶表示パネル９の信号ラインＹｍ（ｍ＝１〜２８０）に順次印加する。
【００２７】
液晶表示パネル９は、アクティブマトリックス型が採用されており、図示しない基板上に２３４本の走査ライン（ゲートライン）Ｘｎと２８０本の信号ライン（ドレインライン）Ｙｍがマトリックス状に配置されて成り、そして、走査ラインＸｎと信号ラインＹｍの各交点にはｎチャンネルＭＯＳ型のＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）素子からなるスイッチング素子と、そのスイッチング素子のソース側に画素電極が接続されて液晶容量が構成された画素を有している。
各ＴＦＴ素子（図示せず）は、そのゲートがそれぞれ対応する走査ライン（ゲートライン）Ｘｎに接続されており、そのドレインがそれぞれ対応する信号ライン（ドレインライン）Ｙｍに接続されている。また、各ＴＦＴ素子は、そのソースに液晶容量がそれぞれ接続されており、液晶容量を構成する他方の電極には、共通電圧（コモン電圧）ＶＣＯＭの供給されるコモンライン（図示せず）が接続されている。
【００２８】
そして、液晶表示パネル９では、上述の走査ドライバ７及び信号ドライバ８によって順次走査ラインＸｎ及び信号ラインＹｍが選択駆動されて、順次選択された各画素毎の液晶容量等に映像信号に対応するドレイン電圧（信号電圧）ＶＤが印加され、電荷が保持されることにより、映像信号が表示される。
【００２９】
ところで、図２は上記コントローラ５の詳細な回路構成を例示するもので、コントローラ５は、ＰＬＬ回路５１、ＶＣＯ（発振回路）回路５２、ＢＧＰデコーダ５３、水平カウンタ２回路５４、遅延制御回路５５、水平デコーダ５６、水平カウンタ５７、ドットＣＫ発生回路５８、同期制御回路５９、垂直デコーダ６０、垂直カウンタ６１、及びＦＰＲ発生回路６２等から構成されている。
先ず、ＲＧＢデコーダ３からの水平同期信号ＨはＰＬＬ回路５１に、垂直同期信号Ｖは同期制御回路５９に夫々入力される。
【００３０】
上記水平カウンタ５７は、ＶＣＯ回路５２から出力される基本ＣＫをカウントして、入力される映像信号の１水平走査期間内におけるドット位置をカウントする。
【００３１】
上記水平デコーダ５６は、入力される映像信号の１水平走査期間内におけるドット位置をカウントする水平カウンタ５７のカウント値に基づいて、スタートパルスＳＲＴ、出力イネーブル信号ＯＥ及びクリア信号ＣＬＲを水平制御信号の一部として信号側ドライバ８に出力し、また、ゲートリセット信号ＧＲＥＳ信号及びゲートパルスクロックＧＰＣＫを垂直制御信号の一部として走査側ドライバ７に出力する。
また、水平デコーダ５６は、走査線クロックとなる内部水平同期信号（内部Ｈ）を垂直カウンタ６１及びＦＲＰ発生回路６２に出力すると共に、当該内部水平同期信号をリセット信号Ｒとして上記水平カウンタ５７へ夫々出力する。
そして、水平デコーダ５６は、水平カウンタ５７のカウント値に基づいて、走査クロックＰＨを生成して遅延制御回路５５に出力する。
【００３２】
遅延制御回路５５は、水平デコーダ５６から出力される走査クロックＰＨを、入力する遅延量制御信号ＴＣに応じて遅延させた遅延パルスＰＨ１を生成して、ＰＬＬ回路５１に出力すると共に、当該遅延パルスＰＨ１をリセット信号として水平カウンタ２回路５４に出力する。
【００３３】
ＰＬＬ回路５１は、遅延制御回路５５から供給される遅延パルスＰＨ１とＲＧＢデコーダ３から供給される水平同期信号Ｈとの位相が一致するように、ＶＣＯ（電圧発振制御回路）５２の発振制御信号の電圧を制御する。
【００３４】
ＶＣＯ回路５２は、発振制御信号の電圧に対応する周波数で発振して、基本クロックＣＫを出力する。
【００３５】
水平カウンタ２回路５４は、入力される映像信号の１水平走査期間内におけるドット位置（基本クロックＣＫ）をカウントする。尚、このカウント値は遅延パルスＰＨ１信号の立ち上がりエッジでリセットされる。
【００３６】
ＢＧＰデコーダ５３は、水平カウンタ２回路５４から出力されるカウント値に基づいて、バーストゲートパルスＢＧＰを生成して、ＲＧＢデコーダ３及び反転アンプ４に出力する。
【００３７】
上記ドットクロック発生回路５８は、ＶＣＯ５２から出力される基本クロックＣＫを適宜分周してドットクロックＤＣＫを生成して、水平制御信号の一部として信号側ドライバ８に出力する。
【００３８】
上記同期制御回路５９は、上記ＲＧＢデコーダ３から供給される垂直同期信号Ｖと垂直デコーダ６０からの検出信号により内部垂直同期信号（内部Ｖ）を発生し、これをリセット信号として上記垂直カウンタ６１、ＦＲＰ発生回路６２へ夫々出力する。
【００３９】
垂直デコーダ６０は、上記水平デコーダ５６の出力する内部水平同期信号（内部Ｈ）により映像信号中の１フィールド内における走査線位置をカウントする垂直カウンタ６１のカウント値に基づいて、ゲートスタート信号ＧＳＲＴを上記垂直制御信号の一部として走査側ドライバ７へ出力する一方、カウンタ値が２６２．５の際に、上記同期制御回路５９へ検出信号を送出する。
【００４０】
ＦＲＰ発生回路６２は、水平デコーダ５６から出力される内部水平同期信号（内部Ｈ）及び同期制御回路５９からの内部垂直同期信号（内部Ｖ）により、液晶表示パネル９の走査ライン単位及びフィールド単位で電極にかかる電圧の極性を反転させるための反転信号ＦＲＰを発生し、反転アンプ４及びアンプ６に出力する。
【００４１】
続いて、上記構成の液晶表示装置１の動作を図３のタイミングチャートを参照して説明する。
先ず、映像入力端子２から入力する図３（Ａ）の如きＮＴＳＣ方式のコンポジット映像信号ＣｓｙはＲＧＢデコーダ３へ送られる。
【００４２】
ＲＧＢデコーダ３では、入力されたコンポジット映像信号Ｃｓｙに対して同期分離検出や、ＢＧＰデコーダ５３から出力される図３（Ｅ）の如きバーストゲートパルスＢＧＰに応じてバースト信号を抽出してクロマ処理等の処理を施すことによりＲ，Ｇ，Ｂの原色信号と水平同期信号Ｈ及び垂直同期信号Ｖよりなる同期信号とをデコード出力するもので、得られた図３（Ｂ）の如き水平同期信号Ｈをコントローラ５内のＰＬＬ回路５１に、垂直同期信号Ｖをコントローラ５内の同期制御回路５９に、原色信号Ｒ，Ｇ，Ｂを反転アンプ４に夫々出力する。
【００４３】
反転アンプ４は、ＲＧＢデコーダ３から供給される原色信号Ｒ，Ｇ，ＢをＢＧＰデコーダ５３から出力されるバーストゲートパルスＢＧＰに応じてペデスタルクランプすると共に、水平デコーダ５６から出力される反転信号ＦＲＰに応じて、走査ライン単位及びフィールド単位で適宣極性を反転させて得られる反転信号Ｒ，Ｇ，Ｂを上記信号側ドライバ８へ供給する。
【００４４】
アンプ６は、コントローラ５内のＦＰＲ発生回路６２からの反転信号ＦＲＰにより走査ライン単位及びフィールド単位で適宣極性を反転させたコモン（共通）電圧ＶＣＯＭを生成して液晶表示パネル９の共通電極へ供給する。
【００４５】
コントローラ５では、映像信号を液晶表示パネル９の中央位置に表示すべく、映像信号の水平表示位置の制御を行う。即ち、遅延制御信号ＴＣに基づいて、映像信号の水平位置を調整すべく、信号側ドライバ８に信号ラインの駆動の開始を指示する上記スタートパルスＳＲＴの出力タイミングを調整する。そして、コントローラ５は、専用に設けられたＢＧＰデコーダ５３及び水平カウンタ５４により図３（Ｅ）の如きバーストゲートパルスＢＧＰを生成して、ＲＧＢデコーダ３及び反転アンプ４にそれぞれ出力する。
【００４６】
以下、コントローラ内の動作を具体的に説明する。
水平デコーダ５６は、入力される映像信号の１水平走査期間内におけるドット位置をカウントする水平カウンタ５７のカウント値に基づいて、ゲートリセット信号ＧＲＥＳ信号及びゲートパルスクロックＧＰＣＫを垂直制御信号の一部として走査ドライバ７に出力し、また、各水平走査期間が開始すると、図３（Ｇ）の如きスタート信号ＳＴＲ及びクリア信号ＣＲＬを、また、所定期間経過後出力イネーブル信号ＯＥを信号側ドライバ８に出力する。
また、水平デコーダ５６は、走査線クロックとなる図３（Ｆ）の如き内部水平同期信号（内部Ｈ）を垂直カウンタ６１及びＦＲＰ発生回路６２へ出力し、また、当該内部水平同期信号（内部Ｈ）をリセット信号Ｒとして上記水平カウンタ５７へ夫々出力する。
また、水平デコーダ５６は、水平カウンタ５７のカウンタ値に基づいて、図３（Ｃ）の如き、１周期が１ＨのＤＵＴＹ５０％の走査クロックＰＨを遅延制御回路５５に出力する。
ここで、内部水平同期信号（内部Ｈ），走査クロックＰＨ，及びスタートパルスＳＲＴは同一カウンタ（上記水平カウンタ５７）により生成されるため、これら信号の位相関係は不変である。
【００４７】
遅延制御回路５５は、水平デコーダ５６から出力される走査クロックＰＨを遅延量制御信号ＴＣに応じて遅延させた遅延パルスＰＨ１をＰＬＬ回路５１に出力すると共に、リセット信号として水平カウンタ２回路５４に出力する。
【００４８】
ＰＬＬ回路５１は、遅延制御回路５５から供給される遅延パルスＰＨ１とＲＧＢデコーダ３から供給される図３（Ｂ）の如き水平同期信号Ｈとの位相が一致するように、ＶＣＯ（電圧発振制御回路）５２の発振制御信号の電圧を制御する。即ち、ＰＬＬ回路５１により、遅延パルスＰＨ１は、図３（Ｄ）に示す如く、水平同期信号Ｈに位相同期（ロック）される。
【００４９】
ＶＣＯ回路５２は、発振制御信号の電圧に対応する周波数で発振して、基本クロックＣＫを生成して、水平カウンタ５７、水平カウンタ２回路５４及びドットクロック発生回路５８へ出力する。
【００５０】
また、水平カウンタ２回路５４は、入力される映像信号の１水平走査期間内におけるドット位置（基本クロックＣＫ）をカウントし、図３（Ｄ）の如き遅延パルスＰＨ１信号の立ち上がりエッジでリセットされる。
【００５１】
ＢＧＰデコーダ５３は、水平カウンタ２回路５４から出力されるカウント値に基づいて、図３（Ｅ）の如きバーストゲートパルスを生成して、ＲＧＢデコーダ３及び反転アンプ４に出力する。
【００５２】
即ち、水平カウンタ２回路５４にリセット信号として出力される遅延パルスＰＨ１は、水平同期信号Ｈと位相同期（ロック）しているため、このカウンタのカウンタ値のデコードにより生成されるバーストゲートパルスＢＧＰは、映像信号との位相差が不変となる。
【００５３】
ドットクロック発生回路５８は、ＶＣＯ回路５２から出力される基本クロックＣＫを適宜分周して得られるドットクロックＤＣＫを水平制御信号の一部として信号側ドライバ８に出力する。
【００５４】
垂直カウンタ６１は、水平デコーダ５６の出力する図３（Ｆ）の如き内部水平同期信号Ｈ（ラインＣＫ）により映像信号中の１フィールド内における走査線位置をカウントして、カウント値を垂直デコーダ６０に出力する。
【００５５】
垂直デコーダ６０は、垂直カウンタ５９のカウント値に従って、例えば、ゲートスタート信号ＧＳＲＴを走査側ドライバ７に出力する。また、ＦＲＰ発生回路６０は、水平デコーダ５６から出力される内部水平同期信号及び同期制御回路５９からの内部垂直同期信号（内部Ｖ）に基づいて、反転信号ＦＲＰを反転アンプ４及びアンプ６に出力する。
【００５６】
走査ドライバ７は、入力するゲートスタート信号ＧＳＲＴ、ゲートパルスクロックＧＰＣＫ及びゲートリセット信号ＧＲＥＳに基づいて、走査ラインＸ１〜Ｘ２３４に、水平走査期間毎に、ゲート電圧（走査電圧）ＶＤを印加する。そして、ゲート電圧ＶＤが印加された走査ラインＸ１〜Ｘ２３４に接続されたＴＦＴはオンし、導通状態となる。
【００５７】
信号側ドライバ８は、反転アンプ４から供給される反転信号Ｒ，Ｇ，Ｂ、並びに及びコントローラ５から供給されるタイミング調整された図３（Ｇ）の如きスタートパルスＳＲＴ、クリア信号ＣＲＬ、及び出力イネーブル信号ＯＥに基づいて、ドレイン電圧（信号電圧）ＶＤを生成して、液晶表示パネル９の信号ラインＹｍ（ｍ＝１〜２８０）に順次印加する。
【００５８】
その結果、液晶表示パネル９には、水平位置調整された映像信号が、図３（Ｈ）に示す如く、表示されることになる。尚、１垂直走査期間が経過すると、垂直カウンタ６１のカウント値が２６２．５となり、これに応じて、垂直デコーダ６０は検出信号を同期制御回路５９に出力する。この信号は、同期制御回路５７により垂直同期信号Ｖに同期化され、ＦＲＰ回路６２及び垂直カウンタ６１のリセット端子Ｒに供給される。この結果、垂直カウンタ６１は新たにカウント動作を開始し、ＦＲＰ発生回路６２は前のフィールドとは逆相のＦＰＲ信号を出力する。
【００５９】
以上説明したように、本実施の形態においては、専用に設けらたＢＧＰデコーダ５３及び水平カウンタ２回路５４によりバーストゲートパルスＢＧＰを出力し、また、水平カウンタ２回路は、水平同期信号Ｈと位相同期した遅延パルスＰＨ１の立ち上がりエッジにてリセットされ、ＢＧＰデコーダ５３は、水平カウンタ２回路のカウント値のデコードにより当該バーストゲートパルスＢＧＰを発生させる構成である故、バーストゲートパルスＢＧＰと映像信号との位相差が不変となり、ＲＧＢデコーダ３及び反転アンプ４は、安定した映像信号のバースト抽出及びペデスタルクランプ動作が可能となる。
【００６０】
上記した実施の形態において示したタイミングチャートは一例にすぎず、液晶表示パネルに対する映像信号の水平表示位置を移動しても、映像信号とバーストゲートパルスＢＧＰとの位相差を常に略一定とする構成であれば、如何なる手法を用いても良い。
【００６１】
また、上記した実施の形態においては、ＴＦＴアクティブマトリックス駆動方式を用いているが、これに限定されるものではなく、例えばＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオードを用いたアクティブマトリックス駆動方式や単純マトリックス駆動方式を用いても良い。
【００６２】
【発明の効果】
以上に述べた如く、請求項１記載の発明によれば、表示位置制御手段及びバーストゲートパルス発生手段で共通の基本クロックをカウントする簡単な回路構成により、液晶表示パネルに対する映像信号の水平表示位置を移動しても、適正に映像信号のバースト信号の抽出やペデスタルクランプをおこなうことが可能となる。
【００６３】
また、請求項２記載の発明によれば、バーストゲートパルスを専用の水平カウンタ及び水平デコーダによって発生する構成である故、液晶表示パネルに対する映像信号の水平表示位置を移動しても、適正に映像信号のバースト信号の抽出やペデスタルクランプをおこなうことが可能となる。
【００６４】
また、請求項３記載の発明によれば、第１カウンタ手段及び第２カウンタ手段で共通の基本クロックを用いる簡単な回路構成により、液晶表示パネルに対する映像信号の水平表示位置を移動した場合でも、適正に映像信号のバースト信号の抽出やペデスタルクランプをおこなうことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る回路構成を示すブロック図。
【図２】図１のコントローラ内の詳細な回路構成を示すブロック図。
【図３】同実施の形態に係る動作を説明するためのタイミングチャート。
【図４】従来技術を説明するための図。
【符号の説明】
１ 液晶表示装置
２ 映像入力端子
３ ＲＧＢデコーダ
４ 反転アンプ
５ コントローラ
６ アンプ
７ 走査ドライバ
８ 信号ドライバ
９ 液晶表示パネル（ＬＣＤ）
５１ ＰＬＬ回路５１
５２ ＶＣＯ（発振回路）回路
５３ ＢＧＰデコーダ
５４ 水平カウンタ２回路
５５ 遅延制御回路
５６ 水平デコーダ
５７ 水平カウンタ
５８ ドットＣＫ発生回路
５９ 同期制御回路
６０ 垂直デコーダ
６１ 垂直カウンタ
６２ ＦＰＲ発生回路
Claims (4)
- 複数の走査ラインと複数の信号ラインの各交点に表示素子がマトリックス状に配置されて成る液晶表示パネルを、走査側駆動手段及び信号側駆動手段により駆動して、映像信号を表示する液晶表示装置において、
基本クロックをカウントして前記液晶表示パネルにおける映像信号の水平表示位置を、前記映像信号からの位相差により調整し、当該調整に対応して前記基本クロックのカウントをリセットする表示位置制御手段と、
前記基本クロックをカウントして前記映像信号との位相差が一定のバーストゲートパルスを出力し、前記映像信号と同位相で前記基本クロックのカウントをリセットするバーストゲートパルス発生手段と、
前記バーストゲートパルスに基づいて前記映像信号のバースト信号の抽出若しくは前記映像信号のペデスタルクランプを行う信号処理手段と、
を備えたことを特徴とする液晶表示装置。 - 前記バーストゲートパルス発生手段は、前記信号側駆動手段に前記液晶表示パネルにおける映像信号の表示開始を指示するスタートパルスを出力する水平カウンタ及び水平デコーダとは別に設けられた専用の水平カウント及び水平デコーダからなることを特徴とする請求項１記載の液晶表示装置。
- 複数の走査ラインと複数の信号ラインの各交点に表示素子がマトリックス状に配置されて成る液晶表示パネルを、走査側駆動手段及び信号側駆動手段により駆動して、映像信号を表示する液晶表示装置において、
発振制御信号に応じて基本クロックを出力するＶＣＯ回路と、
前記基本クロックをカウントする第１カウンタ手段と、
前記第１カウンタ手段のカウンタ値に基づいて、前記液晶表示パネルにおける映像信号の表示開始を指示するスタートパルスを前記信号側駆動手段に出力し、かつ、走査クロックを出力する第１デコード手段と、
前記映像信号の遅延情報に基づいて、前記走査クロックを遅延させて得られる遅延信号を出力する遅延手段と、
前記遅延信号を水平同期信号と位相同期させるべく前記発振制御信号を制御するＰＬＬ回路と、
前記基本クロックをカウントし、かつ、前記水平同期信号と位相同期された前記遅延信号によってカウンタ値がリセットされる第２カウンタ手段と、
前記第２カウンタ手段のカウンタ値に基づいて、バーストゲートパルスを出力するバーストゲートパルス発生手段と、
前記バーストゲートパルスに基づいて、前記映像信号のバースト信号の抽出若しくは前記映像信号のペデスタルクランプを行う信号処理手段と、
を備えたことを特徴とする液晶表示装置。 - 前記液晶表示パネルは、アクテイブマトリックス型であることを特徴とする請求項１〜３のいずれか一項に記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16175596A JP3557480B2 (ja) | 1996-06-21 | 1996-06-21 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16175596A JP3557480B2 (ja) | 1996-06-21 | 1996-06-21 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1011027A JPH1011027A (ja) | 1998-01-16 |
| JP3557480B2 true JP3557480B2 (ja) | 2004-08-25 |
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ID=15741280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP16175596A Expired - Fee Related JP3557480B2 (ja) | 1996-06-21 | 1996-06-21 | 液晶表示装置 |
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| Country | Link |
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| JP (1) | JP3557480B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4221183B2 (ja) * | 2002-02-19 | 2009-02-12 | 株式会社日立製作所 | 液晶表示装置 |
| KR100542768B1 (ko) * | 2003-06-21 | 2006-01-20 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 구동장치 |
| JP4584725B2 (ja) * | 2005-01-25 | 2010-11-24 | シャープ株式会社 | 映像処理装置 |
-
1996
- 1996-06-21 JP JP16175596A patent/JP3557480B2/ja not_active Expired - Fee Related
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|---|---|
| JPH1011027A (ja) | 1998-01-16 |
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