JP3556491B2

JP3556491B2 - 半導体装置とその製造方法

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Publication number: JP3556491B2
Application number: JP34609298A
Authority: JP
Inventors: 秀彦神園; 一義品田; 善彦割田; 知巳牛島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-12-04
Filing date: 1998-12-04
Publication date: 2004-08-18
Anticipated expiration: 2018-12-04
Also published as: JP2000174236A

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ混載のＬＳＩに関し、特にＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）をはじめとする複数ポリシリコン層を備えた半導体メモリとその周辺の構造と製造方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭは、ユーザーがデータを電気的に書込み／消去可能な不揮発性メモリである。近年では、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）などのＣＭＯＳロジックとともに同一チップ上に集積された不揮発性メモリ混載ＬＳＩとして、携帯機器やＩＣカード等の情報機器をはじめとする幅広い分野に用いられている。
【０００３】
図１１は、１ビットごとのデータの書込み／消去が可能な一般的なＥＥＰＲＯＭメモリセルの構造例を示す断面図である。各メモリセルには、メモリトランジスタとこれに直列に接続される選択トランジスタが形成され、２つのトランジスタで単一セルが構成されている。
【０００４】
同図に示すように、メモリトランジスタは、通常のＭＯＳＦＥＴのコントロールゲート３７４と基板３１０との間にフローティングゲート３５４を持った２層ポリシリコン構造で構成されている。フローティングゲート３５４下層にはゲート酸化膜３３０が形成されているが、一部の領域には、「トンネル酸化膜」と呼ばれる１００Å程度の薄い酸化膜３３４が設けられている。
【０００５】
このトンネル酸化膜３３４の下層には、ＴＮ⁻不純物拡散領域３２４が形成されており、トンネル酸化膜３３４を介して行われるＴＮ⁻不純物拡散領域３２４からフローティングゲート３５４への電子の注入、または引き抜きによりメモリトランジスタへのデータの書き込みと消去が行われる。フローティングゲート３５４は、酸化膜により周囲を絶縁されるため、電源を切っても蓄積電荷の状態は変化せず、データの保存が可能である。
【０００６】
メモリトランジスタに隣接する選択トランジスタは、メモリトランジスタとの構造上およびプロセス上の整合性を図るため、二層ポリシリコン構造のゲート電極３５２、３７２を有しているが、この上下のゲート電極は、電気的にショートされた状態で使用される。ゲート電極３５２の両側にあたる基板表面層には、選択トランジスタのソース／ドレイン領域に相当するセルのドレイン領域３２１とＮ⁻不純物拡散領域３２２、３２３が形成されている。また、Ｎ⁻不純物拡散領域３２３とＴＮ⁻不純物拡散領域３２４とは一部重複するように形成され、両者は電気的に接続されている。メモリトランジスタの脇にあたる基板表面層には、セルのソース領域３２６が形成されている。
【０００７】
なお、図１１においては、フローティングゲート３５４とコントロールゲート３７４の間およびその周囲に形成される絶縁膜、および各種配線については便宜上図示を省略している。
【０００８】
例えば、ＥＥＰＲＯＭのメモリセルのデータを消去する際は、コントロールゲート３７４に２０Ｖ程度の高電圧を与える。そうするとトンネル酸化膜３３４を介して、ＴＮ⁻不純物拡散領域３２４からフローティングゲート３５４へ電子のトンネル注入が起こり、マイナス（−）電荷がフローティングゲート３５４に蓄積される。
【０００９】
一方、データを書き込む際は、コントロールゲート３７４にかかる電圧極性を反転させる。電子はフローティングゲート３５４からＴＮ⁻不純物拡散領域３２４へ引き抜かれる。
【００１０】
【発明が解決しようとする課題】
上述するように、データの書き込み／消去は、１００Å程度の薄いトンネル酸化膜３３４を介して高電圧を印加した際に起こる電子のトンネル現象を利用して行われる。よって、メモリセルの周辺には、駆動回路とともに、高電圧を供給するための昇圧回路等の周辺回路が必要となる。
【００１１】
近年、ＥＥＰＲＯＭを搭載したＬＳＩの微細化、プロセス負担の簡略化への要請はますます強くなっており、これらのニーズに対応するためには、ＥＥＰＲＯＭメモリセルの構造のみならず、その周辺回路を含めた検討が必要とされる。
【００１２】
以下、具体的な課題についてメモリセルに関するもの、および周辺回路に関するものについて説明する。
【００１３】
（ＥＥＰＲＯＭメモリセルに関する課題）
図１２（ａ）は、最近、本願出願人により提案され、その開発が進められているＥＥＰＲＯＭメモリセルの構造を簡易に示す平面図、図１２（ｂ）はその断面図である。基本的な構成は、図１１に示す従来の一般的なＥＥＰＲＯＭメモリセルと共通するが、薄いトンネル酸化膜５３４が、メモリトランジスタ全域に形成されている点で大きく異なる。これにより、メモリトランジスタの必要面積は、ＭＯＳトランジスタの一般的なスケーリング則にならい、トンネル酸化膜の厚みに依存し大幅な縮小化が可能にできる。
【００１４】
図１２（ａ）、図１２（ｂ）に示すように、このＥＥＰＲＯＭでは、フローティングゲート５５４への電子の注入／引き抜きは、フローティングゲート５５４の下層の基板表面層の一部に形成されたＴＮ⁻不純物拡散領域５２４とフローティングゲート５５４が対向する領域間で行われる。
【００１５】
なお、このＥＥＰＲＯＭメモリセルでは、コントロールゲート５７４およびフローティングゲート５５４の形成領域内に両ゲートを突き抜ける開口部５８０が設けられており、この開口部５８０を介してＴＮ⁻拡散領域５２４の脇に一部重複するように、セルフアライン工程を用い、Ｎ⁻不純物拡散領域５２５が形成されている。このＮ⁻不純物拡散領域５２５は、データの書き込み／消去の際、フローティングゲート５５４とＴＮ⁻不純物拡散領域５２３間にかかる高電界の影響により発生する「バンド間トンネル電流」と呼ばれる基板へのリーク電流を阻止するホールストッパとしての効果を有する。
【００１６】
このように、単一セルのみを動作させる場合においては、図１２に示すメモリセル構成を採用することにより、良好な素子性能を維持したままセルの微細化を図ることが可能となる。しかしながら、多数のメモリセルをチップ上にマトリクスに配置したＥＥＰＲＯＭでは、次のような問題を生じることがわかった。
【００１７】
図１３は、マトリクス配置されたメモリセルの一部である隣接する２つのセル（Ｓ１、Ｓ２）を抜き出し、その構成を簡易に示した断面図である。同図に示すように、通常は、ソース領域５２６を共通とし、その両側に左右対称となるように２つのセルが配置される。
【００１８】
使用に際しては、初期的にまず全てのメモリセルのデータが消去された状態とされる。即ち、全てのセルのフローティングゲートには、マイナス（−）の電荷が蓄積された状態となる。この後、必要に応じて指定されたセルにデータの書き込みが行われる。
【００１９】
よって、図１３に示すように、ソース領域５２６を共通として隣接しあうメモリセルの一方（Ｓ１）のみにデータの書き込みが行われる場合は、共通ソース領域５２６を挟み、一方のセルのフローティングゲート５５４ａにはプラス（＋）電荷が、他方のセルのフローティングゲート５５４ｂにはマイナス（−）電荷が蓄積されることとなる。このような場合において、共通ソース領域５２６から基板５１０へのリーク電流の発生や、耐圧特性の悪化が起こることがある。リーク電流の発生等は、データの書き込みを浅くし、データ保持の信頼性を低下させるとともに、書き込み可能回数を大幅に減少させる虞れがある。
【００２０】
上述する問題に鑑み、本発明の第１の目的は、チップ上にマトリクス配置した複数のＥＥＰＲＯＭを有する半導体装置において、微細化と高信頼性を兼ね添える半導体装置を提供することである。
【００２１】
（ＥＥＰＲＯＭ周辺回路についての課題：その１）
既に述べたように、ＥＥＰＲＯＭでのデータの書き込み／消去は、１００Å程度の薄いトンネル酸化膜を介してフローティングゲートとＴＮ⁻不純物拡散領域間に高電圧を印加した際に起こる電子のトンネル現象を利用して行われる。
【００２２】
よって、ＥＥＰＲＯＭセルの周辺には、このトンネル現象のために必要な高電圧を発生させる昇圧回路が必要となる。また、他の駆動回路についてもメモリセルと同様に高電圧がかかる場合があるため、必要に応じ、高耐圧構造のトランジスタ（以下、ＨＶ系トランジスタという）を備える必要がある。
【００２３】
図１４は、ＥＥＰＲＯＭとともに同一チップ上に搭載されるＨＶ系トランジスタの一例を示す概略断面図である。図中左側にＥＥＰＲＯＭのメモリセル、右側にＨＶ系トランジスタを示した。なお、ここには、Ｎウエル５１２に形成するＰチャネルＭＯＳトランジスタを例示している。
【００２４】
同図に示すように、このＨＶ系トランジスタは、ＥＥＰＲＯＭとのプロセス上の整合を図るためＥＥＰＲＯＭセルと同様に二層ポリシリコン構造からなるゲート電極５５６、５７６を有しているが、上下のゲート電極は電気的にショートさせて使用する。なお耐圧性を上げるため、ゲート酸化膜５３０としては、４００Å程度の厚い膜が使用される。
【００２５】
また、ＥＥＰＲＯＭとともに搭載するＨＶ系トランジスタでは、ソース領域５８２とドレイン領域５８３との間に高電界がかかるわけでははないので、ホットエレクトロンの発生はそれほど問題とはならず、ソース／ドレイン領域の内側脇に薄い不純物拡散領域を形成したＬＤＤ構造は採用されていない。
【００２６】
ところで、ソース／ドレイン領域の形成の際は、通常二層ポリシリコンゲート電極５７６、５５６のパターンをマスクとしてイオン注入を行うこととなるが、このマスクは、２層のポリシリコン膜と厚いゲート酸化膜等で構成されているため、かなりの高さとなる。よって、これをマスクとしてイオン注入を行うと影となる部分ができやすく、ソース／ドレイン領域５８２、５８３をゲート電極５５６の両サイドに十分に近接して形成することが難しい。また、ソース／ドレイン領域５８２、５８３は、高濃度不純物拡散領域とする必要があるが、高濃度に不純物をイオン注入する場合は、マスクエッジ近傍で十分な注入深さを確保しにくく、注入領域の端部において注入不足が生じやすい。
【００２７】
さらに他の回路とのプロセス上の整合を図る必要からイオン注入を行う際には、すでにゲート電極側面にサイドウォールが形成されていることが多いため、よけいにソース／ドレイン領域５８２、５８３をゲート電極５７６、５５６の両サイドに近接して形成することが困難となる。
【００２８】
こうなると、図中破線で示すように、ゲート電極下に形成されるチャネル形成領域５８１とソース／ドレイン領域５８１、５８２の間があいてしまいトランジスタをＯＮにした際、安定したチャネルが形成できず、オフセットトランジスタになってしまう。
【００２９】
上述する問題に鑑み、本発明の第２の目的は、ＥＥＰＲＯＭとともに混載するＨＶ系トランジスタがオフセットトランジスタとなることを防止し、信頼性の高いＥＥＰＲＯＭを搭載した半導体装置を提供することである。
【００３０】
（ＥＥＰＲＯＭ周辺回路についての課題：その２）
ＥＥＰＲＯＭメモリセルの周辺には、トンネル現象を用いたデータの書き込み／消去に必要な高電圧を得るための昇圧回路が設けられる。この昇圧回路により、例えば５Ｖの電源電圧は２０Ｖまで昇圧される。この昇圧回路中には、多くの場合キャパシタが使用される。
【００３１】
キャパシタは、一対の電極とこの電極間に挟まれた誘電体層から構成されるが、従来、二層ポリシリコン構造を有するＥＥＰＲＯＭを搭載した半導体装置においては、キャパシタを構成する下層電極として、基板表面に形成したＮ⁻不純物拡散領域を用い、誘電体層としてはＨＶ系トランジスタのゲート酸化膜として使用される厚いＳｉＯ２膜を用い、上層電極としてはゲート電極として用いられるポリシリコン膜を用いていた。
【００３２】
しかし、誘電体層として厚いＳｉＯ２膜を用いる場合、チップ上に占めるキャパシタの面積は無視できないものとなっており、チップサイズの縮小化を図る上でその面積が問題となっていた。
【００３３】
上述する問題に鑑み、本発明の第３の目的は、プロセス上の負担を伴わず、ＥＥＰＲＯＭとともに混載する昇圧回路のキャパシタサイズを縮小化することである。
【００３４】
【課題を解決するための手段】
請求項１に記載した本発明の半導体装置の特徴は、選択トランジスタとメモリトランジスタを有する複数のＥＥＰＲＯＭセルを、隣接するセルのメモリトランジスタが共通のソース領域を有するよう配置した半導体装置において、前記メモリトランジスタが、第１導電型を有する半導体基板表面上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された絶縁層と、前記絶縁層上に形成されたコントロールゲートと、前記フローティングゲート直下の一部領域にあたる該半導体基板表面層に形成された第２導電型の第１不純物拡散領域と、前記フローティングゲート脇の該半導体基板表面層に形成された第２導電型の前記ソース領域と、前記ソース領域に隣接する該基板表面層に形成された該ソース領域より低不純物濃度の第２導電型の第２不純物拡散領域と、前記コントロールゲート、前記絶縁層および前記フローティングゲートを突き抜ける開口と、この開口領域に対応する基板表面層に、前記第１不純物拡散領域より低濃度の不純物濃度を有する第２導電型の第３不純物拡散領域とを有することである。
【００３５】
上記請求項１の特徴によれば、ソース領域に隣接して設けた低不純物濃度の第２不純物拡散領域の存在により、ソース領域から基板へのバンド間リーク電流の発生等を抑制できる。即ち、上述のようなマトリクス構成のＥＥＰＲＯＭセルでは、共通するソース領域の両側にメモリセルが対称に配置されることとなるが、一方のセルのメモリトランジスタのみにデータの書き込みが行われる場合、ソース領域を介して隣接するフローティングゲートの一方にはマイナス（−）、他方にはプラス（＋）電荷が蓄積され、両者の蓄積電荷の極性の相違に伴い、書き込みを行わない一方のフローティングゲートとソース領域間に、相対的に高い電圧がかかる。上記ソース領域に隣接して設けられた第２不純物拡散領域は、当該ソース領域とフローティングゲート間にかかるこの電圧で発生する電界強度を実質的に低減し、バンド間リーク電流の発生を抑制するとともに、メモリトランジスタの実質的な耐圧特性を改善する。なお、トンネル絶縁膜には、トンネル酸化膜が含まれる。
【００３６】
また、前記メモリトランジスタが、前記コントロールゲート、前記絶縁層および前記フローティングゲートを突き抜ける開口と、この開口領域に対応する基板表面層に、前記第１不純物拡散領域より低濃度の不純物濃度を有する第２導電型の第３不純物拡散領域を有し、前記第３不純物拡散領域が、前記第１不純物拡散領域に一部重複するように形成されているので、この第３不純物拡散領域が、前記第１不純物拡散領域から基板へのバンド間電流の発生を抑制することもできる。
【００３７】
請求項２に記載するように、前記選択トランジスタが、該選択トランジスタのゲート電極脇の基板表面層に形成された第２導電型のドレイン領域と、該ドレイン領域に隣接する基板表面層に、該ドレイン領域より低不純物濃度の第２導電型の第４不純物拡散領域を有し、前記第２不純物拡散領域と、前記第３不純物拡散領域と、前記第４不純物拡散領域とが、略同一不純物濃度を有するようにすれば、これら第２、第３、第４不純物拡散領域を同一工程で形成することができる。
【００３８】
請求項３に記載する半導体装置の特徴は、前記ＥＥＰＲＯＭの周辺回路領域を有し、
前記周辺回路領域に、前記ＥＥＰＲＯＭのデータの書き込みもしくは消去に必要とされる高電圧下で動作可能であって、ソース領域およびドレイン領域のゲート側端部の基板表面層に、前記各領域とゲート電極直下のチャネル形成領域とに一部重複するように、これらと同一の導電型の不純物拡散領域を有する高耐圧ＭＯＳトランジスタを有することである。
【００３９】
上記請求項３の特徴によれば、チャネル領域に一部重複するように形成した不純物拡散領域の存在により、高耐圧ＭＯＳトランジスタのＯＮ時において、確実にチャネル領域をソース領域とドレイン領域に電気的に接続し、オフセットトランジスタの発生を防止できる。
【００４１】
請求項４に記載の半導体装置の特徴は、さらに、前記ＥＥＰＲＯＭの周辺回路領域を有し、前記周辺回路領域に、前記ＥＥＰＲＯＭのデータの書き込みもしくは消去のために必要な高電圧を供給する昇圧回路と、前記昇圧回路中に、上層電極と下層電極およびこれらの電極で挟まれた誘電体層からなるキャパシタを有し、前記誘電体層が、前記ＥＥＰＲＯＭの前記絶縁層と同一層を含むものであることである。
【００４２】
上記請求項４の特徴によれば、ＥＥＰＲＯＭセルにおいて二層ポリシリコン構造を作製する場合に、同時に昇圧回路中のキャパシタの誘電体層を形成できる。
【００４３】
請求項５に記載の半導体装置の製造方法の特徴は、選択トランジスタとメモリトランジスタを有する複数のＥＥＰＲＯＭセルを、隣接するセルのメモリトランジスタが共通のソース領域を有するよう配置された半導体装置の製造方法において、メモリトランジスタ形成領域の一部の第１導電型の基板表面層に第２導電型の第１不純物拡散領域を形成する工程と、該基板表面上に選択トランジスタのゲート絶縁膜を形成する工程と、メモリトランジスタ形成領域上の前記ゲート絶縁膜を除去し、該除去領域にトンネル絶縁膜を形成する工程と、前記ゲート絶縁膜および前記トンネル絶縁膜上に第１ポリシリコン膜、絶縁層、第２ポリシリコン膜を順次形成する工程と、前記第１ポリシリコン膜、絶縁層および第２ポリシリコン膜をそれぞれエッチングし、選択トランジスタと開口部を有するメモリトランジスタの各ゲートパターンを形成する工程と、前記各ゲートパターンを注入マスクとして、イオン注入法により基板表面層に複数の第２導電型の低濃度不純物拡散領域を形成する工程と、前記各ゲートパターン側壁にサイドウォールを形成し、これを注入マスクとして、イオン注入法により第２導電型の高濃度不純物拡散領域であるソース／ドレイン領域を形成する工程とを有し、前記低濃度不純物拡散領域を形成する工程が、前記ドレイン領域、前記第１不純物拡散領域それぞれに一部重複する低濃度不純物拡散領域とともに、前記ソース領域に一部重複する低濃度不純物拡散領域を形成することである。
【００４４】
上記請求項５の特徴によれば、低濃度不純物拡散領域を形成する工程で、ソース領域に重複する領域にも低濃度不純物拡散領域を形成するため、従来のプロセスに新たな負担をかけることなく、ソース領域から基板へのバンド間リーク電流の発生を抑制できるＥＥＰＲＯＭセルを搭載した請求項１に記載した半導体装置を提供できる。
なお、ゲート絶縁膜には、ゲート酸化膜が含まれる。
【００４５】
請求項６に記載の半導体装置の製造方法の特徴は、前記ゲート絶縁膜を形成する工程において、同時に周辺回路領域にゲート絶縁膜を形成し、前記第１ポリシリコン膜、絶縁層、第２ポリシリコン膜を順次形成する工程において、同時に前記周辺回路領域の前記ゲート絶縁膜上に前記第１ポリシリコン膜、絶縁層、第２ポリシリコン膜を順次形成し、前記各ゲートパターンを形成する工程において、同時に前記周辺回路領域に、前記第１ポリシリコン膜、絶縁層及び第２ポリシリコン膜をエッチングし、高耐圧ＭＯＳトランジスタのゲートパターンを形成し、前記第２導電型の低濃度不純物拡散領域を形成する工程において、同時に前記周辺回路領域のゲートパターンを注入マスクとして使用し、第２導電型の低濃度不純物拡散領域を形成し、この後、前記各ゲートパターン側壁に前記各ゲートパターン側壁にサイドウォールを形成し、これを注入マスクとして、ＥＥＰＲＯＭセル形成領域と高耐圧ＭＯＳトランジスタ形成領域の基板表面層にイオン注入法により第２導電型の高濃度不純物拡散領域であるソース／ドレイン領域を形成する工程を有することである。
【００４６】
上記請求項６の特徴によれば、低濃度不純物拡散領域を形成する工程で、高耐圧トランジスタのソース／ドレイン領域に一部重複する低濃度不純物拡散領域を形成したことで、従来のプロセスに新たな負担をかけることなく、オフセットトランジスタの発生がない請求項３に記載の半導体装置を提供できる。なお、ソース／ドレイン領域を形成する工程において、高耐圧ＭＯＳトランジスタ形成領域では、サイドウォールのないゲートパターンを注入マスクとしてもよい。
【００４７】
請求項７に記載の半導体装置の製造方法の特徴は、前記ゲート絶縁膜を形成する工程において、同時に周辺回路領域にゲート絶縁膜を形成し、前記第１ポリシリコン膜、絶縁層、第２ポリシリコン膜を順次形成する工程において、同時に前記周辺回路領域の前記ゲート絶縁膜上に前記第１ポリシリコン膜、絶縁層、第２ポリシリコン膜を順次形成し、前記各ゲートパターンを形成する工程において、同時に前記周辺回路領域に、前記第１ポリシリコン膜、絶縁層及び第２ポリシリコン膜をエッチングし、前記第１ポリシリコン膜を下層電極とし、前記絶縁層を誘電体層とし、前記第２ポリシリコン膜を上層電極とするキャパシタパターンを形成する工程を有することである。
【００４８】
上記請求項７の特徴によれば、前記第１ポリシリコン膜を下層電極とし、前記絶縁層を誘電体層とし、前記第２ポリシリコン膜を上層電極とする請求項４に記載の半導体装置を、従来のプロセスに新たな負担をかけることなく作製できる。
【００４９】
請求項８に記載の半導体装置の製造方法の特徴は、前記第１不純物拡散領域を形成する工程において、同時に前記周辺回路領域の基板表面層に第１不純物拡散領域を形成し、前記ゲート絶縁膜を形成する工程において、同時に周辺回路領域にゲート絶縁膜を形成し、前記第１ポリシリコン膜、絶縁層、第２ポリシリコン膜を順次形成する工程において、同時に前記周辺回路領域の前記ゲート絶縁膜上に少なくとも前記第１ポリシリコン膜を形成し、前記各ゲートパターンを形成する工程において、同時に前記周辺回路領域に、前記第１ポリシリコン膜、及びゲート絶縁膜をエッチングし、前記第１不純物拡散領域を下層電極とし、前記ゲート絶縁膜を誘電体層とし、前記第１ポリシリコン膜を上層電極とするキャパシタパターンを形成する工程を有することである。
【００５０】
上記請求項８の特徴によれば、キャパシタ形成領域の基板表面層に前記第１不純物拡散領域と同じ条件で形成した不純物拡散領域を下層電極とし、前記絶縁層もしくは前記絶縁層にトンネル絶縁膜を加えた層を誘電体層とし、前記第２ポリシリコンを上層電極と半導体装置を、従来のプロセスに新たな負担をかけることなく作製できる。
【００５４】
【発明の実施の形態】
以下、本発明の各実施の形態について説明する。
【００５５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかるＥＥＰＲＯＭメモリセルのうちソース領域を共通とする２つのメモリセルの構造を簡略に示すセル断面図である。
【００５６】
この断面図は、図２（ａ）に示すように、チップ上にマトリクス配置されるＥＥＰＲＯＭの一部を抜き出したものである。なお、図２（ａ）中、縦に伸びる細い帯状パターンが選択トランジスタのゲートパターン７２ａ、７２ｂであり、やや太く、凹凸を有する縦状パターンがメモリトランジスタのゲートパターン７４ａ、７４ｂである。また、横方向に伸びるパターンは、ソース／ドレイン領域を含む各種不純物拡散領域の形成ゾーン１２である。上下に隣接するセルは境界に形成されたスリット１００により分離されている。ソース領域の引き出し電極１１０は、４つのセルで共通となるよう形成されている。
【００５７】
図２（ｂ）は、ソース領域を共通として左右対称に配置された２つのメモリセルＳ１、Ｓ２を抜き出した平面図であり、図１に示す断面図は、この２つのセルの断面構成に相当する。
【００５８】
再び、図１に戻り説明する。第１の実施の形態にかかるＥＥＰＲＯＭメモリセルは、選択トランジスタとメモリトランジスタで構成されており、ソース領域２６を共通とし、その両側に左右対称となるように２つのセルのメモリトランジスタと選択トランジスタが配置されている。図１３に示すＥＥＰＲＯＭと同様、メモリトランジスタ形成領域の全域に薄いトンネル酸化膜３２ａ、３２ｂが形成されているため、メモリトランジスタの面積を小さく維持できる。選択トランジスタは隣接するメモリトランジスタの構造にあわせて二層ポリシリコン構造のゲート電極５２ａ、５２ｂ、７２ａ、７２ｂで形成されており、上下のポリシリコン膜は、電気的にショートして用いる。
【００５９】
本実施の形態におけるＥＥＰＲＯＭセルが図１３に示す従来のＥＥＰＲＯＭセルと異なる点は、両側のメモリセルに共通するソース領域２６の両脇に低濃度のＮ⁻不純物拡散領域２７ａ、２７ｂを形成していることである。即ち、ソース領域２６をいわゆるＬＤＤ構造にしていることである。
【００６０】
以下、ソース領域２６に隣接して形成したこのＬＤＤ構造の効果について、図１を参照しながら説明する。
【００６１】
通常、ＥＥＰＲＯＭメモリセルの初期の状態においては、全てのデータが消去され、全てのメモリセルのフローティングゲートにマイナス（−）電荷が蓄積される。この初期状態のセルに、図１に示すように、片側（図中左側）のメモリセルＳ１（選択セル）のみに書き込みを行う場合は、書き込みをおこなうメモリセルＳ１の選択トランジスタのゲート（５０ａ、７０ａ）に電圧Ｖｐｐをかけ、選択トランジスタをＯＮにする。これに伴いゲート電極５２ａ下の半導体基板表面層にはｎチャネルが形成される。
【００６２】
各メモリセルのドレイン領域２１ａ、２１ｂにはＶｐｐの電圧がかけられているため、ドレイン領域２１ａは、Ｎ⁻不純物拡散領域２２ａとこのゲート電極下にできるｎチャネルを介してＮ⁻不純物拡散領域２３ａと導通し、両領域は同電位（Ｖｐｐ）となる。さらに、Ｎ⁻不純物拡散領域２３ａとＴＮ⁻不純物拡散領域２４ａは重複形成されているため、ＴＮ⁻不純物拡散領域２４ａも同電位（Ｖｐｐ）となる。
【００６３】
一方、メモリトランジスタのコントロールゲート７４ａはグラウンド（Ｇ）に接地されているため、コントロールゲート７４ａとＴＮ⁻不純物拡散領域２４ａ間には、Ｖｐｐの電圧が印加されることになる。この結果、薄いトンネル酸化膜３２ａを介してフローティングゲート５４ａとＴＮ⁻不純物拡散領域２４ａ間に高電界がかかり、フローティングゲート５４ａに蓄積されていたマイナス（−）電荷が引き抜かれ、フローティングゲート５５ａはプラス（＋）電荷となる。
【００６４】
このとき、ソース領域２６はオープンとされているため、トンネル酸化膜３２ａを介してフローティングゲート５４ａとソース領域２６間には、メモリトランジスタのしきい値電圧Ｖｔｈに相当する電圧がかかることになる。
【００６５】
一方、データの書き込みがなされない図中右側のメモリセルＳ２（非選択セル）では、選択トランジスタのゲート７２ｂ、５２ｂおよびメモリトランジスタのコントロールゲート７４ｂはともにグラウンド（Ｇ）に接地されており、非選択メモリセルＳ２のフローティングゲート５４ｂには、左側のメモリセルＳ１とは反対の極性であるマイナス（−）電荷が蓄積されたままである。
【００６６】
上述するように、ソース領域２６と左側の選択メモリセルＳ１のフローティングゲート５４ａ間にはそのしきい値電圧Ｖｔｈに相当する電圧がかかっているが、非選択メモリセルＳ２である右側のフローティングゲート５４ｂには、左側のフローティングゲートとは極性が異なるマイナス（−）電荷が蓄積されているため相対的にソース領域２６と右側のフローティングゲート５４ｂとの間にはトンネル酸化膜３２ｂを介して高い電界がかかることになる。
【００６７】
このとき、従来のＥＥＰＲＯＭセルのように共通ソース領域２６がＬＤＤ構造を有していない場合は、非選択メモリセルＳ２側のソース領域２６とフローティングゲート５４ｂ間に直接電界がかかるため、これが強電界となる。これに伴いソース領域境界周囲にできる空乏層が基板表面層で極度に薄くなり、電子が価電子帯から伝導帯にトンネルし、あとの価電子帯にホールを残し、このホールがバンド間電流として基板中に流出する。即ち、いわゆるバンド間リーク電流が生じる。
【００６８】
また、上述のような場合、従来のＥＥＰＲＯＭセルでは、非選択セルとソース領域間には、相対的にしきい値電圧の２倍に相当する高い電位差が発生するため、メモリセルの実質的な耐圧特性が劣化し、通常の使用条件でもＶｐｐがダウンし易くなる。
【００６９】
しかし、本実施の形態におけるように、ソース領域２６の両サイドに薄い不純物濃度を有するＮ⁻不純物拡散領域２７ａ、２７ｂを設け、ＬＤＤ構造を形成した場合は、これによりソース領域２６とフローティングゲート５４ｂ間に発生する電界強度が緩和されるため、上述するようなバンド間リーク電流の発生を抑制することができる。
【００７０】
上述したケースとは逆に、右側のメモリセルＳ２のみに書き込みを行う場合においては、ソース領域２６と左側のメモリセルＳ１のフローティングゲート５４ａとの間に高い電界がかかることとなるが、この場合は、ソース領域２６の脇に形成したＮ⁻不純物拡散領域２７ａの存在により、その電界が緩和され、トンネル電流の発生が抑制できる。同様に、ソース領域２６に隣接して形成するＬＤＤ構造は、メモリセルのソース領域側の実質的な耐圧特性を改善できる。
【００７１】
図３は、本実施の形態におけるＥＥＰＲＯＭにおけるソース領域の耐圧特性の改善効果を示すものである。横軸にソース電圧（Ｖｓ）、縦軸にソース電流（Ｉｓ）を示す。参考のため、同グラフ中には、ＬＤＤ構造を有さない従来のＥＥＰＲＯＭにおける耐圧特性データもあわせて示している。
【００７２】
同グラフに示すように、従来のＥＥＰＲＯＭにおいては、ソース領域を共通とする一対のメモリセルの一方にのみ書き込みを行う場合において、他方のセルと共通ソース領域間に相対的に高い電圧が直接かかることとなるため、耐圧がもたず、ドレイン領域にかかるＶｐｐがダウンすることがあったが、本実施の形態におけるＥＥＰＲＯＭでは、耐圧性が約３倍程度向上し、上述のような書き込み条件においてもＶｐｐがダウンすることはなくなる。
【００７３】
（実施例１．１）
以下、単位メモリセルの各製造工程における断面を示す図４（ａ）〜図４（ｇ）を参照しながら、第１の実施の形態にかかるＥＥＰＲＯＭメモリセルの製造方法の実施例について説明する。なお、通常は、後述するように、同一チップ上に形成される他の回路とともに作製されるが、ここでは特にＥＥＰＲＯＭメモリセルに関する製造工程に絞って説明する。
【００７４】
まず、図４（ａ）に示すように、Ｐ型シリコン基板１０の基板表面層に、イオン注入法を用いて、Ｎ⁻不純物拡散領域２４を形成する。このときのイオン注入条件としては、例えば、加速電圧７０ＫｅＶ、ドーズ量５．０×１０^１３を用い、最終的に深さ０．３５μｍ、不純物濃度３×１０^１７ｃｍ^−３の拡散領域を形成する。
【００７５】
次に、基板表面全面に酸化法を用いて、選択トランジスタのゲート酸化膜（ＳｉＯ２膜）３０を形成する。ゲート酸化膜３０の膜厚は、十分な耐圧性を確保するため、４００〜４５０Å程度と厚くする。この後、メモリトランジスタ形成領域のゲート酸化膜３０をエッチング除去する。
【００７６】
次に、表面に膜厚約１００Åの薄いトンネル酸化膜３２を酸化法を用いて形成する。図４（ｂ）に示すように、メモリトランジスタ形成領域の基板露出面上に、トンネル酸化膜３２が形成される。
【００７７】
図４（ｃ）に示すように、ゲート酸化膜３０およびトンネル酸化膜３２が形成された表面に、酸化法を用いて膜厚約２０００Åの第１ポリシリコン膜５０を形成する。
【００７８】
図４（ｄ）に示すように、この第１ポリシリコン膜５０上に膜厚約２５０Åの絶縁層６０を形成する。この絶縁層６０は、「ＯＮＯ膜」と呼ばれるＳｉ３Ｎ４膜をＳｉＯ２の２層で挟んだ３層構造の積層膜で構成する。３層構造にすることにより、ポリシリコン膜との界面で、応力が発生しにくくなるとともに、耐圧性に優れ、さらにメモリトランジスタの縮小化にも対応できる。
【００７９】
続けて、絶縁層６０上に、熱ＣＶＤ法を用いて膜厚約４０００Åの第２ポリシリコン膜７０を形成する。
【００８０】
図４（ｅ）に示すように、通常のフォトリソグラフィ工程により、第２ポリシリコン膜７０、絶縁層６０および第１ポリシリコン膜５０をＲＩＥ法を用いて、順次エッチングし、選択トランジスタとメモリトランジスタ形成に必要なパターニングを行う。また、同時に、メモリトランジスタ中の開口部８０のパターンも形成する。この工程により、選択トランジスタのゲート電極５２、５７およびメモリトランジスタのフローティングゲート５４とコントロールゲート７４が形成される。
【００８１】
次に、図４（ｆ）に示すように、上記各種ゲートパターンを注入マスクとして、セルフアラインプロセスで、基板表面層に、Ｐ（リン）をイオン注入し、Ｎ⁻型不純物拡散領域２２、２３、２５、２７を形成する。即ち、本実施の形態の特徴であるソース領域脇に形成するＮ⁻型不純物拡散領域２７は、他の不純物拡散領域といっしょに形成できる。なお、このときのイオン注入条件は、加速電圧５０ＫｅＶ、ドーズ量１×１０^１３とし、最終的に深さ約０．３μｍ、不純物濃度１×１０^１７ｃｍ^−３以下の拡散領域を形成する。
【００８２】
図４（ｇ）に示すように、表面にＳｉＯ２膜を形成し、適度なエッチングを施すことにより、サイドウォール９０を形成し、ゲート電極とこのサイドウォールパターンを注入マスクとしてイオン注入を行い、Ｎ^＋不純物拡散領域からなるソース領域２６とドレイン領域２１を形成する。
【００８３】
こうして、先の工程で形成したＮ⁻不純物拡散領域２７に一部重複するようにソース領域２６が形成され、ＬＤＤ構造を備えたＥＥＰＲＯＭセルができあがる。
【００８４】
なお、特に記載していないが、各イオン注入は、適切なアニーリング工程を伴っているものとする（以下、同じ）。
【００８５】
以上に説明するように、第１の実施の形態にかかるＥＥＰＲＯＭセルは、従来の低濃度不純物拡散領域形成工程において、イオン注入マスクパターンを変更するだけで、工程に新たな負担を生じることなく容易にＬＤＤ構造のソース領域を形成できる。
【００８６】
（第２の実施の形態）
図５は、本発明の第２の実施の形態にかかるＥＥＰＲＯＭメモリ混載ＬＳＩに搭載された高耐圧トランジスタの構造を示す装置の断面図である。図中左側には第１の実施の形態において示したＥＥＰＲＯＭメモリセルを、その右側には同一チップ上に混載される高耐圧トランジスタ（ＨＶ系トランジスタ）を示している。
【００８７】
ここには、ｐチャネルＨＶ系トランジスタの例を示す。ｎチャネルの場合も導電型を除けば、同様な構成を有するものとする。ｐチャネルトランジスタの場合は、Ｐ型基板１０の上層に形成されたＮ型ウエル１２中に形成する。ＥＥＰＲＯＭとともに混載されるトランジスタは、プロセス上の整合性を高めるため、ゲート電極がＥＥＰＲＯＭのメモリトランジスタと同様、二層ポリシリコン構造で構成するが、上下のゲート電極５２、７２は電気的に短絡させて用いる。
【００８８】
本実施の形態におけるＨＶ系トランジスタは、従来のものと同様に、基板表面層にＰ型不純物拡散領域からなるソース領域８２とドレイン領域８３が形成され、ゲート酸化膜３０を介して、ソース領域８２とドレイン領域８３の間にゲート電極５２が形成されている。ゲート酸化膜３０は、耐圧性を維持するため、ＥＥＰＲＯＭの選択トランジスタのゲート酸化膜同様、４００Å程度の厚い膜厚とする。
【００８９】
本実施の形態に係るＨＶ系トランジスタが従来のそれと異なる点は、ソース領域８２およびドレイン領域８３の内側境界に隣接してＰ⁻型不純物拡散領域８４、８５を形成していることである。即ち、ソース領域とドレイン領域にＬＤＤ構造を形成していることである。
【００９０】
Ｐ⁻型不純物拡散領域８４、８５それぞれの一方の端部は、ソース領域８２もしくはドレイン領域８３に一部重複するように形成され、なおかつ他方の端部はゲート電極５６下層に形成されるチャネル形成領域８１と一部重複して形成されているため、従来の構成において発生していたチャネルの不連続によるオフセットトランジスタの発生を抑制できる。
【００９１】
このように上記ＬＤＤ構造は、一般的なＭＯＳトランジスタで用いられるＬＤＤ構造のようにホットエレクトロン発生阻止を主目的とするものではなく、オフセットトランジスタの発生抑制を主な効果とするものである。
【００９２】
なお、ソース領域８２やドレイン領域８３に較べ不純物濃度の低い注入層を形成しているのは、低濃度不純物拡散層の方が、注入マスクとなるゲート電極７６、５６のエッジ近傍まで十分な深さを有する拡散領域を形成できるからである。
【００９３】
（実施例２．１）
図６は、第２の実施の形態に係るＥＥＰＲＯＭとＨＶ系トランジスタの作製方法を示す工程フロー図である。以下、この工程フロー図と、図７に示す各工程における装置断面図を参考に、本実施の形態にかかるＨＶ系トランジスタの作製方法の実施例について簡単に説明する。
【００９４】
まずロット投入（Ｓ１）された半導体基板の表面の必要領域に、ウェル形成を行う（Ｓ２）。図７（ａ）に示すように、Ｐ型半導体基板１０に上述するようなＰチャネルのＨＶ系トランジスタを形成する場合には、その周囲に予め熱拡散方法もしくはイオン注入法とアニール処理を用いてＮウエル１２を形成する。
【００９５】
続いて、通常の方法を用いて、素子分離領域（ＬＯＣＯＳ）３４を形成（Ｓ３）し、トランジスタの活性領域を画定する。この後、ＥＥＰＲＯＭセルのメモリトランジスタ形成領域の一部の基板表面層にイオン注入法を用いてＴＮ⁻不純物拡散領域２４を形成する（Ｓ４）。
【００９６】
次に、トランジスタのしきい値を調整するため、ＨＶ系トランジスタのゲート電極下層にあたる領域にＰ型の不純物を薄く注入し、基板表面のＮ型不純物濃度を緩和し、チャネル形成領域８１を形成する（Ｓ５）。
【００９７】
ＨＶ系トランジスタおよびＥＥＰＲＯＭセルの選択トランジスタのゲート酸化膜に相当する膜厚約４００ÅのＳｉＯ２膜３０を基板全面に形成する（Ｓ６）。ＥＥＰＲＯＭのメモリトランジスタ形成領域のＳｉＯ２膜３０をエッチング除去し、ここに膜厚約１００Å程度の薄いトンネル酸化膜（ＳｉＯ２膜）３２を形成する（Ｓ７）。
【００９８】
図７（ｂ）に示すように、ゲート酸化膜３０およびトンネル酸化膜３２が形成された表面上に、熱ＣＶＤ法を用いて膜厚約２０００Åの第１ポリシリコン膜５０を形成する（Ｓ８）。
【００９９】
この後、図６の工程フロー図に示すように、スリットの形成を行う（Ｓ９）。このスリットとは、図７には示していないが、図２（ａ）の平面図を参照するとわかるように、各ＥＥＰＲＯＭメモリセルの境界部のトンネル酸化膜３２と第１ポリシリコン膜５０をエッチングして形成した短冊状の開口パターンであり、各セルの分離に必要とされるものである。
【０１００】
さらに、膜厚約２５０ÅのＯＮＯ膜からなる絶縁層６０を基板全面に形成し（Ｓ１０）、続けて熱ＣＶＤ法を用いて膜厚約４０００Åの第２ポリシリコン膜７０を絶縁層６０上に形成する（Ｓ１１）。
【０１０１】
図７（ｃ）に示すように、通常のフォトリソグラフィ工程により、第２ポリシリコン膜７０、絶縁層６０および第１ポリシリコン膜５０をＲＩＥ法を用いて、順次エッチングし、ＥＥＰＲＯＭおよびＨＶ系トランジスタに必要なゲートパターンを形成する（Ｓ１２）。また、同時に、メモリトランジスタ中の開口部８０のパターンも形成する。この工程により、選択トランジスタのゲート電極５２、５７およびメモリトランジスタのフローティングゲート５４、コントロールゲート７４とともに、ＨＶ系トランジスタの各ゲート電極５６、７６が形成される。
【０１０２】
次に、図７（ｄ）に示すように、上記各種ゲートパターンを注入マスクとして、セルフアラインプロセスで、基板表面層に、Ｐ（リン）をイオン注入し、Ｎ⁻型不純物拡散領域２２、２３、２５、２７を形成する。またＨＶ系トランジスタ形成領域では、ゲート電極５６、７６をイオン注入マスクとして、Ｐ型不純物イオン、例えばボロン（Ｂ）を薄く注入し、Ｐ⁻不純物拡散領域を形成する（Ｓ１３）。ゲート電極が二層ポリシリコン構造であり、ゲート酸化膜も厚いため、注入マスクパターンはかなり高いが、ドーズ量を１×１０^１３以下、イオン注入角度を０度とし、加速電圧を４０ｋｅＶとすることにより、ゲート電極５６下のチャネル領域８４に一部重複する深さ約０．４μｍ、不純物濃度５×１０^１６ｃｍ^−３以下のＰ⁻型不純物拡散領域８４、８５を形成できる。
【０１０３】
この後、図７（ｅ）に示すように、表面にＳｉＯ２膜を形成し、適度なエッチングを施すことによりサイドウォール９０を形成する（Ｓ１４）。この工程は、ＨＶ系トランジスタにおいては、本来不要な工程であるが、同一チップ上に搭載されるＥＥＰＲＯＭや他の回路との関係で、特に別工程を設けて除去等の処理をしなければ、同様にサイドウォール９１ができてしまう。
【０１０４】
続けて、このサイドウォールパターンを注入マスクとして、イオン注入を行い、ソース領域２１、８２とドレイン領域２６、８３を形成する（Ｓ１５）。ＥＥＰＲＯＭメモリセルにはリン（Ｐ）等を注入し、一方、ＰチャネルＨＶ系トランジスタ形成領域には、ボロン（Ｂ）等を注入する。例えば、ＨＶ系トランジスタのソース／ドレイン領域形成のための注入条件としては、加速電圧を５０ｋｅＶ、ドーズ量を３．０×１０^１５とし、深さ０．２μｍ、不純物濃度１×１０^１９ｃｍ^−３以上の拡散領域を形成する。
【０１０５】
こうして、先の工程で形成したＰ⁻不純物拡散領域８４、８５に一部重複するようにソース領域８２、８３が形成され、第１の実施の形態に係るＥＥＰＲＯＭセルとともに、第２の実施の形態に係るＨＶ系トランジスタが形成される。
【０１０６】
このように、ＥＥＰＲＯＭ混載ＬＳＩに形成される二層ポリシリコン構造のＨＶ系トランジスタにおいて、通常のトランジスタのＬＤＤ構造の形成工程と同様な手順により、ソース領域とドレイン領域の内側境界に隣接して不純物拡散領域を形成すれば、オフセットトランジスタになりにくいＨＶ系トランジスタを得ることができる。
【０１０７】
オフセットトランジスタが発生すると、ＥＥＰＲＯＭメモリセルに不具合があった場合に、その発見が非常に困難となるため、従来の構成においては、余分な書き込みマージン（ｗｒｉｔｅマージン）や、リテンションマージンを考慮する必要があったが、本実施の形態におけるＥＥＰＲＯＭ混載ＬＳＩでは、これらが不要となり、信頼性が向上する。
【０１０８】
なお、第２の実施の形態においては、キャパシタとともに形成するＥＥＰＲＯＭとして第１の実施の形態に係るＥＥＰＲＯＭを例示しているが、二層ポリシリコン構造を有するＥＥＰＲＯＭであれば、この構成に限定されることなく、上述する第２の実施の形態にかかるＨＶ系トランジスタの効果を得ることができる。
【０１０９】
（第３の実施の形態）
本発明の第３の実施の形態は、ＥＥＰＲＯＭメモリとともに同一チップ上に搭載される昇圧回路に用いられるキャパシタに関する。
【０１１０】
図８（ａ）〜図８（ｃ）は、第３の実施の形態に係る３種のキャパシタの構成例を示す装置断面図である。なお、図中左側には同一チップ上に搭載されるＥＥＰＲＯＭを示している。ここに示すＥＥＰＲＯＭは、第１の実施の形態に示したＥＥＰＲＯＭと同一構成を有するものである。
【０１１１】
これら３種のキャパシタに共通する特徴は、誘電体層として、いわゆるＯＮＯ膜を用いていることである。ＯＮＯ膜は、Ｓｉ３Ｎ４膜を上下２層のＳｉＯ２膜で挟んだ３層構造の積層膜であり、一般にＥＥＰＲＯＭメモリトランジスタにおいて、フローティングゲートとコントロールゲートとの間に形成される絶縁層として用いられている。
【０１１２】
従来のキャパシタでは、ＥＥＰＲＯＭのコントロールトランジスタのゲート酸化膜３０に用いられる約４００ÅのＳｉＯ２膜を誘電体層として用いていたが、これを上述のように、ＯＮＯ膜にかえれば、必要なキャパシタの面積を大幅に縮小化することが可能となる。これは、ＳｉＯ２膜の誘電率が３．９であるのに対し、Ｓｉ３Ｎ４膜の誘電率が７．５と高いことによる。
【０１１３】
誘電体層をＳｉ３Ｎ４膜のみで構成した場合は、ポリシリコン膜で形成する上下の電極と誘電体層との界面に応力が発生し易く、剥離が起こることがあるが、ポリシリコン膜とＳｉ３Ｎ４膜との間にＳｉＯ２膜を設けたＯＮＯ膜を用いた場合は、界面における応力の発生が少なく、剥離等の問題も抑制できる。
【０１１４】
図８（ａ）に示す第１のキャパシタは、半導体基板１０上に形成されたＬＯＣＯＳ膜３４上に、第１ポリシリコン膜と第２ポリシリコン膜をパターニングして得た下層電極５８と上層電極７８、およびＯＮＯ膜をパターニングして得た誘電体層６８で構成したものである。
【０１１５】
図８（ｂ）に示す第２のキャパシタは、ＥＥＰＲＯＭセルにイオン注入法を用いてＴＮ⁻不純物拡散領域２４を形成する際、同時にキャパシタ領域に形成したＴＮ⁻不純物拡散領域２４をキャパシタの下層電極２９とし、ＯＮＯ膜をパターニングして誘電体層６８を形成し、第２ポリシリコン膜をパターニングして上層電極７８を形成したものである。
【０１１６】
図８（ｃ）に示す第３のキャパシタは、第２のキャパシタとよく似ているが、後述するプロセス上の相違により、誘電体層６８をトンネル酸化膜３２とＯＮＯ膜で形成している。トンネル酸化膜３２の存在は、ＯＮＯ膜を構成する下層のＳｉＯ２膜の厚みが若干増えた程度の差に過ぎず、実質的なＯＮＯ膜の効果は変わらない。
【０１１７】
（実施例３．１）
図９（ａ）〜図９（ｄ）は、第３の実施の形態に係るＥＥＰＲＯＭと図８（ａ）に示した第１のキャパシタの作製方法を示す各工程における装置断面図である。なお、各図面左側には、同一チップ上に搭載されるＥＥＰＲＯＭを示す。これらの図を参照しながら、第１のキャパシタの作製方法について説明する。なお、本実施例においても図６に示したＥＥＰＲＯＭの工程フローに沿って、各素子を作製する。但し、ＨＶ系トランジスタの形成工程についてはここでは触れないものとする。
【０１１８】
図９（ａ）に示すように、素子分離領域形成工程（Ｓ３）で、キャパシタ形成領域全面に、ＬＯＣＯＳ膜３４を形成する。一方、この後、ＥＥＰＲＯＭのメモリセルには、必要な領域にＴＮ⁻不純物拡散領域２４を形成する（Ｓ４）。
【０１１９】
次に、図９（ｂ）に示すように、基板表面に選択トランジスタのゲート酸化膜３０を形成した（Ｓ６）後、メモリトランジスタ形成領域のゲート酸化膜３０についてはエッチング除去し、さらに基板表面にトンネル酸化膜３２を形成する（Ｓ７）。続けて、基板表面に第１ポリシリコン膜５０を形成する（Ｓ８）。キャパシタ形成領域には、ＬＯＣＯＳ膜３４上にゲート酸化膜３０とトンネル酸化膜３２および第１ポリシリコン膜５０が積層される。
【０１２０】
この後、ＥＥＰＲＯＭのメモリトランジスタのセル境界部分に、第１ポリシリコン膜とトンネル酸化膜を短冊状にエッチングしたスリット１００（図２参照）を形成する（Ｓ６）（図９中には図示せず）が、キャパシタ形成領域はそのままとする。
【０１２１】
図９（ｃ）に示すように、第１ポリシリコン膜５０上に、ＯＮＯ膜からなる絶縁層６０を形成する。この絶縁層６０を構成する上層と下層のＳｉＯ２膜は酸化法を用いて作製する。例えば反応ガスとしてＯ２を使用し、基板温度９００℃、の条件を用いる。中間層であるＳｉ３Ｎ４膜は、ＣＶＤ法を用いて、基板温度７００℃の条件を用いる。例えば、上層のＳｉＯ２膜の膜厚を６０Å、Ｓｉ３Ｎ４膜の膜厚を１４０Å、下層のＳｉＯ２膜を７０Åとする。
【０１２２】
図９（ｄ）に示すように、通常のフォトリソグラフィ工程を用いて、第２ポリシリコン膜７０、絶縁層（ＯＮＯ膜）６０および第１ポリシリコン膜５０をＲＩＥ法を用いて、順次エッチングし、ＥＥＰＲＯＭ形成領域に必要なゲートパターン（５２、７２、５４、７４）および開口部を形成する（Ｓ１２）とともに、キャパシタ形成領域においてもエッチングを行い、下層電極５８、誘電体層６８および上層電極７８から構成されるキャパシタを形成する。
【０１２３】
このように、キャパシタの誘電体層としてＳｉ３Ｎ４膜を含むＯＮＯ膜を用いることにより、誘電体層６８としてＳｉＯ２膜のみを用いていた従来のキャパシタと比較しその面積を約６０％まで縮小することが可能となる。
【０１２４】
なお、この後、ＥＥＰＲＯＭ形成領域では、さらに必要なＮ⁻不純物拡散領域２２、２３、２５、２７とソース／ドレイン領域２１、２６が形成され、図８（ａ）に示す装置ができる。
【０１２５】
（実施例３．２）
図１０（ａ）〜図１０（ｄ）は、第３の実施の形態に係るＥＥＰＲＯＭと図８（ｂ）に示した第２のキャパシタの作製方法を示す各工程における装置断面図である。なお、各図面左側には、同一チップに搭載されるＥＥＰＲＯＭを示す。これらの図を参照しながら、図８（ｂ）に示す第２のキャパシタの作製方法について説明する。
【０１２６】
まず、図１０（ａ）に示すように、素子分離領域形成工程（Ｓ３）で、キャパシタ形成領域を画定するように、その周囲にＬＯＣＯＳ膜３４を形成する。続く工程で、ＥＥＰＲＯＭのメモリセルの必要な領域にＴＮ⁻不純物拡散領域２４を形成する（Ｓ４）。また、同時にキャパシタ形成領域にもＴＮ⁻不純物拡散領域２９を形成する。このＴＮ⁻不純物拡散領域２９がキャパシタの下層電極を構成する。
【０１２７】
次に、基板表面に選択トランジスタのゲート酸化膜３０を形成し（Ｓ６）、この後メモリトランジスタ形成領域のゲート酸化膜３０についてはエッチング除去し、基板表面にトンネル酸化膜３２を形成する（Ｓ７）。さらに、基板表面に第１ポリシリコン膜５０を形成する。キャパシタ形成領域にも、ゲート酸化膜３０、トンネル酸化膜３２および第１ポリシリコン膜５０が積層される。
【０１２８】
この後、ＥＥＰＲＯＭのメモリトランジスタのセル境界部分の第１ポリシリコン膜５０とトンネル酸化膜３２を短冊状にエッチングし、スリットを形成する（Ｓ９）（図９中には図示せず）工程で、キャパシタ形成領域の第１ポリシリコン膜５０とトンネル酸化膜３２およびゲート酸化膜３０も一緒にエッチング除去する。キャパシャタ形成領域は、図１０（ｂ）に示すように、ＴＮ⁻不純物拡散領域２９が露出した状態となる。
【０１２９】
次に、図１０（ｃ）に示すように、基板表面にＯＮＯ膜からなる絶縁層６０を形成する。この絶縁層６０は、上述の実施例３．１と同様な条件で作製する。
【０１３０】
図１０（ｄ）に示すように、第２ポリシリコン膜７０、絶縁層６０および第１ポリシリコン膜５０をＲＩＥ法を用いて、順次エッチングし、ＥＥＰＲＯＭ形成領域に必要なゲートパターン５２、７２、５４、７４および開口部を形成するとともに、キャパシタ形成領域においてもエッチングを行い、ＯＮＯ膜（絶縁層）６０で誘電体層６８、第２ポリシリコン膜７８で上層電極７８を形成し、キャパシタを完成する。
【０１３１】
なお、ＥＥＰＲＯＭ形成領域で、さらに、必要なＮ⁻不純物拡散領域２２、２３、２５、２７とソース／ドレイン領域２１、２６を形成すれば、図８（ｂ）に示す装置ができあがる。
【０１３２】
なお、キャパシタ形成領域において、ゲート酸化膜３０をエッチングし、トンネル酸化膜３２についてはエッチングせずにそのまま残すこともできる。この場合は、図８（ｃ）に示すように、誘電体層としてトンネル酸化膜３２と絶縁層（ＯＮＯ膜）６０の積層膜を用いることとなる。
【０１３３】
このように、本実施の形態におけるキャパシタは、ＥＥＰＲＯＭメモリセルで用いられる各層をキャパシタの上下電極と誘電体層として利用するため、キャパシタ形成において新たな工程の負担を伴うことがない。
【０１３４】
なお、第３の実施の形態においては、キャパシタとともに形成するＥＥＰＲＯＭとして第１の実施の形態に係るＥＥＰＲＯＭを例示しているが、この構成に限定されるものではない。例えば、図８（ａ）に示す第１のキャパシタの例であれば、二層ポリシリコン構造を有し、ＯＮＯ膜を有するＥＥＰＲＯＭであれば、工程の負担を伴うことなく第１のキャパシタを形成できる。
【０１３５】
また、第２、第３のキャパシタの場合は、ＥＥＰＲＯＭが必ずしも二層ポリシリコン構造である必要もない。
【０１３６】
【発明の効果】
以上、説明したように、本発明の第１の主な特徴は、隣接しあうセルが共通のソース領域を有するようにマトリクス状に配置された複数のＥＥＰＲＯＭセルを搭載した半導体装置において、該ＥＥＰＲＯＭセルのメモリトランジスタ形成領域全域に薄いトンネル絶縁膜を有するとともに、上記共通ソース領域に隣接する該基板表面層に、当該ソース領域より低不純物濃度の第２導電型の不純物拡散領域を有することである。
【０１３７】
ソース領域を共通として隣接する２つのセルの一方にのみ書き込みを行う場合において当該ソース領域と書き込みが行われない一方のセルのフローティングゲート間にかかる電界強度を実質的に低減し、バンド間リーク電流の発生を抑制するとともに、メモリトランジスタの実質的な耐圧特性を改善することができる。よって、メモリセルのサイズを小さく維持したまま、データの信頼性が高く、書き込み可能回数も大幅に増やすことができる。
【０１３８】
本発明の半導体装置の第２の主な特徴は、二層ポリシリコン構造を有するＥＥＰＲＯＭセルと、前記ＥＥＰＲＯＭのデータの書き込みもしくは消去に必要とされる高電圧下で動作可能な高耐圧ＭＯＳトランジスタとを有する半導体装置において、前記高耐圧ＭＯＳトランジスタが、ソース領域およびドレイン領域の内側基板表面層に、前記各領域とゲート電極直下のチャネル形成領域とに一部重複するように、不純物拡散領域形成したことである。
【０１３９】
チャネル形成領域に重複するように形成した不純物拡散領域の存在により、オフセットトランジスタの発生を防止できるため、信頼性の高い動作を確保できる。
【０１４０】
本発明の半導体装置の第３の主な特徴は、二層ポリシリコン構造を有するＥＥＰＲＯＭセルと、前記ＥＥＰＲＯＭのデータの書き込みもしくは消去のために必要な高電圧を供給する昇圧回路とを有する半導体装置において、前記昇圧回路が、下層電極と上層電極およびこれらの電極で挟まれた誘電体層からなるキャパシタを用いたものであり、前記誘電体層が、前記二層ポリシリコン構造を構成する第１ポリシリコン膜と第２ポリシリコン膜の間に形成された絶縁層と同一材料、例えば酸化シリコン膜、窒化シリコン膜、酸化シリコン膜が順に積層された絶縁層で形成されたものであることである。
【０１４１】
ＥＥＰＲＯＭセルにおいて二層ポリシリコン構造を作製する場合に、同時に昇圧回路中の上記キャパシタを形成できるため、工程の負担を伴わずキャパシタの形成ができるとともに、前記誘電体層が、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の順に積層された層で形成されていれば、誘電率の高い窒化シリコン膜の存在により、キャパシタの面積を縮小できる。また、誘電体層中の酸化シリコン膜の存在は、キャパシタの上層電極、下層電極をポリシリコン膜で形成する場合に、窒化シリコン膜が電極に直接接する場合に比較し、電極と誘電体層との境界で発生する応力等を緩和できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＥＥＰＲＯＭの構成を示す装置断面図である。
【図２】本発明の第１の実施の形態におけるＥＥＰＲＯＭのメモリセルの配置を示す装置平面図である。
【図３】本発明の第１の実施の形態におけるＥＥＰＲＯＭの耐圧特性を示すグラフである。
【図４】本発明の第１の実施の形態におけるＥＥＰＲＯＭの製造方法を説明するための各工程における装置の部分断面図である。
【図５】本発明の第２の実施の形態における半導体装置の構成を示す装置断面図である。
【図６】本発明の第２の実施の形態における半導体装置の作製方法を示す工程フロー図である。
【図７】本発明の第２の実施の形態における半導体装置の製造方法を説明するための各工程における装置断面図である。
【図８】本発明の第３の実施の形態における３種の半導体装置の構成を示す装置断面図である。
【図９】本発明の第３の実施の形態における一の半導体装置の製造方法を説明するための各工程における装置断面図である。
【図１０】本発明の第３の実施の形態における他の半導体装置の製造方法を説明するための各工程における装置断面図である。
【図１１】従来のＥＥＰＲＯＭセルの構成を示す装置断面図である。
【図１２】従来のＥＥＰＲＯＭセルの構成を示す装置平面図と断面図である。
【図１３】従来のマトリクス配置されたＥＥＰＲＯＭセルの構成を示す装置断面図である。
【図１４】従来のＥＥＰＲＯＭセルとこれと同一チップ上に搭載される高耐圧トランジスタの構成を示す装置断面図である。
【符号の説明】
１０基板
２１ａ、２１ｂドレイン領域
２２ａ、２３ａ、２５ａ、２２ｂ、２３ｂ、２５ｂＮ⁻不純物拡散領域
２４ａ、２４ｂＴＮ⁻不純物拡散領域
２６ソース領域
２７ａ、２７ｂＮ⁻不純物拡散領域
３０ゲート酸化膜
３２トンネル酸化膜
５２ａ、５４ｂフローティングゲート
７４ａ、７４ｂコントロールゲート

Claims

選択トランジスタとメモリトランジスタを有する複数のＥＥＰＲＯＭセルを、隣接するセルのメモリトランジスタが共通のソース領域を有するよう配置した半導体装置において、
前記メモリトランジスタが、
第１導電型を有する半導体基板表面上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローティングゲートと、
前記フローティングゲート上に形成された絶縁層と、
前記絶縁層上に形成されたコントロールゲートと、
前記フローティングゲート直下の一部領域にあたる該半導体基板表面層に形成された第２導電型の第１不純物拡散領域と、
前記フローティングゲート脇の該半導体基板表面層に形成された第２導電型の前記ソース領域と、
前記ソース領域に隣接する該基板表面層に形成された該ソース領域より低不純物濃度の第２導電型の第２不純物拡散領域と、
前記コントロールゲート、前記絶縁層および前記フローティングゲートを突き抜ける開口と、
この開口領域に対応する基板表面層に、前記第１不純物拡散領域より低濃度の不純物濃度を有する第２導電型の第３不純物拡散領域とを有することを特徴とする半導体装置。
前記選択トランジスタが、該選択トランジスタのゲート電極脇に形成された第２導電型のドレイン領域と、該ドレイン領域のゲート電極側に隣接する該基板表面層に、当該ドレイン領域より低不純物濃度の第２導電型の第４不純物拡散領域を有し、
前記第２不純物拡散領域、前記第３不純物拡散領域、および前記第４不純物拡散領域が、略同一不純物濃度を有することを特徴とする請求項１に記載の半導体装置。
さらに、前記ＥＥＰＲＯＭの周辺回路領域を有し、
前記周辺回路領域に、前記ＥＥＰＲＯＭのデータの書き込みもしくは消去に必要とされる高電圧下で動作可能であって、ソース領域およびドレイン領域のゲート側端部の基板表面層に、前記各領域とゲート電極直下のチャネル形成領域とに一部重複するように、これらと同一の導電型の不純物拡散領域を有する高耐圧ＭＯＳトランジスタを有することを特徴とする請求項１に記載の半導体装置。
さらに、前記ＥＥＰＲＯＭの周辺回路領域を有し、
前記周辺回路領域に、前記ＥＥＰＲＯＭのデータの書き込みもしくは消去のために必要な高電圧を供給する昇圧回路と、
前記昇圧回路中に、上層電極と下層電極およびこれらの電極で挟まれた誘電体層からなるキャパシタを有し、
前記誘電体層が、前記ＥＥＰＲＯＭの前記絶縁層と同一層を含むものであることを特徴とする請求項１に記載の半導体装置。
選択トランジスタとメモリトランジスタを有する複数のＥＥＰＲＯＭセルを、隣接するセルのメモリトランジスタが共通のソース領域を有するよう配置された半導体装置の製造方法において、
メモリトランジスタ形成領域の一部の第１導電型の基板表面層に第２導電型の第１不純物拡散領域を形成する工程と、
該基板表面上に選択トランジスタのゲート絶縁膜を形成する工程と、
メモリトランジスタ形成領域上の前記ゲート絶縁膜を除去し、該除去領域にトンネル絶縁膜を形成する工程と、
前記ゲート絶縁膜および前記トンネル絶縁膜上に第１ポリシリコン膜、絶縁層、第２ポリシリコン膜を順次形成する工程と、
前記第１ポリシリコン膜、絶縁層および第２ポリシリコン膜をそれぞれエッチングし、選択トランジスタと開口部を有するメモリトランジスタの各ゲートパターンを形成する工程と、
前記各ゲートパターンを注入マスクとして、イオン注入法により基板表面層に複数の第２導電型の低濃度不純物拡散領域を形成する工程と、
前記各ゲートパターン側壁にサイドウォールを形成し、これを注入マスクとして、イオン注入法により第２導電型の高濃度不純物拡散領域であるソース／ドレイン領域を形成する工程とを有し、
前記低濃度不純物拡散領域を形成する工程が、前記ドレイン領域、前記第１不純物拡散領域それぞれに一部重複する低濃度不純物拡散領域とともに、前記ソース領域に一部重複する低濃度不純物拡散領域を形成することを特徴とする半導体装置の製造方法。
前記ゲート絶縁膜を形成する工程において、同時に周辺回路領域にゲート絶縁膜を形成し、
前記第１ポリシリコン膜、絶縁層、第２ポリシリコン膜を順次形成する工程において、同時に前記周辺回路領域の前記ゲート絶縁膜上に前記第１ポリシリコン膜、絶縁層、第２ポリシリコン膜を順次形成し、
前記各ゲートパターンを形成する工程において、同時に前記周辺回路領域に、前記第１ポリシリコン膜、絶縁層及び第２ポリシリコン膜をエッチングし、高耐圧ＭＯＳトランジスタのゲートパターンを形成し、
前記第２導電型の低濃度不純物拡散領域を形成する工程において、同時に前記周辺回路領域のゲートパターンを注入マスクとして使用し、第２導電型の低濃度不純物拡散領域を形成し、
この後、前記各ゲートパターン側壁にサイドウォールを形成し、これを注入マスクとして、ＥＥＰＲＯＭセル形成領域と高耐圧ＭＯＳトランジスタ形成領域の基板表面層にイオン注入法により第２導電型の高濃度不純物拡散領域であるソース／ドレイン領域を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
前記ゲート絶縁膜を形成する工程において、同時に周辺回路領域にゲート絶縁膜を形成し、
前記第１ポリシリコン膜、絶縁層、第２ポリシリコン膜を順次形成する工程において、同時に前記周辺回路領域の前記ゲート絶縁膜上に前記第１ポリシリコン膜、絶縁層、第２ポリシリコン膜を順次形成し、
前記各ゲートパターンを形成する工程において、同時に前記周辺回路領域に、前記第１ポリシリコン膜、絶縁層及び第２ポリシリコン膜をエッチングし、前記第１ポリシリコン膜を下層電極とし、前記絶縁層を誘電体層とし、前記第２ポリシリコン膜を上層電極とするキャパシタパターンを形成することを特徴とする請求項５に記載の半導体装置の製造方法。
前記第１不純物拡散領域を形成する工程において、同時に前記周辺回路領域の基板表面層に第１不純物拡散領域を形成し、
前記ゲート絶縁膜を形成する工程において、同時に周辺回路領域にゲート絶縁膜を形成し、
前記第１ポリシリコン膜、絶縁層、第２ポリシリコン膜を順次形成する工程において、同時に前記周辺回路領域の前記ゲート絶縁膜上に少なくとも前記第１ポリシリコン膜を形成し、
前記各ゲートパターンを形成する工程において、同時に前記周辺回路領域に、前記第１ポリシリコン膜、及びゲート絶縁膜をエッチングし、前記第１不純物拡散領域を下層電極とし、前記ゲート絶縁膜を誘電体層とし、前記第１ポリシリコン膜を上層電極とするキャパシタパターンを形成することを特徴とする請求項５に記載の半導体装置の製造方法。