JP3525928B2 - 液晶装置の駆動回路、液晶装置の駆動方法及び液晶装置 - Google Patents
液晶装置の駆動回路、液晶装置の駆動方法及び液晶装置Info
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- JP3525928B2 JP3525928B2 JP2002137590A JP2002137590A JP3525928B2 JP 3525928 B2 JP3525928 B2 JP 3525928B2 JP 2002137590 A JP2002137590 A JP 2002137590A JP 2002137590 A JP2002137590 A JP 2002137590A JP 3525928 B2 JP3525928 B2 JP 3525928B2
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- 239000004973 liquid crystal related substance Substances 0.000 title claims description 36
- 238000000034 method Methods 0.000 title claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- 210000002858 crystal cell Anatomy 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示体を交流反
転駆動する液晶表示体駆動装置に関するものである。
転駆動する液晶表示体駆動装置に関するものである。
【０００２】
【従来の技術】従来、この種の交流反転駆動型の液晶表
示体駆動回路としては、図５に示されるＡ級動作方式の
駆動回路構成が一般的である。スイッチＳＷ１がオンす
るとビデオ信号はコンデンサ２に蓄積され、オペアンプ
３により増幅される。オペアンプ３の出力端子にはトー
テムポール構成のＭＯＳＦＥＴ４，５が接続されてお
り、このドレイン電流Ｉ1 にオペアンプ３の増幅出力が
重畳し、液晶表示体（ＬＣＤ）は駆動される。
示体駆動回路としては、図５に示されるＡ級動作方式の
駆動回路構成が一般的である。スイッチＳＷ１がオンす
るとビデオ信号はコンデンサ２に蓄積され、オペアンプ
３により増幅される。オペアンプ３の出力端子にはトー
テムポール構成のＭＯＳＦＥＴ４，５が接続されてお
り、このドレイン電流Ｉ1 にオペアンプ３の増幅出力が
重畳し、液晶表示体（ＬＣＤ）は駆動される。
【０００３】しかし、このような駆動回路構成では各Ｍ
ＯＳＦＥＴ４，５にドレイン電流Ｉ 1 が常時流れている
ため、消費電力は大きくなってしまう。従って、ＬＣＤ
ドライバチップは発熱し、また、多数のＬＣＤ画素を駆
動するための多ピン出力化に適していない。
ＯＳＦＥＴ４，５にドレイン電流Ｉ 1 が常時流れている
ため、消費電力は大きくなってしまう。従って、ＬＣＤ
ドライバチップは発熱し、また、多数のＬＣＤ画素を駆
動するための多ピン出力化に適していない。
【０００４】図６はこのような不都合を解消すべく、低
消費電力化を図ったプリチャージ方式の駆動回路構成を
示している。この駆動回路はトーテムポール構成の出力
ドライブトランジスタを微小定電流源６および大電流ド
ライバ７で構成したものである。すなわち、コンデンサ
８に保持されている表示データをＬＣＤ９に転送する直
前に、毎回スイッチＳＷ１０をオフさせた状態でスイッ
チＳＷ１１，スイッチＳＷ１２をオンさせ、ＬＣＤ９を
一旦ＶDDレベルの電荷でプリチャージする。次いで、ス
イッチＳＷ１１，スイッチＳＷ１２をオフさせ、スイッ
チＳＷ１０をオンさせてコンデンサ８に保持されている
ビデオ信号を取り出し、オペアンプ１３で増幅する。ト
ーテムポール構成の出力ドライブトランジスタには常時
微小電流が流れているが、このオペアンプ１３の増幅出
力が入力された時にだけ大電流ドライバ７にシンク電流
が流れ、ほぼこのシンク電流によって実質的なデータ書
き込みが行われる。
消費電力化を図ったプリチャージ方式の駆動回路構成を
示している。この駆動回路はトーテムポール構成の出力
ドライブトランジスタを微小定電流源６および大電流ド
ライバ７で構成したものである。すなわち、コンデンサ
８に保持されている表示データをＬＣＤ９に転送する直
前に、毎回スイッチＳＷ１０をオフさせた状態でスイッ
チＳＷ１１，スイッチＳＷ１２をオンさせ、ＬＣＤ９を
一旦ＶDDレベルの電荷でプリチャージする。次いで、ス
イッチＳＷ１１，スイッチＳＷ１２をオフさせ、スイッ
チＳＷ１０をオンさせてコンデンサ８に保持されている
ビデオ信号を取り出し、オペアンプ１３で増幅する。ト
ーテムポール構成の出力ドライブトランジスタには常時
微小電流が流れているが、このオペアンプ１３の増幅出
力が入力された時にだけ大電流ドライバ７にシンク電流
が流れ、ほぼこのシンク電流によって実質的なデータ書
き込みが行われる。
【０００５】図７はこのプリチャージ方式の駆動回路に
よってＬＣＤ９に印加される駆動電圧の波形を示してい
る。同図（ａ）に示すように、スイッチＳＷ１１，スイ
ッチＳＷ１２は１データ送出期間Ｔ1 毎にオンする。こ
れら各スイッチＳＷ１１，ＳＷ１２がオンすると、同図
（ｂ）に示すように、ビデオ信号Ｖ1 が転送される直前
にＶDDレベルの正極性プリチャージ電圧がＬＣＤ９に印
加され、その直後にビデオ信号Ｖ1 が転送される。従っ
て、このようなプリチャージ方式の駆動回路構成によれ
ば、トーテムポール構成の出力ドライブトランジスタに
は常時微小電流しか流れないため、前記のＡ級動作方式
駆動回路よりもバイアス電流が極力抑制され、低消費電
力化が図られる。
よってＬＣＤ９に印加される駆動電圧の波形を示してい
る。同図（ａ）に示すように、スイッチＳＷ１１，スイ
ッチＳＷ１２は１データ送出期間Ｔ1 毎にオンする。こ
れら各スイッチＳＷ１１，ＳＷ１２がオンすると、同図
（ｂ）に示すように、ビデオ信号Ｖ1 が転送される直前
にＶDDレベルの正極性プリチャージ電圧がＬＣＤ９に印
加され、その直後にビデオ信号Ｖ1 が転送される。従っ
て、このようなプリチャージ方式の駆動回路構成によれ
ば、トーテムポール構成の出力ドライブトランジスタに
は常時微小電流しか流れないため、前記のＡ級動作方式
駆動回路よりもバイアス電流が極力抑制され、低消費電
力化が図られる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のプリチャージ方式の液晶表示体駆動回路において
は、図７に示すＬＣＤ駆動電圧波形の正極性位相時と負
極性位相時との各印加電圧実効値の大きさが相違してい
る。このため、ＬＣＤ駆動電圧の正負のバランスは崩
れ、同図に点線で示すビデオ信号電圧コモンレベルＶ．
ＣＯＭ．はＬＣＤへの印加電圧コモンレベルＬＣ．ＣＯ
Ｍ．と異なってしまう。これはプリチャージ電圧がビデ
オ信号の正極性位相時、負極性位相時に関らず常にＶDD
レベルで印加されるため、波形面積が正極性位相時の方
が大きくなっているからである。従って、従来、このよ
うな正負各印加電圧実効値のバランスの崩れにより、Ｌ
ＣＤのコントラストは低下し、また、フリッカは増大し
てＬＣＤの画質は劣化していた。
来のプリチャージ方式の液晶表示体駆動回路において
は、図７に示すＬＣＤ駆動電圧波形の正極性位相時と負
極性位相時との各印加電圧実効値の大きさが相違してい
る。このため、ＬＣＤ駆動電圧の正負のバランスは崩
れ、同図に点線で示すビデオ信号電圧コモンレベルＶ．
ＣＯＭ．はＬＣＤへの印加電圧コモンレベルＬＣ．ＣＯ
Ｍ．と異なってしまう。これはプリチャージ電圧がビデ
オ信号の正極性位相時、負極性位相時に関らず常にＶDD
レベルで印加されるため、波形面積が正極性位相時の方
が大きくなっているからである。従って、従来、このよ
うな正負各印加電圧実効値のバランスの崩れにより、Ｌ
ＣＤのコントラストは低下し、また、フリッカは増大し
てＬＣＤの画質は劣化していた。
【０００７】
【課題を解決するための手段】本発明はこのような課題
を解決するためになされたものであり、液晶表示体の画
素を駆動するドライバ回路を構成する液晶装置の駆動回
路において、前記ドライバ回路は、画像信号に応じた信
号がゲートに供給されるｐチャネル型の第１トランジス
タ及びｎチャネル型の第２トランジスタと、前記第１ト
ランジスタと直列接続されるｎチャネル型の第３トラン
ジスタを有する第１の微小定電流源と、前記第２トラン
ジスタと直列接続されるｐチャネル型の第４トランジス
タを有する第２の微小定電流源と、前記第１トランジス
タと前記第１の微小定電流源の直列接続点と前記画素と
の間に介挿される第１スイッチと、前記第２トランジス
タと前記第２の微小定電流源の直列接続点と前記画素と
の間に介挿される第２のスイッチとを備え、前記画素に
画像信号の正極性信号成分を供給するときには、前記第
３トランジスタと及び前記第１スイッチをオン状態、前
記第４トランジスタ及び前記第２スイッチをオフ状態と
し、前記画素に画像信号の負極性信号成分を供給すると
きには、前記４トランジスタ及び前記第２スイッチをオ
ン状態、前記第３トランジスタ及び前記第１スイッチを
オフ状態とする。
を解決するためになされたものであり、液晶表示体の画
素を駆動するドライバ回路を構成する液晶装置の駆動回
路において、前記ドライバ回路は、画像信号に応じた信
号がゲートに供給されるｐチャネル型の第１トランジス
タ及びｎチャネル型の第２トランジスタと、前記第１ト
ランジスタと直列接続されるｎチャネル型の第３トラン
ジスタを有する第１の微小定電流源と、前記第２トラン
ジスタと直列接続されるｐチャネル型の第４トランジス
タを有する第２の微小定電流源と、前記第１トランジス
タと前記第１の微小定電流源の直列接続点と前記画素と
の間に介挿される第１スイッチと、前記第２トランジス
タと前記第２の微小定電流源の直列接続点と前記画素と
の間に介挿される第２のスイッチとを備え、前記画素に
画像信号の正極性信号成分を供給するときには、前記第
３トランジスタと及び前記第１スイッチをオン状態、前
記第４トランジスタ及び前記第２スイッチをオフ状態と
し、前記画素に画像信号の負極性信号成分を供給すると
きには、前記４トランジスタ及び前記第２スイッチをオ
ン状態、前記第３トランジスタ及び前記第１スイッチを
オフ状態とする。
【０００８】また、液晶表示体の画素をドライバ回路に
より駆動する液晶装置の駆動方法において、前記ドライ
バ回路は、画像信号に応じた信号がゲートに供給される
ｐチャネル型の第１トランジスタ及びｎチャネル型の第
２トランジスタと、前記第１トランジスタと直列接続さ
れるｎチャネル型の第３トランジスタを有する第１の微
小定電流原と、前記第２トランジスタと直列接続される
ｐチャネル型の第４トランジスタを有する第２の微小定
電流源と、前記第１トランジスタと前記第１の微小定電
流源の直列接続点と前記画素との間に挿入される第１ス
イッチと、前記第２トランジスタと前記第２の微小定電
流源の直列接続点と前記画素との間に挿入される第２の
スイッチとを備え、前記画素に画像信号の正極性成分を
供給するときには、前記第３トランジスタと及び前記第
１スイッチをオン状態、前記第４トランジスタ及び前記
第２スイッチをオフ状態とし、前記画素に画像信号の負
極性成分を供給するときには、前記４トランジスタ及び
前記第２スイッチをオン状態、前記第３トランジスタ及
び前記第１スイッチをオフ状態とすることを特徴とす
る。また、液晶表示体の画素を駆動するドライバ回路を
有する液晶装置において、前記ドライバ回路は、画像信
号に応じた信号がゲートに供給されるｐチャネル型の第
１トランジスタ及びｎチャネル型の第２トランジスタ
と、前記第１トランジスタと直列接続されるｎチャネル
型の第３トランジスタを有する第１の微小定電流源と、
前記第２トランジスタと直列接続されるｐチャネル型の
第４トランジスタを有する第２の微小定電流源と、前記
第１トランジスタと前記第１の微小定電流源の直列接続
点と前記画素との間に介挿される第１スイッチと、前記
第２トランジスタと前記第２の微小定電流源の直列接続
点と前記画素との間に介挿される第２のスイッチとを備
え、前記画素に画像信号の正極性信号成分を供給すると
きには、前記第３トランジスタと及び前記第１スイッチ
をオン状態、前記第４トランジスタ及び前記第２スイッ
チをオフ状態とし、前記画素に画像信号の負極性信号成
分を供給するときには、前記４トランジスタ及び前記第
２スイッチをオン状態、前記第３トランジスタ及び前記
第１スイッチをオフ状態とすることを特徴とする。
より駆動する液晶装置の駆動方法において、前記ドライ
バ回路は、画像信号に応じた信号がゲートに供給される
ｐチャネル型の第１トランジスタ及びｎチャネル型の第
２トランジスタと、前記第１トランジスタと直列接続さ
れるｎチャネル型の第３トランジスタを有する第１の微
小定電流原と、前記第２トランジスタと直列接続される
ｐチャネル型の第４トランジスタを有する第２の微小定
電流源と、前記第１トランジスタと前記第１の微小定電
流源の直列接続点と前記画素との間に挿入される第１ス
イッチと、前記第２トランジスタと前記第２の微小定電
流源の直列接続点と前記画素との間に挿入される第２の
スイッチとを備え、前記画素に画像信号の正極性成分を
供給するときには、前記第３トランジスタと及び前記第
１スイッチをオン状態、前記第４トランジスタ及び前記
第２スイッチをオフ状態とし、前記画素に画像信号の負
極性成分を供給するときには、前記４トランジスタ及び
前記第２スイッチをオン状態、前記第３トランジスタ及
び前記第１スイッチをオフ状態とすることを特徴とす
る。また、液晶表示体の画素を駆動するドライバ回路を
有する液晶装置において、前記ドライバ回路は、画像信
号に応じた信号がゲートに供給されるｐチャネル型の第
１トランジスタ及びｎチャネル型の第２トランジスタ
と、前記第１トランジスタと直列接続されるｎチャネル
型の第３トランジスタを有する第１の微小定電流源と、
前記第２トランジスタと直列接続されるｐチャネル型の
第４トランジスタを有する第２の微小定電流源と、前記
第１トランジスタと前記第１の微小定電流源の直列接続
点と前記画素との間に介挿される第１スイッチと、前記
第２トランジスタと前記第２の微小定電流源の直列接続
点と前記画素との間に介挿される第２のスイッチとを備
え、前記画素に画像信号の正極性信号成分を供給すると
きには、前記第３トランジスタと及び前記第１スイッチ
をオン状態、前記第４トランジスタ及び前記第２スイッ
チをオフ状態とし、前記画素に画像信号の負極性信号成
分を供給するときには、前記４トランジスタ及び前記第
２スイッチをオン状態、前記第３トランジスタ及び前記
第１スイッチをオフ状態とすることを特徴とする。
【０００９】
【００１０】
【実施例】図２は本発明の一実施例によるＬＣＤドライ
バが適用された液晶ディスプレイの概略構成を示す回路
ブロック図である。
バが適用された液晶ディスプレイの概略構成を示す回路
ブロック図である。
【００１１】液晶ディスプレイは、マトリクス状に配置
された画素２１、列方向に各画素２１をドライブする列
ラインドライバ回路２２、および行方向に各画素２１を
選択ドライブする行ラインドライバ回路２３によって構
成されている。各画素２１は画素容量２１ａおよび液晶
セル２１ｂによって構成されており、画素トランジスタ
２１ｃを介して選択駆動される。この液晶セル２１ｂは
交流反転駆動電圧が印加されることにより分子配列方向
が変化するＴＮ電界効果形のセルである。また、列ライ
ンドライバ回路２２は後述する複数のＬＣＤドライバに
よって構成されており、これら各ＬＣＤドライバは各列
毎に設けられている。この列ラインドライバ回路２２は
ビデオ信号をＤＡＴＡX としてシリアルに入力し、Ｘ1
〜Ｘn 列の各画素２１にパラレルに供給する。また、行
ラインドライバ回路２３は行シフトクロックＣＬＹを入
力し、Ｇ1 〜Ｇn 行の各画素トランジスタ２１ｃにゲー
ト電圧を順次与え、列ラインドライバ回路２２によって
供給されたビデオ信号を各画素２１に行毎に伝える。
された画素２１、列方向に各画素２１をドライブする列
ラインドライバ回路２２、および行方向に各画素２１を
選択ドライブする行ラインドライバ回路２３によって構
成されている。各画素２１は画素容量２１ａおよび液晶
セル２１ｂによって構成されており、画素トランジスタ
２１ｃを介して選択駆動される。この液晶セル２１ｂは
交流反転駆動電圧が印加されることにより分子配列方向
が変化するＴＮ電界効果形のセルである。また、列ライ
ンドライバ回路２２は後述する複数のＬＣＤドライバに
よって構成されており、これら各ＬＣＤドライバは各列
毎に設けられている。この列ラインドライバ回路２２は
ビデオ信号をＤＡＴＡX としてシリアルに入力し、Ｘ1
〜Ｘn 列の各画素２１にパラレルに供給する。また、行
ラインドライバ回路２３は行シフトクロックＣＬＹを入
力し、Ｇ1 〜Ｇn 行の各画素トランジスタ２１ｃにゲー
ト電圧を順次与え、列ラインドライバ回路２２によって
供給されたビデオ信号を各画素２１に行毎に伝える。
【００１２】図１は列ラインドライバ回路２２内に構成
された本実施例による上記のＬＣＤドライバを示す回路
図である。
された本実施例による上記のＬＣＤドライバを示す回路
図である。
【００１３】スイッチＳＷ３１は交流画像信号であるビ
デオ信号の入力を断続するスイッチであり、入力された
ビデオ信号はコンデンサ３２に蓄えられる。スイッチＳ
Ｗ３１およびコンデンサ３２の接続点はオペアンプ３３
の非反転入力端子に接続されている。オペアンプ３３の
出力端には、第１の電流ドライバ３４および第２の電流
ドライバ３５の各ゲートが共通に接続されている。第１
の電流ドライバ３４はｎチャネルＭＯＳＦＥＴ，第２の
電流ドライバ３５はｐチャネルＭＯＳＦＥＴにより構成
されている。第１の電流ドライバ３４のドレイン・ソー
ス回路には第１の微小定電流源３６が直列に接続され、
これら第１の電流ドライバ３４および第１の微小定電流
源３６は第１のソースホロワ回路を構成している。ま
た、第２の電流ドライバ３５のドレイン・ソース回路に
は第２の微小定電流源３７が直列に接続され、これら第
２の電流ドライバ３５および第２の微小定電流源３７は
第２のソースホロワ回路を構成している。第１のソース
ホロワ回路の出力はスイッチＳＷ３８によって断続さ
れ、第２のソースホロワ回路の出力はスイッチＳＷ３９
によって断続される。これら各スイッチＳＷ３８，３９
の出力端は相互に接続され、オペアンプ３３の反転入力
端子に接続されると共に画素２１に接続されている。
デオ信号の入力を断続するスイッチであり、入力された
ビデオ信号はコンデンサ３２に蓄えられる。スイッチＳ
Ｗ３１およびコンデンサ３２の接続点はオペアンプ３３
の非反転入力端子に接続されている。オペアンプ３３の
出力端には、第１の電流ドライバ３４および第２の電流
ドライバ３５の各ゲートが共通に接続されている。第１
の電流ドライバ３４はｎチャネルＭＯＳＦＥＴ，第２の
電流ドライバ３５はｐチャネルＭＯＳＦＥＴにより構成
されている。第１の電流ドライバ３４のドレイン・ソー
ス回路には第１の微小定電流源３６が直列に接続され、
これら第１の電流ドライバ３４および第１の微小定電流
源３６は第１のソースホロワ回路を構成している。ま
た、第２の電流ドライバ３５のドレイン・ソース回路に
は第２の微小定電流源３７が直列に接続され、これら第
２の電流ドライバ３５および第２の微小定電流源３７は
第２のソースホロワ回路を構成している。第１のソース
ホロワ回路の出力はスイッチＳＷ３８によって断続さ
れ、第２のソースホロワ回路の出力はスイッチＳＷ３９
によって断続される。これら各スイッチＳＷ３８，３９
の出力端は相互に接続され、オペアンプ３３の反転入力
端子に接続されると共に画素２１に接続されている。
【００１４】このような構成において、各スイッチＳＷ
３８，ＳＷ３９は図３（ｂ），（ｃ）に示されるタイミ
ングで動作する。ここで、同図（ａ）は前述の行ライン
ドライバ回路２３に入力される行シフトクロックＣＬＹ
のタイミングを示しており、期間Ｔ2 はビデオ信号の位
相反転周期（ライン切替周期）に対応している。また、
同図（ｄ）は画素２１に対する駆動電圧波形を示してい
る。
３８，ＳＷ３９は図３（ｂ），（ｃ）に示されるタイミ
ングで動作する。ここで、同図（ａ）は前述の行ライン
ドライバ回路２３に入力される行シフトクロックＣＬＹ
のタイミングを示しており、期間Ｔ2 はビデオ信号の位
相反転周期（ライン切替周期）に対応している。また、
同図（ｄ）は画素２１に対する駆動電圧波形を示してい
る。
【００１５】同図（ｂ），（ｃ）に示すように、スイッ
チＳＷ３８，ＳＷ３９は期間Ｔ2 に対応して交互に断続
を繰り返す。つまり、スイッチＳＷ３８はビデオ信号の
正極性信号成分が入力される位相時にオン状態になり、
スイッチＳＷ３９はビデオ信号の負極性信号成分が入力
される位相時にオン状態になるように制御されている。
スイッチＳＷ３１がオンされることによりオペアンプ３
３にはビデオ信号が入力され、オペアンプ３３で増幅さ
れる。ビデオ信号の正極性信号成分入力時には上記のよ
うにスイッチＳＷ３８はオン状態にあるため、第１のソ
ースホロワ回路の出力が画素２１へ供給される。つま
り、オペアンプ３３の増幅出力によって第１の電流ドラ
イバ３４が駆動され、同図（ｄ）に示す正極性ビデオ信
号＋Ｖ1 が画素２１へ供給される。
チＳＷ３８，ＳＷ３９は期間Ｔ2 に対応して交互に断続
を繰り返す。つまり、スイッチＳＷ３８はビデオ信号の
正極性信号成分が入力される位相時にオン状態になり、
スイッチＳＷ３９はビデオ信号の負極性信号成分が入力
される位相時にオン状態になるように制御されている。
スイッチＳＷ３１がオンされることによりオペアンプ３
３にはビデオ信号が入力され、オペアンプ３３で増幅さ
れる。ビデオ信号の正極性信号成分入力時には上記のよ
うにスイッチＳＷ３８はオン状態にあるため、第１のソ
ースホロワ回路の出力が画素２１へ供給される。つま
り、オペアンプ３３の増幅出力によって第１の電流ドラ
イバ３４が駆動され、同図（ｄ）に示す正極性ビデオ信
号＋Ｖ1 が画素２１へ供給される。
【００１６】正極性ビデオ信号＋Ｖ1 の負極性位相への
反転時には各スイッチ３８，３９の断続状態は反転し、
スイッチ３９はオフ状態からオン状態に変化する。この
ため、画素２１に対する駆動電圧は第２のソースホロワ
回路によって供給されるようになる。つまり、オペアン
プ３３の増幅出力によって第２の電流ドライバ３５が駆
動され、同図（ｄ）に示す負極性ビデオ信号−Ｖ1 が画
素２１へ供給される。この際、画素２１への駆動電圧波
形は、同図（ｄ）に示すように、正極性のビデオ信号＋
Ｖ1 から負極性のビデオ信号−Ｖ1 に大きく変化し、画
素２１には位相反転時に大きな電圧変化が加えられる。
この負方向への大きな電圧変化は画素２１に対する負極
性のプリチャージ電圧として機能し、画素２１に蓄えら
れた電荷は第２の電流ドライバ３５を介して急速に引き
抜かれる。
反転時には各スイッチ３８，３９の断続状態は反転し、
スイッチ３９はオフ状態からオン状態に変化する。この
ため、画素２１に対する駆動電圧は第２のソースホロワ
回路によって供給されるようになる。つまり、オペアン
プ３３の増幅出力によって第２の電流ドライバ３５が駆
動され、同図（ｄ）に示す負極性ビデオ信号−Ｖ1 が画
素２１へ供給される。この際、画素２１への駆動電圧波
形は、同図（ｄ）に示すように、正極性のビデオ信号＋
Ｖ1 から負極性のビデオ信号−Ｖ1 に大きく変化し、画
素２１には位相反転時に大きな電圧変化が加えられる。
この負方向への大きな電圧変化は画素２１に対する負極
性のプリチャージ電圧として機能し、画素２１に蓄えら
れた電荷は第２の電流ドライバ３５を介して急速に引き
抜かれる。
【００１７】また、負極性ビデオ信号−Ｖ1 の正極性位
相への反転時には各スイッチ３８，３９の断続状態が反
転し、スイッチ３８はオフ状態からオン状態に変化す
る。このため、画素２１に対する駆動電圧は再び第１の
ソースホロワ回路によって供給されることになり、正極
性ビデオ信号＋Ｖ1 が画素２１へ供給される。この際、
画素２１への駆動電圧波形は、同図（ｄ）に示すよう
に、負極性のビデオ信号−Ｖ1 から正極性のビデオ信号
＋Ｖ1 に大きく変化し、画素２１には位相反転時に大き
な電圧変化が加えられる。この正方向への大きな電圧変
化は画素２１に対する正極性のプリチャージ電圧として
機能し、画素２１から引き抜かれた電荷は第１の電流ド
ライバ３４を介して急速に画素２１に注入される。
相への反転時には各スイッチ３８，３９の断続状態が反
転し、スイッチ３８はオフ状態からオン状態に変化す
る。このため、画素２１に対する駆動電圧は再び第１の
ソースホロワ回路によって供給されることになり、正極
性ビデオ信号＋Ｖ1 が画素２１へ供給される。この際、
画素２１への駆動電圧波形は、同図（ｄ）に示すよう
に、負極性のビデオ信号−Ｖ1 から正極性のビデオ信号
＋Ｖ1 に大きく変化し、画素２１には位相反転時に大き
な電圧変化が加えられる。この正方向への大きな電圧変
化は画素２１に対する正極性のプリチャージ電圧として
機能し、画素２１から引き抜かれた電荷は第１の電流ド
ライバ３４を介して急速に画素２１に注入される。
【００１８】このように本実施例によれば、画素２１に
対する前回書き込みデータが今回のデータ書き込みのた
めのプリチャージ電圧として機能することになる。従っ
て、本実施例によれば、従来のようにプリチャージ電圧
をＬＣＤへ特別に印加する必要は無くなり、図３（ｄ）
に示す画素２１への駆動電圧波形は全く正負対称な形に
なり、正極性および負極性位相時の各印加電圧実効値の
大きさは全く等しくなる。このため、同図に点線で示す
ビデオ信号電圧コモンレベルＶ．ＣＯＭ．は正負各極性
間でバランスし、画素２１への印加電圧コモンレベルＬ
Ｃ．ＣＯＭ．と一致する。従って、画素２１のコントラ
ストは良くなり、また、フリッカは低減して画素２１の
画質は向上する。
対する前回書き込みデータが今回のデータ書き込みのた
めのプリチャージ電圧として機能することになる。従っ
て、本実施例によれば、従来のようにプリチャージ電圧
をＬＣＤへ特別に印加する必要は無くなり、図３（ｄ）
に示す画素２１への駆動電圧波形は全く正負対称な形に
なり、正極性および負極性位相時の各印加電圧実効値の
大きさは全く等しくなる。このため、同図に点線で示す
ビデオ信号電圧コモンレベルＶ．ＣＯＭ．は正負各極性
間でバランスし、画素２１への印加電圧コモンレベルＬ
Ｃ．ＣＯＭ．と一致する。従って、画素２１のコントラ
ストは良くなり、また、フリッカは低減して画素２１の
画質は向上する。
【００１９】ただし、以上の電位バランスに関する説明
は、画素トランジスタ２１ｃの寄生容量等による電位シ
フトを便宜上省略した理論であることを付記しておく。
は、画素トランジスタ２１ｃの寄生容量等による電位シ
フトを便宜上省略した理論であることを付記しておく。
【００２０】また、第１および第２の各ソースホロワ回
路はそれぞれ高抵抗の微小定電流源３６および３７を含
んで構成され、各ソースホロワ回路にはこれら各定電流
源３６，３７から供給される僅かな電流しか流れない。
すなわち、本実施例によるＬＣＤ駆動回路は、従来の図
５に示される駆動回路と異なってＡ級動作はしないた
め、消費電力は極力抑制されている。さらに、従来のよ
うに特別なプリチャージ電圧は印加しないため、電力消
費はより少なくなる。従って、多ピン出力化に適したＬ
ＣＤ駆動回路が提供される。
路はそれぞれ高抵抗の微小定電流源３６および３７を含
んで構成され、各ソースホロワ回路にはこれら各定電流
源３６，３７から供給される僅かな電流しか流れない。
すなわち、本実施例によるＬＣＤ駆動回路は、従来の図
５に示される駆動回路と異なってＡ級動作はしないた
め、消費電力は極力抑制されている。さらに、従来のよ
うに特別なプリチャージ電圧は印加しないため、電力消
費はより少なくなる。従って、多ピン出力化に適したＬ
ＣＤ駆動回路が提供される。
【００２１】また、プリチャージ電圧を印加するプリチ
ャージ期間は無いため、液晶ディスプレイへのデータ転
送および書き込み時間を多く取ることが可能になる。こ
の結果、このことによってもコントラストは向上し、液
晶ディスプレイは高い画質を維持することが出来る。
ャージ期間は無いため、液晶ディスプレイへのデータ転
送および書き込み時間を多く取ることが可能になる。こ
の結果、このことによってもコントラストは向上し、液
晶ディスプレイは高い画質を維持することが出来る。
【００２２】図４は図１に示された上記実施例によるＬ
ＣＤ駆動回路をモノリシックに形成した構成を示してい
る。つまり、各ＭＯＳＦＥＴは同一半導体基板上に形成
されており、オペアンプ３３は点線で図示されるＭＯＳ
ＦＥＴ群３３´に相当し、小面積のＭＯＳＦＥＴ３３ａ
〜３３ｇによって構成されている。また、第１のソース
ホロワ回路は直列接続されたｎチャネルＭＯＳＦＥＴ３
４´およびｐチャネルＭＯＳＦＥＴ３６´によって構成
され、第１のスイッチはｐチャネルＭＯＳＦＥＴ３８´
によって構成されている。また、第２のソースホロワ回
路は直列接続されたｐチャネルＭＯＳＦＥＴ３５´およ
びｎチャネルＭＯＳＦＥＴ３７´によって構成され、第
２のスイッチはｎチャネルＭＯＳＦＥＴ３９´によって
構成されている。第１の微小定電流源３６および第２の
微小定電流源３７を構成するＭＯＳＦＥＴ３６´，３７
´の各ゲート、並びに第１のスイッチ３８および第２の
スイッチ３９を構成するＭＯＳＦＥＴ３８´，３９´の
各ゲートは相互に接続されている。
ＣＤ駆動回路をモノリシックに形成した構成を示してい
る。つまり、各ＭＯＳＦＥＴは同一半導体基板上に形成
されており、オペアンプ３３は点線で図示されるＭＯＳ
ＦＥＴ群３３´に相当し、小面積のＭＯＳＦＥＴ３３ａ
〜３３ｇによって構成されている。また、第１のソース
ホロワ回路は直列接続されたｎチャネルＭＯＳＦＥＴ３
４´およびｐチャネルＭＯＳＦＥＴ３６´によって構成
され、第１のスイッチはｐチャネルＭＯＳＦＥＴ３８´
によって構成されている。また、第２のソースホロワ回
路は直列接続されたｐチャネルＭＯＳＦＥＴ３５´およ
びｎチャネルＭＯＳＦＥＴ３７´によって構成され、第
２のスイッチはｎチャネルＭＯＳＦＥＴ３９´によって
構成されている。第１の微小定電流源３６および第２の
微小定電流源３７を構成するＭＯＳＦＥＴ３６´，３７
´の各ゲート、並びに第１のスイッチ３８および第２の
スイッチ３９を構成するＭＯＳＦＥＴ３８´，３９´の
各ゲートは相互に接続されている。
【００２３】ビデオ信号の位相時は自動的に判別され、
この位相時に応じて相互に接続されたこれら各ゲートに
Ｈ／Ｌ信号が入力される。すなわち、前回画素２１に入
力されたビデオ信号電圧レベルがロウレベルで負極性位
相時であった場合には、今回の画素２１へのビデオ信号
は正極性位相時に該当する。従って、上記の各ゲートに
はＬ（ロウレベル）信号が入力され、ｐチャネルＭＯＳ
ＦＥＴ３６´，３８´がアクティブにされ、第１のソー
スホロワ回路から正極性ビデオ信号が画素２１へ供給さ
れる。また、前回画素２１に入力されたビデオ信号電圧
レベルがハイレベルで正極性位相時であった場合には、
今回の画素２１へのビデオ信号は負極性位相時に該当す
る。従って、上記の各ゲートにはＨ（ハイレベル）信号
が入力され、ｎチャネルＭＯＳＦＥＴ３７´，３９´が
アクティブにされ、第２のソースホロワ回路から負極性
ビデオ信号が画素２１へ供給される。すなわち、前回の
書き込みデータレベルが自動判別され、今回のソースホ
ロワ回路の出力が自動制御される
この位相時に応じて相互に接続されたこれら各ゲートに
Ｈ／Ｌ信号が入力される。すなわち、前回画素２１に入
力されたビデオ信号電圧レベルがロウレベルで負極性位
相時であった場合には、今回の画素２１へのビデオ信号
は正極性位相時に該当する。従って、上記の各ゲートに
はＬ（ロウレベル）信号が入力され、ｐチャネルＭＯＳ
ＦＥＴ３６´，３８´がアクティブにされ、第１のソー
スホロワ回路から正極性ビデオ信号が画素２１へ供給さ
れる。また、前回画素２１に入力されたビデオ信号電圧
レベルがハイレベルで正極性位相時であった場合には、
今回の画素２１へのビデオ信号は負極性位相時に該当す
る。従って、上記の各ゲートにはＨ（ハイレベル）信号
が入力され、ｎチャネルＭＯＳＦＥＴ３７´，３９´が
アクティブにされ、第２のソースホロワ回路から負極性
ビデオ信号が画素２１へ供給される。すなわち、前回の
書き込みデータレベルが自動判別され、今回のソースホ
ロワ回路の出力が自動制御される
【００２４】
【発明の効果】以上説明したように本発明によれば、交
流画像信号の負極性位相への反転時に正極性信号電圧を
液晶表示体に対するプリチャージ電圧にし、交流画像信
号の正極性位相への反転時に負極性信号電圧を液晶表示
体に対するプリチャージ電圧にしているため、液晶表示
体を駆動する正極性実効電圧および負極性実効電圧の各
大きさは均衡する。このため、消費電力が低減された状
態で、液晶表示体のコントラストは良くなり、また、フ
リッカは低減して液晶表示体の画質は向上する。
流画像信号の負極性位相への反転時に正極性信号電圧を
液晶表示体に対するプリチャージ電圧にし、交流画像信
号の正極性位相への反転時に負極性信号電圧を液晶表示
体に対するプリチャージ電圧にしているため、液晶表示
体を駆動する正極性実効電圧および負極性実効電圧の各
大きさは均衡する。このため、消費電力が低減された状
態で、液晶表示体のコントラストは良くなり、また、フ
リッカは低減して液晶表示体の画質は向上する。
【図１】本発明の一実施例によるＬＣＤ駆動回路の構成
を示す回路図である。
を示す回路図である。
【図２】本発明の一実施例が適用される液晶ディスプレ
イの概略構成を示す回路ブロック図である。
イの概略構成を示す回路ブロック図である。
【図３】図１に示された一実施例における各スイッチの
断続状態およびＬＣＤへの駆動電圧波形を示すタイミン
グチャート図である。
断続状態およびＬＣＤへの駆動電圧波形を示すタイミン
グチャート図である。
【図４】図１に示された一実施例によるＬＣＤ駆動回路
をＭＯＳＦＥＴでモノリシックに構成した場合の回路図
である。
をＭＯＳＦＥＴでモノリシックに構成した場合の回路図
である。
【図５】従来の第１のＬＣＤ駆動回路の構成を示す回路
図である。
図である。
【図６】従来の第２のＬＣＤ駆動回路の構成を示す回路
図である。
図である。
【図７】図６に示された従来回路におけるＬＣＤ駆動電
圧波形図である。
圧波形図である。
２１…画素（液晶表示体）３１，３８，３９…スイッチ
ＳＷ３２…コンデンサ３３…オペアンプ３４…第１の電
流ドライバ（ｎチャネルトランジスタ）３５…第２の電
流ドライバ（ｐチャネルトランジスタ）３６…第１の微
小定電流源３７…第２の微小定電流源
ＳＷ３２…コンデンサ３３…オペアンプ３４…第１の電
流ドライバ（ｎチャネルトランジスタ）３５…第２の電
流ドライバ（ｐチャネルトランジスタ）３６…第１の微
小定電流源３７…第２の微小定電流源
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｂ
６２３Ｒ
６２３Ｙ
６７０ ６７０Ｋ
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/00 - 3/38
G02F 1/133
Claims (3)
- 【請求項１】 液晶表示体の画素を駆動するドライバ回
路を構成する液晶装置の駆動回路において、 前記ドライバ回路は、画像信号に応じた信号がゲートに
供給されるｐチャネル型の第１トランジスタ及びｎチャ
ネル型の第２トランジスタと、前記第１トランジスタと
直列接続されるｎチャネル型の第３トランジスタを有す
る第１の微小定電流源と、前記第２トランジスタと直列
接続されるｐチャネル型の第４トランジスタを有する第
２の微小定電流源と、前記第１トランジスタと前記第１
の微小定電流源の直列接続点と前記画素との間に介挿さ
れる第１スイッチと、前記第２トランジスタと前記第２
の微小定電流源の直列接続点と前記画素との間に介挿さ
れる第２のスイッチとを備え、 前記画素に画像信号の正極性信号成分を供給するときに
は、前記第３トランジスタと及び前記第１スイッチをオ
ン状態、前記第４トランジスタ及び前記第２スイッチを
オフ状態とし、 前記画素に画像信号の負極性信号成分を供給するときに
は、前記４トランジスタ及び前記第２スイッチをオン状
態、前記第３トランジスタ及び前記第１スイッチをオフ
状態とすることを特徴とする液晶装置の駆動回路。 - 【請求項２】 液晶表示体の画素をドライバ回路により
駆動する液晶装置の駆動方法において、 前記ドライバ回路は、画像信号に応じた信号がゲートに
供給されるｐチャネル型の第１トランジスタ及びｎチャ
ネル型の第２トランジスタと、前記第１トランジスタと
直列接続されるｎチャネル型の第３トランジスタを有す
る第１の微小定電流原と、前記第２トランジスタと直列
接続されるｐチャネル型の第４トランジスタを有する第
２の微小定電流源と、前記第１トランジスタと前記第１
の微小定電流源の直列接続点と前記画素との間に挿入さ
れる第１スイッチと、前記第２トランジスタと前記第２
の微小定電流源の直列接続点と前記画素との間に挿入さ
れる第２のスイッチとを備え、 前記画素に画像信号の正極性信号成分を供給するときに
は、前記第３トランジスタと及び前記第１スイッチをオ
ン状態、前記第４トランジスタ及び前記第２スイッチを
オフ状態とし、 前記画素に画像信号の負極性信号成分を供給するときに
は、前記４トランジスタ及び前記第２スイッチをオン状
態、前記第３トランジスタ及び前記第１スイッチをオフ
状態とすることを特徴とする液晶装置の駆動方法。 - 【請求項３】 液晶表示体の画素を駆動するドライバ回
路を有する液晶装置において、 前記ドライバ回路は、画像信号に応じた信号がゲートに
供給されるｐチャネル型の第１トランジスタ及びｎチャ
ネル型の第２トランジスタと、前記第１トランジスタと
直列接続されるｎチャネル型の第３トランジスタを有す
る第１の微小定電流源と、前記第２トランジスタと直列
接続されるｐチャネル型の第４トランジスタを有する第
２の微小定電流源と、前記第１トランジスタと前記第１
の微小定電流源の直列接続点と前記画素との間に介挿さ
れる第１スイッチと、前記第２トランジスタと前記第２
の微小定電流源の直列接続点と前記画素との間に介挿さ
れる第２のスイッチとを備え、 前記画素に画像信号の正極性信号成分を供給するときに
は、前記第３トランジスタと及び前記第１スイッチをオ
ン状態、前記第４トランジスタ及び前記第２スイッチを
オフ状態とし、 前記画素に画像信号の負極性信号成分を供給するときに
は、前記４トランジスタ及び前記第２スイッチをオン状
態、前記第３トランジスタ及び前記第１スイッチをオフ
状態とすることを特徴とする液晶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002137590A JP3525928B2 (ja) | 2002-05-13 | 2002-05-13 | 液晶装置の駆動回路、液晶装置の駆動方法及び液晶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002137590A JP3525928B2 (ja) | 2002-05-13 | 2002-05-13 | 液晶装置の駆動回路、液晶装置の駆動方法及び液晶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29449291A Division JP3665347B2 (ja) | 1991-11-11 | 1991-11-11 | 液晶表示体駆動装置及び液晶ディスプレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003029728A JP2003029728A (ja) | 2003-01-31 |
| JP3525928B2 true JP3525928B2 (ja) | 2004-05-10 |
Family
ID=19194511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002137590A Expired - Lifetime JP3525928B2 (ja) | 2002-05-13 | 2002-05-13 | 液晶装置の駆動回路、液晶装置の駆動方法及び液晶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3525928B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101123197B1 (ko) * | 2004-03-12 | 2012-03-19 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 표시장치를 위한 전기회로 장치 |
| CN111640405B (zh) * | 2020-06-30 | 2022-06-28 | 京东方科技集团股份有限公司 | 液晶模组驱动控制方法及装置、液晶显示器 |
-
2002
- 2002-05-13 JP JP2002137590A patent/JP3525928B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003029728A (ja) | 2003-01-31 |
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