JP3515519B2 - データ受信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データ受信装置
に関し、より特定的には、デジタルテレビ放送を受信す
るためのデジタル放送受信装置に関する。

【０００２】

【従来の技術】近年、放送が開始されたＢＳデジタル放
送では畳込み符号とブロック符号の２つの誤り訂正方式
が用いられている。畳込み符号は、低Ｃ／Ｎ環境（低搬
送波対雑音環境）では、完全な訂正はできないが、誤り
改善効果がある。一方、ブロック符号は、訂正能力内の
誤りであれば、完全に誤りを訂正できる性質がある。

【０００３】このような両者の性質から、より強力な誤
り訂正を実現するために、始めに情報符号をブロック符
号化し、その後畳込み符号化を行なって伝送符号を発生
する連接符号化がしばしば用いられる。畳込み符号の残
留誤りはバースト状になることから、ブロック符号とし
てはＲＳ（リードソロモン）符号が一般に用いられる。

【０００４】ＢＳディジタル放送の送信側と受信側を含
むシステム全体のブロック図においては、ブロック符号
部および復号部が外側に、畳込み符号部および復号部が
内側に位置する。そこで、畳込み符号を内符号、ブロッ
ク符号を外符号と呼ぶことがある。

【０００５】ＢＳデジタル放送の内符号誤り訂正方式と
変調方式の組合せについて述べると、８ＰＳＫによる変
調の場合はトレリス符号化による誤り訂正が行なわれ
る。この場合は符号化率は２／３である。この組合せを
以後ＴＣ８ＰＳＫと称する。なお、符号化率２／３と
は、２ビットから３ビットに変換が行なわれることを示
している。

【０００６】一方、ＱＰＳＫまたはＢＰＳＫによる変調
の場合は、誤り訂正方式として畳込み符号化が用いられ
る。この場合の符号化率は１／２，２／３，３／４，５
／６，７／８である。符号化率２／３〜７／８の場合
は、さらに、符号化率１／２、拘束長７、生成多項式１
７１，１３３（８進）の符号を源信号としてパンクチュ
アード符号への符号化が行なわれている。

【０００７】内符号の符号化信号は、１ビットのビット
列を符号化器に入力し２ビットの出力として得られる。
畳込み符号化はこの２ビット出力を用いて、ＱＰＳＫま
たはＢＰＳＫにマッピングする。また、トレリス符号化
は、さらに１ビットを用いて３ビットの符号化を行な
い、８ＰＳＫにマッピングを行なう。

【０００８】ビタビ復号出力は、上記内符号の復号であ
り、ＴＣ８ＰＳＫの場合は２ビット、その他のモードで
は１ビットのシリアル出力となる。

【０００９】一方、外符号誤り訂正方式は、短縮化ＲＳ
（リードソロモン）（２０４，１８８）符号で８ビット
パラレル信号である。

【００１０】受信機での信号の流れは、ビタビ復号（内
符号誤り訂正）の後にＲＳ復号（外符号誤り訂正）が行
なわれる。ビタビ復号とＲＳ復号では信号処理のビット
幅が異なるため、ビタビ復号の１ビットまたは２ビット
のシリアル出力を８ビットのパラレル信号にシリアル−
パラレル変換を行ない信号処理を行なう必要がある。ま
たパラレル変換後の回路は、信号を途切れさせることな
くパラレル信号処理をしなければならない。

【００１１】図１０は、従来のデジタル放送受信装置に
おいて用いられるビタビ復号出力を変換するシリアル−
パラレル変換回路５０２の構成を示したブロック図であ
る。

【００１２】図１０を参照して、シリアル−パラレル変
換回路５０２は、ビタビ復号後のシリアルデータＤ０，
Ｄ１をパラレルデータＰＯＵＴ０〜ＰＯＵＴ７に変換す
るデータ変換部５０４と、シリアルクロックＳＣＬＫを
受けてパラレルクロックＰＣＬＫを出力するクロック発
生部５０６とを含む。

【００１３】クロック発生部５０６は、シリアルクロッ
クＳＣＬＫを受ける８進カウンタ５１８と、８進カウン
タ５１８のカウント値に応じてクロック信号ＣＬＫ０を
出力するクロック発生回路５２０と、シリアルクロック
ＳＣＬＫに応じてカウント動作を行なう４進カウンタ５
１４と、４進カウンタ５１４のカウント値に応じてクロ
ック信号ＣＬＫ１を出力するクロック発生回路５１６
と、動作モード信号ＭＯＤＥに応じてクロック信号ＣＬ
Ｋ０，ＣＬＫ１のいずれかをパラレルクロックＰＣＬＫ
として出力するセレクタ５２２とを含む。

【００１４】クロック発生回路５２０は、発振カウンタ
５１８のカウント値が０〜３の場合にはＨレベルを出力
し、カウント値が４〜７の場合にはＬレベルを出力す
る。また、クロック発生回路５１６は、４進カウンタ５
１４のカウント値が０，１であるときにはＨレベルを出
力し、カウント値が２，３であるときにはＬレベルを出
力する。

【００１５】シリアル−パラレル変換回路５０２は、
Ａ、Ｂの２つの動作モードを有している。動作モードＡ
は、ビタビ復号回路の出力が２ビットで与えられる場合
に対応し、動作モードＢは、ビタビ復号回路の出力が１
ビットで与えられる場合に対応する。

【００１６】セレクタ５２２は、動作モードがモードＡ
の場合にはクロック信号ＣＬＫ１をパラレルクロックＰ
ＣＬＫとして出力し、動作モードがモードＢの場合には
クロック信号ＣＬＫ０をパラレルクロックＰＣＬＫとし
て出力する。

【００１７】データ変換部５０４は、クロック信号ＣＬ
Ｋ０に応じてシリアルデータＤ０を８ビットのパラレル
データに変換するシリアル−パラレル変換回路５１０
と、クロック信号ＣＬＫ１に応じてシリアルデータＤ
０，Ｄ１の２ビットのデータを８ビットのパラレルデー
タに変換するシリアル−パラレル変換回路５０８と、モ
ード信号ＭＯＤＥに応じてシリアル−パラレル変換回路
５０８，５１０のいずれかの出力をパラレルデータＰＯ
ＵＴ０〜ＰＯＵＴ７として出力するセレクタ５１２とを
含む。

【００１８】セレクタ５１２は、動作モードがモードＡ
の場合にはシリアル−パラレル変換回路５０８の出力を
パラレルデータＰＯＵＴ０〜ＰＯＵＴ７として出力し、
動作モードがモードＢの場合にはシリアル−パラレル変
換回路５１０の出力をパラレルデータＰＯＵＴ０〜ＰＯ
ＵＴ７として出力する。

【００１９】すなわち、図１０で示した構成では、ＴＣ
８ＰＳＫ用にシリアル−パラレル変換回路５０８を設
け、他のモードのためにシリアル−パラレル変換回路５
１０を設けて各々独立にシリアル−パラレル変換を行な
いセレクタ５１２によっていずれかのシリアル−パラレ
ル変換回路の出力を選択してパラレルデータＰＯＵＴ０
〜ＰＯＵＴ７として出力していた。

【００２０】また、クロックの発生に関しても、ＴＣ８
ＰＳＫ用として４進カウンタ５１４およびクロック発生
回路５１６を設け、他のモードのために８進カウンタ５
１８およびクロック発生回路５２０を設けており、セレ
クタ５２２によっていずれかをパラレルクロックＰＣＬ
Ｋとして出力していた。

【００２１】図１１は、従来の他のシリアル−パラレル
変換回路の例において、データ変換部５０４に変えて用
いられるデータ変換部５３２の構成を示す回路図であ
る。

【００２２】図１１を参照して、データ変換部５３２
は、フリップフロップ５４０〜５４７とセレクタ５５０
〜５５６とを含む。

【００２３】フリップフロップ５４０は、シリアルデー
タＤ０を受けセレクタ５５０のＢ入力およびセレクタ５
５１のＡ入力に向けてデータを出力する。セレクタ５５
０のＡ入力にはシリアルデータＤ１が与えられる。フリ
ップフロップ５４１は、セレクタ５５０の出力を取込み
セレクタ５５１のＢ入力およびセレクタ５５２のＡ入力
に取込んだデータを出力する。フリップフロップ５４２
は、セレクタ５５１の出力を受けセレクタ５５２のＢ入
力およびセレクタ５５３のＡ入力に受取ったデータを出
力する。フリップフロップ５４３は、セレクタ５５２の
出力を受け、受取ったデータをセレクタ５５３のＢ入力
およびセレクタ５５４のＡ入力に対して出力する。

【００２４】フリップフロップ５４４は、セレクタ５５
３の出力を受け、受取ったデータをセレクタ５５４のＢ
入力およびセレクタ５５５のＡ入力に出力する。フリッ
プフロップ５４５は、セレクタ５５４の出力を受け、受
取ったデータをセレクタ５５５のＢ入力およびセレクタ
５５６のＡ入力に向けて出力する。フリップフロップ５
４６は、セレクタ５５５の出力を受けて受取ったデータ
をセレクタ５５６のＢ入力に対して出力する。フリップ
フロップ５４７は、セレクタ５５６の出力を受ける。

【００２５】セレクタ５５０〜５５６は、動作モードが
モードＡの場合にはＡ入力に与えられた信号を出力す
る。一方動作モードがＢの場合にはセレクタ５５０〜５
５６は、Ｂ入力に与えられた信号を出力する。

【００２６】フリップフロップ５４０〜５４７は所定の
タイミングにおいてそれぞれパラレルデータＰＯＵＴ０
〜ＰＯＵＴ７を出力する。

【００２７】すなわち、シリアル−パラレル変換回路５
３２では、各パラレルデータのビットを出力するシフト
レジスタのフリップフロップの前にセレクタを用い、ビ
タビ出力が１ビットのシリアル出力の場合には、モード
Ｂが選択されシリアルデータＤ０として入力されたデー
タはフリップフロップ５４０〜５４７に順次シフトされ
る。そしてすべてのフリップフロップ５４０〜５４７に
データが蓄積されると、蓄積されたデータはパラレルデ
ータＰＯＵＴ０〜ＰＯＵＴ７として次段の回路にラッチ
される。

【００２８】一方ビタビ出力が２ビットのシリアルデー
タＤ０，Ｄ１の場合には、モードはＡに設定され、フリ
ップフロップ５４０に入力されたデータはフリップフロ
ップ５４２，５４４，５４６に順次シフトされる。また
シリアルデータＤ１を受けるフリップフロップ５４１に
入力されたデータはフリップフロップ５４３，５４５，
５４７に順次シフトされる。そしてフリップフロップ５
４０〜５４７のすべてにデータが蓄積されたときにパラ
レルデータＰＯＵＴ０〜ＰＯＵＴ７が次段の回路にラッ
チされる。

【００２９】

【発明が解決しようとする課題】以上説明したように、
図１０で示したデジタル放送受信機の構成では、シリア
ル−パラレル変換回路およびパラレルクロックを発生す
るクロック発生回路をそれぞれ２系統含んでおり、回路
規模が大きくなっていた。

【００３０】また、図１１で示した構成を採用した場合
には、セレクタの数がパラレルデータのビット数より１
少ない数だけ必要となり、パラレルデータのビット数が
大きくなればなるほど回路規模が大きくなってしまう。
したがって、デジタル放送受信装置が高価なものになっ
てしまうという問題があった。

【００３１】この発明の目的は、回路規模が削減された
デジタル放送受信装置を提供することである。

【００３２】

【課題を解決するための手段】この発明に従うと、デー
タ受信装置であって、畳込み符号を復号し、受信信号の
変調方式に応じて、第１の動作モードにおいて２ビット
幅のシリアル復号信号を出力し、第２の動作モードにお
いて１ビット幅のシリアル復号信号を出力する、第１の
復号手段と、第１の復号手段の出力に応じたデータを受
け、ブロック符号の復号を行なう第２の復号手段と、第
１の復号手段から第２の復号手段にデータが伝達される
経路上に設けられ、第１の復号手段の出力に応じたシリ
アルデータを受けて、第１の復号手段の出力よりもビッ
ト幅の広いパラレルデータを出力するシリアル−パラレ
ル変換回路とを備え、シリアルデータは、第１の動作モ
ードにおいては２ビット幅であり、第２の動作モードに
おいては１ビット幅であり、シリアル−パラレル変換回
路は、第１の動作モードにおいては、シリアルデータを
そのまま２ビット幅の信号として出力し、第２の動作モ
ードにおいては、シリアルデータを交互に振り分けて２
ビット幅の信号を出力するデータ変換部と、データ変換
部の出力の最下位ビット（ＬＳＢ）と最上位ビット（Ｍ
ＳＢ）をそれぞれ受けてシフトし、所定のデータが蓄積
されるとパラレルデータを一括して出力する第１、第２
のシフトレジスタとを含む。

【００３３】好ましくは、シリアル−パラレル変換回路
は、シリアルデータに同期して与えられるシリアルクロ
ックを受けて計数動作を行なうカウンタと、カウンタの
カウント値に応じて第１のモードにおいてパラレルデー
タを出力するタイミングに同期したパラレルクロックを
発生する第１のクロック発生手段と、カウンタのカウン
ト値に応じて第２のモードにおいてパラレルデータを出
力するタイミングに同期したパラレルクロックを発生す
る第２のクロック発生手段と、第１、第２のクロック発
生手段の出力のいずれか一方を選択して出力する選択手
段とをさらに含む。

【００３４】好ましくは、シリアル−パラレル変換回路
は、シリアルデータに同期して与えられるシリアルクロ
ックを受けて計数動作を行なうカウンタと、カウンタの
カウント値に応じてシリアルクロックの２倍の周期を有
する内部クロックを出力するクロック発生回路と、第１
のモードにおいて、シリアルクロックを第１のシフトレ
ジスタのシフト動作タイミングを示す第１のシフトクロ
ックとして出力し、第２のモードにおいて、内部クロッ
クに応じて第１のシフトクロックを出力する第１のシフ
トクロック選択手段と、第１のモードにおいて、シリア
ルクロックを第２のシフトレジスタのシフト動作タイミ
ングを示す第２のシフトクロックとして出力し、第２の
モードにおいて、内部クロックに応じて第２のシフトク
ロックを出力する第２のシフトクロック選択手段とをさ
らに含む。

【００３５】より好ましくは、第１、第２のシフトクロ
ックは、第２のモードにおいて、シリアルクロックの２
倍の周期を有し、互いに相補なクロックである。

【００３６】好ましくは、第１のシフトレジスタは、パ
ラレルデータの偶数ビットに対応するデータを出力する
複数の第１のフリップフロップを含み、第２のシフトレ
ジスタは、パラレルデータの奇数ビットに対応するデー
タを出力する複数の第２のフリップフロップを含む。

【００３７】好ましくは、第１の復号手段は、最尤復号
法により畳込み符号を復号するビタビ復号手段を含み、
第２の復号手段は、リードソロモン符号を復号するリー
ドソロモン復号手段を含む。

【００３８】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００３９】図１は、本発明の実施の形態に係るデータ
受信装置１０００の構成のうち主要部分を抜出して示す
概略ブロック図である。

【００４０】図１を参照して、データ受信装置１０００
において、アンテナ（図示せず）より受信されたＲＦ信
号は、チューナ１００．１および１００．２により選局
され、８ＰＳＫ復調器１０２．１および１０２．２にそ
れぞれ与えられる。

【００４１】８ＰＳＫ復調器１０２．１および１０２．
２からの復調信号は、トランスポートストリームデコー
ダ（以下、ＴＳデコーダと呼ぶ）１０４．１および１０
４．２にそれぞれ与えられ、切替スイッチ１０６を介し
て、ＭＰＥＧデコード部１１０に与えられる。すなわ
ち、ＴＳデコーダ１０４．１および１０４．２からは、
選局されたチャネルからのベースバンド信号の抽出が行
なわれる。

【００４２】ＭＰＥＧデコード部１１０は、切替スイッ
チ１０６から与えられたデータストリームを受けて、ラ
ンダムアクセスメモリ（以下、ＲＡＭと呼ぶ）１１２を
データを一時蓄積するバッファとして用いることで、映
像信号および音声信号へと変換する。

【００４３】データ受信装置１０００は、さらに、デー
タバスＢＳ１を介して、ＴＳデコーダ１０４．１および
１０４．２からの信号を受けて、格納するための内蔵蓄
積デバイス１４８と、データバスＢＳ１を介して、内蔵
蓄積デバイス１４８に蓄積されたデータに対して、所定
の処理を行なって出力するための演算処理部１４４と、
演算処理部１４４の演算処理におけるプログラムを記録
するためのＲＯＭ１４０と、演算処理部１４４の動作の
ためのメモリ領域を提供するＲＡＭ１４２と、データバ
スＢＳ１と外部との間でデータ入出力を行なうための高
速デジタルインターフェイス１４６とを備える。特に限
定されないが、内蔵蓄積デバイス１４８およびＲＯＭ１
４０としては、たとえば、電気的にデータの書込・読出
が可能なフラッシュメモリを用いることが可能である。

【００４４】演算処理部１４４が外部から与えられた指
示に従って内蔵蓄積デバイス１４８中に蓄積されたデー
タに対して処理を行なった後のデータは、オンスクリー
ンディスプレイ（On Screen Display）処理部１３０か
ら合成器１６０．２に与えられる。

【００４５】合成器１６０．２は、ＭＰＥＧデコード部
１１０からの出力と、オンスクリーンディスプレイ処理
部１３０からの出力とを合成した後、映像出力端子１６
４に与える。映像出力端子１６４からの出力は、表示部
１００４に与えられる。

【００４６】データ受信装置１０００は、さらに、内蔵
蓄積デバイス１４８に蓄積されたデータに基づいて、演
算処理部１４４が処理した結果のデータ等を受けて、表
示部において出力される映像に対する効果音などを生成
して、合成器１６０．１に与えるための付加音生成器１
２０と、内蔵蓄積デバイス１４８に蓄積されたデータ等
に基づいて演算処理部１４４が処理したデータを受け
て、音声信号を生成し、合成器１６０．１に与えるＰＣ
Ｍデコーダ１２２を備える。

【００４７】合成器１６０．１は、ＭＰＥＧデコード部
１１０からの出力と、付加音生成器１２０およびＰＣＭ
デコーダ１２２からの出力とを受けて、合成結果を音声
出力端子１６２に与える。音声出力端子１６２に与えら
れた音声信号は、音声出力部１００２から音声信号とし
て出力される。

【００４８】なお、データ受信装置１０００は、必要に
応じて、外部との間でデータ授受を行なうためのモデム
１５０や、ＩＣカードからの情報を受取るためのＩＣカ
ードインターフェイス１５２を備える構成としてもよ
い。

【００４９】高速デジタルインターフェイス１４６を介
して、たとえば、ホームサーバ用のＨＤＤ装置などの外
部蓄積デバイス１８０や、外部入力機器であるリモコン
（あるいはキーボード等）１８２とがデータバスＢＳ１
と接続されている。

【００５０】また、データ受信装置１０００は、映像出
力を受けてディスプレイに表示する表示部１００４や音
声出力信号を受けて音声を出力するスピーカ等の音声出
力部１００２と一体化された構成であっても良い。

【００５１】図２は、図１に示したＴＳデコーダ１０
４．１の構成を示すブロック図である。なお、ＴＳデコ
ーダ１０４．２もＴＳデコーダ１０４．１と同様な構成
を有する。

【００５２】図２を参照して、ＴＳデコーダ１０４．１
は、８ＰＳＫ復調器１０２．１の出力を受けてビタビ復
号を行なうビタビ復号回路２０２と、ビタビ復号回路２
０２の出力を受けてパラレルデータＰＯＵＴ０〜ＰＯＵ
Ｔ７を出力するとともに、パラレルクロックＰＣＬＫの
発生を行なうシリアル−パラレル変換回路２０４と、シ
リアル−パラレル変換回路２０４の出力を受けてデータ
の並べ替えを行なうデインタリーブ回路２０６と、バー
スト誤り検出/訂正用のブロック符号方式の１つである
リードソロモン符号を復号するリードソロモン復号回路
２０８とを含む。なお、ＴＳデコーダ１０４．１は、さ
らに、図示しない同期処理部を含んでいる。また、図２
では、シリアル−パラレル変換回路２０４は、ビタビ復
号回路２０２とデインタリーブ回路２０６との間に配置
されているが、デインタリーブ回路２０６とリードソロ
モン復号回路２０８に配置しても良い。

【００５３】８ＰＳＫ復調器１０２．１の出力は、誤り
訂正が可能なように、送信側で畳込み処理された畳込み
符号である。この畳込み符号を復号するために一般に用
いられるのがビタビ復号である。

【００５４】ビタビ復号は畳み込み符号の最尤復号を効
率よく実現する方法として、また、強力な誤り訂正能力
を持つことから衛星通信システムや移動体通信システム
のデジタル信号の誤り訂正方式として広く使用されてい
る。ビタビ復号は、伝送されてきた受信系列に最も近い
伝送系列を推定し、元の情報系列を復号する最尤復号方
式の１つである。

【００５５】ＢＳディジタル放送における変調方式は、
伝達する情報の内容に応じて８ＰＳＫ、ＱＰＳＫ、ＢＰ
ＳＫが適宜用いられる。

【００５６】変調方式が８ＰＳＫの場合は、誤り訂正方
式はトレリス符号化（符号化率２／３）が用いられる。
以後、この組み合わせをＴＣ８ＰＳＫと呼ぶ。この場合
ビタビ復号回路２０２は、Ｄ０，Ｄ１の２ビットの信号
を出力する。以降、この出力に対応してシリアル−パラ
レル変換動作を行なうモードを動作モードＡとする。

【００５７】一方、変調方式がＱＰＳＫやＢＰＳＫの場
合は、誤り訂正方式は、畳込み符号化（符号化率１／
２，２／３，３／４，５／６，７／８）が用いられる。
符号化率２／３〜７／８の場合は、さらに、符号化率１
／２、拘束長７、生成多項式１７１，１３３（Ｏｃｔａ
ｌ）の符号を原信号としてパンクチュアド符号（punctu
red convolutional code）への符号化が行なわれてい
る。この場合ビタビ復号回路２０２は、Ｄ０のみからな
る１ビットの信号を出力する。以降、この出力に対応し
てシリアル−パラレル変換動作を行なうモードを動作モ
ードＢとする。

【００５８】図３は、図２に示したシリアル−パラレル
変換回路２０４の構成を示す回路図である。

【００５９】図３を参照して、シリアル−パラレル変換
回路２０４は、ビタビ復号回路２０２から変調方式によ
って１ビット（Ｄ０）または２ビット（Ｄ０，Ｄ１）で
出力されるのシリアルデータ出力を受けて変換し、リー
ドソロモン復号に適したパラレル信号ＰＯＵＴ０〜ＰＯ
ＵＴ７を出力するデータ変換部２１２と、シリアルクロ
ックＳＣＬＫを受けて、パラレルクロックＰＣＬＫを出
力するクロック発生部２１４とを含む。パラレルクロッ
クＰＣＬＫは、パラレル信号ＰＯＵＴ０〜ＰＯＵＴ７に
同期したクロック信号であり、後段のデインタリーブ回
路２０６やリードソロモン復号回路２０８等においてパ
ラレル信号ＰＯＵＴ０〜ＰＯＵＴ７の処理に使用され
る。

【００６０】図４は、図３に示したクロック発生部２１
４の構成を示す回路図である。図４を参照して、クロッ
ク発生部２１４は、シリアルクロックＳＣＬＫに応じて
カウント動作を行なう８進カウンタ２１６と、８進カウ
ンタ２１６のカウント値に応じてパラレルクロックＰＣ
ＬＫを出力するパラレルクロック発生部２２０と、シリ
アルクロックＳＣＬＫおよび８進カウンタ２１６のカウ
ント値に応じてデータ変換用のクロックＦＣＬＫ１，Ｆ
ＣＬＫ２，ＳＣＬＫ２を出力する変換用クロック発生部
２１８とを含む。

【００６１】変換用クロック発生部２１８は、８進カウ
ンタ２１６のカウント値が０，２，４，６であるときに
クロックＳＣＬＫ２をＨレベルとするクロック発生回路
２２０と、クロックＳＣＬＫ２を受けて反転する反転回
路２２２と、動作モードがＡの場合にはシリアルクロッ
クＳＣＬＫをクロックＦＣＬＫ１として出力し、動作モ
ードがＢの場合にはクロックＳＣＬＫ２を受けてクロッ
クＦＣＬＫ１として出力するセレクタ２２６と、動作モ
ードがモードＡの場合にはシリアルクロックＳＣＬＫを
クロックＦＣＬＫ２として出力し、動作モードがモード
Ｂの場合には反転回路２２２の出力をクロックＦＣＬＫ
２として出力するセレクタ２２４とを含む。

【００６２】パラレルクロック発生部２２０は、セレク
タ２２８，２３４と、クロック発生回路２３０，２３２
とを含む。

【００６３】セレクタ２２８は、８進カウンタ２１６の
カウント値を動作モードがモードＡの場合にはクロック
発生回路２３０に与え、動作モードがモードＢの場合に
はクロック発生回路２３２に与える。

【００６４】セレクタ２３４は、動作モードがモードＡ
の場合にはクロック発生回路２３０が発生したクロック
をパラレルクロックＰＣＬＫとして出力する。一方、動
作モードがモードＢの場合には、セレクタ２３４はクロ
ック発生回路２３２が発生したクロックをパラレルクロ
ックＰＣＬＫとして出力する。

【００６５】クロック発生回路２３０は、８進カウンタ
２１６のカウント値が０，１，４，５であるときには出
力するクロックをＨレベルとし、８進カウンタ２１６の
カウント値が２，３，６，７の場合には出力するクロッ
クをＬレベルとする。クロック発生回路２３２は、８進
カウンタ２１６のカウント値が０，１，２，３であると
きには出力するクロックをＨレベルとし、８進カウンタ
２１６のカウント値が４，５，６，７の場合には出力す
るクロックをＬレベルとする。

【００６６】図５は、図３に示したデータ変換部２１２
の構成を示す回路図である。図５を参照して、データ変
換部２１２は、シリアルデータＤ０，Ｄ１を受けてモー
ド信号ＭＯＤＥおよび変換用クロックＳＣＬＫ２に応じ
てデータの変換を行なうデータ変換部２４２と、内部デ
ータＤＩ０，ＤＩ１を受けてクロックＦＣＬＫ１，ＦＣ
ＬＫ２に応じてデータの取込保持を行なうデータ保持部
２４４とを含む。

【００６７】データ変換部２４２は、セレクタ２４６，
２４８および信号切換回路２５０を含む。信号切換回路
２５０は、セレクタ２５２，２５４を含む。

【００６８】セレクタ２４６は、シリアルデータＤ０を
入力として受け動作モードがモードＡの場合にはセレク
タ２５４のＡ入力にシリアルデータＤ０を伝達する。一
方セレクタ２４６は、動作モードがモードＢの場合には
シリアルデータＤ０をセレクタ２４８に対して出力す
る。セレクタ２４８は、データ変換用クロックＳＣＬＫ
２に応じてセレクタ２４６から受取ったデータをセレク
タ２５２のＢ入力とセレクタ２５４のＢ入力に交互に出
力する。

【００６９】セレクタ２５２，２５４は、動作モードが
Ａの場合にはＡ入力に与えられたデータを２ビットの内
部データＤＩ１，ＤＩ０の各ビットとしてそれぞれ出力
する。一方、動作モードがモードＢの場合には、セレク
タ２５２，２５４はＢ入力に受けたデータを内部データ
ＤＩ１，ＤＩ０の各ビットとしてそれぞれ出力する。

【００７０】データ保持部２４４は、シフトレジスタ２
５６，２５８を含む。シフトレジスタ２５６は、内部デ
ータＤＩ１をデータ変換用クロックＦＣＬＫ１に応じて
順次シフトするフリップフロップＦＦ１，ＦＦ３，ＦＦ
５，ＦＦ７を含む。

【００７１】シフトレジスタ２５８は、内部データＤＩ
０をデータ変換用クロックＦＣＬＫ２に応じて順次シフ
トするフリップフロップＦＦ０，ＦＦ２，ＦＦ４，ＦＦ
６を含む。なお、フリップフロップＦＦ０〜ＦＦ７は、
パラレルデータＰＯＵＴ０〜ＰＯＵＴ７をそれぞれ出力
する。したがって、フリップフロップＦＦ０はパラレル
データＰＯＵＴ０〜ＰＯＵＴ７の最下位ビット（ＬＳ
Ｂ）であるＰＯＵＴ０を出力する。フリップフロップＦ
Ｆ７は、パラレルデータＰＯＵＴ０〜ＰＯＵＴ７の最上
位ビット（ＭＳＢ）であるＰＯＵＴ７を出力する。

【００７２】図６は、ビタビ復号出力が２ビットの場合
のシリアル−パラレル変換回路の動作例を説明するため
の図である。

【００７３】図６を参照して、最初に、パラレルシリア
ル変換回路には、０番目と１番目のデータが同時に与え
られる。１シリアルクロック後には、フリップフロップ
ＦＦ０，ＦＦ１にはそれぞれ１番目，０番目のデータが
保持される。続いて２シリアルクロック後には、フリッ
プフロップＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３にはそれぞ
れ３番目，２番目，１番目，０番目のデータが保持され
る。

【００７４】３シリアルクロック後においては、フリッ
プフロップＦＦ０，ＦＦ１にはそれぞれ５番目，４番目
のデータが保持され、フリップフロップＦＦ２，ＦＦ３
にはそれぞれ３番目，２番目のデータが保持され、フリ
ップフロップＦＦ４，ＦＦ５にはそれぞれ１番目，０番
目のデータが保持される。

【００７５】続いて、４シリアルクロック後において
は、フリップフロップＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３
にはそれぞれ７番目，６番目，５番目，４番目のデータ
が保持される。またフリップフロップＦＦ４，ＦＦ５，
ＦＦ６，ＦＦ７にはそれぞれ３番目，２番目，１番目，
０番目のデータが保持される。

【００７６】すなわち４シリアルクロック後には、すべ
てのフリップフロップに０番目から７番目のデータが保
持されており、これら８つのデータがパラレルデータと
して一括して次段の回路に出力される。

【００７７】図７は、ビタビ復号出力が２ビットの場合
の動作をより詳しく説明するための動作波形図である。

【００７８】図５、図７を参照して、ビタビ復号出力が
２ビットの場合であるモードＡにおいては、データ変換
部２４２によってシリアルデータＤ０は内部データＤＩ
０として出力され、シリアルデータＤ１は内部データＤ
Ｉ１として出力される。また、シフトレジスタ２５６，
２５８に与えられるデータ変換用クロックＦＣＬＫ１，
ＦＣＬＫ２としてはともにシリアルクロックＳＣＬＫが
用いられる。

【００７９】時刻ｔ１において、クロック信号の立上が
りに同期して内部データＤＩ０，ＤＩ１がそれぞれフリ
ップフロップＦＦ０，ＦＦ１に取込まれる。したがっ
て、時刻ｔ１〜ｔ２においてはフリップフロップＦＦ１
はデータＤＡＴＡ０を保持し、フリップフロップＦＦ０
はデータＤＡＴＡ１を保持する。

【００８０】続いて、時刻ｔ２においては、フリップフ
ロップＦＦ１が保持していたデータＤＡＴＡ０はフリッ
プフロップＦＦ３にシフトされる。またフリップフロッ
プＦＦ０が保持していたデータＤＡＴＡ１はフリップフ
ロップＦＦ２にシフトされる。そしてフリップフロップ
１は内部データＤＩ１として与えられたデータＤＡＴＡ
２を取込み、フリップフロップＦＦ０は内部データＤＩ
０として与えられていたデータＤＡＴＡ３を保持する。

【００８１】したがって時刻ｔ２〜ｔ３においてはフリ
ップフロップＦＦ１はデータＤＡＴＡ２を保持し、フリ
ップフロップＦＦ３はデータＤＡＴＡ０を保持する。ま
たフリップフロップＦＦ０はデータＤＡＴＡ３を保持
し、フリップフロップＦＦ２はデータＤＡＴＡ１を保持
する。

【００８２】同様にデータのシフトが順次行なわれた結
果、時刻ｔ４〜ｔ５においてフリップフロップＦＦ１，
ＦＦ３，ＦＦ５，ＦＦ７はそれぞれデータＤＡＴＡ６，
ＤＡＴＡ４，ＤＡＴＡ２，ＤＡＴＡ０を保持する。また
フリップフロップＦＦ０，ＦＦ２，ＦＦ４，ＦＦ６はそ
れぞれデータＤＡＴＡ７，ＤＡＴＡ５，ＤＡＴＡ３，Ｄ
ＡＴＡ１を保持する。したがってすべてのフリップフロ
ップにデータが蓄積された状態になったため、続く時刻
ｔ５においてパラレルクロックＰＣＬＫの立上がりに応
じて次段の回路でパラレルデータがラッチされる。

【００８３】以降時刻ｔ５〜ｔ９においても同様な動作
が繰返される。図８は、ビタビ復号出力が１ビットの場
合のフリップフロップの状態を表わした図である。

【００８４】図８を参照して、ビタビ復号出力が１ビッ
トの場合には、シリアルデータＤ０として１ビットずつ
０番目〜７番目のデータが順にシリアル−パラレル変換
回路に与えられる。まず、１シリアルクロック後におい
ては、フリップフロップＦＦ１が０番目のデータを保持
する続く２シリアルクロック後においては、フリップフ
ロップＦＦ０は１番目のデータを保持し、フリップフロ
ップＦＦ１は０番目のデータを保持する。

【００８５】続く３シリアルクロック後においては、フ
リップフロップＦＦ０は１番目のデータを保持し、フリ
ップフロップＦＦ１は２番目のデータを保持する。そし
てフリップフロップＦＦ３は０番目のデータを保持す
る。

【００８６】続いて、４シリアルクロック後において
は、フリップフロップＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３
はそれぞれ３番目，２番目，１番目，０番目のデータを
保持する。５シリアルクロック後においては、フリップ
フロップＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３はそれぞれ３
番目，４番目，１番目，２番目のデータを保持し、フリ
ップフロップＦＦ５は０番目のデータを保持する。

【００８７】６シリアルクロック後においては、フリッ
プフロップＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３はそれぞれ
５番目，４番目，３番目，２番目のデータを保持し、フ
リップフロップＦＦ４，ＦＦ５は、それぞれ１番目，０
番目のデータを保持する。

【００８８】続く７シリアルクロック後においては、フ
リップフロップＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３は、そ
れぞれ５番目，６番目，３番目，４番目のデータを保持
する。フリップフロップＦＦ４，ＦＦ５はそれぞれ１番
目，２番目のデータを保持する。そしてフリップフロッ
プＦＦ７は０番目のデータを保持する。

【００８９】８シリアルクロック後においては、フリッ
プフロップＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３はそれぞれ
７番目，６番目，５番目，４番目のデータを保持し、フ
リップフロップＦＦ４，ＦＦ５，ＦＦ６，ＦＦ７はそれ
ぞれ３番目，２番目，１番目，０番目のデータを保持す
る。そしてこのときにフリップフロップＦＦ０〜ＦＦ７
は、すべてデータが蓄積された状態となったため、この
８つのデータがパラレルデータとして次段に伝達され
る。

【００９０】図９は、ビタビ復号出力が１ビットの場合
の動作を説明するための動作波形図である。

【００９１】図５、図９を参照して、ビタビ復号出力が
２ビットの場合であるモードＢにおいては、シリアルデ
ータＤ０にのみビタビ復号出力が与えられる。変換用ク
ロックＦＣＬＫ１，ＦＣＬＫ２にはクロックＳＣＬＫ２
に基づいた相補クロックが与えられている。セレクタ２
４８の働きによってシリアルデータＤ０として与えられ
るデータＤＡＴＡ０〜ＤＡＴＡ７は内部データＤＩ１，
ＤＩ０に交互に振り分けられる。

【００９２】時刻ｔ１において、クロックの立上がりエ
ッジに同期してデータＤＡＴＡ０がフリップフロップＦ
Ｆ１に取込まれる。続いて時刻ｔ２においてデータＤＡ
ＴＡ１がフリップフロップＦＦ０に取込まれる。時刻ｔ
３では、フリップフロップＦＦ１が保持していたデータ
ＤＡＴＡ０はフリップフロップＦＦ３に対して出力さ
れ、フリップフロップＦＦ１はデータＤＡＴＡ２を取込
む。時刻ｔ４においてフリップフロップＦＦ０が保持し
ていたデータＤＡＴＡ１はシフトされ、フリップフロッ
プＦＦ０はデータＤＡＴＡ３を取込む。

【００９３】時刻ｔ５においてフリップフロップＦＦ
１，ＦＦ３が保持していたデータＤＡＴＡ２，ＤＡＴＡ
０はそれぞれフリップフロップＦＦ３，ＦＦ５にシフト
され、フリップフロップＦＦ１はデータＤＡＴＡ４を取
込む。時刻ｔ６においてフリップフロップＦＦ０，ＦＦ
２が保持していたデータＤＡＴＡ３，ＤＡＴＡ１はそれ
ぞれフリップフロップＦＦ２，ＦＦ４にシフトされ、フ
リップフロップＦＦ０は新たにデータＤＡＴＡ５を取込
む。時刻ｔ７においては、フリップフロップＦＦ１，Ｆ
Ｆ３，ＦＦ５が保持していたデータＤＡＴＡ４，ＤＡＴ
Ａ２，ＤＡＴＡ０は次段にシフトされ、フリップフロッ
プＦＦ１は新たにデータＤＡＴＡ６を取込む。時刻ｔ８
においてフリップフロップＦＦ０，ＦＦ２，ＦＦ４がそ
れぞれ保持していたデータＤＡＴＡ５，ＤＡＴＡ３，Ｄ
ＡＴＡ１は次段にシフトされ、フリップフロップＦＦ０
は新たにデータＤＡＴＡ７を取込む。このようにシフト
レジスタ２５６，２５８で交互にシフト動作が行なわれ
た結果、時刻ｔ８〜ｔ９においてフリップフロップＦＦ
０〜ＦＦ７に８個のデータが保持された状態となる。

【００９４】時刻ｔ９においては、パラレルクロックＰ
ＣＬＫの立上がりに応じて次段に接続される回路がフリ
ップフロップＦＦ０〜ＦＦ７の保持するデータをパラレ
ルデータとしてラッチする。

【００９５】以上説明したように、本発明によれば、シ
リアル−パラレル変換回路のフリップフロップを２系統
のシフトレジスタを構成するようにし、ビタビ復号出力
のビット数に応じて適宜データを振り分ける構成として
いるので、少ない回路規模で複数のモードのシリアル−
パラレル変換動作を実現することができる。

【００９６】なお、本実施の形態においては、８ビット
のパラレルデータについて述べたが、１６ビット，３２
ビット等他のビット数のシリアル−パラレル変換につい
ても応用することができる。さらに、本実施の形態で
は、データ受信装置の例としてＢＳディジタル放送受信
機を例に示したが、これに限定されるものではなく、本
発明は、複数の符号化を組合せて使用する連接符号化に
よって誤り訂正が強化された伝送符号を受信して復号す
るデータ受信装置であれば好適に用いることができる。

【００９７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００９８】

【発明の効果】本発明によれば、シリアル−パラレル変
換回路のフリップフロップを２系統のシフトレジスタを
構成するようにし、ビタビ復号出力のビット数に応じて
適宜データを振り分ける構成としているので、少ない回
路規模で複数のモードのシリアル−パラレル変換動作を
実現することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態に係るデータ受信装置１
０００の構成のうち主要部分を抜出して示す概略ブロッ
ク図である。

【図２】 図１に示したＴＳデコーダ１０４．１の構成
を示すブロック図である。

【図３】 図２に示したシリアル−パラレル変換回路２
０４の構成を示す回路図である。

【図４】 図３に示したクロック発生部２１４の構成を
示す回路図である。

【図５】 図３に示したデータ変換部２１２の構成を示
す回路図である。

【図６】 ビタビ復号出力が２ビットの場合のシリアル
−パラレル変換回路の動作例を説明するための図であ
る。

【図７】 ビタビ復号出力が２ビットの場合の動作をよ
り詳しく説明するための動作波形図である。

【図８】 ビタビ復号出力が１ビットの場合のフリップ
フロップの状態を表わした図である。

【図９】 ビタビ復号出力が１ビットの場合の動作を説
明するための動作波形図である。

【図１０】 従来のデジタル放送受信装置において用い
られるビタビ復号出力を変換するシリアル−パラレル変
換回路５０２の構成を示したブロック図である。

【図１１】 従来の他のシリアル−パラレル変換回路の
例において、データ変換部５０４に変えて用いられるデ
ータ変換部５３２の構成を示す回路図である。

【符号の説明】

１００ チューナ、１０２ ８ＰＳＫ復調器、１０４
ＴＳデコーダ、１０６切替スイッチ、１１０ ＭＰＥＧ
デコード部、１２０ 付加音生成器、１２２ＰＣＭデコ
ーダ、１３０ オンスクリーンディスプレイ処理部、１
４４ 演算処理部、１４６ 高速デジタルインターフェ
イス、１４８ 内蔵蓄積デバイス、１５０ モデム、１
５２ カードインターフェイス、１６０ 合成器、１６
２音声出力端子、１６４ 映像出力端子、１８０ 外部
蓄積デバイス、２０２ ビタビ復号回路、２０４ シリ
アル−パラレル変換回路、２０６ デインタリーブ回
路、２０８ リードソロモン復号回路、２１２ データ
変換部、２１４ クロック発生部、２１６ ８進カウン
タ、２１８ 変換用クロック発生部、２２０，２３０，
２３２ クロック発生回路、２２０ パラレルクロック
発生部、２２２反転回路、２２４，２２６，２２８，２
３４，２４６，２４８，２５２，２５４ セレクタ、２
４２ データ変換部、５０４ データ変換部、２４４
データ保持部、２５０ 信号切換回路、２５６，２５８
シフトレジスタ、１０００データ受信装置、１００２
音声出力部、１００４ 表示部、ＢＳ１ データバ
ス、ＦＦ０〜ＦＦ７ フリップフロップ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０４Ｎ 7/00 Ｈ０４Ｎ 7/00 Ｚ 7/24 7/13 Ａ (56)参考文献 特開 平11−177642（ＪＰ，Ａ) 特開 平５−91150（ＪＰ，Ａ) 特開 平６−13913（ＪＰ，Ａ) 特開 平７−288479（ＪＰ，Ａ) 特開 平３−253122（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 27/00 - 27/38

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 畳込み符号を復号し、受信信号の変調方
   式に応じて、第１の動作モードにおいて２ビット幅のシ
   リアル復号信号を出力し、第２の動作モードにおいて１
   ビット幅のシリアル復号信号を出力する、第１の復号手
   段と、 前記第１の復号手段の出力に応じたデータを受け、ブロ
   ック符号の復号を行なう第２の復号手段と、 前記第１の復号手段から前記第２の復号手段にデータが
   伝達される経路上に設けられ、前記第１の復号手段の出
   力に応じたシリアルデータを受けて、前記第１の復号手
   段の出力よりもビット幅の広いパラレルデータを出力す
   るシリアル−パラレル変換回路とを備え、 前記シリアルデータは、前記第１の動作モードにおいて
   は２ビット幅であり、前記第２の動作モードにおいては
   １ビット幅であり、 前記シリアル−パラレル変換回路は、 前記第１の動作モードにおいては、前記シリアルデータ
   をそのまま２ビット幅の信号として出力し、前記第２の
   動作モードにおいては、前記シリアルデータを交互に振
   り分けて２ビット幅の信号を出力するデータ変換部と、 前記データ変換部の出力の最下位ビット（ＬＳＢ）と最
   上位ビット（ＭＳＢ）をそれぞれ受けてシフトし、所定
   のデータが蓄積されると前記パラレルデータを一括して
   出力する第１、第２のシフトレジスタとを含む、データ
   受信装置。
2. 【請求項２】 前記シリアル−パラレル変換回路は、 前記シリアルデータに同期して与えられるシリアルクロ
   ックを受けて計数動作を行なうカウンタと、 前記カウンタのカウント値に応じて前記第１のモードに
   おいて前記パラレルデータを出力するタイミングに同期
   したパラレルクロックを発生する第１のクロック発生手
   段と、 前記カウンタのカウント値に応じて前記第２のモードに
   おいて前記パラレルデータを出力するタイミングに同期
   したパラレルクロックを発生する第２のクロック発生手
   段と、 前記第１、第２のクロック発生手段の出力のいずれか一
   方を選択して出力する選択手段とをさらに含む、請求項
   １に記載のデータ受信装置。
3. 【請求項３】 前記シリアル−パラレル変換回路は、 前記シリアルデータに同期して与えられるシリアルクロ
   ックを受けて計数動作を行なうカウンタと、 前記カウンタのカウント値に応じて前記シリアルクロッ
   クの２倍の周期を有する内部クロックを出力するクロッ
   ク発生回路と、 前記第１のモードにおいて、前記シリアルクロックを前
   記第１のシフトレジスタのシフト動作タイミングを示す
   第１のシフトクロックとして出力し、前記第２のモード
   において、前記内部クロックに応じて前記第１のシフト
   クロックを出力する第１のシフトクロック選択手段と、 前記第１のモードにおいて、前記シリアルクロックを前
   記第２のシフトレジスタのシフト動作タイミングを示す
   第２のシフトクロックとして出力し、前記第２のモード
   において、前記内部クロックに応じて前記第２のシフト
   クロックを出力する第２のシフトクロック選択手段とを
   さらに含む、請求項１に記載のデータ受信装置。
4. 【請求項４】 前記第１、第２のシフトクロックは、前
   記第２のモードにおいて、前記シリアルクロックの２倍
   の周期を有し、互いに相補なクロックである、請求項３
   に記載のデータ受信装置。
5. 【請求項５】 前記第１のシフトレジスタは、 前記パラレルデータの偶数ビットに対応するデータを出
   力する複数の第１のフリップフロップを含み、 前記第２のシフトレジスタは、 前記パラレルデータの奇数ビットに対応するデータを出
   力する複数の第２のフリップフロップを含む、請求項１
   に記載のデータ受信装置。
6. 【請求項６】 前記第１の復号手段は、 最尤復号法により畳込み符号を復号するビタビ復号手段
   を含み、 前記第２の復号手段は、 リードソロモン符号を復号するリードソロモン復号手段
   を含む、請求項１に記載のデータ受信装置。