JP3514645B2 - 半導体集積回路装置の入出力回路 - Google Patents
半導体集積回路装置の入出力回路Info
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- JP3514645B2 JP3514645B2 JP37324398A JP37324398A JP3514645B2 JP 3514645 B2 JP3514645 B2 JP 3514645B2 JP 37324398 A JP37324398 A JP 37324398A JP 37324398 A JP37324398 A JP 37324398A JP 3514645 B2 JP3514645 B2 JP 3514645B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、外部回路から入力
された信号を半導体集積回路装置の内部回路に入力する
入力回路、または前記内部回路から出力された信号を外
部回路に出力する出力回路として用いられる半導体集積
回路装置の入出力回路に関するものであり、特に半導体
集積回路装置の内部電源電圧よりも高い信号電圧が外部
回路から入力される場合に有効な入出力回路に関するも
のである。
された信号を半導体集積回路装置の内部回路に入力する
入力回路、または前記内部回路から出力された信号を外
部回路に出力する出力回路として用いられる半導体集積
回路装置の入出力回路に関するものであり、特に半導体
集積回路装置の内部電源電圧よりも高い信号電圧が外部
回路から入力される場合に有効な入出力回路に関するも
のである。
【０００２】
【従来の技術】図４は従来の入力回路の回路図である。
図４の入力回路は半導体集積回路装置（ＬＳＩチップ）
内に設けられており、外部回路からパッド電極ＰＡＤに
入力された信号をノードＯＵＴからＬＳＩチップの内部
回路に入力する。内部電源ＶＤＤは３［Ｖ］である。外
部回路は、０［Ｖ］のＬＯＷレベル（”Ｌ”レベル）信
号または５［Ｖ］のＨＩＧＨレベル（”Ｈ”レベル）信
号をパッド電極ＰＡＤに入力するか、あるいはパッド電
極ＰＡＤをＨＩＧＨピーダンス（”Ｚ”レベル）にす
る。ここで、ＨＩＧＨインピーダンス（”Ｚ”レベル）
とは、パッド電極ＰＡＤ（ノードＩ／Ｏ）が外部回路お
よびノードＩ／Ｏに接続する全ての回路に対してフロー
ティングになることである。
図４の入力回路は半導体集積回路装置（ＬＳＩチップ）
内に設けられており、外部回路からパッド電極ＰＡＤに
入力された信号をノードＯＵＴからＬＳＩチップの内部
回路に入力する。内部電源ＶＤＤは３［Ｖ］である。外
部回路は、０［Ｖ］のＬＯＷレベル（”Ｌ”レベル）信
号または５［Ｖ］のＨＩＧＨレベル（”Ｈ”レベル）信
号をパッド電極ＰＡＤに入力するか、あるいはパッド電
極ＰＡＤをＨＩＧＨピーダンス（”Ｚ”レベル）にす
る。ここで、ＨＩＧＨインピーダンス（”Ｚ”レベル）
とは、パッド電極ＰＡＤ（ノードＩ／Ｏ）が外部回路お
よびノードＩ／Ｏに接続する全ての回路に対してフロー
ティングになることである。
【０００３】図４の入力回路において、ＰＭＯＳトラン
ジスタＰ１１およびＮＭＯＳトランジスタＮ１５は、常
時ＯＦＦしている。これらのトランジスタは、図４の入
力回路を出力回路に容易に転用できるようにするために
設けられているものであり、出力回路として用いられた
ときに、それぞれのゲート電極に内部回路から入力され
る信号に従ってＯＮ／ＯＦＦする。
ジスタＰ１１およびＮＭＯＳトランジスタＮ１５は、常
時ＯＦＦしている。これらのトランジスタは、図４の入
力回路を出力回路に容易に転用できるようにするために
設けられているものであり、出力回路として用いられた
ときに、それぞれのゲート電極に内部回路から入力され
る信号に従ってＯＮ／ＯＦＦする。
【０００４】ＰＭＯＳトランジスタＰ１２〜Ｐ１７の基
板（ＰＭＯＳトランジスタＰ１２〜Ｐ１７が形成されて
いるＮウエル層）は、内部電源ＶＤＤに対してフローテ
ィングになっているノードＷ１に接続されている。これ
により、パッド電極ＰＡＤに内部電源ＶＤＤよりも高い
５［Ｖ］の信号が入力されても、ＰＭＯＳのソースまた
はドレインと基板（Ｎウエル層）とにより形成されてい
るＰＮ接合を介してパッド電極ＰＡＤから内部電源ＶＤ
Ｄにリーク電流が流れることを防止している。また、Ｐ
ＭＯＳトランジスタＰ１２およびＰ１５はパッド電極Ｐ
ＡＤに５［Ｖ］の信号が入力されたときにはＯＦＦし、
パッド電極ＰＡＤから内部電源ＶＤＤに電流が逆流する
ことを防止している。
板（ＰＭＯＳトランジスタＰ１２〜Ｐ１７が形成されて
いるＮウエル層）は、内部電源ＶＤＤに対してフローテ
ィングになっているノードＷ１に接続されている。これ
により、パッド電極ＰＡＤに内部電源ＶＤＤよりも高い
５［Ｖ］の信号が入力されても、ＰＭＯＳのソースまた
はドレインと基板（Ｎウエル層）とにより形成されてい
るＰＮ接合を介してパッド電極ＰＡＤから内部電源ＶＤ
Ｄにリーク電流が流れることを防止している。また、Ｐ
ＭＯＳトランジスタＰ１２およびＰ１５はパッド電極Ｐ
ＡＤに５［Ｖ］の信号が入力されたときにはＯＦＦし、
パッド電極ＰＡＤから内部電源ＶＤＤに電流が逆流する
ことを防止している。
【０００５】ＰＭＯＳトランジスタＰ１３，Ｐ１４、Ｎ
ＭＯＳトランジスタＮ１１〜Ｎ１３、およびインバータ
ＩＮＶ１１は、外部回路からパッド電極ＰＡＤに入力さ
れた５［Ｖ］の信号を、内部回路のＶＩＨ規格に準じた
ほぼ３［Ｖ］の信号に変換し、内部回路に入力する。こ
こで、ＶＩＨ規格とは、”Ｈ”レベルの入力信号の電圧
許容範囲を決める規格である。
ＭＯＳトランジスタＮ１１〜Ｎ１３、およびインバータ
ＩＮＶ１１は、外部回路からパッド電極ＰＡＤに入力さ
れた５［Ｖ］の信号を、内部回路のＶＩＨ規格に準じた
ほぼ３［Ｖ］の信号に変換し、内部回路に入力する。こ
こで、ＶＩＨ規格とは、”Ｈ”レベルの入力信号の電圧
許容範囲を決める規格である。
【０００６】ＮＭＯＳトランジスタＮ１１およびＮ１４
は、パッド電極ＰＡＤに５［Ｖ］の信号が入力されたと
きに、ＮＭＯＳトランジスタＮ１２およびＮ１５のドレ
イン−ソース間、ゲート−ドレイン間、ゲート−ソース
間に内部電源ＶＤＤ以上の電圧がかからないようにする
ために設けられており、これにより耐圧の弱いプロセス
を用いてＬＳＩチップが製造された場合にも対応でき
る。
は、パッド電極ＰＡＤに５［Ｖ］の信号が入力されたと
きに、ＮＭＯＳトランジスタＮ１２およびＮ１５のドレ
イン−ソース間、ゲート−ドレイン間、ゲート−ソース
間に内部電源ＶＤＤ以上の電圧がかからないようにする
ために設けられており、これにより耐圧の弱いプロセス
を用いてＬＳＩチップが製造された場合にも対応でき
る。
【０００７】ＰＭＯＳトランジスタＰ１６は、パッド電
極ＰＡＤに５［Ｖ］の信号が入力されたときにＯＮし、
ノードＷ１１（ＰＭＯＳＰ１２〜Ｐ１７の基板）を５
［Ｖ］にする。
極ＰＡＤに５［Ｖ］の信号が入力されたときにＯＮし、
ノードＷ１１（ＰＭＯＳＰ１２〜Ｐ１７の基板）を５
［Ｖ］にする。
【０００８】ＮＭＯＳトランジスタ１６およびＰＭＯＳ
トランジスタ１７は、パッド電極ＰＡＤが”Ｚ”レベル
になったときに、ノードＩ／Ｏをほぼ３［Ｖ］にクラン
プする。なお、ＰＭＯＳトランジスタ１７はパッド電極
ＰＡＤが０［Ｖ］（”Ｌ”レベル）または５［Ｖ］（”
Ｈ”レベル）のときにＯＮしているため、ＰＭＯＳトラ
ンジスタ１７のソース−ドレイン間を通して内部電源Ｖ
ＤＤとパッド電極ＰＡＤの間に電流が流れる。
トランジスタ１７は、パッド電極ＰＡＤが”Ｚ”レベル
になったときに、ノードＩ／Ｏをほぼ３［Ｖ］にクラン
プする。なお、ＰＭＯＳトランジスタ１７はパッド電極
ＰＡＤが０［Ｖ］（”Ｌ”レベル）または５［Ｖ］（”
Ｈ”レベル）のときにＯＮしているため、ＰＭＯＳトラ
ンジスタ１７のソース−ドレイン間を通して内部電源Ｖ
ＤＤとパッド電極ＰＡＤの間に電流が流れる。
【０００９】
【発明が解決しようとする課題】しかしながら上記従来
の回路では、パッド電極ＰＡＤが”Ｌ”レベルのとき
に、ノードＳ１４が”Ｌ”レベルとなり、ＰＭＯＳトラ
ンジスタＰ１２およびＰ１５がＯＮしているので、［Ｖ
ＤＤ］−［Ｐ１７のソース］−［Ｐ１７の基板］−［Ｗ
１１］−［Ｐ１５のドレイン］−［Ｓ１３］−［Ｐ１
２］−［ＰＡＤ］という電流経路Ｉ１（図４参照）が形
成されてしまい、これによりパッド電極ＰＡＤに流れ込
む電流が所定値（ＰＭＯＳトランジスタＰ１７のソース
−ドレイン間の電流値）よりも大きくなり、消費電流が
増加してしまうという問題があった。なお、ＰＭＯＳト
ランジスタＰ１５は、図４の回路が出力回路として用い
られ、ＰＭＯＳトランジスタＰ１１がＯＮしたときに、
ノードＷ１１を内部電源ＶＤＤの電位にするために設け
られたものである。
の回路では、パッド電極ＰＡＤが”Ｌ”レベルのとき
に、ノードＳ１４が”Ｌ”レベルとなり、ＰＭＯＳトラ
ンジスタＰ１２およびＰ１５がＯＮしているので、［Ｖ
ＤＤ］−［Ｐ１７のソース］−［Ｐ１７の基板］−［Ｗ
１１］−［Ｐ１５のドレイン］−［Ｓ１３］−［Ｐ１
２］−［ＰＡＤ］という電流経路Ｉ１（図４参照）が形
成されてしまい、これによりパッド電極ＰＡＤに流れ込
む電流が所定値（ＰＭＯＳトランジスタＰ１７のソース
−ドレイン間の電流値）よりも大きくなり、消費電流が
増加してしまうという問題があった。なお、ＰＭＯＳト
ランジスタＰ１５は、図４の回路が出力回路として用い
られ、ＰＭＯＳトランジスタＰ１１がＯＮしたときに、
ノードＷ１１を内部電源ＶＤＤの電位にするために設け
られたものである。
【００１０】また、パッド電極ＰＡＤが”Ｌ”レベルか
ら”Ｚ”レベルになったときに、ＰＭＯＳトランジスタ
Ｐ１７によりノードＩ／Ｏの電位は上昇するが、ノード
Ｉ／Ｏの電位が内部電源ＶＤＤの電位に近づくにつれ、
ノードＳ１１の電位も上昇するため、ＰＭＯＳトランジ
スタＰ１７の電流特性が悪くなり、同じディメンジョン
のプルアップトランジスタ（ＰＭＯＳトランジスタＰ１
７のゲート電極を”Ｌ”レベルに固定したもの）を用い
た場合よりも、ノードＩ／Ｏが内部電源ＶＤＤの電位に
到達するまでに時間がかかるという問題があった。な
お、ＰＭＯＳトランジスタＰ１７のディメンジョンを大
きくすることは、消費電流を増加させることになるので
得策ではない。
ら”Ｚ”レベルになったときに、ＰＭＯＳトランジスタ
Ｐ１７によりノードＩ／Ｏの電位は上昇するが、ノード
Ｉ／Ｏの電位が内部電源ＶＤＤの電位に近づくにつれ、
ノードＳ１１の電位も上昇するため、ＰＭＯＳトランジ
スタＰ１７の電流特性が悪くなり、同じディメンジョン
のプルアップトランジスタ（ＰＭＯＳトランジスタＰ１
７のゲート電極を”Ｌ”レベルに固定したもの）を用い
た場合よりも、ノードＩ／Ｏが内部電源ＶＤＤの電位に
到達するまでに時間がかかるという問題があった。な
お、ＰＭＯＳトランジスタＰ１７のディメンジョンを大
きくすることは、消費電流を増加させることになるので
得策ではない。
【００１１】また、ＰＭＯＳとＮＭＯＳのしきい値は一
般的に異なるため、ＰＭＯＳトランジスタＰ１７のしき
い値とＮＭＯＳトランジスタＮ１６のしきい値との組合
せによっては、ノードＩ／Ｏが内部電源ＶＤＤの電位
（３［Ｖ］）に上昇する前に、ＰＭＯＳトランジスタＰ
１７がＯＦＦしてしまい、ノードＩ／Ｏが電源電位にな
らないという問題があった。ノードＩ／Ｏが電源電位
（３［Ｖ］）にならないと、ノードＯＵＴから内部回路
に入力する信号のＶＩＨ規格に対するマージンが小さく
なる等の不具合を生じてしまう。
般的に異なるため、ＰＭＯＳトランジスタＰ１７のしき
い値とＮＭＯＳトランジスタＮ１６のしきい値との組合
せによっては、ノードＩ／Ｏが内部電源ＶＤＤの電位
（３［Ｖ］）に上昇する前に、ＰＭＯＳトランジスタＰ
１７がＯＦＦしてしまい、ノードＩ／Ｏが電源電位にな
らないという問題があった。ノードＩ／Ｏが電源電位
（３［Ｖ］）にならないと、ノードＯＵＴから内部回路
に入力する信号のＶＩＨ規格に対するマージンが小さく
なる等の不具合を生じてしまう。
【００１２】本発明は、このような従来の問題を解決す
るためになされたものであり、消費電流の低減を図るこ
とを目的とするものである。さらに、本発明は外部回路
との接続ノードがＨＩＧＨインピーダンスになったとき
に、このノードを確実に内部電源の電位にすることを目
的とするものである。
るためになされたものであり、消費電流の低減を図るこ
とを目的とするものである。さらに、本発明は外部回路
との接続ノードがＨＩＧＨインピーダンスになったとき
に、このノードを確実に内部電源の電位にすることを目
的とするものである。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の半導体集積回路装置の入出力回路は、ゲー
ト電極が第１の電源（ＶＤＤ）または半導体集積回路装
置の内部回路からの第１の信号が入力される第１のノー
ド（ＩＮ１）に接続され、第１電極および基板が第１の
電源に接続され、第２電極が第２のノード（Ｓ１３）に
接続された第１のＭＯＳトランジスタ（Ｐ１１）と、第
１電極が前記第２のノードに接続され、ゲート電極が第
３のノード（Ｓ１４）に接続され、第２電極が、外部回
路から信号が入力されるまたは外部回路に信号を出力す
る第４のノード（Ｉ／Ｏ）に接続され、基板が前記第１
の電源に対してフローティングになっている第５のノー
ド（Ｗ１１）に接続された第２のＭＯＳトランジスタ
（Ｐ１２）と、第１電極が前記第２のノードに接続さ
れ、ゲート電極が前記第３のノードに接続され、第２電
極および基板が前記第５のノードに接続された第３のＭ
ＯＳトランジスタ（Ｐ１５）と、第１電極が前記第４の
ノードに接続され、ゲート電極が第６のノード（Ｓ１
１）に接続され、第２の電極が前記第１の電源に接続さ
れ、基板が前記第５のノードに接続された第４のＭＯＳ
トランジスタ（Ｐ１７）と、前記第４のノードの電位に
応じて前記第６のノードの電位を制御する第１の制御回
路と、前記第４のノードの電位に応じて前記第３のノー
ドの電位を制御する第２の制御回路とを備えた半導体集
積回路装置の入出力回路において、前記第４のノードと
第２のＭＯＳトランジスタの第２電極との接続、前記第
２のＭＯＳトランジスタの第１電極と前記第３のＭＯＳ
トランジスタの第１電極との接続、前記第３のＭＯＳト
ランジスタの第２電極と前記第５のノードとの接続、ま
たは前記第４のＭＯＳトランジスタの第２電極と前記第
１の電源との接続を開放にしたことを特徴とするもので
ある。
めに本発明の半導体集積回路装置の入出力回路は、ゲー
ト電極が第１の電源（ＶＤＤ）または半導体集積回路装
置の内部回路からの第１の信号が入力される第１のノー
ド（ＩＮ１）に接続され、第１電極および基板が第１の
電源に接続され、第２電極が第２のノード（Ｓ１３）に
接続された第１のＭＯＳトランジスタ（Ｐ１１）と、第
１電極が前記第２のノードに接続され、ゲート電極が第
３のノード（Ｓ１４）に接続され、第２電極が、外部回
路から信号が入力されるまたは外部回路に信号を出力す
る第４のノード（Ｉ／Ｏ）に接続され、基板が前記第１
の電源に対してフローティングになっている第５のノー
ド（Ｗ１１）に接続された第２のＭＯＳトランジスタ
（Ｐ１２）と、第１電極が前記第２のノードに接続さ
れ、ゲート電極が前記第３のノードに接続され、第２電
極および基板が前記第５のノードに接続された第３のＭ
ＯＳトランジスタ（Ｐ１５）と、第１電極が前記第４の
ノードに接続され、ゲート電極が第６のノード（Ｓ１
１）に接続され、第２の電極が前記第１の電源に接続さ
れ、基板が前記第５のノードに接続された第４のＭＯＳ
トランジスタ（Ｐ１７）と、前記第４のノードの電位に
応じて前記第６のノードの電位を制御する第１の制御回
路と、前記第４のノードの電位に応じて前記第３のノー
ドの電位を制御する第２の制御回路とを備えた半導体集
積回路装置の入出力回路において、前記第４のノードと
第２のＭＯＳトランジスタの第２電極との接続、前記第
２のＭＯＳトランジスタの第１電極と前記第３のＭＯＳ
トランジスタの第１電極との接続、前記第３のＭＯＳト
ランジスタの第２電極と前記第５のノードとの接続、ま
たは前記第４のＭＯＳトランジスタの第２電極と前記第
１の電源との接続を開放にしたことを特徴とするもので
ある。
【００１４】また、本発明の他の半導体集積回路装置の
入出力回路は、上記の入出力回路において、前記第１の
制御回路を、ゲート電極が前記第１の電源に接続され、
第１電極が前記第４のノードに接続され、第２電極が前
記第６のノードに接続され、基板が前記第５のノードに
接続された第６のＭＯＳトランジスタ（Ｐ２８）と、ゲ
ート電極が前記第１の電源に接続され、第１電極が第２
の電源（ＧＮＤ）に接続され、第２電極が第７のノード
（Ｓ２１）に接続された第７のＭＯＳトランジスタ（Ｎ
２７）と、ゲート電極が前記第１の電源に接続され、第
１電極が前記第７のノードに接続され、第２電極が前記
第６のノードに接続された第８のＭＯＳトランジスタ
（Ｎ２６）とにより構成したものである。
入出力回路は、上記の入出力回路において、前記第１の
制御回路を、ゲート電極が前記第１の電源に接続され、
第１電極が前記第４のノードに接続され、第２電極が前
記第６のノードに接続され、基板が前記第５のノードに
接続された第６のＭＯＳトランジスタ（Ｐ２８）と、ゲ
ート電極が前記第１の電源に接続され、第１電極が第２
の電源（ＧＮＤ）に接続され、第２電極が第７のノード
（Ｓ２１）に接続された第７のＭＯＳトランジスタ（Ｎ
２７）と、ゲート電極が前記第１の電源に接続され、第
１電極が前記第７のノードに接続され、第２電極が前記
第６のノードに接続された第８のＭＯＳトランジスタ
（Ｎ２６）とにより構成したものである。
【００１５】
【発明の実施の形態】第１の実施形態
図１は本発明の第１の実施形態を示す入力回路の回路図
である。図１の入力回路は、ＬＳＩチップに内蔵されて
おり、ＰＭＯＳトランジスタＰ１１〜Ｐ１７と、ＮＭＯ
ＳトランジスタＮ１１〜Ｎ１６と、インバータＩＮＶ１
１とを備えている。図１の入力回路は、ＬＳＩチップの
外に設けられた回路（外部回路）からパッド電極ＰＡＤ
（ノードＩ／Ｏ）に入力された信号を、ノードＯＵＴか
らＬＳＩチップに内蔵された回路（内部回路）に入力す
る。上記のＬＳＩチップの内部電源ＶＤＤは３［Ｖ］で
あるものとする。また、外部回路から入力される信号
の”Ｈ”レベルは５［Ｖ］であるものとする。
である。図１の入力回路は、ＬＳＩチップに内蔵されて
おり、ＰＭＯＳトランジスタＰ１１〜Ｐ１７と、ＮＭＯ
ＳトランジスタＮ１１〜Ｎ１６と、インバータＩＮＶ１
１とを備えている。図１の入力回路は、ＬＳＩチップの
外に設けられた回路（外部回路）からパッド電極ＰＡＤ
（ノードＩ／Ｏ）に入力された信号を、ノードＯＵＴか
らＬＳＩチップに内蔵された回路（内部回路）に入力す
る。上記のＬＳＩチップの内部電源ＶＤＤは３［Ｖ］で
あるものとする。また、外部回路から入力される信号
の”Ｈ”レベルは５［Ｖ］であるものとする。
【００１６】また、図２は本発明の第１の実施形態を示
す出力回路の回路図であり、図１の回路を出力回路に転
用したものである。なお、図２において、図１と同じも
のには同じ符号を付してある。図２の出力回路も、図１
の入力回路と同様に、ＬＳＩチップに内蔵されており、
ＰＭＯＳトランジスタＰ１１〜Ｐ１７と、ＮＭＯＳトラ
ンジスタＮ１１〜Ｎ１６と、インバータＩＮＶ１１とを
備えている。図２の出力回路は、ＬＳＩチップの内部回
路からノードＩＮ１およびＩＮ２に出力された信号を、
パッド電極ＰＡＤから外部回路に出力する。ＬＳＩチッ
プの内部電源ＶＤＤは、図１と同じ３［Ｖ］であるもの
とする。
す出力回路の回路図であり、図１の回路を出力回路に転
用したものである。なお、図２において、図１と同じも
のには同じ符号を付してある。図２の出力回路も、図１
の入力回路と同様に、ＬＳＩチップに内蔵されており、
ＰＭＯＳトランジスタＰ１１〜Ｐ１７と、ＮＭＯＳトラ
ンジスタＮ１１〜Ｎ１６と、インバータＩＮＶ１１とを
備えている。図２の出力回路は、ＬＳＩチップの内部回
路からノードＩＮ１およびＩＮ２に出力された信号を、
パッド電極ＰＡＤから外部回路に出力する。ＬＳＩチッ
プの内部電源ＶＤＤは、図１と同じ３［Ｖ］であるもの
とする。
【００１７】図１の入力回路において、ＰＭＯＳトラン
ジスタＰ１４は、ゲート電極がノードＳ１４に接続さ
れ、ソース電極がノードＩ／Ｏに接続され、ドレイン電
極がノードＯＵＴに接続され、基板（ＰＭＯＳトランジ
スタＰ１４が形成されているＮウエル層）が、内部電源
ＶＤＤおよび接地電源ＧＮＤに対してフローティングに
なっているノードＷ１１に接続されている。また、ＮＭ
ＯＳトランジスタＮ１３は、ゲート電極が内部電源ＶＤ
Ｄに接続され、ドレイン電極がノードＩ／Ｏに接続さ
れ、ソース電極が出力端子ＯＵＴに接続され、基板が接
地電源ＧＮＤに接続されている。
ジスタＰ１４は、ゲート電極がノードＳ１４に接続さ
れ、ソース電極がノードＩ／Ｏに接続され、ドレイン電
極がノードＯＵＴに接続され、基板（ＰＭＯＳトランジ
スタＰ１４が形成されているＮウエル層）が、内部電源
ＶＤＤおよび接地電源ＧＮＤに対してフローティングに
なっているノードＷ１１に接続されている。また、ＮＭ
ＯＳトランジスタＮ１３は、ゲート電極が内部電源ＶＤ
Ｄに接続され、ドレイン電極がノードＩ／Ｏに接続さ
れ、ソース電極が出力端子ＯＵＴに接続され、基板が接
地電源ＧＮＤに接続されている。
【００１８】図１の入力回路において、ＰＭＯＳトラン
ジスタＰ１３は、ゲート電極が内部電源ＶＤＤに接続さ
れ、ソース電極がノードＩ／Ｏに接続され、ドレイン電
極がノードＳ１４に接続され、基板がノードＷ１１に接
続されている。
ジスタＰ１３は、ゲート電極が内部電源ＶＤＤに接続さ
れ、ソース電極がノードＩ／Ｏに接続され、ドレイン電
極がノードＳ１４に接続され、基板がノードＷ１１に接
続されている。
【００１９】図１の入力回路において、インバータＩＮ
Ｖ１１は、入力電極がノードＯＵＴに接続され、出力電
極がノードＳ１５に接続されている。また、ＮＭＯＳト
ランジスタＮ１２は、ゲート電極がノードＳ１５に接続
され、ソース電極および基板が接地電源ＧＮＤに接続さ
れ、ドレイン電極がノードＳ１６に接続されている。ま
た、ＮＭＯＳトランジスタＮ１１は、ゲート電極が内部
電源ＶＤＤに接続され、ソース電極および基板がノード
Ｓ１６に接続され、ドレイン電極がノードＳ１４に接続
されている。
Ｖ１１は、入力電極がノードＯＵＴに接続され、出力電
極がノードＳ１５に接続されている。また、ＮＭＯＳト
ランジスタＮ１２は、ゲート電極がノードＳ１５に接続
され、ソース電極および基板が接地電源ＧＮＤに接続さ
れ、ドレイン電極がノードＳ１６に接続されている。ま
た、ＮＭＯＳトランジスタＮ１１は、ゲート電極が内部
電源ＶＤＤに接続され、ソース電極および基板がノード
Ｓ１６に接続され、ドレイン電極がノードＳ１４に接続
されている。
【００２０】上記のＰＭＯＳトランジスタＰ１３，Ｐ１
４、ＮＭＯＳトランジスタＮ１１〜Ｎ１３、およびイン
バータＩＮＶ１１は、外部回路からパッド電極ＰＡＤに
内部電源ＶＤＤ（３［Ｖ］）以上の電圧が入力されてい
るときに、ノードＯＵＴを内部電源ＶＤＤ（３［Ｖ］）
の電位とし、内部回路のＶＩＨ規格を満足する信号をノ
ードＯＵＴから内部回路に入力する。また、上記のＰＭ
ＯＳトランジスタＰ１３，Ｐ１４、ＮＭＯＳトランジス
タＮ１１〜Ｎ１３、およびインバータＩＮＶ１１は、ノ
ードＩ／Ｏの電位に応じてノードＳ１４の電位を制御す
る第２の制御回路を構成している。
４、ＮＭＯＳトランジスタＮ１１〜Ｎ１３、およびイン
バータＩＮＶ１１は、外部回路からパッド電極ＰＡＤに
内部電源ＶＤＤ（３［Ｖ］）以上の電圧が入力されてい
るときに、ノードＯＵＴを内部電源ＶＤＤ（３［Ｖ］）
の電位とし、内部回路のＶＩＨ規格を満足する信号をノ
ードＯＵＴから内部回路に入力する。また、上記のＰＭ
ＯＳトランジスタＰ１３，Ｐ１４、ＮＭＯＳトランジス
タＮ１１〜Ｎ１３、およびインバータＩＮＶ１１は、ノ
ードＩ／Ｏの電位に応じてノードＳ１４の電位を制御す
る第２の制御回路を構成している。
【００２１】また、上記のＮＭＯＳトランジスタＮ１１
は、外部回路からパッド電極ＰＡＤに内部電源ＶＤＤよ
りも大きな電圧が入力され、ノードＳ１４の電位が内部
電源ＶＤＤよりも大きくなったときに、ＮＭＯＳトラン
ジスタＮ１２のドレイン−ソース間に上記の電圧かから
ないようにするために設けられている。
は、外部回路からパッド電極ＰＡＤに内部電源ＶＤＤよ
りも大きな電圧が入力され、ノードＳ１４の電位が内部
電源ＶＤＤよりも大きくなったときに、ＮＭＯＳトラン
ジスタＮ１２のドレイン−ソース間に上記の電圧かから
ないようにするために設けられている。
【００２２】図１の入力回路において、ＰＭＯＳトラン
ジスタＰ１１は、ゲート電極、ソース電極、および基板
が内部電源ＶＤＤに接続され、ドレイン電極がノードＳ
１３に接続されている。また、ＰＭＯＳトランジスタＰ
１２は、ゲート電極がノードＳ１４に接続され、ソース
電極がノードＳ１３に接続され、ドレイン電極がノード
Ｉ／Ｏに接続され、基板がノードＷ１１に接続されてい
る。
ジスタＰ１１は、ゲート電極、ソース電極、および基板
が内部電源ＶＤＤに接続され、ドレイン電極がノードＳ
１３に接続されている。また、ＰＭＯＳトランジスタＰ
１２は、ゲート電極がノードＳ１４に接続され、ソース
電極がノードＳ１３に接続され、ドレイン電極がノード
Ｉ／Ｏに接続され、基板がノードＷ１１に接続されてい
る。
【００２３】図１の入力回路において、ＮＭＯＳトラン
ジスタＮ１４は、ゲート電極が内部電源ＶＤＤに接続さ
れ、ドレイン電極がノードＩ／Ｏに接続され、ソース電
極および基板（ＮＭＯＳトランジスタＮ１４が形成され
ているＰウエル層）がノードＳ１６に接続されている。
また、ＮＭＯＳトランジスタＮ１５は、ドレイン電極が
ノードＳ１２に接続され、ゲート電極、ソース電極、お
よび基板が接地電源ＧＮＤに接続されている。
ジスタＮ１４は、ゲート電極が内部電源ＶＤＤに接続さ
れ、ドレイン電極がノードＩ／Ｏに接続され、ソース電
極および基板（ＮＭＯＳトランジスタＮ１４が形成され
ているＰウエル層）がノードＳ１６に接続されている。
また、ＮＭＯＳトランジスタＮ１５は、ドレイン電極が
ノードＳ１２に接続され、ゲート電極、ソース電極、お
よび基板が接地電源ＧＮＤに接続されている。
【００２４】上記のＰＭＯＳトランジスタＰ１１および
ＮＭＯＳトランジスタＮ１５は、図１の入力回路を出力
回路として用いた場合に（図２参照）、内部回路から入
力される信号に従ってＯＮ／ＯＦＦするトランジスタで
あり、図１においては、ＰＭＯＳトランジスタＰ１１は
常時ＯＦＦであり、またＮＭＯＳトランジスタＮ１５は
保護回路として動作する場合を除いて常時ＯＦＦであ
る。
ＮＭＯＳトランジスタＮ１５は、図１の入力回路を出力
回路として用いた場合に（図２参照）、内部回路から入
力される信号に従ってＯＮ／ＯＦＦするトランジスタで
あり、図１においては、ＰＭＯＳトランジスタＰ１１は
常時ＯＦＦであり、またＮＭＯＳトランジスタＮ１５は
保護回路として動作する場合を除いて常時ＯＦＦであ
る。
【００２５】また、上記のＰＭＯＳトランジスタＰ１２
は、外部回路からパッド電極ＰＡＤに内部電源ＶＤＤよ
りも大きな電圧が入力されたときに、ＰＭＯＳトランジ
スタＰ１１のドレイン電極と基板のＰＮ接合が順方向バ
イアスされ、パッド電極ＰＡＤから内部電源ＶＤＤに電
流が逆流するのを防止するために設けられている。
は、外部回路からパッド電極ＰＡＤに内部電源ＶＤＤよ
りも大きな電圧が入力されたときに、ＰＭＯＳトランジ
スタＰ１１のドレイン電極と基板のＰＮ接合が順方向バ
イアスされ、パッド電極ＰＡＤから内部電源ＶＤＤに電
流が逆流するのを防止するために設けられている。
【００２６】また、上記のＮＭＯＳトランジスタＮ１４
は、外部回路からパッド電極ＰＡＤに内部電源ＶＤＤ以
上の電圧が入力されたときに、この内部電源ＶＤＤ以上
の電圧がＮＭＯＳトランジスタＮ１５のドレイン−ソー
ス間にかからないようにするために設けられている。
は、外部回路からパッド電極ＰＡＤに内部電源ＶＤＤ以
上の電圧が入力されたときに、この内部電源ＶＤＤ以上
の電圧がＮＭＯＳトランジスタＮ１５のドレイン−ソー
ス間にかからないようにするために設けられている。
【００２７】また、上記のＮＭＯＳトランジスタＮ１４
およびＮＭＯＳトランジスタＮ１５は、パッド電極ＰＡ
Ｄに負電圧が入力されたときに、ＮＭＯＳトランジスタ
Ｎ１５がＯＮすることにより接地電源ＧＮＤからパッド
電極ＰＡＤに電流を流し、パッド電極ＰＡＤを接地電源
ＧＮＤの電位にクランプする保護回路として機能する。
およびＮＭＯＳトランジスタＮ１５は、パッド電極ＰＡ
Ｄに負電圧が入力されたときに、ＮＭＯＳトランジスタ
Ｎ１５がＯＮすることにより接地電源ＧＮＤからパッド
電極ＰＡＤに電流を流し、パッド電極ＰＡＤを接地電源
ＧＮＤの電位にクランプする保護回路として機能する。
【００２８】図１の入力回路において、ＮＭＯＳトラン
ジスタＮ１６は、ゲート電極が内部電源ＶＤＤに接続さ
れ、ソース電極がノードＳ１１に接続され、ドレイン電
極がノードＩ／Ｏに接続され、基板が接地電源ＧＮＤに
接続されている。また、ＰＭＯＳトランジスタＰ１７
は、ゲート電極がノードＳ１１に接続され、ドレイン電
極がノードＩ／Ｏに接続され、ソース電極が内部電源Ｖ
ＤＤに接続され、基板がノードＷ１１に接続されてい
る。
ジスタＮ１６は、ゲート電極が内部電源ＶＤＤに接続さ
れ、ソース電極がノードＳ１１に接続され、ドレイン電
極がノードＩ／Ｏに接続され、基板が接地電源ＧＮＤに
接続されている。また、ＰＭＯＳトランジスタＰ１７
は、ゲート電極がノードＳ１１に接続され、ドレイン電
極がノードＩ／Ｏに接続され、ソース電極が内部電源Ｖ
ＤＤに接続され、基板がノードＷ１１に接続されてい
る。
【００２９】上記のＮＭＯＳトランジスタＮ１６および
ＰＭＯＳトランジスタＰ１７は、パッド電極ＰＡＤが”
Ｚ”レベル（ＨＩＧＨインピーダンス）になったとき
に、ノードＩ／Ｏの電位をほぼ内部電源ＶＤＤの電位に
するプルアップ回路を構成している。また、ＮＭＯＳト
ランジスタＮ１６は、ノードＩ／Ｏの電位に応じてノー
ドＳ１１の電位を制御する第１の制御回路に相当する。
ＰＭＯＳトランジスタＰ１７は、パッド電極ＰＡＤが”
Ｚ”レベル（ＨＩＧＨインピーダンス）になったとき
に、ノードＩ／Ｏの電位をほぼ内部電源ＶＤＤの電位に
するプルアップ回路を構成している。また、ＮＭＯＳト
ランジスタＮ１６は、ノードＩ／Ｏの電位に応じてノー
ドＳ１１の電位を制御する第１の制御回路に相当する。
【００３０】図１の入力回路において、ＰＭＯＳトラン
ジスタＰ１５は、ゲート電極がノードＳ１４に接続さ
れ、ソース電極がノードＳ１３に接続され、ドレイン電
極がフローティングになっており、基板がノードＷ１１
に接続されている。また、ＰＭＯＳトランジスタＰ１６
は、ゲート電極が内部電源ＶＤＤに接続され、ソース電
極がノードＩ／Ｏに接続され、ドレイン電極および基板
がノードＷ１１に接続されている。
ジスタＰ１５は、ゲート電極がノードＳ１４に接続さ
れ、ソース電極がノードＳ１３に接続され、ドレイン電
極がフローティングになっており、基板がノードＷ１１
に接続されている。また、ＰＭＯＳトランジスタＰ１６
は、ゲート電極が内部電源ＶＤＤに接続され、ソース電
極がノードＩ／Ｏに接続され、ドレイン電極および基板
がノードＷ１１に接続されている。
【００３１】上記のＰＭＯＳトランジスタＰ１５は、図
１の入力回路を出力回路として用いた場合に（図２参
照）、ドレイン電極がノードＷ１１に接続され、ＰＭＯ
ＳトランジスタＰ１１がＯＮしたときにノードＷ１１の
電位を内部電源ＶＤＤの電位にするために設けられたも
のである。図１では、ＰＭＯＳトランジスタＰ１５のド
レイン電極とノードＷ１１との間を開放にしているの
で、ＰＭＯＳトランジスタＰ１５がＯＮしても、ノード
Ｗ１１の電位はノードＳ１３と同じ電位にはならない。
１の入力回路を出力回路として用いた場合に（図２参
照）、ドレイン電極がノードＷ１１に接続され、ＰＭＯ
ＳトランジスタＰ１１がＯＮしたときにノードＷ１１の
電位を内部電源ＶＤＤの電位にするために設けられたも
のである。図１では、ＰＭＯＳトランジスタＰ１５のド
レイン電極とノードＷ１１との間を開放にしているの
で、ＰＭＯＳトランジスタＰ１５がＯＮしても、ノード
Ｗ１１の電位はノードＳ１３と同じ電位にはならない。
【００３２】また、上記のＰＭＯＳトランジスタＰ１６
は、外部回路からパッド電極ＰＡＤに内部電源ＶＤＤ以
上の電圧が入力されたときにＯＮし、ノードＷ１１に接
続されているＮウエル層の電位をパッド電極ＰＡＤと同
じ電位にするために設けられている。なお、上記のＰＭ
ＯＳトランジスタＰ１６のドレイン電極は、ノードＷ１
１から分離され、例えばＰＭＯＳトランジスタＰ１５の
ドレイン電極に接続されていても良い。この場合には、
外部回路からパッド電極ＰＡＤに内部電源ＶＤＤ以上の
電圧が入力されたときに、ＰＭＯＳトランジスタＰ１２
〜Ｐ１４，Ｐ１６，Ｐ１７において基板（Ｎウエル層）
とノードＩ／Ｏに接続されている側のソースまたはドレ
インとにより形成されているＰＮ接合により、ノードＷ
１１の電位はパッド電極ＰＡＤとほぼ同じ電位になる。
は、外部回路からパッド電極ＰＡＤに内部電源ＶＤＤ以
上の電圧が入力されたときにＯＮし、ノードＷ１１に接
続されているＮウエル層の電位をパッド電極ＰＡＤと同
じ電位にするために設けられている。なお、上記のＰＭ
ＯＳトランジスタＰ１６のドレイン電極は、ノードＷ１
１から分離され、例えばＰＭＯＳトランジスタＰ１５の
ドレイン電極に接続されていても良い。この場合には、
外部回路からパッド電極ＰＡＤに内部電源ＶＤＤ以上の
電圧が入力されたときに、ＰＭＯＳトランジスタＰ１２
〜Ｐ１４，Ｐ１６，Ｐ１７において基板（Ｎウエル層）
とノードＩ／Ｏに接続されている側のソースまたはドレ
インとにより形成されているＰＮ接合により、ノードＷ
１１の電位はパッド電極ＰＡＤとほぼ同じ電位になる。
【００３３】上記のＰＭＯＳトランジスタＰ１２〜Ｐ１
７においては、基板であるＮウエル層（ノードＷ１１）
が、内部電源ＶＤＤに接続されていないので、外部回路
からパッド電極ＰＡＤに内部電源ＶＤＤよりも大きな電
圧が入力されても、基板（Ｎウエル層）とノードＩ／Ｏ
に接続されている側のソースまたはドレインとにより形
成されているＰＮ接合を介し、パッド電極ＰＡＤから内
部電源ＶＤＤにリーク電流が流れることはない。
７においては、基板であるＮウエル層（ノードＷ１１）
が、内部電源ＶＤＤに接続されていないので、外部回路
からパッド電極ＰＡＤに内部電源ＶＤＤよりも大きな電
圧が入力されても、基板（Ｎウエル層）とノードＩ／Ｏ
に接続されている側のソースまたはドレインとにより形
成されているＰＮ接合を介し、パッド電極ＰＡＤから内
部電源ＶＤＤにリーク電流が流れることはない。
【００３４】図２の出力回路において、ＰＭＯＳトラン
ジスタＰ１１のゲート電極は、図１とは異なり、ノード
ＩＮ１に接続されている。また、ＮＭＯＳトランジスタ
Ｎ１５のゲート電極は、図１とは異なり、ノードＩＮ２
に接続されている。
ジスタＰ１１のゲート電極は、図１とは異なり、ノード
ＩＮ１に接続されている。また、ＮＭＯＳトランジスタ
Ｎ１５のゲート電極は、図１とは異なり、ノードＩＮ２
に接続されている。
【００３５】上記のノードＩＮ１には内部回路から第１
の信号ＳＧ１が入力され、また上記のノードＩＮ２には
内部回路から第２の信号ＳＧ２が入力される。ここで、
信号ＳＧ１およびＳＧ２は、”Ｌ”レベル（０［Ｖ］）
または”Ｈ”レベル（３［Ｖ］）の信号であるが、ＳＧ
１＝”Ｌ”かつＳＧ２＝”Ｈ”にはならない。従って、
ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ
１５は、同時にはＯＮしない。
の信号ＳＧ１が入力され、また上記のノードＩＮ２には
内部回路から第２の信号ＳＧ２が入力される。ここで、
信号ＳＧ１およびＳＧ２は、”Ｌ”レベル（０［Ｖ］）
または”Ｈ”レベル（３［Ｖ］）の信号であるが、ＳＧ
１＝”Ｌ”かつＳＧ２＝”Ｈ”にはならない。従って、
ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ
１５は、同時にはＯＮしない。
【００３６】図２の出力回路において、ＰＭＯＳトラン
ジスタＰ１５のドレイン電極は、図１とは異なり、ノー
ドＷ１１に接続されている。また、ＰＭＯＳトランジス
タＰ１７のソース電極は、図１のように内部電源ＶＤＤ
に接続されずに、フローティングになっている。
ジスタＰ１５のドレイン電極は、図１とは異なり、ノー
ドＷ１１に接続されている。また、ＰＭＯＳトランジス
タＰ１７のソース電極は、図１のように内部電源ＶＤＤ
に接続されずに、フローティングになっている。
【００３７】次に、図１の入力回路の動作を説明する。
まず、パッド電極ＰＡＤ（ノードＩ／Ｏ）が”Ｈ”レベ
ル（５［Ｖ］）のときには、ＰＭＯＳトランジスタＰ１
３およびＰ１６がＯＮしており、ノードＳ１４およびノ
ードＷ１１は、パッド電極ＰＡＤ（ノードＩ／Ｏ）と同
じ５［Ｖ］になっている。また、ＰＭＯＳトランジスタ
Ｐ１２およびＰ１５はＯＦＦしている。また。ノードＳ
１３の電位は３［Ｖ］＋Ｖｔｈｐ（ＶｔｈｐはＰＭＯＳ
のしきい値）以下であり、ＰＭＯＳトランジスタＰ１１
はＯＦＦしている。
まず、パッド電極ＰＡＤ（ノードＩ／Ｏ）が”Ｈ”レベ
ル（５［Ｖ］）のときには、ＰＭＯＳトランジスタＰ１
３およびＰ１６がＯＮしており、ノードＳ１４およびノ
ードＷ１１は、パッド電極ＰＡＤ（ノードＩ／Ｏ）と同
じ５［Ｖ］になっている。また、ＰＭＯＳトランジスタ
Ｐ１２およびＰ１５はＯＦＦしている。また。ノードＳ
１３の電位は３［Ｖ］＋Ｖｔｈｐ（ＶｔｈｐはＰＭＯＳ
のしきい値）以下であり、ＰＭＯＳトランジスタＰ１１
はＯＦＦしている。
【００３８】また、ＰＭＯＳトランジスタＰ１４および
ＮＭＯＳトランジスタＮ１３はＯＦＦしている。ただ
し、ノードＯＵＴの電位が３［Ｖ］−Ｖｔｈｎ（Ｖｔｈ
ｎはＮＭＯＳのしきい値）に降下すると、ＮＭＯＳトラ
ンジスタＮ１３のソースフォロワ動作により、ノードＯ
ＵＴの電位は３［Ｖ］−Ｖｔｈｎに固定される。また、
ノードＳ１５は”Ｌ”レベルであり、ＮＭＯＳトランジ
スタＮ１２はＯＦＦしている。
ＮＭＯＳトランジスタＮ１３はＯＦＦしている。ただ
し、ノードＯＵＴの電位が３［Ｖ］−Ｖｔｈｎ（Ｖｔｈ
ｎはＮＭＯＳのしきい値）に降下すると、ＮＭＯＳトラ
ンジスタＮ１３のソースフォロワ動作により、ノードＯ
ＵＴの電位は３［Ｖ］−Ｖｔｈｎに固定される。また、
ノードＳ１５は”Ｌ”レベルであり、ＮＭＯＳトランジ
スタＮ１２はＯＦＦしている。
【００３９】また、ノードＳ１１の電位は、ＮＭＯＳト
ランジスタＮ１６のソースフォロワ動作によりに３
［Ｖ］−Ｖｔｈｎになっており、ＰＭＯＳトランジスタ
Ｐ１７はＯＮしており、パッド電極ＰＡＤからＰＭＯＳ
トランジスタＰ１７のドレイン−ソース間を通って内部
電源ＶＤＤに電流が流れている。
ランジスタＮ１６のソースフォロワ動作によりに３
［Ｖ］−Ｖｔｈｎになっており、ＰＭＯＳトランジスタ
Ｐ１７はＯＮしており、パッド電極ＰＡＤからＰＭＯＳ
トランジスタＰ１７のドレイン−ソース間を通って内部
電源ＶＤＤに電流が流れている。
【００４０】次に、パッド電極ＰＡＤ（ノードＩ／Ｏ）
が”Ｈ”レベル（５［Ｖ］）から”Ｌ”レベルに変化す
ると、ＰＭＯＳトランジスタＰ１３およびＰ１６はター
ンＯＦＦする。ＰＭＯＳトランジスタＰ１６のターンＯ
ＦＦにより、ノードＷ１１の電位は、３［Ｖ］＋Ｖｔｈ
ｐ（ＶｔｈｐはＰＭＯＳのしきい値）となる。
が”Ｈ”レベル（５［Ｖ］）から”Ｌ”レベルに変化す
ると、ＰＭＯＳトランジスタＰ１３およびＰ１６はター
ンＯＦＦする。ＰＭＯＳトランジスタＰ１６のターンＯ
ＦＦにより、ノードＷ１１の電位は、３［Ｖ］＋Ｖｔｈ
ｐ（ＶｔｈｐはＰＭＯＳのしきい値）となる。
【００４１】また、ＮＭＯＳトランジスタＮ１３はター
ンＯＮし、ノードＯＵＴは”Ｌ”レベル、ノードＳ１５
は”Ｈ”レベル（３［Ｖ］）となり、ＮＭＯＳトランジ
スタＮ１２はターンＯＮする。これにより、ノードＳ１
４は”Ｌ”レベルとなる。また、ＰＭＯＳトランジスタ
Ｐ１２およびＰ１５は、ノードＳ１４が”Ｌ”レベルに
なったときにターンＯＮし、そのあとターンＯＦＦす
る。
ンＯＮし、ノードＯＵＴは”Ｌ”レベル、ノードＳ１５
は”Ｈ”レベル（３［Ｖ］）となり、ＮＭＯＳトランジ
スタＮ１２はターンＯＮする。これにより、ノードＳ１
４は”Ｌ”レベルとなる。また、ＰＭＯＳトランジスタ
Ｐ１２およびＰ１５は、ノードＳ１４が”Ｌ”レベルに
なったときにターンＯＮし、そのあとターンＯＦＦす
る。
【００４２】また、ＮＭＯＳトランジスタＮ１６はＯＮ
し、ノードＳ１１は”Ｌ”レベルとなり、これによりＰ
ＭＯＳトランジスタＰ１７はＯＮしたままであり、内部
電源ＶＤＤからＰＭＯＳトランジスタＰ１７のソース−
ドレイン間を通ってパッド電極ＰＡＤに電流が流れる。
し、ノードＳ１１は”Ｌ”レベルとなり、これによりＰ
ＭＯＳトランジスタＰ１７はＯＮしたままであり、内部
電源ＶＤＤからＰＭＯＳトランジスタＰ１７のソース−
ドレイン間を通ってパッド電極ＰＡＤに電流が流れる。
【００４３】図４の従来の入力回路では、パッド電極Ｐ
ＡＤは”Ｌ”レベルのときに、［ＶＤＤ］−［Ｐ１７の
ソース］−［Ｐ１７の基板］−［Ｗ１１］−［Ｐ１５の
ドレイン］−［Ｓ１３］−［Ｐ１２］−［ＰＡＤ］とい
う電流経路が形成されてしまい、余計な電流が内部電源
ＶＤＤからパッド電極ＰＡＤに流れてしまっていたが、
図１の入力回路では、ＰＭＯＳトランジスタＰ１５のド
レイン電極とノードＷ１１とを分離しているので、上記
の電流経路が形成されず、内部電源ＶＤＤからパッド電
極ＰＡＤに余計な電流が流れない。
ＡＤは”Ｌ”レベルのときに、［ＶＤＤ］−［Ｐ１７の
ソース］−［Ｐ１７の基板］−［Ｗ１１］−［Ｐ１５の
ドレイン］−［Ｓ１３］−［Ｐ１２］−［ＰＡＤ］とい
う電流経路が形成されてしまい、余計な電流が内部電源
ＶＤＤからパッド電極ＰＡＤに流れてしまっていたが、
図１の入力回路では、ＰＭＯＳトランジスタＰ１５のド
レイン電極とノードＷ１１とを分離しているので、上記
の電流経路が形成されず、内部電源ＶＤＤからパッド電
極ＰＡＤに余計な電流が流れない。
【００４４】次に、パッド電極ＰＡＤが”Ｌ”レベル
（０［Ｖ］）から”Ｚ”レベル（ＨＩＧＨインピーダン
ス）になると、ＰＭＯＳトランジスタＰ１７のソース−
ドレイン間を通ってパッド電極ＰＡＤに流れる電流によ
り、パッド電極ＰＡＤ（ノードＩ／Ｏ）の電位は上昇
し、これに応じてノードＳ１１の電位は３［Ｖ］−Ｖｔ
ｈｎとなる。ＮＭＯＳのしきい値ＶｔｈｎがＰＭＯＳの
しきい値Ｖｔｈｐより大きければ、パッド電極ＰＡＤの
電位は３［Ｖ］となる。また、ＮＭＯＳのしきい値Ｖｔ
ｈｎがＰＭＯＳのしきい値Ｖｔｈｐ以下であれば、パッ
ド電極ＰＡＤの電位は３［Ｖ］−Ｖｔｈｎとなる。
（０［Ｖ］）から”Ｚ”レベル（ＨＩＧＨインピーダン
ス）になると、ＰＭＯＳトランジスタＰ１７のソース−
ドレイン間を通ってパッド電極ＰＡＤに流れる電流によ
り、パッド電極ＰＡＤ（ノードＩ／Ｏ）の電位は上昇
し、これに応じてノードＳ１１の電位は３［Ｖ］−Ｖｔ
ｈｎとなる。ＮＭＯＳのしきい値ＶｔｈｎがＰＭＯＳの
しきい値Ｖｔｈｐより大きければ、パッド電極ＰＡＤの
電位は３［Ｖ］となる。また、ＮＭＯＳのしきい値Ｖｔ
ｈｎがＰＭＯＳのしきい値Ｖｔｈｐ以下であれば、パッ
ド電極ＰＡＤの電位は３［Ｖ］−Ｖｔｈｎとなる。
【００４５】また、ＰＭＯＳトランジスタＰ１３および
Ｐ１６はＯＦＦのままである。また、ノードＳ１５は”
Ｌ”レベルとなり、ＮＭＯＳトランジスタＮ１２はター
ンＯＮする。これにより、ノードＳ１４は”Ｌ”レベル
となり、ＰＭＯＳトランジスタＰ１４はターンＯＮし、
ノードＯＵＴはノードＩ／Ｏと同じ電位になる。”Ｌ”
レベル、また、ノードＳ１４が”Ｌ”レベルになること
により、ＰＭＯＳトランジスタＰ１２およびＰ１５はタ
ーンＯＮし、ノードＳ１３はノードＩ／Ｏと同じ電位に
なる。
Ｐ１６はＯＦＦのままである。また、ノードＳ１５は”
Ｌ”レベルとなり、ＮＭＯＳトランジスタＮ１２はター
ンＯＮする。これにより、ノードＳ１４は”Ｌ”レベル
となり、ＰＭＯＳトランジスタＰ１４はターンＯＮし、
ノードＯＵＴはノードＩ／Ｏと同じ電位になる。”Ｌ”
レベル、また、ノードＳ１４が”Ｌ”レベルになること
により、ＰＭＯＳトランジスタＰ１２およびＰ１５はタ
ーンＯＮし、ノードＳ１３はノードＩ／Ｏと同じ電位に
なる。
【００４６】なお、パッド電極ＰＡＤが”Ｈ”レベル
（５［Ｖ］）から”Ｚ”レベル（ＨＩＧＨインピーダン
ス）になると、ＰＭＯＳトランジスタＰ１７のドレイン
−ソース間を通ってパッド電極ＰＡＤから内部電源ＶＤ
Ｄに流れる電流により、パッド電極ＰＡＤ（ノードＩ／
Ｏ）の電位は降下する。ＮＭＯＳのしきい値Ｖｔｈｎが
ＰＭＯＳのしきい値Ｖｔｈｐより大きければ、ＰＭＯＳ
トランジスタＰ１７はＯＮしたままであり、パッド電極
ＰＡＤの電位は３［Ｖ］となる。また、ＮＭＯＳのしき
い値ＶｔｈｎがＰＭＯＳのしきい値Ｖｔｈｐ以下であれ
ば、パッド電極ＰＡＤの電位は３［Ｖ］−Ｖｔｈｎ＋Ｖ
ｔｈｐとなる。
（５［Ｖ］）から”Ｚ”レベル（ＨＩＧＨインピーダン
ス）になると、ＰＭＯＳトランジスタＰ１７のドレイン
−ソース間を通ってパッド電極ＰＡＤから内部電源ＶＤ
Ｄに流れる電流により、パッド電極ＰＡＤ（ノードＩ／
Ｏ）の電位は降下する。ＮＭＯＳのしきい値Ｖｔｈｎが
ＰＭＯＳのしきい値Ｖｔｈｐより大きければ、ＰＭＯＳ
トランジスタＰ１７はＯＮしたままであり、パッド電極
ＰＡＤの電位は３［Ｖ］となる。また、ＮＭＯＳのしき
い値ＶｔｈｎがＰＭＯＳのしきい値Ｖｔｈｐ以下であれ
ば、パッド電極ＰＡＤの電位は３［Ｖ］−Ｖｔｈｎ＋Ｖ
ｔｈｐとなる。
【００４７】また、ＰＭＯＳトランジスタＰ１３および
Ｐ１６はターンＯＦＦし、ノードＳ１４およびノードＷ
１１の電位は、３［Ｖ］＋Ｖｔｈｐとなる。また、ＰＭ
ＯＳトランジスタＰ１４およびＮ１３はＯＦＦのままで
ある。
Ｐ１６はターンＯＦＦし、ノードＳ１４およびノードＷ
１１の電位は、３［Ｖ］＋Ｖｔｈｐとなる。また、ＰＭ
ＯＳトランジスタＰ１４およびＮ１３はＯＦＦのままで
ある。
【００４８】次に、図２の出力回路の動作を説明する。
図２の出力回路では、パッド電極ＰＡＤの電位は、３
［Ｖ］よりも大きくならず、ＰＭＯＳトランジスタＰ１
３は常時ＯＦＦであり、ノードＳ１４は常時”Ｌ”レベ
ルである。信号ＳＧ１，ＳＧ２が、ともに”Ｌ”レベル
（０［Ｖ］）のときには、ＰＭＯＳトランジスタＰ１１
がＯＮし、ＮＭＯＳトランジスタＮ１５がＯＦＦする。
ＰＭＯＳトランジスタＰ１１のターンＯＮにより、ＰＭ
ＯＳトランジスタＰ１２およびＰ１５がＯＮする。ＰＭ
ＯＳトランジスタＰ１２のターンＯＮにより、パッド電
極ＰＡＤは”Ｈ”レベル（３［Ｖ］）となる。また、Ｐ
ＭＯＳトランジスタＰ１５のターンＯＮにより、ノード
Ｗ１１も３［Ｖ］となる。なお、このとき、ＮＭＯＳト
ランジスタＮ１２がＯＦＦするので、ノードＳ１４を強
制的に”Ｌ”レベルにする回路を設けても良い。
図２の出力回路では、パッド電極ＰＡＤの電位は、３
［Ｖ］よりも大きくならず、ＰＭＯＳトランジスタＰ１
３は常時ＯＦＦであり、ノードＳ１４は常時”Ｌ”レベ
ルである。信号ＳＧ１，ＳＧ２が、ともに”Ｌ”レベル
（０［Ｖ］）のときには、ＰＭＯＳトランジスタＰ１１
がＯＮし、ＮＭＯＳトランジスタＮ１５がＯＦＦする。
ＰＭＯＳトランジスタＰ１１のターンＯＮにより、ＰＭ
ＯＳトランジスタＰ１２およびＰ１５がＯＮする。ＰＭ
ＯＳトランジスタＰ１２のターンＯＮにより、パッド電
極ＰＡＤは”Ｈ”レベル（３［Ｖ］）となる。また、Ｐ
ＭＯＳトランジスタＰ１５のターンＯＮにより、ノード
Ｗ１１も３［Ｖ］となる。なお、このとき、ＮＭＯＳト
ランジスタＮ１２がＯＦＦするので、ノードＳ１４を強
制的に”Ｌ”レベルにする回路を設けても良い。
【００４９】また、信号ＳＧ１，ＳＧ２が、ともに”
Ｈ”レベル（３［Ｖ］）のときには、ＰＭＯＳトランジ
スタＰ１１がＯＦＦし、ＮＭＯＳトランジスタＮ１５が
ＯＮするので、パッド電極ＰＡＤは”Ｌ”レベルとな
る。このとき、図２の出力回路では、ＰＭＯＳトランジ
スタＰ１７のソース電極と内部電源ＶＤＤとを分離して
いるので、［ＶＤＤ］−［Ｐ１７のソース］−［Ｐ１７
の基板］−［Ｗ１１］−［Ｐ１５のドレイン］−［Ｓ１
３］−［Ｐ１２］−［ＰＡＤ］という電流経路が形成さ
れず、内部電源ＶＤＤからパッド電極ＰＡＤに余計な電
流が流れない。
Ｈ”レベル（３［Ｖ］）のときには、ＰＭＯＳトランジ
スタＰ１１がＯＦＦし、ＮＭＯＳトランジスタＮ１５が
ＯＮするので、パッド電極ＰＡＤは”Ｌ”レベルとな
る。このとき、図２の出力回路では、ＰＭＯＳトランジ
スタＰ１７のソース電極と内部電源ＶＤＤとを分離して
いるので、［ＶＤＤ］−［Ｐ１７のソース］−［Ｐ１７
の基板］−［Ｗ１１］−［Ｐ１５のドレイン］−［Ｓ１
３］−［Ｐ１２］−［ＰＡＤ］という電流経路が形成さ
れず、内部電源ＶＤＤからパッド電極ＰＡＤに余計な電
流が流れない。
【００５０】また、信号ＳＧ１が”Ｈ”レベル、ＳＧ２
が”Ｌ”レベルのときには、ＰＭＯＳトランジスタＰ１
１およびＮＭＯＳトランジスタＮ１５がともにＯＦＦす
るので、パッド電極ＰＡＤは”Ｚ”レベルとなる。
が”Ｌ”レベルのときには、ＰＭＯＳトランジスタＰ１
１およびＮＭＯＳトランジスタＮ１５がともにＯＦＦす
るので、パッド電極ＰＡＤは”Ｚ”レベルとなる。
【００５１】このように第１の実施形態によれば、ＰＭ
ＯＳトランジスタＰ１５のドレイン電極を、ＰＭＯＳト
ランジスタＰ１２〜Ｐ１７の基板（Ｎウエル層）が接続
されているノードＷ１１から分離したことにより、パッ
ド電極ＰＡＤ（ノードＩ／Ｏ）が”Ｌ”レベルになって
も、［ＶＤＤ］−［Ｐ１７のソース］−［Ｐ１７の基
板］−［Ｗ１１］−［Ｐ１５のドレイン］−［Ｓ１３］
−［Ｐ１２］−［ＰＡＤ］という電流経路が形成され
ず、内部電源ＶＤＤからパッド電極ＰＡＤに余計な電流
が流れないので、消費電流を低減することができる。
ＯＳトランジスタＰ１５のドレイン電極を、ＰＭＯＳト
ランジスタＰ１２〜Ｐ１７の基板（Ｎウエル層）が接続
されているノードＷ１１から分離したことにより、パッ
ド電極ＰＡＤ（ノードＩ／Ｏ）が”Ｌ”レベルになって
も、［ＶＤＤ］−［Ｐ１７のソース］−［Ｐ１７の基
板］−［Ｗ１１］−［Ｐ１５のドレイン］−［Ｓ１３］
−［Ｐ１２］−［ＰＡＤ］という電流経路が形成され
ず、内部電源ＶＤＤからパッド電極ＰＡＤに余計な電流
が流れないので、消費電流を低減することができる。
【００５２】なお、図１の入力回路において、ＰＭＯＳ
トランジスタＰ１５のドレイン電極をノードＷ１１から
分離せずに、ＰＭＯＳトランジスタＰ１５のソース電極
またはＰＭＯＳトランジスタＰ１２のソース電極をノー
ドＳ１３から分離するか、あるいはＰＭＯＳトランジス
タＰ１２のドレイン電極をノードＩ／Ｏから分離しても
良い。
トランジスタＰ１５のドレイン電極をノードＷ１１から
分離せずに、ＰＭＯＳトランジスタＰ１５のソース電極
またはＰＭＯＳトランジスタＰ１２のソース電極をノー
ドＳ１３から分離するか、あるいはＰＭＯＳトランジス
タＰ１２のドレイン電極をノードＩ／Ｏから分離しても
良い。
【００５３】また、図２の出力回路において、パッド電
極ＰＡＤ（ノードＩ／Ｏ）を”Ｚ”レベル（ＨＩＧＨイ
ンピーダンス）にしたときに、パッド電極ＰＡＤを内部
電源ＶＤＤの電位に固定する必要があり、ＰＭＯＳトラ
ンジスタＰ１１をＯＮさせたときに、ノードＷ１１を内
部電源ＶＤＤの電位まで上昇させる必要がなければ、Ｐ
ＭＯＳトランジスタＰ１７のソース電極を内部電源ＶＤ
Ｄから分離せずに、ＰＭＯＳトランジスタＰ１５のドレ
イン電極をノードＷ１１から分離するか、あるいはＰＭ
ＯＳトランジスタＰ１５のソース電極をノードＳ１３か
ら分離しても良い。
極ＰＡＤ（ノードＩ／Ｏ）を”Ｚ”レベル（ＨＩＧＨイ
ンピーダンス）にしたときに、パッド電極ＰＡＤを内部
電源ＶＤＤの電位に固定する必要があり、ＰＭＯＳトラ
ンジスタＰ１１をＯＮさせたときに、ノードＷ１１を内
部電源ＶＤＤの電位まで上昇させる必要がなければ、Ｐ
ＭＯＳトランジスタＰ１７のソース電極を内部電源ＶＤ
Ｄから分離せずに、ＰＭＯＳトランジスタＰ１５のドレ
イン電極をノードＷ１１から分離するか、あるいはＰＭ
ＯＳトランジスタＰ１５のソース電極をノードＳ１３か
ら分離しても良い。
【００５４】また、図２の出力回路において、ＰＭＯＳ
トランジスタＰ１５のドレイン電極とノードＷ１１の
間、およびＰＭＯＳトランジスタＰ１７のソース電極と
内部電源ＶＤＤの間にそれぞれスイッチ回路を設け、Ｐ
ＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタ
Ｎ１５がともにＯＦＦのときに入力回路として機能させ
ることにより、入力回路としての機能と出力回路として
の機能とを切り換えられるようにしても良い。
トランジスタＰ１５のドレイン電極とノードＷ１１の
間、およびＰＭＯＳトランジスタＰ１７のソース電極と
内部電源ＶＤＤの間にそれぞれスイッチ回路を設け、Ｐ
ＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタ
Ｎ１５がともにＯＦＦのときに入力回路として機能させ
ることにより、入力回路としての機能と出力回路として
の機能とを切り換えられるようにしても良い。
【００５５】第２の実施形態
図３は本発明の第２の実施形態を示す入力回路の回路図
である。なお、図３において、図１と同じものには同じ
符号を付してある。図３の入力回路は、ＬＳＩチップに
内蔵されており、外部回路からパッド電極ＰＡＤ（ノー
ドＩ／Ｏ）に入力された信号を、ノードＯＵＴからＬＳ
Ｉチップの内部回路に入力する。上記のＬＳＩチップの
内部電源ＶＤＤは３［Ｖ］であるものとする。外部回路
から入力される信号の”Ｈ”レベルは５［Ｖ］であるも
のとする。
である。なお、図３において、図１と同じものには同じ
符号を付してある。図３の入力回路は、ＬＳＩチップに
内蔵されており、外部回路からパッド電極ＰＡＤ（ノー
ドＩ／Ｏ）に入力された信号を、ノードＯＵＴからＬＳ
Ｉチップの内部回路に入力する。上記のＬＳＩチップの
内部電源ＶＤＤは３［Ｖ］であるものとする。外部回路
から入力される信号の”Ｈ”レベルは５［Ｖ］であるも
のとする。
【００５６】図３の入力回路は、入力端子ＩＮと、出力
端子ＯＵＴと、ＰＭＯＳトランジスタＰ１１〜Ｐ１７，
Ｐ２８と、ＮＭＯＳトランジスタＮ１１〜Ｎ１５，Ｎ２
６，Ｎ２７と、インバータＩＮＶ１１とを備えている。
つまり、図３の入力回路は、図１の入力回路において、
ＮＭＯＳトランジスタＮ１６による第１の制御回路を、
ＰＭＯＳトランジスタＰ２８およびＮＭＯＳトランジス
タＮ２６，Ｎ２７による第１の制御回路にしたものであ
る。
端子ＯＵＴと、ＰＭＯＳトランジスタＰ１１〜Ｐ１７，
Ｐ２８と、ＮＭＯＳトランジスタＮ１１〜Ｎ１５，Ｎ２
６，Ｎ２７と、インバータＩＮＶ１１とを備えている。
つまり、図３の入力回路は、図１の入力回路において、
ＮＭＯＳトランジスタＮ１６による第１の制御回路を、
ＰＭＯＳトランジスタＰ２８およびＮＭＯＳトランジス
タＮ２６，Ｎ２７による第１の制御回路にしたものであ
る。
【００５７】ＰＭＯＳトランジスタＰ２８は、ゲート電
極が内部電源ＶＤＤに接続され、ソース電極がノードＩ
／Ｏに接続され、ドレイン電極がノードＳ１１に接続さ
れ、基板がノードＷ１１に接続されている。また、ＰＭ
ＯＳトランジスタＰ１７は、ゲート電極がノードＳ１１
に接続され、ドレイン電極がノードＩ／Ｏに接続され、
ソース電極が内部電源ＶＤＤに接続され、基板がノード
Ｗ１１に接続されている。
極が内部電源ＶＤＤに接続され、ソース電極がノードＩ
／Ｏに接続され、ドレイン電極がノードＳ１１に接続さ
れ、基板がノードＷ１１に接続されている。また、ＰＭ
ＯＳトランジスタＰ１７は、ゲート電極がノードＳ１１
に接続され、ドレイン電極がノードＩ／Ｏに接続され、
ソース電極が内部電源ＶＤＤに接続され、基板がノード
Ｗ１１に接続されている。
【００５８】ＮＭＯＳトランジスタＮ２６およびＮ２７
は、ノードＳ１１と接地電源ＧＮＤとの間に直列に設け
られている。ＮＭＯＳトランジスタＮ２６は、ゲート電
極が内部電源ＶＤＤに接続され、ドレイン電極がノード
Ｓ１１に接続され、ソース電極および基板がノードＳ２
１に接続されている。また、ＮＭＯＳトランジスタＮ２
７は、ゲート電極が内部電源ＶＤＤに接続され、ドレイ
ン電極がノードＳ２１に接続され、ソース電極および基
板が接地電源ＧＮＤに接続されている。
は、ノードＳ１１と接地電源ＧＮＤとの間に直列に設け
られている。ＮＭＯＳトランジスタＮ２６は、ゲート電
極が内部電源ＶＤＤに接続され、ドレイン電極がノード
Ｓ１１に接続され、ソース電極および基板がノードＳ２
１に接続されている。また、ＮＭＯＳトランジスタＮ２
７は、ゲート電極が内部電源ＶＤＤに接続され、ドレイ
ン電極がノードＳ２１に接続され、ソース電極および基
板が接地電源ＧＮＤに接続されている。
【００５９】上記のＰＭＯＳトランジスタＰ１７，Ｐ２
８およびＮＭＯＳトランジスタＮ２６，Ｎ２７は、パッ
ド電極ＰＡＤが”Ｚ”レベル（ＨＩＧＨインピーダン
ス）になったときに、ノードＩ／Ｏの電位を内部電源Ｖ
ＤＤの電位にするプルアップ回路を構成している。ＰＭ
ＯＳトランジスタＰ１７は、パッド電極ＰＡＤが”Ｚ”
レベル（ＨＩＧＨインピーダンス）になったときに、プ
ルアップトランジスタ（ゲート電極が接地電源ＧＮＤの
電位に固定にされた常時ＯＮのトランジスタ）として機
能する。
８およびＮＭＯＳトランジスタＮ２６，Ｎ２７は、パッ
ド電極ＰＡＤが”Ｚ”レベル（ＨＩＧＨインピーダン
ス）になったときに、ノードＩ／Ｏの電位を内部電源Ｖ
ＤＤの電位にするプルアップ回路を構成している。ＰＭ
ＯＳトランジスタＰ１７は、パッド電極ＰＡＤが”Ｚ”
レベル（ＨＩＧＨインピーダンス）になったときに、プ
ルアップトランジスタ（ゲート電極が接地電源ＧＮＤの
電位に固定にされた常時ＯＮのトランジスタ）として機
能する。
【００６０】また、上記のＮＭＯＳトランジスタＮ２６
およびＮ２７は、常時ＯＮである。なお、このＮＭＯＳ
トランジスタＮ２６およびＮ２７は、外部回路からパッ
ド電極ＰＡＤに内部電源ＶＤＤ以上の電圧が入力された
ときに、内部電源ＶＤＤ以上の電圧が１個のＮＭＯＳト
ランジスタのソース−ドレイン間にかからないようにす
るために、２個直列に設けられている。
およびＮ２７は、常時ＯＮである。なお、このＮＭＯＳ
トランジスタＮ２６およびＮ２７は、外部回路からパッ
ド電極ＰＡＤに内部電源ＶＤＤ以上の電圧が入力された
ときに、内部電源ＶＤＤ以上の電圧が１個のＮＭＯＳト
ランジスタのソース−ドレイン間にかからないようにす
るために、２個直列に設けられている。
【００６１】また、上記のＰＭＯＳトランジスタＰ２８
は、基板であるＮウエル層（ノードＷ１１）が内部電源
ＶＤＤに接続されていないので、外部回路からパッド電
極ＰＡＤに内部電源ＶＤＤよりも大きな電圧が入力され
ても、基板（Ｎウエル層）とノードＩ／Ｏに接続されて
いる側のソースまたはドレインとにより形成されている
ＰＮ接合を介し、パッド電極ＰＡＤから内部電源ＶＤＤ
にリーク電流が流れることはない。
は、基板であるＮウエル層（ノードＷ１１）が内部電源
ＶＤＤに接続されていないので、外部回路からパッド電
極ＰＡＤに内部電源ＶＤＤよりも大きな電圧が入力され
ても、基板（Ｎウエル層）とノードＩ／Ｏに接続されて
いる側のソースまたはドレインとにより形成されている
ＰＮ接合を介し、パッド電極ＰＡＤから内部電源ＶＤＤ
にリーク電流が流れることはない。
【００６２】次に、図３の入力回路の動作を説明する。
パッド電極ＰＡＤ（ノードＩ／Ｏ）が”Ｌ”レベル（０
［Ｖ］）のときには、ＰＭＯＳトランジスタＰ２８はＯ
ＦＦしており、ノードＳ２１は常時ＯＮであるＮＭＯＳ
トランジスタＮ２６およびＮ２７により”Ｌ”レベルに
なっている。ノードＳ２１が”Ｌ”レベルなので、ＰＭ
ＯＳトランジスタＰ１７はＯＮしており、ＰＭＯＳトラ
ンジスタＰ１７のソース−ドレイン間を通って内部電源
ＶＤＤからパッド電極ＰＡＤに電流が流れている。
パッド電極ＰＡＤ（ノードＩ／Ｏ）が”Ｌ”レベル（０
［Ｖ］）のときには、ＰＭＯＳトランジスタＰ２８はＯ
ＦＦしており、ノードＳ２１は常時ＯＮであるＮＭＯＳ
トランジスタＮ２６およびＮ２７により”Ｌ”レベルに
なっている。ノードＳ２１が”Ｌ”レベルなので、ＰＭ
ＯＳトランジスタＰ１７はＯＮしており、ＰＭＯＳトラ
ンジスタＰ１７のソース−ドレイン間を通って内部電源
ＶＤＤからパッド電極ＰＡＤに電流が流れている。
【００６３】なお、図３の入力回路でも、図１の入力回
路と同様に、ＰＭＯＳトランジスタＰ１５のドレイン電
極とノードＷ１１とを分離しているので、パッド電極Ｐ
ＡＤが”Ｌ”レベルのときに、［ＶＤＤ］−［Ｐ１７の
ソース］−［Ｐ１７の基板］−［Ｗ１１］−［Ｐ１５の
ドレイン］−［Ｓ１３］−［Ｐ１２］−［ＰＡＤ］とい
う電流経路が形成されず、内部電源ＶＤＤからパッド電
極ＰＡＤに余計な電流が流れない。
路と同様に、ＰＭＯＳトランジスタＰ１５のドレイン電
極とノードＷ１１とを分離しているので、パッド電極Ｐ
ＡＤが”Ｌ”レベルのときに、［ＶＤＤ］−［Ｐ１７の
ソース］−［Ｐ１７の基板］−［Ｗ１１］−［Ｐ１５の
ドレイン］−［Ｓ１３］−［Ｐ１２］−［ＰＡＤ］とい
う電流経路が形成されず、内部電源ＶＤＤからパッド電
極ＰＡＤに余計な電流が流れない。
【００６４】次に、パッド電極ＰＡＤが”Ｌ”レベル
（０［Ｖ］）から”Ｚ”レベル（ＨＩＧＨインピーダン
ス）になると、ＰＭＯＳトランジスタＰ１７のソース−
ドレイン間を通って内部電源ＶＤＤからパッド電極ＰＡ
Ｄに流れる電流により、パッド電極ＰＡＤ（ノードＩ／
Ｏ）の電位は上昇し、内部電源ＶＤＤと同じ３［Ｖ］に
なる。パッド電極ＰＡＤが３［Ｖ］に上昇してもＰＭＯ
ＳトランジスタＰ２８はＯＦＦのままなので、ノードＳ
１１は”Ｌ”レベルのままであり、ＰＭＯＳトランジス
タＰ１７はＯＮしたままである。
（０［Ｖ］）から”Ｚ”レベル（ＨＩＧＨインピーダン
ス）になると、ＰＭＯＳトランジスタＰ１７のソース−
ドレイン間を通って内部電源ＶＤＤからパッド電極ＰＡ
Ｄに流れる電流により、パッド電極ＰＡＤ（ノードＩ／
Ｏ）の電位は上昇し、内部電源ＶＤＤと同じ３［Ｖ］に
なる。パッド電極ＰＡＤが３［Ｖ］に上昇してもＰＭＯ
ＳトランジスタＰ２８はＯＦＦのままなので、ノードＳ
１１は”Ｌ”レベルのままであり、ＰＭＯＳトランジス
タＰ１７はＯＮしたままである。
【００６５】図４の従来の入力回路では、パッド電極Ｐ
ＡＤが”Ｚ”レベルになったときに、ノードＩ／Ｏの電
位が上昇するに従ってＰＭＯＳトランジスタＰ１７のゲ
ート電位（ノードＳ１１の電位）も上昇してしまい、同
じディメンジョンのプルアップトランジスタを用いる場
合よりも、パッド電極ＰＡＤの電位が内部電源ＶＤＤの
電位に到達するまでに時間がかかった。また、ＰＭＯＳ
とＮＭＯＳのしきい値電圧の組合せによっては、パッド
電極ＰＡＤの電位を内部電源ＶＤＤの電位まで引き上げ
ることができなかった。しかし、図３の入力回路では、
ＮＭＯＳトランジスタＮ２６およびＮ２７により、ＰＭ
ＯＳトランジスタＰ１７のゲート電位が”Ｌ”レベルに
固定され、ＰＭＯＳトランジスタＰ１７がプルアップト
ランジスタとして機能するので、パッド電極ＰＡＤ（ノ
ードＩ／Ｏ）の電位を速やかにかつ確実に内部電源ＶＤ
Ｄの電位まで引き上げることができる。
ＡＤが”Ｚ”レベルになったときに、ノードＩ／Ｏの電
位が上昇するに従ってＰＭＯＳトランジスタＰ１７のゲ
ート電位（ノードＳ１１の電位）も上昇してしまい、同
じディメンジョンのプルアップトランジスタを用いる場
合よりも、パッド電極ＰＡＤの電位が内部電源ＶＤＤの
電位に到達するまでに時間がかかった。また、ＰＭＯＳ
とＮＭＯＳのしきい値電圧の組合せによっては、パッド
電極ＰＡＤの電位を内部電源ＶＤＤの電位まで引き上げ
ることができなかった。しかし、図３の入力回路では、
ＮＭＯＳトランジスタＮ２６およびＮ２７により、ＰＭ
ＯＳトランジスタＰ１７のゲート電位が”Ｌ”レベルに
固定され、ＰＭＯＳトランジスタＰ１７がプルアップト
ランジスタとして機能するので、パッド電極ＰＡＤ（ノ
ードＩ／Ｏ）の電位を速やかにかつ確実に内部電源ＶＤ
Ｄの電位まで引き上げることができる。
【００６６】また、パッド電極ＰＡＤが”Ｌ”レベル
（０［Ｖ］）から”Ｈ”レベル（５［Ｖ］）になった場
合、あるいは”Ｚ”レベル（ＨＩＧＨインピーダンス）
から”Ｈ”レベル（５［Ｖ］）になった場合には、ＰＭ
ＯＳトランジスタＰ２８がターンＯＮする。
（０［Ｖ］）から”Ｈ”レベル（５［Ｖ］）になった場
合、あるいは”Ｚ”レベル（ＨＩＧＨインピーダンス）
から”Ｈ”レベル（５［Ｖ］）になった場合には、ＰＭ
ＯＳトランジスタＰ２８がターンＯＮする。
【００６７】ＰＭＯＳトランジスタＰ２８のターンＯＮ
により、ノードＳ１１の電位は、ＰＭＯＳトランジスタ
Ｐ２８のＯＮ抵抗の値と、ＮＭＯＳトランジスタＮ２６
およびＮ２７のＯＮ抵抗の値の比によって決まる電位に
上昇する。上記のＯＮ抵抗の比は、ＰＭＯＳトランジス
タＰ１７のゲート電極（ノードＳ１１）とドレイン電極
（ノードＩ／Ｏ）の間に内部電源ＶＤＤ以上の電圧がか
からないように設定できる。さらに、上記のＯＮ抵抗の
比は、ノードＳ１１の電位をほぼパッド電極ＰＡＤと同
じ５［Ｖ］に上昇させ、ＰＭＯＳトランジスタＰ１７を
ターンＯＦＦさせ、ＰＭＯＳトランジスタＰ１７のドレ
イン−ソース間を通ってパッド電極ＰＡＤから内部電源
ＶＤＤに電流が流れないように設定することも可能であ
る。
により、ノードＳ１１の電位は、ＰＭＯＳトランジスタ
Ｐ２８のＯＮ抵抗の値と、ＮＭＯＳトランジスタＮ２６
およびＮ２７のＯＮ抵抗の値の比によって決まる電位に
上昇する。上記のＯＮ抵抗の比は、ＰＭＯＳトランジス
タＰ１７のゲート電極（ノードＳ１１）とドレイン電極
（ノードＩ／Ｏ）の間に内部電源ＶＤＤ以上の電圧がか
からないように設定できる。さらに、上記のＯＮ抵抗の
比は、ノードＳ１１の電位をほぼパッド電極ＰＡＤと同
じ５［Ｖ］に上昇させ、ＰＭＯＳトランジスタＰ１７を
ターンＯＦＦさせ、ＰＭＯＳトランジスタＰ１７のドレ
イン−ソース間を通ってパッド電極ＰＡＤから内部電源
ＶＤＤに電流が流れないように設定することも可能であ
る。
【００６８】また、パッド電極ＰＡＤが”Ｈ”レベル
（５［Ｖ］）から”Ｚ”レベル（ＨＩＧＨインピーダン
ス）になった場合には、ＰＭＯＳトランジスタＰ２８お
よびＮＭＯＳトランジスタＮ２６，Ｎ２７を通ってパッ
ド電極ＰＡＤから接地電源ＧＮＤに流れる電流により、
パッド電極ＰＡＤ（ノードＩ／Ｏ）の電位は降下し、内
部電源ＶＤＤと同じ３［Ｖ］になる。また、ＰＭＯＳト
ランジスタＰ２８はターンＯＦＦする。また、ＰＭＯＳ
トランジスタＰ１７はＯＮしたままである（ただし、パ
ッド電極ＰＡＤが”Ｈ”レベル（５［Ｖ］）のときにＯ
ＦＦしていた場合にはターンＯＮする）。
（５［Ｖ］）から”Ｚ”レベル（ＨＩＧＨインピーダン
ス）になった場合には、ＰＭＯＳトランジスタＰ２８お
よびＮＭＯＳトランジスタＮ２６，Ｎ２７を通ってパッ
ド電極ＰＡＤから接地電源ＧＮＤに流れる電流により、
パッド電極ＰＡＤ（ノードＩ／Ｏ）の電位は降下し、内
部電源ＶＤＤと同じ３［Ｖ］になる。また、ＰＭＯＳト
ランジスタＰ２８はターンＯＦＦする。また、ＰＭＯＳ
トランジスタＰ１７はＯＮしたままである（ただし、パ
ッド電極ＰＡＤが”Ｈ”レベル（５［Ｖ］）のときにＯ
ＦＦしていた場合にはターンＯＮする）。
【００６９】このように第２の実施形態によれば、パッ
ド電極ＰＡＤ（ノードＩ／Ｏ）の電位に応じてノードＳ
１１の電位を制御する第１の制御回路を、ノードＩ／Ｏ
とノードＳ１１の間に設けたＰＭＯＳトランジスタＰ２
８と、ノードＳ１１と接地電源ＧＮＤの間に直列に設け
たＮＭＯＳトランジスタＮ２６およびＮ２７で構成した
ことにより、パッド電極ＰＡＤが”Ｚ”レベル（ＨＩＧ
Ｈインピーダンス）になったときに、ノードＩ／Ｏの電
位を速やかにかつ確実に内部電源ＶＤＤの電位に引き上
げることができる。
ド電極ＰＡＤ（ノードＩ／Ｏ）の電位に応じてノードＳ
１１の電位を制御する第１の制御回路を、ノードＩ／Ｏ
とノードＳ１１の間に設けたＰＭＯＳトランジスタＰ２
８と、ノードＳ１１と接地電源ＧＮＤの間に直列に設け
たＮＭＯＳトランジスタＮ２６およびＮ２７で構成した
ことにより、パッド電極ＰＡＤが”Ｚ”レベル（ＨＩＧ
Ｈインピーダンス）になったときに、ノードＩ／Ｏの電
位を速やかにかつ確実に内部電源ＶＤＤの電位に引き上
げることができる。
【００７０】
【発明の効果】以上説明したように本発明の半導体集積
回路装置の入出力回路によれば、第４のノードと第２の
ＭＯＳトランジスタの第２電極との接続、第２のＭＯＳ
トランジスタの第１電極と第３のＭＯＳトランジスタの
第１電極との接続、第３のＭＯＳトランジスタの第２電
極と第５のノードとの接続、または第４のＭＯＳトラン
ジスタの第２電極と第１の電源との接続を開放にした構
成とすることにより、［第１の電源］−［第４のＭＯＳ
トランジスタの第２電極］−［第４のＭＯＳトランジス
タの基板］−［第５のノード］−［第３のＭＯＳトラン
ジスタの第２電極］−［第２のノード］−［第２のＭＯ
Ｓトランジスタ］−［第４のノード］という電流経路が
形成されず、第１の電源とノードＩ／Ｏの間に余計な電
流が流れないので、消費電流を低減することができると
いう効果がある。
回路装置の入出力回路によれば、第４のノードと第２の
ＭＯＳトランジスタの第２電極との接続、第２のＭＯＳ
トランジスタの第１電極と第３のＭＯＳトランジスタの
第１電極との接続、第３のＭＯＳトランジスタの第２電
極と第５のノードとの接続、または第４のＭＯＳトラン
ジスタの第２電極と第１の電源との接続を開放にした構
成とすることにより、［第１の電源］−［第４のＭＯＳ
トランジスタの第２電極］−［第４のＭＯＳトランジス
タの基板］−［第５のノード］−［第３のＭＯＳトラン
ジスタの第２電極］−［第２のノード］−［第２のＭＯ
Ｓトランジスタ］−［第４のノード］という電流経路が
形成されず、第１の電源とノードＩ／Ｏの間に余計な電
流が流れないので、消費電流を低減することができると
いう効果がある。
【００７１】また、本発明の他の半導体集積回路装置の
入出力回路によれば、第１の制御回路を、第４のノード
と第６のノードの間に設けた第６のＭＯＳトランジスタ
と、第６のノードと第２の電源の間に直列に設けた第７
および第８のＭＯＳトランジスタで構成したことによ
り、第４のノードがＨＩＧＨインピーダンスになったと
きに、第４のノードの電位を速やかにかつ確実に第１の
電源の電位に引き上げることができるという効果があ
る。
入出力回路によれば、第１の制御回路を、第４のノード
と第６のノードの間に設けた第６のＭＯＳトランジスタ
と、第６のノードと第２の電源の間に直列に設けた第７
および第８のＭＯＳトランジスタで構成したことによ
り、第４のノードがＨＩＧＨインピーダンスになったと
きに、第４のノードの電位を速やかにかつ確実に第１の
電源の電位に引き上げることができるという効果があ
る。
【図１】本発明の第１の実施形態を示す入力回路の回路
図である。
図である。
【図２】本発明の第１の実施形態を示す出力回路の回路
図である。
図である。
【図３】本発明の第２の実施形態を示す入力回路の回路
図である。
図である。
【図４】従来の入力回路の回路図である。
Ｐ１１〜Ｐ１７，Ｐ２８ ＰＭＯＳトランジスタ、 Ｎ
１１〜Ｎ１６，Ｎ２６，Ｎ２７ ＰＭＯＳトランジス
タ、 Ｓ１１〜Ｓ１６，Ｓ２１，Ｗ１１，Ｉ／Ｏ，ＯＵ
Ｔ，ＩＮ１，ＩＮ２ ノード、 ＩＮＶ１１ インバー
タ。
１１〜Ｎ１６，Ｎ２６，Ｎ２７ ＰＭＯＳトランジス
タ、 Ｓ１１〜Ｓ１６，Ｓ２１，Ｗ１１，Ｉ／Ｏ，ＯＵ
Ｔ，ＩＮ１，ＩＮ２ ノード、 ＩＮＶ１１ インバー
タ。
フロントページの続き
(56)参考文献 特開 平10−276081（ＪＰ，Ａ)
特開 平８−316816（ＪＰ，Ａ)
特開 昭60−252979（ＪＰ，Ａ)
特開 平11−355124（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0175
Claims (6)
- 【請求項１】 ゲート電極が第１の電源（ＶＤＤ）また
は半導体集積回路装置の内部回路からの第１の信号が入
力される第１のノード（ＩＮ１）に接続され、第１電極
および基板が第１の電源に接続され、第２電極が第２の
ノード（Ｓ１３）に接続された第１のＭＯＳトランジス
タ（Ｐ１１）と、 第１電極が前記第２のノードに接続され、ゲート電極が
第３のノード（Ｓ１４）に接続され、第２電極が、外部
回路から信号が入力されるまたは外部回路に信号を出力
する第４のノード（Ｉ／Ｏ）に接続され、基板が前記第
１の電源に対してフローティングになっている第５のノ
ード（Ｗ１１）に接続された第２のＭＯＳトランジスタ
（Ｐ１２）と、 第１電極が前記第２のノードに接続され、ゲート電極が
前記第３のノードに接続され、第２電極および基板が前
記第５のノードに接続された第３のＭＯＳトランジスタ
（Ｐ１５）と、 第１電極が前記第４のノードに接続され、ゲート電極が
第６のノード（Ｓ１１）に接続され、第２の電極が前記
第１の電源に接続され、基板が前記第５のノードに接続
された第４のＭＯＳトランジスタ（Ｐ１７）と、 前記第４のノードの電位に応じて前記第６のノードの電
位を制御する第１の制御回路と、 前記第４のノードの電位に応じて前記第３のノードの電
位を制御する第２の制御回路と を備えた半導体集積回路装置の入出力回路において、 前記第４のノードと第２のＭＯＳトランジスタの第２電
極との接続、前記第２のＭＯＳトランジスタの第１電極
と前記第３のＭＯＳトランジスタの第１電極との接続、
前記第３のＭＯＳトランジスタの第２電極と前記第５の
ノードとの接続、または前記第４のＭＯＳトランジスタ
の第２電極と前記第１の電源との接続を開放にしたこと
を特徴とする半導体集積回路装置の入出力回路。 - 【請求項２】 前記第１の制御回路は、ゲート電極が前
記第１の電源に接続され、第１電極が前記第４のノード
に接続され、第２電極が前記第６のノードに接続された
第５のＭＯＳトランジスタ（Ｎ１６）を有することを特
徴とする請求項１記載の半導体集積回路装置の入出力回
路。 - 【請求項３】 前記第１の制御回路は、 ゲート電極が前記第１の電源に接続され、第１電極が前
記第４のノードに接続され、第２電極が前記第６のノー
ドに接続され、基板が前記第５のノードに接続された第
６のＭＯＳトランジスタ（Ｐ２８）と、 ゲート電極が前記第１の電源に接続され、第１電極が第
２の電源（ＧＮＤ）に接続され、第２電極が第７のノー
ド（Ｓ２１）に接続された第７のＭＯＳトランジスタ
（Ｎ２７）と、 ゲート電極が前記第１の電源に接続され、第１電極が前
記第７のノードに接続され、第２電極が前記第６のノー
ドに接続された第８のＭＯＳトランジスタ（Ｎ２６）と
を有することを特徴とする請求項１記載の半導体集積回
路装置の入出力回路。 - 【請求項４】 前記第２の制御回路は、 ゲート電極が前記第１の電源に接続され、第１電極が前
記第３のノードに接続され、第２電極が前記第４のノー
ドに接続され、基板が前記第５のノードに接続された第
９のＭＯＳトランジスタ（Ｐ１３）と、 ゲート電極が前記第３のノードに接続され、第１電極が
前記第４のノードに接続され、第２電極が第８のノード
（ＯＵＴ）に接続され、基板が前記第５のノードに接続
された第１０のＭＯＳトランジスタ（Ｐ１４）と、 ゲート電極が前記第１の電源に接続され、第１電極が前
記第４のノードに接続され、第２電極が前記第８のノー
ドに接続された第１１のＭＯＳトランジスタ（Ｎ１３）
と、 入力電極が前記第８のノードに接続され、出力電極が第
９のノード（Ｓ１５）に接続されたインバータと、 ゲート電極が前記第９のノードに接続され、第１電極が
第２の電源（ＧＮＤ）に接続され、第２電極が第１０の
ノード（Ｓ１６）に接続された第１２のＭＯＳトランジ
スタ（Ｎ１２）と、 ゲート電極が前記第１の電源に接続され、第１電極が前
記第１０のノードに接続され、第２電極が前記第３のノ
ードに接続された第１３のＭＯＳトランジスタ（Ｎ１
１）とを有することを特徴とする請求項１ないし３のい
ずれかに記載の半導体集積回路装置の入出力回路。 - 【請求項５】 ゲート電極が前記第１の電源に接続さ
れ、第１電極が前記第３のノードに接続され、第２電極
および基板が前記第５のノードに接続された第１４のＭ
ＯＳトランジスタ（Ｐ１６）をさらに備えたことを特徴
とする請求項１ないし３のいずれかに記載の半導体集積
回路装置の入出力回路。 - 【請求項６】 ゲート電極が第２の電源（ＧＮＤ）また
は前記内部回路からの第２の信号が入力される第１１の
ノード（ＩＮ２）に接続され、前記第２の電源に接続さ
れ、第２電極が第１２のノード（Ｓ１２）に接続された
第１５のＭＯＳトランジスタ（Ｎ１５）と、 ゲート電極が前記第１の電源に接続され、第１電極が前
記第１１のノードに接続され、第２電極が前記第４のノ
ードに接続された第１６のＭＯＳトランジスタ（Ｎ１
６）とをさらに備えたことを特徴とする請求項１ないし
３のいずれかに記載の半導体集積回路装置の入出力回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37324398A JP3514645B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体集積回路装置の入出力回路 |
| US09/335,785 US6269042B1 (en) | 1998-12-28 | 1999-06-18 | I/O circuit of semiconductor integrated device |
| US09/867,531 US6452827B1 (en) | 1998-12-28 | 2001-05-31 | I/O circuit of semiconductor integrated device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37324398A JP3514645B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体集積回路装置の入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196436A JP2000196436A (ja) | 2000-07-14 |
| JP3514645B2 true JP3514645B2 (ja) | 2004-03-31 |
Family
ID=18501834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37324398A Expired - Lifetime JP3514645B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体集積回路装置の入出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6269042B1 (ja) |
| JP (1) | JP3514645B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3544819B2 (ja) * | 1997-03-31 | 2004-07-21 | 株式会社 沖マイクロデザイン | 入力回路および出力回路ならびに入出力回路 |
| JP4050242B2 (ja) | 2004-03-11 | 2008-02-20 | 沖電気工業株式会社 | 半導体集積回路装置の入出力回路 |
| JP4364752B2 (ja) * | 2004-08-24 | 2009-11-18 | Ｏｋｉセミコンダクタ株式会社 | 出力回路 |
| JP4787554B2 (ja) * | 2005-07-01 | 2011-10-05 | パナソニック株式会社 | 入出力回路装置 |
| JP4800733B2 (ja) * | 2005-10-13 | 2011-10-26 | 富士通セミコンダクター株式会社 | 出力回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0133973B1 (ko) * | 1993-02-25 | 1998-04-20 | 기다오까 다까시 | 반도체 기억장치 |
| JPH1127116A (ja) * | 1997-07-02 | 1999-01-29 | Tadahiro Omi | 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ |
| US6031394A (en) * | 1998-01-08 | 2000-02-29 | International Business Machines Corporation | Low voltage CMOS circuit for on/off chip drive at high voltage |
| JP3382144B2 (ja) * | 1998-01-29 | 2003-03-04 | 株式会社東芝 | 半導体集積回路装置 |
-
1998
- 1998-12-28 JP JP37324398A patent/JP3514645B2/ja not_active Expired - Lifetime
-
1999
- 1999-06-18 US US09/335,785 patent/US6269042B1/en not_active Expired - Lifetime
-
2001
- 2001-05-31 US US09/867,531 patent/US6452827B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6452827B1 (en) | 2002-09-17 |
| JP2000196436A (ja) | 2000-07-14 |
| US20020040984A1 (en) | 2002-04-11 |
| US6269042B1 (en) | 2001-07-31 |
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