JP3513189B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書き込みが可能
でかつ不揮発性を有する半導体記憶装置、あるいは電気
的書き込み及び消去が可能でかつ不揮発性を有する半導
体記憶装置に関する。

【０００２】

【従来の技術】

文献１；SINGLE TRANSISTOR ELECTRICALLY PROGRAMM
ABLE MEMORY DEVICE AND METHOD United States Patent 4,698,787 Oct.6,19
87 文献２；FLASH EEPROM ARRAY WITH NEGATIVE GATE
VOLTAGE ERASEOPERATION United States Patent 5,077,691 Dec.31,1
991 文献３；フラッシュメモリの現状と将来展望 ＩＣＤ９１ー１３４ 文献４；不揮発性半導体記憶装置 公開特許公報 平３−２１９４９６

【０００３】不揮発性半導体記憶装置としては、紫外線
消去型のＥＰＲＯＭ（Erasable andProgrammable Read
Only Memory)や、電気的に書き込み及び消去が可能（以
下「電気的書き換え」と記す）なＥＥＰＲＯＭ（Electr
ically Erasable and Programmable Read Only Memory)
がある。更に近年、電気的に一括消去を行うＥＥＰＲＯ
Ｍが開発されている。前記ＥＰＲＯＭは、紫外線でのみ
メモリセルの記憶データの消去が可能で、電気的な消去
を行えないので、パッケージとして透明度のある窓付き
パッケージを必要とし、更にシステムの基板実装後に書
き換えを行うためには、一旦とりはずす必要があるとい
う不便があった。前記ＥＥＰＲＯＭは、システム内で電
気的に書き換えができるようになっているが、一般的に
メモリセルにおいて選択分離用のトランジスタ又はチャ
ネル領域を必要とするため、メモリセル面積がＥＰＲＯ
Ｍにくらべ２倍程度大きくなってしまう。この問題を解
決するため、電気的に消去が可能でかつメモリセル面積
がＥＰＲＯＭと同等である一括消去型のＥＥＰＲＯＭが
開発された。

【０００４】一括消去型のＥＥＰＲＯＭとして初期に開
示されたものとしては例えば文献１にある。文献１によ
れば、フローティングゲートを有する単一のメモリトラ
ンジスタによって、電気的に書き込み及び消去を行う方
法及びデバイス構造を提供している。消去においては、
メモリセルのソース端子に１０〜２０ボルト（Ｖ）の高
電圧を、制御ゲート端子に接地電位を印加することによ
り、フローティングゲートとソース端子との間の薄い絶
縁膜間に高電界を発生させ、ファーラーノードハイムト
ンネル（以下「ＦＮ注入」と記す）により電子を前記フ
ローティングゲートより放出させ、このことにより制御
ゲートから見たメモリセルのしきい値電圧を低くする。
書き込みにおいては、メモリセルのドレイン端子に５〜
１０Ｖの電圧を印加し、制御ゲートに１０〜１５Ｖの高
電圧を印加し、ソースを接地することによりドレイン−
ソース間の基板表面に強い反転領域が生じ、ホットエレ
クトロン（以下「ＨＥ注入」と記す）が発生することに
より、前記フローティングゲートに電子を注入し、この
ことによりメモリセルのしきい値電圧を高くする。

【０００５】更に文献２や文献３の４〜５頁において
は、別の消去方式として、メモリセルの制御ゲートに負
電圧（例えば−７Ｖ〜−１５Ｖ）を印加し、ソース端子
には電源電圧（例えば５Ｖ）又は接地電位を印加するこ
とにより、ＦＮ注入により電子をフローティングゲート
から放出する方式が提示されている。この方式の場合、
文献１に開示されてあるように、ソース端子に高い（例
えば１０〜２０Ｖ）電圧を必要としなくなるので、書き
換え時の低電圧化が可能である利点がある。更にこの方
式の場合、メモリセルの制御ゲートは一般的にワード線
として列デコーダに接続されているので、非選択のメモ
リセルの制御ゲートに対し、例えば０Ｖ〜５Ｖの電圧を
印加することにより、ＦＮ注入を誘起させないことが可
能となり、ワード線単位（換言すればセクタ単位）での
消去が可能になる。

【０００６】しかるにセクタ単位での消去を実現した場
合、書き込みディスターブ耐性や消去ディスターブ耐性
は、一括消去に比べ十分強くなければならないことが、
文献３の５頁に示してある。例えば、一括消去方式での
書き込みディスターブ時間は約１０ミリ秒あれば良かっ
たが、セクタ消去で１００万回の書き換え保証を行った
場合、書き込みディスターブ時間は約１万秒必要とな
る。ここでディスターブとは、選択したメモリセルの書
き込み又は消去又は読み出し中において、非選択状態の
メモリセルに印加される電圧により、非選択状態のメモ
リセルのフローティングゲートの電荷保持量、換言すれ
ば制御ゲートからみたメモリセルのしきい値電圧が変化
することを意味し、書き込みのモードによるものであれ
ば書き込みディスターブ、消去のモードによるものであ
れば消去ディスターブ、読み出しのモードによるもので
あれば読み出しディスターブと記す。ディスターブは希
望しないメモリセルのしきい値電圧が変化（通常、始め
に高いしきい値電圧の場合はディスターブにより低くな
り、低いしきい値電圧の場合はディスターブにより高く
なる）するものであるから、対策をこうじない場合、記
憶情報が失われるという結果をもたらす。

【０００７】

【発明が解決しようとする課題】このディスターブ耐性
を向上するために、文献３ではドレインのインプラ打ち
込みのドーズ量を薄くすること等の解決策が提示されて
いるが、ドレインのドーズ量を薄くした場合は、書き込
み時のドレイン電圧を高くする必要があり、低電源電
圧、例えば５Ｖ単一電源での書き換えの実現に支障を来
たすという欠点がある。

【０００８】そこで本発明の目的は、従来技術のような
メモリセルの構造の最適化や製造方法の工夫を必要とせ
ずに、電気的な回路手段により、実質上のディスターブ
耐性の向上を可能とする不揮発性半導体記憶装置を提供
することである。

【０００９】

【課題を解決するための手段】上述した課題を解決する
ために、本発明では、電気的に書き込みが可能な不揮発
性半導体記憶装置において、行列状に配置された複数の
電気的書き込みが可能な不揮発性半導体メモリセルと、
前記メモリセルの内少なくとも１つを選択状態にし、他
のメモリセルを非選択状態とするデコーダ回路と、前記
デコーダ回路を介し前記選択状態のメモリセルに書き込
みを行う書き込み手段と、前記デコーダ回路を介し前記
選択状態のメモリセルから読み出しを行う読み出し手段
と、前記選択状態のメモリセルの書き込み時に、前記非
選択状態のメモリセルに印加される電圧により発生する
前記非選択状態のメモリセルのしきい値電圧の変化を検
出する検出手段と、前記非選択状態のメモリセルのしき
い値電圧の変化を検出した結果により、前記非選択状態
のメモリセルのしきい値電圧を変化前の値又はその近傍
値に復元する復元手段と、前記不揮発性半導体記憶装置
の外部信号又は外部命令により書き込みのモードが指定
されたときに、前記選択状態のメモリセルの書き込み後
に、前記検出手段を動作させ、前記非選択状態のメモリ
セルのしきい値電圧の変化を検出した結果により、前記
復元手段を動作させる制御回路とを有する。

【００１０】本発明の好ましい態様において、前記検出
手段は、前記非選択状態のメモリセルのしきい値電圧の
検出レベルを前記メモリセルの記憶情報の読み出しに最
低必要な個数より多く設け、前記検出レベルと前記メモ
リセルのしきい値電圧との比較を行うことにより、メモ
リセルの記憶情報の他にしきい値電圧の変化検出用の情
報を取り出す。

【００１１】

【００１２】また、電気的に書き込み及び消去が可能な
不揮発性半導体記憶装置において、行列状に配置された
複数の電気的書き込み及び消去が可能な不揮発性半導体
メモリセルと、前記メモリセルの内少なくとも１つを選
択状態にし、他のメモリセルを非選択状態とするデコー
ダ回路と、前記デコーダ回路を介し前記選択状態のメモ
リセルに書き込みを行う書き込み手段と、前記デコーダ
回路を介し前記選択状態のメモリセルの消去を行う消去
手段と、前記デコーダ回路を介し前記選択状態のメモリ
セルから読み出しを行う読み出し手段と、前記選択状態
のメモリセルの消去時に、前記非選択状態のメモリセル
に印加される電圧により発生する前記非選択状態のメモ
リセルのしきい値電圧の変化を検出する検出手段と、前
記非選択状態のメモリセルのしきい値電圧の変化を検出
した結果により、前記非選択状態のメモリセルのしきい
値電圧を変化前の値又はその近傍値に復元する復元手段
と、前記不揮発性半導体記憶装置の外部信号又は外部命
令により消去のモードが指定されたときに、前記選択状
態のメモリセルの消去後に、前記検出手段を動作させ、
前記非選択状態のメモリセルのしきい値電圧の変化を検
出した結果により、前記復元手段を動作させる制御回路
とを有することを特徴とし、前記検出手段は、前記非選
択状態のメモリセルのしきい値電圧の検出レベルを前記
メモリセルの記憶情報の読み出しに最低必要な個数より
多く設け、前記検出レベルと前記メモリセルのしきい値
電圧との比較を行うことにより、メモリセルの記憶情報
の他にしきい値電圧の変化検出用の情報を取り出す。

【００１３】

【００１４】また、本発明の別の態様による電気的に書
き込み及び消去が可能な不揮発性半導体記憶装置におい
て、行列状に配置された複数の電気的書き込みが可能な
不揮発性半導体メモリセルと、前記メモリセルの内少な
くとも１つを選択状態にし、他のメモリセルを非選択状
態とするデコーダ回路と、前記デコーダ回路を介し前記
選択状態のメモリセルに書き込みを行う書き込み手段
と、前記デコーダ回路を介し前記選択状態のメモリセル
の消去を行う消去手段と、前記デコーダ回路を介し前記
選択状態のメモリセルから読み出しを行う読み出し手段
と、前記選択状態のメモリセルの書き込み時に、非選択
状態のメモリセルに印加される電圧により発生する前記
非選択状態のメモリセルのしきい値電圧の変化を検出す
る第１の検出手段と、前記選択状態のメモリセルの消去
時に、前記非選択状態のメモリセルに印加される電圧に
より発生する前記非選択状態のメモリセルのしきい値電
圧の変化を検出する第２の検出手段と、前記非選択状態
のメモリセルのしきい値電圧の変化を前記第１又は第２
の検出手段により検出した結果に応じ、前記非選択状態
のメモリセルのしきい値電圧を変化前の値又はその近傍
値に復元する復元手段と、前記不揮発性半導体記憶装置
の外部信号又は外部命令により書き込み又は消去のモー
ドが指定されたときに、前記選択状態のメモリセルの書
き込み又は消去後に、前記第１又は第２の検出手段を動
作させ、前記非選択状態のメモリセルのしきい値電圧の
変化を検出した結果により、前記復元手段を動作させる
制御回路とを有することを特徴とし、前記第１及び第２
の検出手段は、前記非選択状態のメモリセルのしきい値
電圧の検出レベルを前記メモリセルの記憶情報の読み出
しに最低必要な個数より多く設け、前記検出レベルと前
記メモリセルのしきい値電圧との比較を行うことによ
り、メモリセルの記憶情報の他にしきい値電圧の変化検
出用の情報を取り出す。

【００１５】本発明の好ましい態様において、前記検出
手段は、前記非選択状態のメモリセルのしきい値電圧値
が書き込み時又は消去時と比較して変化の有無の情報を
得るときは、前記メモリセルの記憶情報の読み出しに最
低必要な個数の少なくとも２倍のしきい値電圧検出レベ
ルを設け、前記非選択状態のメモリセルのしきい値電圧
値が書き込み時又は消去時と比較して上昇したか下降し
たかの情報を得るときは、前記メモリセルの記憶情報の
読み出しに最低必要な個数の少なくとも３倍のしきい値
電圧検出レベルを設け、前記検出レベルと前記メモリセ
ルのしきい値電圧との比較を行い、前記メモリセルの記
憶情報の他にしきい値電圧の変化検出用の情報を取り出
すことにより、前記メモリセルのしきい値電圧の変化の
有無及びしきい値電圧の変化前の値についての情報を得
るようにしている。また、本発明の好ましい態様におい
て、前記第１又は第２の検出手段は、前記非選択状態の
メモリセルのしきい値電圧値が書き込み時又は消去時と
比較して変化の有無の情報を得るときは、前記メモリセ
ルの記憶情報の読み出しに最低必要な個数の少なくとも
２倍のしきい値電圧検出レベルを設け、前記非選択状態
のメモリセルのしきい値電圧値が書き込み時又は消去時
と比較して上昇したか下降したかの情報を得るときは、
前記メモリセルの記憶情報の読み出しに最低必要な個数
の少なくとも３倍のしきい値電圧検出レベルを設け、前
記検出レベルと前記メモリセルのしきい値電圧との比較
を行い、前記メモリセルの記憶情報の他にしきい値電圧
の変化検出用の情報を取り出すことにより、前記メモリ
セルのしきい値電圧の変化の有無及びしきい値電圧の変
化前の値についての情報を得るようにしている。

【００１６】

【作用】上記のような構成をとることにより、書き込み
時又は消去時において選択したメモリセルの書き込み又
は消去の後に、非選択のメモリセルのしきい値電圧の変
化を検出し、変化量が所定の値より大きくなった場合に
は、その非選択のメモリセルに書き込み又は消去を行う
ことにより、しきい値電圧の復元を行う。これらの検出
手段及び復元手段を具備することにより、ディスターブ
による記憶情報の破壊を事前に防止することが可能とな
る。

【００１７】

【実施例】図１に本発明の第１実施例の回路ブロック図
を示す。図１でＦＲＯＭは電気的書き換えが可能な不揮
発性半導体記憶装置であり、例えば（１０４８５７６ワ
ード×１６ビット＝１６７７７２１６ビット）の記憶容
量を有する。アドレス入力Ａ０、Ａ１、…、Ａ１９、チ
ップイネーブル信号ＣＥＢ、出力イネーブル信号ＯＥ
Ｂ、ライトイネーブル信号ＷＥＢ、電源電圧ＶＣＣ及び
接地電圧ＶＳＳはＦＲＯＭの外部よりの入力信号であ
り、、データ入出力Ｄ０、Ｄ１、…、Ｄ１５はライト
時、即ち書き込み時及び消去時には外部よりのデータ入
力であり、読み出し時には外部へのデータ出力である。
図１の実施例の回路には書き込み及び消去だけでなく、
書き込み及び消去のベリファイ及びディスターブ用のベ
リファイ回路が示してある。

【００１８】図１において、ＤＶＣＮＴはデバイス制御
コマンド識別回路であり、ＦＲＯＭの動作モードのライ
トイネーブル信号ＷＥＢ、チップイネーブル信号ＣＥ
Ｂ、出力イネーブル信号ＯＥＢ及び複数の内部データ入
力ＤＡＴＩＮを入力とし、制御信号ＣＮＴ１及び複数の
制御信号ＣＮＴ２を出力する。例えば、ＣＮＴ２には書
き込みモード又は消去モードを示す制御信号が含まれて
いる。

【００１９】ＲＣＮＴはチップ／出力選択状態制御回路
であり、チップイネーブル信号ＣＥＢ、出力イネーブル
信号ＯＥＢ及び制御信号ＣＮＴ１を制御入力とし、パワ
ーダウン信号ＰＤＱ及び出力バッファ活性化信号ＤＯＥ
Ｎを出力とする。

【００２０】ライト状態制御回路ＷＣＮＴは、ＣＮＴ
２、タイマー終了信号Ｓ２、ディスターブベリファイデ
ータ出力信号ＤＴＣ及び書き込み／消去ベリファイデー
タ出力信号ＰＥＮＧを制御入力とし、書き込み信号ＰＲ
Ｇ、消去信号ＥＲＳ、書き込みベリファイ信号ＰＶＦ、
消去ベリファイ信号ＥＶＦ、ディスターブデータベリフ
ァイ信号ＤＶＦ及びＤＶＦ２、アドレスカウンタアップ
信号ＡＵＰ、タイマー開始信号Ｓ１、アドレスラッチ信
号ＬＴＡ及びデータラッチ信号ＬＴＤを出力とする。

【００２１】タイマー回路は、ライト状態制御回路ＷＣ
ＮＴよりタイマー開始信号Ｓ１を受けて、所定の時間を
経過後、アドレスアップカウンタＡＵＰにアドレスアッ
プクロック信号Ｓ３を出力し、ライト状態制御回路ＷＣ
ＮＴにタイマー終了信号Ｓ２を出力する。

【００２２】アドレスバッファ／ラッチ回路ＡＤＢは、
アドレス入力Ａ０、Ａ１、…、Ａ１９を入力とし、パワ
ーダウン信号ＰＤＱを制御入力とし、アドレスラッチ信
号ＬＴＡをラッチ入力とし、複数の内部アドレス信号Ａ
Ｘを出力とする。

【００２３】列デコーダＲＤＥＣは、内部アドレス信号
ＡＸをデコード入力とし、書き込み信号ＰＲＧ、消去信
号ＥＲＳ、複数の高電圧信号ＶＰ及び複数の負電圧信号
ＶＮ、書き込み／消去ベリファイ電圧信号ＶＶＦを入力
とし、複数（例えば４０９６本）のワード線信号ＷＬを
出力とする。

【００２４】行デコーダＣＤＥＣは、内部アドレス信号
ＡＸ、書き込み信号ＰＲＧ、消去信号ＥＲＳ、複数の高
電圧信号ＶＰ及び複数の負電圧信号ＶＮを入力とし、複
数（例えば２５６本）のマルチプレクサ選択信号ＣＸを
出力とする。

【００２５】メモリブロックＭＢＬＫは、例えば１６７
７７２１６個のメモリセルからなり、１個のメモリセル
には、ワード線、ビット線及びメモリセルソース線が接
続されている。

【００２６】マルチプレクサＭＰＸは、マルチプレクサ
選択信号ＣＸを入力とし、複数（例えば４０９６本）の
ビット線ＢＬ及び複数（例えば１６本）の内部データ線
ＩＯを入出力とする。またＭＢＬＫ及びＭＰＸのトラン
ジスタの基板端子には、負電圧信号ＶＮの一部の信号が
入力されている。

【００２７】書き込み／消去ベリファイ電圧発生回路Ｖ
ＦＧＥＮは、書き込みベリファイ信号ＰＶＦ及び消去ベ
リファイ信号ＥＶＦを入力とし、書き込み／消去ベリフ
ァイ電圧信号ＶＶＦを出力とする。

【００２８】正高電圧チャージポンプ回路ＰＣＰは、書
き込み信号ＰＲＧ及び消去信号ＥＲＳを入力とし、正の
チャージポンプ電圧信号ＰＯＵＴ１を出力とする。

【００２９】負高電圧チャージポンプ回路ＮＣＰは、書
き込み信号ＰＲＧ及び消去信号ＥＲＳを入力とし、負の
チャージポンプ電圧信号ＰＯＵＴ２を出力とする。

【００３０】正高電圧制御回路ＨＶＣＮＴは、正のチャ
ージポンプ電圧信号ＰＯＵＴ１を入力とし、複数の正の
高電圧信号ＶＰを出力とする。

【００３１】負高電圧制御回路ＮＶＣＮＴは、負のチャ
ージポンプ電圧信号ＰＯＵＴ２を入力とし、複数の負の
高電圧信号ＶＮを出力とする。

【００３２】メモリセルアレイソース線制御回路ＡＳＣ
ＮＴは、書き込み信号ＰＲＧ、消去信号ＥＲＳ及び複数
の正の高電圧信号ＶＰを入力とし、メモリセルソース線
信号ＡＳを入出力とする。

【００３３】ビット線電圧制御回路ＢＬＣＮＴは、複数
の正の高電圧信号ＶＰ、複数の負の高電圧信号ＶＮ及び
消去信号ＥＲＳを入力とし、ビット線負荷電圧信号ＢＤ
ＩＳを出力とする。

【００３４】ビット線負荷回路ＢＬＬＤは、ビット線負
荷電圧信号ＢＤＩＳ及び消去信号ＥＲＳを入力とし、複
数のビット線ＢＬを出力とする。

【００３５】センスアンプ回路ＳＡＭＰは、内部データ
線ＩＯをデータ入力、パワーダウン信号ＰＤＱとディス
ターブベリファイデータ出力信号ＤＶＦ及びＤＶＦ２を
制御入力とし、センスアンプ出力信号ＳＯＵＴを出力と
する。

【００３６】ディスターブベリファイデータ検出回路Ｄ
ＶＦＣは、センスアンプ出力信号ＳＯＵＴをデータ入
力、ディスターブベリファイ電圧信号ＤＶＦを制御入力
とし、ディスターブベリファイデータ出力信号ＤＴＣを
出力とする。

【００３７】書き込み／消去ベリファイデータ一致検出
回路ＶＥＯＲは、センスアンプ出力信号ＳＯＵＴ及び内
部データ入力ＤＡＴＩＮをデータ入力とし、書き込みベ
リファイ信号ＰＶＦ及び消去ベリファイ信号ＥＶＦを制
御入力とし、書き込み／消去ベリファイデータ出力信号
ＰＥＮＧを出力とする。

【００３８】データ入出力バッファＤＩＢは、出力バッ
ファ活性化信号ＤＯＥＮ及びパワーダウン信号ＰＤＱを
制御入力とし、データラッチ信号ＬＴＤをラッチ入力と
し、センスアンプ出力信号ＳＯＵＴをデータ入力とし、
内部データ入力ＤＡＴＩＮをデータ出力とし、データ入
出力信号Ｄ０、Ｄ１、…、Ｄ１５を入出力とする。

【００３９】データプログラム回路ＤＰＲＧは、内部デ
ータ入力ＤＡＴＩＮをデータ入力とし、書き込み信号Ｐ
ＲＧ及び消去信号ＥＲＳを制御入力とし、内部データ線
ＩＯをデータ出力とする。

【００４０】図２〜５は本実施例の回路図を示す分図
で、図２は回路左上部を、図３は回路左下部を、図４は
回路右上部を、図５は回路右下部をそれぞれ示してい
る。

【００４１】図２〜５の例においては、説明の簡便化の
ため、本発明の主旨を損なわずに、メモリセルの個数や
アドレスの本数、データ入出力の個数を図１の例より減
らしてある。しかし、図１の例と図２〜５の例において
は回路名及び信号名はほとんど同じ意味を有している。
また、図１の例に対して図２〜５の例は、図１の例のデ
バイス制御コマンド識別回路ＤＶＣＮＴ、チップ／出力
選択状態制御回路ＲＣＮＴ、ライト状態制御回路ＷＣＮ
Ｔ、書き込み／消去ベリファイ電圧発生回路ＶＦＧＥ
Ｎ、ディスターブベリファイデータ検出回路ＤＶＦＣ、
書き込み／消去ベリファイデータ一致検出回路ＶＥＯ
Ｒ、タイマーＴＩＭ及びアドレスアップカウンタＡＵＰ
ＣＴが省略してある。更に図１の例においては、消去信
号は１種類であったが、図２〜５の例では２種類の消去
信号及び消去方式を記載してある。また、図１の例のデ
ータ入出力バッファＤＩＢのうち、データ入力バッファ
は省略してあり、データ出力バッファは図５の出力バッ
ファＤＢＦに対応する。また、図５のデータプログラム
回路ＤＰＲＧの入力ＤＩＮは図１のＤＡＴＩＮのうち１
本に対応する。

【００４２】図２〜５において、ＢＥＲＯＭは電気的書
き換えが可能な不揮発性半導体記憶装置であり、外部よ
りアドレスをアドレス入力端子Ａ０、Ａ１、Ａ２及びＡ
３に入力し、内部入力データをデータプログラム回路の
データ入力端子ＤＩＮより入力し、出力データを出力端
子ＤＯより出力するものである。ＢＥＲＯＭは、ＡＤＢ
１、ＡＤＢ２、ＡＤＢ３及びＡＤＢ４で示すアドレスバ
ッファ、ＤＥＣ１、ＤＥＣ２、ＤＥＣ３及びＤＥＣ４よ
りなる列デコード回路ＲＤＥＣ、ＤＥＣ６、ＤＥＣ７、
ＤＥＣ８及びＤＥＣ９よりなる行デコード回路ＣＤＥ
Ｃ、メモリセルＭＣ１、ＭＣ２、…、ＭＣ１６からなる
メモリブロックＭＢＬＫ、マルチプレクサＭＰＸ、デー
タプログラム回路ＤＰＲＧ、センスアンプ回路ＳＡＭ
Ｐ、出力バッファ回路ＤＢＦ、正高電圧チャージポンプ
回路ＰＣＰ、負電圧チャージポンプ回路ＮＣＰ、正高電
圧制御回路ＨＶＣＮＴ、負電圧制御回路ＮＶＣＮＴ、メ
モリセルソース線電圧制御回路ＡＳＣＮＴ、ビット線電
圧制御回路ＢＬＣＮＴ、ビット線負荷回路ＢＬＬＤ、オ
シレータＯＳＣ１、ＯＳＣ２及びＯＳＣ３及びその他の
論理回路より成る。全体の電源として外部より正の電源
（例えば５Ｖ）が端子ＶＤＤより、接地電圧が端子ＶＳ
Ｓより供給されている。

【００４３】ＢＥＲＯＭの接続関係は、アドレス端子Ａ
０はアドレスバッファＡＤＢ１の入力に、アドレス端子
Ａ１はアドレスバッファＡＤＢ２の入力に、アドレス端
子Ａ２はアドレスバッファＡＤＢ３の入力に、アドレス
端子Ａ３はアドレスバッファＡＤＢ４の入力に接続され
ている。アドレスバッファＡＤＢ１の出力ＡＸ０及びＡ
Ｘ０Ｂは列デコーダＲＤＥＣの論理積の反転ゲート（以
下「非論理積ゲート」と記す）の入力に、アドレスバッ
ファＡＤＢ２の出力ＡＸ１及びＡＸ１Ｂは列デコーダＲ
ＤＥＣの論理積の反転ゲートの入力に、アドレスバッフ
ァＡＤＢ３の出力ＡＹ０及びＡＹ０Ｂは行デコーダＣＤ
ＥＣの非論理積ゲートの入力に、アドレスバッファＡＤ
Ｂ４の出力ＡＹ１及びＡＹ１Ｂは行デコーダＣＤＥＣの
非論理積ゲートの入力に接続されている。

【００４４】列デコーダＲＤＥＣはＤＥＣ１、ＤＥＣ
２、ＤＥＣ３及びＤＥＣ４の４つの回路からなり、各々
の回路は等しくなっている。

【００４５】ＤＥＣ１は、アドレスバッファＡＤＢ１の
出力ＡＸ０Ｂ及びＡＤＢ２の出力ＡＸ１Ｂを入力とする
２入力非論理積ゲートＮＤ１、２つの２入力論理和の反
転ゲート（以下「非論理和ゲート」と記す）ＮＲ１、Ｎ
Ｒ２、インバータＩＶ１、正高電圧スイッチ回路ＨＶＳ
Ｗ１及び負電圧スイッチ回路ＮＶＳＷ１よりなり、ＮＤ
１の出力Ｎ１がＮＲ１及びＮＲ２の１入力となり、ＮＲ
１の他入力としてＥＲＳＢ１が、ＮＲ２の他入力として
ＣＬＫ１が入力される。ＮＲ１の出力Ｎ２はＩＶ１の入
力に、ＩＶ１の出力Ｎ３はＨＶＳＷ１の１入力に、ＮＲ
２の出力Ｎ４はＮＶＳＷ１の１入力に接続されている。

【００４６】ＨＶＳＷ１は、Ｎ３、高電圧信号ＶＰＰ
１、ＷＥＬ１及びＩＳＯ１を入力とし、出力はメモリブ
ロックＭＢＬＫの列線（ワード線）ＷＬ０に接続されて
いる。

【００４７】ＮＶＳＷ１はＮ４、ＷＥＬ２及び負電圧信
号ＶＰＮ１を入力とし、出力はＨＶＳＷ１の出力と同じ
列線ＷＬ０に接続されている。

【００４８】ＤＥＣ２、ＤＥＣ３及びＤＥＣ４はＤＥＣ
１と同じ回路であるが、前記非論理積ゲートへのアドレ
スバッファＡＤＢ１、ＡＤＢ２からの入力の組み合わせ
及び出力される列線が各々異なっており、ＤＥＣ２の出
力はＷＬ１に、ＤＥＣ３の出力はＷＬ２に、ＤＥＣ４の
出力はＷＬ３に各々接続されている。

【００４９】行デコーダＣＤＥＣはＤＥＣ５、ＤＥＣ
６、ＤＥＣ７及びＤＥＣ８の４つの回路からなり、各々
の回路は等しくなっている。

【００５０】ＤＥＣ５はアドレスバッファＡＤＢ３の出
力ＡＹ０Ｂ及びＡＤＢ４の出力ＡＹ１Ｂを入力とする２
入力非論理積ゲートＮＤ２、２つの２入力非論理和ゲー
トＮＲ６、ＮＲ１７、インバータＩＶ６、正高電圧スイ
ッチ回路ＨＶＳＷ２及び負電圧スイッチ回路ＮＶＳＷ３
よりなり、ＮＤ２の出力Ｎ５がＮＲ６及びＮＲ１７の１
入力となり、ＮＲ６の他入力としてＮ１８が、ＮＲ１７
の他入力としてＣＬＫ３が入力される。ＮＲ６の出力Ｎ
１５はＩＶ６の入力に、ＩＶ６の出力Ｎ１６はＨＶＳＷ
２の１入力に、ＮＲ１７の出力Ｎ１７はＮＶＳＷ３の１
入力に接続されている。

【００５１】ＨＶＳＷ２は、Ｎ１６、高電圧信号ＶＰＰ
１、ＷＥＬ５及びＩＳＯ３を入力とし、出力はＭＰＸの
行線選択信号Ｃ１に接続されている。

【００５２】ＮＶＳＷ３は、Ｎ１７、ＷＥＬ６及び負電
圧信号ＶＰＮ１を入力とし、出力はＨＶＳＷ２の出力と
同じ行線選択信号Ｃ１に接続されている。

【００５３】ＤＥＣ６、ＤＥＣ７及びＤＥＣ８はＤＥＣ
５と同じ回路であるが、前記非論理積ゲートへのアドレ
スバッファＡＤＢ３、ＡＤＢ４からの入力の組み合わせ
及び出力される行線選択信号が各々異なっており、ＤＥ
Ｃ６の出力は行線選択信号Ｃ２に、ＤＥＣ７の出力は行
線選択信号Ｃ３に、ＤＥＣ８の出力は行線選択信号Ｃ４
に各々接続されている。

【００５４】メモリブロックＭＢＬＫはＭＣ１、ＭＣ
２、…、ＭＣ１６の１６個のメモリセルよりなり、各々
のメモリセルはドレイン端子、ソース端子、制御ゲート
端子及びフローティングゲートを有し、更に各々のメモ
リセルに共通な基板端子がある。各々のメモリセルは例
えば、半導体基板表面上にドレイン領域及びソース領域
を有し、前記ドレイン領域とソース領域の間で前記半導
体基板表面の上部に薄い酸化膜を有し、前記薄い酸化膜
の上部に例えば多結晶シリコンからなるフローティング
ゲートを有し、前記フローティングゲートの上部に層間
絶縁膜を介し、例えば多結晶シリコンからなる制御ゲー
トを有している。ドレイン領域はドレイン端子に、ソー
ス領域はソース端子に、制御ゲートは制御ゲート端子
に、基板は基板端子に各々電気的に接続されている。Ｍ
Ｃ１、ＭＣ２、ＭＣ３及びＭＣ４の制御ゲート端子は列
線ＷＬ０に、ＭＣ５、ＭＣ６、ＭＣ７及びＭＣ８の制御
ゲート端子は列線ＷＬ１に、ＭＣ９、ＭＣ１０、ＭＣ１
１及びＭＣ１２の制御ゲート端子は列線ＷＬ２に、ＭＣ
１３、ＭＣ２、ＭＣ３及びＭＣ４の制御ゲート端子は列
線ＷＬ４に、ＭＣ１、ＭＣ５、ＭＣ９及びＭＣ１３のド
レイン端子は列線ＢＬ０に、ＭＣ２、ＭＣ６、ＭＣ１０
及びＭＣ１４のドレイン端子は列線ＢＬ１に、ＭＣ３、
ＭＣ７、ＭＣ１１及びＭＣ１５のドレイン端子は列線Ｂ
Ｌ２に、ＭＣ４、ＭＣ８、ＭＣ１２及びＭＣ１６のドレ
イン端子は列線ＢＬ３に接続されている。即ち、メモリ
セルは４列×４行の配列になっている。ＭＣ１、ＭＣ
２、…、ＭＣ１６のメモリセルのソース端子はメモリソ
ース線ＡＳに共通に接続され、又ＭＣ１、ＭＣ２、…、
ＭＣ１６のメモリセルの基板端子は基板電圧信号ＶＳＵ
Ｂに接続されている。

【００５５】マルチプレクサＭＰＸは、例えばＮチャネ
ルのエンハンスメント型のＭＯＳ型トランジスタＭ１、
Ｍ２、Ｍ３及びＭ４よりなり、Ｍ１のドレインは行線Ｂ
Ｌ０に、ゲートは行選択信号Ｃ１に、Ｍ２のドレインは
行線ＢＬ１に、ゲートは行選択信号Ｃ２に、Ｍ３のドレ
インは行線ＢＬ２に、ゲートは行選択信号Ｃ３に、Ｍ４
のドレインは行線ＢＬ３に、ゲートは行選択信号Ｃ４に
接続されている。Ｍ１、Ｍ２、Ｍ３及びＭ４の基板は前
記基板電圧信号ＶＳＵＢに接続され、Ｍ１、Ｍ２、Ｍ３
及びＭ４のソースは内部データ線ＤＩＯに接続されてい
る。

【００５６】データプログラム回路ＤＰＲＧは、２入力
非論理和ゲートＮＲ４、インバータＩＶ２、ＩＶ３及び
ＩＶ４、Ｎチャネルエンハンスメント型のＭＯＳ型トラ
ンジスタＭ１５、Ｍ１６、Ｍ１０及びＭ１１及びＰチャ
ネルエンハンスメント型のＭＯＳ型トランジスタＭ１
７、Ｍ１８及びＭ９より成っている。ＮＲ４の入力の１
端は、データ入力端子ＤＩＮに、他端はＷＲＢに接続さ
れ、ＮＲ４の出力Ｎ６はＩＶ２の入力に接続され、ＩＶ
２の出力Ｎ７はＩＶ３の入力及びＭ１５のゲート端子に
接続されている。ＩＶ３の出力Ｎ８は、Ｍ１６のゲート
端子に、Ｍ１６のドレイン端子はＮ１０に、Ｎ１０は更
にＭ１７のゲート端子、Ｍ１８のドレイン端子、Ｍ９の
ゲート端子及びＭ１０のゲート端子に接続されている。
Ｍ１５のドレイン端子はＮ９に、Ｎ９は更にＭ１７のド
レイン端子及びＭ１８のゲート端子に接続されている。
Ｍ１７、Ｍ１８及びＭ９のソース端子は高電圧信号ＶＰ
Ｐ３に、Ｍ１７、Ｍ１８及びＭ９の基板端子も前記ＶＰ
Ｐ３に接続され、Ｍ１５、Ｍ１６及びＭ１１のソースは
接地端子ＶＳＳに、Ｍ１５、Ｍ１６、Ｍ１０及びＭ１１
の基板端子も接地端子ＶＳＳに接続されている。ＩＶ４
の入力はＷＲＢに、ＩＶ４の出力ＷＲはＭ１１のゲート
端子に接続され、Ｍ１１のドレイン端子はＮ１９に、Ｎ
１９はＭ１０のソース端子に、Ｍ１０のドレイン端子及
びＭ９のドレイン端子は内部データ線ＤＩＯに接続され
ている。

【００５７】メモリソース線電圧制御回路ＡＳＣＮＴ
は、インバータ回路ＩＶ５、ＩＶ６、２入力非論理和ゲ
ートＮＲ５、２入力非論理積ゲートＮＤ３、Ｎチャネル
エンハンスメントＭＯＳ型トランジスタＭ１３、Ｐチャ
ネルエンハンスメントＭＯＳ型トランジスタＭ１２及び
正高電圧スイッチＨＶＳＷ４より成っている。ＩＶ６の
入力はＰＲＧＢに、ＩＶ６の出力Ｎ１１はＮＲ５の入力
の一端に、ＮＲ５の入力の他端はＥＲＳＢ２に、ＮＤ３
の入力の一端はＰＲＧＢに、他端はＥＲＳＢ２に接続さ
れている。ＮＲ５の出力Ｎ１２は正高電圧スイッチＨＶ
ＳＷ４の１入力に、ＮＤ３の出力Ｎ１４はＩＶ５の入力
に、ＩＶ５の出力Ｎ１５はＭ１３のゲート端子に接続さ
れている。ＨＶＳＷ４は高電圧信号ＶＰＰ２及びＮ１２
を入力とし、Ｎ１３を出力とし、Ｎ１３はＭ１２のゲー
ト端子に接続されている。Ｍ１２のソース端子はＶＰＰ
２に、Ｍ１２のドレイン端子及びＭ１３のドレイン端子
はメモリソース線ＡＳに接続されている。Ｍ１２の基板
端子はＶＰＰ２に、Ｍ１３のソース端子及び基板端子は
負電圧信号ＶＰＮ２に接続されている。

【００５８】ビット線負荷回路ＢＬＬＤは、Ｎチャネル
エンハンスメントＭＯＳ型トランジスタＭ５、Ｍ６、Ｍ
７及びＭ８よりなり、Ｍ５のドレイン端子は列線（ビッ
ト線）ＢＬ０に、Ｍ６のドレイン端子は列線ＢＬ１に、
Ｍ７のドレイン端子は列線ＢＬ２に、Ｍ８のドレイン端
子は列線ＢＬ３に、Ｍ５、Ｍ６、Ｍ７及びＭ８のゲート
端子は共にビット消去信号ＥＲ２に接続され、Ｍ５、Ｍ
６、Ｍ７及びＭ８のソース端子は共にＢＤＩＳに接続さ
れ、Ｍ５、Ｍ６、Ｍ７及びＭ８の基板端子は基板電圧信
号ＶＳＵＢに接続されている。

【００５９】ビット線電圧制御回路ＢＬＣＮＴは、正高
電圧スイッチＨＶＳＷ３と負電圧スイッチＮＶＳＷ２よ
り成っており、ＨＶＳＷ３の入力はインバータＩＶ８の
出力ＥＲ２Ｂ、ＷＥＬ３、ＩＳＯ２及び高電圧信号ＶＰ
Ｐ３を入力とし、ＢＤＩＳを出力としており、ＮＶＳＷ
２はオシレータＯＳＣ２の出力ＣＬＫ２、ＷＥＬ４及び
負電圧信号ＶＰＮ３を入力とし、ＢＤＩＳを出力として
いる。

【００６０】書き込み信号ＰＲＧは、正高電圧チャージ
ポンプ回路ＰＣＰの１入力、負電圧チャージポンプ回路
ＮＣＰの１入力、負電圧制御回路ＮＶＣＮＴの１入力、
正高電圧制御回路ＨＶＣＮＴの１入力、オシレータＯＳ
Ｃ１の入力、３入力非論理和ゲートＮＲ３の１入力、２
入力非論理和ゲートＮＲ９の１入力及びインバータ回路
ＩＶ７の入力に接続されている。

【００６１】ブロック消去信号ＥＲ１は、アドレスバッ
ファＡＤＢ３の１入力、ＡＤＢ４の１入力、正高電圧チ
ャージポンプ回路ＰＣＰの１入力、正高電圧制御回路Ｈ
ＶＣＮＴの１入力、負電圧制御回路ＮＶＣＮＴの１入
力、負電圧チャージポンプ回路ＮＣＰの１入力、３入力
非論理和ゲートＮＲ３の１入力、２入力非論理和ゲート
ＮＲ８の１入力、ＮＲ７の１入力及びオシレータＯＳＣ
２及びＯＳＣ３の入力に接続されている。

【００６２】ビット消去信号ＥＲ２は、正高電圧チャー
ジポンプ回路ＰＣＰの１入力、正高電圧制御回路ＨＶＣ
ＮＴの１入力、負電圧制御回路ＮＶＣＮＴの１入力、ビ
ット線負荷回路ＢＬＬＤのＭ５、Ｍ６、Ｍ７及びＭ８の
ゲート端子への入力、３入力非論理和ゲートＮＲ３の１
入力、２入力非論理和ゲートＮＲ９の１入力、ＮＲ８の
１入力、ＮＲ７の１入力及びインバータＩＶ８の入力に
接続されている。

【００６３】ＮＲ３の出力ＷＲＢはＮＲ４の１入力、Ｉ
Ｖ４の入力、センスアンプ回路ＳＡＭＰの１入力及び出
力バッファＤＢＦの１入力に接続され、ＮＲ８の出力Ｅ
ＲＳＢ１はＮＲ１の１入力に接続され、ＮＲ９の出力Ｎ
１８はＮＲ６の１入力に接続され、ＮＲ７の出力ＥＲＳ
Ｂ２はＮＲ５及びＮＤ３の１入力に接続され、ＯＳＣ１
の出力ＣＬＫ１はＮＲ２の１入力に接続され、ＯＳＣ２
の出力ＣＬＫ２はＮＶＳＷ２の１入力に接続され、ＯＳ
Ｃ３の出力ＣＬＫ３はＮＲ１７の１入力に接続されてい
る。

【００６４】正高電圧チャージポンプ回路ＰＣＰは、Ｐ
ＲＧ、ＥＲ１及びＥＲ２を入力とし、ＰＯＵＴ１を出力
とし、負電圧チャージポンプ回路ＮＣＰはＰＲＧ及びＥ
Ｒ１を入力とし、ＰＯＵＴ２を出力とし、正高電圧制御
回路ＨＶＣＮＴはＰＯＵＴ１、ＰＲＧ、ＥＲ１及びＥＲ
２を入力とし、ＶＰＰ１、ＶＰＰ２、ＶＰＰ３、ＷＥＬ
１、ＷＥＬ２、ＷＥＬ３、ＷＥＬ４、ＷＥＬ５、ＷＥＬ
６、ＩＳＯ１、ＩＳＯ２及びＩＳＯ３を出力とし、負電
圧制御回路ＮＶＣＮＴはＰＯＵＴ２、ＰＲＧ、ＥＲ１及
びＥＲ２を入力とし、ＶＰＮ１、ＶＰＮ２、ＶＰＮ３及
びＶＳＵＢを出力としている。

【００６５】センスアンプ回路ＳＡＭＰは、内部データ
線ＤＩＯを入力とし、ＷＲＢを制御入力とし、ＳＯＵＴ
を出力としており、出力バッファＤＢＦはＳＯＵＴを入
力とし、ＷＲＢを制御入力とし、出力端子ＤＯを出力と
する。

【００６６】次に、本実施例のＢＥＲＯＭの書き込み、
消去及び読み出しの動作説明を図２〜５を参照して行
う。本実施例のＢＥＲＯＭは１６ビット（４列×４行）
のメモリセルに対して、データ幅１ビットで書き込み、
第１の消去、第２の消去及び読み出しを行う不揮発性半
導体記憶装置である。列線選択用アドレスとしてＡ０及
びＡ１があり、行線選択用アドレスとしてＡ２及びＡ３
がある。

【００６７】下記表１に本実施例の方式のメモリセルの
電圧印加例を示す。表１及び図２〜５を用いて各モード
の動作説明を行う。書き込みは、書き込み信号ＰＲＧを
ロー（“Ｌ”）レベルからハイ（“Ｈ”）レベルにする
ことにより開始され（ＥＲ１＝ＥＲ２＝“Ｌ”のま
ま）、負電圧チャージポンプ回路ＮＣＰがＰＲＧの
“Ｈ”レベルにより動作を開始する。ＮＣＰは電源電圧
（例えば５Ｖ）と接地電圧（例えば０Ｖ）から例えば−
８Ｖの負電圧を発生する回路であり、その回路例は例え
ば文献２の図４に示されている。

【００６８】

【表１】

【００６９】負電圧制御回路ＮＶＣＮＴは負電圧を制御
するための回路であり、その出力は０Ｖ又は負電圧（例
えば−８Ｖ）である。ＰＲＧ＝“Ｈ”、ＥＲ１＝ＥＲ２
＝“Ｌ”の時、ＮＶＣＮＴの出力は例えばＶＰＮ１＝−
８Ｖ、ＶＰＮ２＝ＶＰＮ３＝ＶＳＵＢ＝０Ｖである。

【００７０】正高電圧チャージポンプ回路ＰＣＰは前記
電源電圧ＶＤＤと前記接地電圧により、例えば１２Ｖの
正の高電圧を発生する回路であり、その回路例は例えば
文献２の図５に示されている。ＰＲＧ＝“Ｈ”、ＥＲ１
＝ＥＲ２＝“Ｌ”の時、正高電圧チャージポンプ回路Ｐ
ＣＰは動作し、出力ＰＯＵＴは例えば１２Ｖである。

【００７１】正高電圧制御回路ＨＶＣＮＴは正の高電圧
を制御するための回路であり、その出力は０Ｖと正の高
電圧（例えば１２Ｖ）との間である。ＰＲＧ＝“Ｈ”、
ＥＲ１＝ＥＲ２＝“Ｌ”の時は、ＨＶＣＮＴの出力は例
えばＶＰＰ１＝ＷＥＬ５＝ＷＥＬ６＝１２Ｖ、ＶＰＰ２
＝ＶＰＰ３＝ＷＥＬ３＝ＷＥＬ４＝ＩＳＯ１＝５Ｖ、Ｉ
ＳＯ２＝ＩＳＯ３＝ＷＥＬ１＝ＷＥＬ２＝０Ｖである。

【００７２】メモリセルＭＣ１を例えば選択するとき、
アドレスはＡ０＝Ａ１＝Ａ２＝Ａ３＝“Ｌ”を入力し、
それにより列デコーダＤＥＣ１の２入力非論理積ゲート
ＮＤ１の出力が“Ｌ”となる。オシレータＯＳＣ１は入
力のＰＲＧ＝“Ｈ”の時に発振を開始し、ＣＬＫ１に出
力される（例えば３０メガヘルツの周期で５Ｖの振
幅）。２入力非論理和ゲートＮＲ８の出力は“Ｈ”とな
り、インバータＩＶ１の出力Ｎ３が“Ｈ”となり、正高
電圧スイッチＨＶＳＷ１はオフ状態となる。２入力非論
理和ゲートＮＲ２の出力Ｎ４はＮＤ１の出力Ｎ１及びＯ
ＳＣ１の出力ＣＬＫ１のレベルにより、発振を行う。こ
れによって負電圧スイッチＮＶＳＷ１はオン状態とな
り、列線（ワード線）ＷＬ０には、ＶＰＮ１の電圧即ち
−８Ｖが印加される。列線ＷＬ１、ＷＬ２及びＷＬ３は
行デコーダＤＥＣ２、ＤＥＣ３及びＤＥＣ４の正電圧ス
イッチ及び負電圧スイッチの両方がオフ状態となるので
例えばＷＬ１＝ＷＬ２＝ＷＬ３＝０Ｖとなる。同様な動
作で行デコーダＤＥＣ５においては、正高電圧スイッチ
ＨＶＳＷ２がオン状態となり、負電圧スイッチＮＶＳＷ
３がオフ状態となるので、行線選択信号Ｃ１にはＶＰＰ
１の電圧即ち１２Ｖとなり、Ｃ２＝Ｃ３＝Ｃ４＝０Ｖと
なる。

【００７３】書き込みデータとして、例えばデータ入力
端子ＤＩＮに“Ｌ”を入力した時に書き込みを行い、
“Ｈ”を入力した時には書き込みを行わず、消去時にお
いて消去を行うようにした場合、ＰＲＧ＝“Ｈ”、ＥＲ
１＝ＥＲ２＝“Ｌ”の時、ＷＲＢは“Ｌ”となり、デー
タ入力バッファＤＩＢにおいては、ＤＩＮ＝“Ｌ”のた
め、Ｎ７＝“Ｈ”、Ｎ８＝“Ｌ”となり、内部データ線
ＤＩＯにはＶＰＰ３と同じ電圧即ち５Ｖが出力される。
ＤＩＮ＝“Ｈ”の時には、内部データ線ＤＩＯは例えば
０Ｖとなる。マルチプレクサＭＰＸにおいて、トランジ
スタＭ１のみがオン状態となっているため、列線ＢＬ０
はＤＩＮ＝“Ｌ”の時は例えば５Ｖが印加されＤＩＮ＝
“Ｈ”の時は例えば０Ｖが印加される。ＢＬ１、ＢＬ２
及びＢＬ３は例えば０Ｖとなる。

【００７４】書き込み時において、メモリセルソース線
電圧制御回路ＡＳＣＮＴはインバータＩＶ７の出力ＰＲ
ＧＢ＝“Ｌ”となり、ＥＲＳＢ２＝“Ｈ”のため、正高
電圧スイッチＨＶＳＷ４がオン状態となり、その出力Ｎ
１３はＶＰＰ２と同じ電圧即ち５Ｖとなる。また、イン
バータＩＶ５の出力Ｎ１５＝“Ｌ”となり、トランジス
タＭ１２及びＭ１３両方共オフ状態となり、メモリソー
ス線ＡＳは電気的に開放状態となる。又ビット線負荷回
路ＢＬＬＤはトランジスタＭ５、Ｍ６、Ｍ７及びＭ８の
ゲート電圧が“Ｌ”であるため、Ｍ５、Ｍ６、Ｍ７及び
Ｍ８はオフ状態となる。

【００７５】従って、書き込み時において、選択された
メモリセルＭＣ１の制御ゲート端子は例えば−８Ｖ、ド
レイン端子は５Ｖ又は０Ｖ、ソース端子は開放状態、基
板端子は０Ｖとなり、ドレイン端子に５Ｖが印加された
場合は、ドレイン端子と制御ゲート端子の電圧差によ
り、前記メモリセルのフローティングゲートとドレイン
領域との間の薄い酸化膜に高電界が誘起され、ＦＮ注入
により、フローティングゲートからドレイン領域へと電
子が放出される。結果として、前記メモリセルのしきい
値が下がり（例えば７Ｖから２Ｖに）、メモリセルは書
き込まれた状態となる。選択されていないメモリセルＭ
Ｃ２、…、ＭＣ１６にはＦＮ注入を起こすだけの十分な
電位差が印加されないので書き込まれない（ＦＮ注入を
起こすには、ドレインと制御ゲート間の電位差が例えば
１１Ｖ以上必要となる）。

【００７６】第１の消去時においては、ブロック消去信
号ＥＲ１＝“Ｈ”、ＰＲＧ＝ＥＲ２＝“Ｌ”となり、正
高電圧チャージポンプ回路ＰＣＰ及び負電圧チャージポ
ンプ回路ＮＣＰは動作を始め、例えばＰＯＵＴ１＝１２
Ｖ、ＰＯＵＴ２＝−８Ｖとなる。正高電圧制御回路の出
力は例えばＶＰＰ１＝ＷＥＬ１＝ＷＥＬ２＝１０Ｖ、Ｖ
ＰＰ２＝ＶＰＰ３＝ＩＳＯ２＝ＩＳＯ３＝５Ｖ、ＩＳＯ
１＝ＷＥＬ３＝ＷＥＬ４＝ＷＥＬ５＝ＷＥＬ６＝０Ｖで
あり、負電圧制御回路ＮＶＣＮＴの出力は例えばＶＰＮ
１＝ＶＰＮ２＝ＶＰＮ３＝ＶＳＵＢ＝−８Ｖである。

【００７７】書き込み時と同様にアドレスにＡ０＝Ａ１
＝Ａ２＝Ａ３＝“Ｌ”を入力した時は、列デコーダＤＥ
Ｃ１の正高電圧スイッチＨＶＳＷ１がオン状態となり、
負電圧スイッチＮＶＳＷ１がオフ状態となり、列線（ワ
ード線）ＷＬ０にはＶＰＰ１と同じ電圧即ち１０Ｖが印
加される。非選択の列線ＷＬ１、ＷＬ２、ＷＬ３は例え
ば０Ｖとなる。ブロック消去信号ＥＲ１が“Ｈ”となる
ことにより、アドレスバッファＡＤＢ３及びＡＤＢ４の
出力はＡ２及びＡ３のアドレス値に無関係に、ＡＹ０＝
ＡＹ０Ｂ＝ＡＹ１＝ＡＹ１Ｂ＝“Ｈ”となり、行デコー
ダＤＥＣ５、ＤＥＣ６、ＤＥＣ７及びＤＥＣ８の正高電
圧スイッチＨＶＳＷ２はオフ状態となり、負電圧スイッ
チＮＶＳＷ３はオン状態となり、行線選択信号Ｃ１、Ｃ
２、Ｃ３及びＣ４はＶＰＮ１と同じ電圧、即ち−８Ｖと
なる。

【００７８】第１の消去時に、ビット線電圧制御回路Ｂ
ＬＣＮＴにおいて、正高電圧スイッチＨＶＳＷ３はオフ
状態であり、負電圧スイッチＮＶＳＷ２はオン状態とな
り、出力ＢＤＩＳにはＶＰＮ３と同じ電圧、即ち−８Ｖ
が印加される。ビット線負荷回路ＢＬＬＤのトランジス
タＭ５、Ｍ６、Ｍ７及びＭ８のゲートは“Ｌ”である
が、基板がＶＳＵＢ＝−８Ｖであるのでオン状態とな
り、行線（ビット線）ＢＬ０、ＢＬ１、ＢＬ２及びＢＬ
３には、基板電圧と同じ−８Ｖが印加される。更に、マ
ルチプレクサＭＰＸのトランジスタＭ１、Ｍ２、Ｍ３及
びＭ４のドレインにも負電圧が印加されるが、ゲートに
も負電圧が印加されているため、Ｍ１、Ｍ２、Ｍ３及び
Ｍ４はオフ状態となる。又、内部データ線ＤＩＯは入力
データＤＩＮにより例えば０Ｖ又は５Ｖとなる。

【００７９】第１の消去においては、メモリセル１個単
位での消去は行えず、選択した列線ＷＬ０につながるメ
モリセルＭＣ１、ＭＣ２、ＭＣ３及びＭＣ４が消去され
る。メモリセルＭＣ１からＭＣ４の制御ゲート端子には
例えば１０Ｖが印加され、ドレイン端子、ソース端子及
び基板端子には例えば−８Ｖが印加され、基板と制御ゲ
ートの電位差により、ＦＮ注入が発生し、電子が基板か
らフローティングゲートへと注入される。この結果、メ
モリセルＭＣ１、ＭＣ２、ＭＣ３及びＭＣ４のしきい値
は上がり（例えば２Ｖから７Ｖに）、消去された状態と
なる。第１の消去方法をワード線消去あるいはブロック
消去あるいはセクター消去とも記す。

【００８０】第２の消去時においては、ビット消去信号
ＥＲ２＝“Ｈ”、ＰＲＧ＝ＥＲ１＝“Ｌ”となり、正高
電圧チャージポンプ回路ＰＣＰは動作を始め、出力ＰＯ
ＵＴ１は例えば１２Ｖとなる。負電圧チャージポンプ回
路ＮＣＰは動作せず、出力ＰＯＵＴ２は例えば０Ｖとな
る。正高電圧制御回路ＨＶＣＮＴの出力は、例えばＶＰ
Ｐ１＝ＷＥＬ１＝ＷＥＬ２＝１２Ｖ、ＶＰＰ２＝ＶＰＰ
３＝ＷＥＬ３＝ＷＥＬ４＝ＷＥＬ５＝ＷＥＬ６＝５Ｖ、
ＩＳＯ１＝ＩＳＯ２＝ＩＳＯ３＝０Ｖであり、負電圧制
御回路ＮＶＣＮＴの出力は例えばＶＰＮ１＝ＶＰＮ２＝
ＶＰＮ３＝ＶＳＵＢ＝０Ｖである。アドレスＡ０＝Ａ１
＝Ａ２＝Ａ３＝“Ｌ”を入力した場合は、列デコーダＤ
ＥＣ１の正高電圧スイッチＨＶＳＷ１がオン状態とな
り、負電圧スイッチＮＶＳＷ１がオフ状態となり、列線
ＷＬ０にはＶＰＰ１と同じ電圧即ち１２Ｖが印加され
る。列線ＷＬ１、ＷＬ２、ＷＬ３は選択されず例えば０
Ｖとなる。更に行デコーダＤＥＣ５の正高電圧スイッチ
ＨＶＳＷ４はオン状態、負電圧スイイッチＮＶＳＷ３は
オフ状態となり、行線選択信号Ｃ１にはＶＰＰ１と同じ
電圧１２Ｖが印加される。選択されていない行線選択信
号Ｃ２、Ｃ３及びＣ４は例えば０Ｖとなる。

【００８１】第２の消去時において、メモリソース線電
圧制御回路ＡＳＣＮＴは、ＰＲＧＢ＝“Ｈ”でＥＲＳＢ
２＝“Ｌ”のため、正高電圧スイッチＨＶＳＷ４がオフ
状態となり、ノードＮ１３は“Ｌ”となり、インバータ
ＩＶ５の出力Ｎ１５も“Ｌ”となる。従ってトランジス
タＭ１３はオフであり、Ｍ１２はオン状態となり、メモ
リソース線ＡＳはＶＰＰ２と同じ電圧、例えば５Ｖとな
る。データ入力端子ＤＩＮに“Ｈ”を入れたときは、内
部データ線ＤＩＯは０Ｖとなり、ＤＩＮに“Ｌ”を入れ
たときは、ＤＩＯはＶＰＰ３と同じ電圧、例えば５Ｖと
なる。この時、ビット線電圧制御回路ＢＬＣＮＴは正高
電圧スイッチＨＶＳＷ３がオン状態で負電圧スイッチＮ
ＶＳＷ２がオフ状態となり、出力ＢＤＩＳにはＶＰＰ３
と同じ電圧、例えば５Ｖが印加される。更にビット線負
荷回路ＢＬＬＤのトランジスタＭ５、Ｍ６、Ｍ７及びＭ
８のゲート入力は“Ｈ”であるため、これらのトランジ
スタはオン状態となる。マルチプレクサＭＰＸでトラン
ジスタＭ１がオン状態となっているため、ＤＩＮに
“Ｈ”電圧を入力したときは、ＶＰＰ３からＢＤＩＳ、
ＢＬ０及びＤＩＯ経由で接地端子に電流が流れる。この
時のトランジスタＭ５の抵抗値をトランジスタＭ１の抵
抗値より十分大きくしておくことにより、行線ＢＬ０は
ほとんど０Ｖに設定することができる。行線ＢＬ１、Ｂ
Ｌ２及びＢＬ３は電流の流れる経路がないため、ＢＤＩ
Ｓとほぼ同じ電圧例えば５Ｖに設定される。

【００８２】従って、選択されたメモリセルＭＣ１の制
御ゲート端子には１２Ｖが印加され、ソース電極には５
Ｖが印加され、ドレイン電極には０Ｖが印加され、基板
電極は０Ｖが印加されることになり、ＨＥ注入により、
メモリセルのチャネルからフローティングゲートへと電
子が注入される。この結果、メモリセルＭＣ１のしきい
値は高く（例えば２Ｖから７Ｖに）なる。選択されてい
ないメモリセルＭＣ２、ＭＣ３及びＭＣ４の制御ゲート
端子にも１２Ｖが印加されているが、ドレイン電極とソ
ース電極の電圧が５Ｖと高く、かつドレインとソース間
の電位差がないためＦＮ注入もＨＥ注入も起きない。他
の選択されていないメモリセルＭＣ５、ＭＣ９及びＭＣ
１３は制御ゲート電圧が０Ｖで、ソース電極が５Ｖで、
ドレイン電極が０Ｖであるため、これらのメモリセルは
オフ状態で電位差が小さいため、ＦＮ注入もＨＥ注入も
おきない。従って選択されたメモリセルのみ消去でき、
かつ入力データに応じて消去の有無を制御できる。

【００８３】読み出し時においては、ＰＲＧ＝ＥＲ１＝
ＥＲ２＝“Ｌ”であり、正高電圧チャージポンプ回路Ｐ
ＣＰ及び負電圧チャージポンプ回路ＮＣＰは動作せず、
例えば、ＰＯＵＴ１＝ＰＯＵＴ２＝０Ｖである。正高電
圧制御回路ＨＶＣＮＴの出力は、例えば、ＶＰＰ１＝Ｖ
ＰＰ２＝ＶＰＰ３＝ＷＥＬ１＝ＷＥＬ２＝ＷＥＬ３＝Ｗ
ＥＬ４＝ＷＥＬ５＝ＷＥＬ６＝５ＶでＩＳＯ１＝ＩＳＯ
２＝ＩＳＯ３＝０Ｖである。又負電圧制御回路ＮＶＣＮ
Ｔの出力は、例えばＶＰＮ１＝ＶＰＮ２＝ＶＰＮ３＝Ｖ
ＳＵＢ＝０Ｖである。この時３入力非論理和ゲートＮＲ
３の出力ＷＲＢは“Ｈ”となり、データプログラム回路
ＤＰＲＧは非活性の状態となり、センスアンプ回路ＳＡ
ＭＰ及び出力バッファＤＢＦが活性化される。アドレス
入力が例えばＡ０＝Ａ１＝Ａ２＝Ａ３＝“Ｌ”の時、列
線ＷＬ０が例えば５Ｖとなり、メモリセルＭＣ１が書き
込まれた状態（例えばしきい値電圧が２Ｖ）の時ＭＣ１
はオン状態であり、例えばＳＡＭＰからＤＩＯ及びＢＬ
０を経由して電流が流れる（この場合、ＢＬ０の電圧
は、ＳＡＭＰより供給される）。また、メモリセルＭＣ
１が消去された状態（例えばしきい値電圧が７Ｖ）の時
ＭＣ１はオフ状態であり、前記電流が流れない。この電
流の有無をセンスアンプ回路ＳＡＭＰにより検知増幅
し、出力バッファＤＢＦを介して出力端子ＤＯに出す。

【００８４】図６には、図２〜５の実施例で示した正高
電圧スイッチの回路の構成例を示す。

【００８５】図６のＨＶＳＷ−１は例えばＮチャネルエ
ンハンスメントＭＯＳ型トランジスタのＭ２０及びＭ２
１、ＰチャネルエンハンスメントＭＯＳ型トランジスタ
のＭ２２及びＭ２３、ＰチャネルデプレッションＭＯＳ
型トランジスタＭ２４、スイッチ入力端子ＩＮ、正高電
圧入力端子ＶＰＰ、負電圧阻止信号入力端子ＩＳＯ、基
板入力端子ＷＥＬ、出力端子ＯＵＴ、電源端子及び接地
端子を有している。ＮチャネルエンハンスメントＭＯＳ
型トランジスタのしきい値は例えば０．８Ｖであり、Ｐ
チャネルエンハンスメントＭＯＳ型トランジスタのしき
い値は例えば−０．８Ｖであり、Ｐチャネルデプレッシ
ョンＭＯＳ型トランジスタのしきい値は例えば２Ｖであ
る。

【００８６】ＨＶＳＷ−１の結線関係は、Ｍ２０のドレ
イン端子はＩＮに、Ｍ２０のゲート端子は電源電圧に、
Ｍ２０のソース端子はノードＮ１０１に接続され、Ｍ２
１のゲート端子はノードＮ１０１に、Ｍ２１のドレイン
端子はノードＮ１０２に、Ｍ２１のソース端子は接地端
子に接続され、Ｍ２２のゲート端子はノードＮ１０２
に、Ｍ２２のドレイン端子はノードＮ１０１に、Ｍ２２
のソース端子はＶＰＰに、Ｍ２４のソース端子はノード
Ｎ１０２に、Ｍ２４のゲート端子はＩＳＯに、Ｍ２４の
ドレイン端子はＯＵＴに接続されている。Ｍ２０及びＭ
２１の基板端子は接地端子に、Ｍ２２及びＭ２３の基板
端子はＶＰＰに、Ｍ２４の基板端子はＷＥＬに接続され
ている。

【００８７】ＨＶＳＷ−１の動作は、通常の電源電圧で
のスイッチ動作、正の高電圧でのスイッチ動作及び負電
圧阻止のときのスイッチ動作がある。通常の電源電圧で
のスイッチ動作は、電源電圧が例えば５Ｖの時、ＶＰＰ
も５Ｖであり、ＩＳＯ＝０Ｖ、ＷＥＬ＝５Ｖである。こ
の時、ＩＮ＝５Ｖであると、Ｎ１０１＝５Ｖ、Ｎ１０２
＝０Ｖとなり、ＯＵＴ＝０Ｖとなる。ＩＮ＝０Ｖである
と、ＯＵＴ＝５Ｖとなる。正の高電圧でのスイッチ動作
は、電源電圧が例えば５Ｖで、ＶＰＰが例えば１２Ｖの
時、ＩＳＯ＝０Ｖ、ＷＥＬ＝１２Ｖである。この時ＩＮ
＝５Ｖであると、Ｎ１＝１２Ｖ、Ｎ２＝０Ｖとなり、Ｏ
ＵＴ＝０Ｖとなる。ＩＮ＝０Ｖであると、ＯＵＴ＝１２
Ｖとなる。負電圧阻止の時のスイッチ動作は、ＯＵＴに
外部より負電圧が印加された時に、ＯＵＴとノードＮ１
０２を電気的に絶縁状態にするための動作である。電源
電圧が例えば５Ｖで、ＶＰＰが例えば５Ｖ又は１２Ｖ
で、ＩＮ＝５Ｖ、ＩＳＯ＝５Ｖ、ＷＥＬ＝０Ｖの時、ノ
ードＮ１０１は５Ｖ又は１２Ｖで、ノードＮ１０２＝０
Ｖとなり、Ｍ２４はＯＵＴに負電圧が印加された場合に
おいてもオフ状態となる。

【００８８】図７のＨＶＳＷ−２は図６のＨＶＳＷ−１
に対し、上記負電圧阻止の時のスイッチ動作に必要なト
ランジスタと入力端子及び結線を省いており、その他の
トランジスタ及び結線と動作は図６のＨＶＳＷ−１と全
く同じである。

【００８９】図８には、図２〜５の実施例で示した負電
圧スイッチの構成例を示す。

【００９０】図８のＮＶＳＷは例えばＰチャネルエンハ
ンスメントＭＯＳ型トランジスタＭ２９、Ｍ３０及びＭ
３１、キャパシタンスＣ１、クロック入力端子ＣＬＫ、
負電圧入力端子ＶＰＮ、基板電圧端子ＷＥＬ及び入出力
端子ＩＯＵＴを有している。Ｐチャネルエンハンスメン
トＭＯＳ型トランジスタのしきい値は例えば−０．８Ｖ
である。

【００９１】ＮＶＳＷの結線関係は、Ｃ１の１端にはＣ
ＬＫが、Ｃ１の他端にはノードＮ２０１が、Ｍ３０のゲ
ート端子及びドレイン端子にはノードＮ２０１が、Ｍ３
０のソース端子にはＩＯＵＴが、Ｍ２９のソース端子に
はＶＰＮが、Ｍ２９のゲート端子にはＩＯＵＴが、Ｍ２
９のドレイン端子にはノードＮ２０１が、Ｍ３１のソー
ス端子にはノードＶＰＮが、Ｍ３１のゲート端子及びド
レイン端子にはＩＯＵＴが接続される。Ｍ２９、Ｍ３０
及びＭ３１の基板端子にはＷＥＬが接続される。

【００９２】図８のＮＶＳＷの動作はスイッチオフ状態
即ちＩＯＵＴに正電圧が印加される場合と、スイッチオ
ン状態即ちＩＯＵＴに負電圧が出力される場合とがあ
る。前者の場合、ＣＬＫは“Ｌ”固定又は“Ｈ”固定で
あり、ＶＰＮは０Ｖ、ＷＥＬは例えば５Ｖ又は１２Ｖで
ある。この時にＩＯＵＴに５Ｖ又は１２Ｖが印加せれて
も、Ｍ２９、Ｍ３０及びＭ３１はオフ状態にあり、ＶＰ
ＮとＩＯＵＴは電気的に絶縁されている。後者の場合、
ＣＬＫは発振（例えば周期３０メガヘルツで振幅５Ｖ）
しており、ＶＰＮに負電圧例えば−８Ｖが印加され、Ｗ
ＥＬは例えば０Ｖである。ノードＮ２０１はＣＬＫ及び
Ｃ１を通じ容量結合されているため、Ｃ１の値及びＣＬ
Ｋの振幅に応じた電荷がＮ２０１に誘起され、Ｎ２０１
の電圧が負に大きく振れる（正にはＷＥＬの電圧が０Ｖ
のため、Ｍ２９、Ｍ３０のドレインからの順方向ダイオ
ードが形成されるためほとんど振れない）。ＩＯＵＴは
スイッチ動作開始時は０Ｖに近い開放状態となっている
が、Ｎ２０１の電圧が負になることによりＭ３０がオン
状態となり、ＩＯＵＴの電圧も負になる。このためＭ２
９もオン状態となり、Ｎ２０１の正電荷がＣＬＫの周期
に応じＶＰＮに流れ、Ｎ２０１の電圧がますます低くな
る。ＩＯＵＴの電圧がＶＰＮと等しくなるとＭ２９はオ
ンしなくなり、ＩＯＵＴは例えば−８Ｖとなる。

【００９３】図６のＨＶＳＷ−１は図２〜５のＨＶＳＷ
１、ＨＶＳＷ２及びＨＶＳＷ３に使用でき、図７のＨＶ
ＳＷ−２は図２〜５のＨＶＳＷ４に使用でき、図８のＮ
ＶＳＷは図２〜５のＮＶＳＷ１、ＮＶＳＷ２、ＮＶＳＷ
３に使用できる。

【００９４】次に本実施例におけるディスターブベリフ
ァイの回路及び手段を説明する。

【００９５】図９には、本実施例の書き込み時の動作フ
ローチャートを示す。図９における書き込みのフローは
まず外部より制御端子を書き込みモードにし、データ入
力に書き込みコマンドを入力する（Ｓ１）。次に書き込
みのアドレス及びデータを入力すると（Ｓ２）、記憶装
置内部で実際の書き込みが開始される（Ｓ３）。記憶装
置内部のタイマーによる所定の時間が経過後、書き込み
が終了し、書き込みベリファイが行われる（Ｓ４）。書
き込みベリファイの結果が悪かった場合（即ち、書き込
みデータとベリファイデータが一致しなかった場合）
（Ｓ５）再び書き込みを行う。書き込みベリファイの結
果がよかった場合（即ち、書き込みデータとベリファイ
データが一致した場合）（Ｓ５）、次には書き込みによ
りディスターブを被るメモリセルのベリファイを行う
（Ｓ６）。これがディスターブアドレスベリファイであ
る。ディスターブを被る全てのアドレスのベリファイの
結果が良かった場合（Ｓ８、Ｓ９）、書き込みは終了す
る（Ｓ１３）。あるアドレスでのディスターブベリファ
イの結果が悪かった場合、消去モードに切り替わり、悪
かったメモリセルの消去を行う（Ｓ１０）（この場合、
十分な消去状態にあったメモリセルのしきい値がディス
ターブにより低下する場合を考慮している）。その後、
消去アドレスのベリファイを行い（Ｓ１１）、ベリファ
イの結果が悪かった場合（Ｓ１２）、再度前記アドレス
の消去を行い（Ｓ１０）、消去ベリファイの結果が良か
った場合（Ｓ１１）、ディスターブアドレスベリファイ
を続行する（Ｓ６）。全てのディスターブアドレスのベ
リファイが成功すると（Ｓ８、Ｓ９）、書き込みは最終
的に終了する（Ｓ１３）。

【００９６】図１０に、図９に示す書き込みの動作フロ
ーを図１の実施例において具現化した時のタイミング図
を示す。図１０における信号名は図１と同じ意味を有す
る。

【００９７】まず、ＣＥＢ＝“Ｈ”、ＯＥＢ＝“Ｌ”、
ＷＥＢ＝“Ｈ”の時は、図１のＦＲＯＭはパワーダウン
（あるいはスタンバイ）モードであり、アドレスやデー
タ入力を受け付けない。またデータ出力Ｄ０〜Ｄ１５は
ハイインピーダンス状態である。ＣＥＢ＝“Ｌ”、ＯＥ
Ｂ＝“Ｈ”、ＷＥＢ＝“Ｌ”と変化することによりライ
トモードとなり、データ入出力端子Ｄ０〜Ｄ１５よりラ
イトコマンド（即ち書き込みコマンドと消去コマンド）
を受け付ける。データ入出力端子Ｄ０〜Ｄ１５に書き込
みコマンド（例えば２進数で００００００００００１０
０００）を入力した場合、ＷＥＢが“Ｌ”から“Ｈ”に
変化するときにデータがとりこまれ、データ入出力バッ
ファＤＩＢを介し内部データ信号ＤＡＴＩＮにデータ
（例えば００００００００００１０００００）を出力す
る。このデータは制御信号が上記の状態の時に、デバイ
ス制御コマンド識別回路ＤＶＣＮＴによって解読され、
複数の制御信号ＣＮＴ２の内対応するものが例えば
“Ｌ”から“Ｈ”に変化する。この信号をうけてライト
状態制御回路ＷＣＮＴは書き込みアドレス及びデータの
ラッチの準備を行い、ＷＥＢが再び“Ｈ”から“Ｌ”に
変化する時にアドレスラッチ信号ＬＴＡを例えば“Ｌ”
から“Ｈ”に変化させることによりアドレスをラッチ
し、ＷＥＢを“Ｌ”から“Ｈ”に変化する時にデータラ
ッチ信号ＬＴＤを例えば“Ｌ”から“Ｈ”に変化させる
ことによりデータをラッチする。この時において、内部
データ信号ＤＡＴＩＮのデータは、データプログラム回
路ＤＰＲＧ及び書き込み／消去ベリファイデータ一致検
出回路ＶＥＯＲに送られる。更に前記ＷＥＢの“Ｌ”か
ら“Ｈ”への変化により、ライト状態制御回路ＷＣＮＴ
は書き込み信号ＰＲＧを例えば“Ｌ”から“Ｈ”へ変化
させ実際の書き込み動作を開始する。書き込み動作の詳
細については図２〜５の実施例に記してある。ライト状
態制御回路ＷＣＮＴは書き込み動作の開始と同時にタイ
マー開始信号Ｓ１を例えば“Ｌ”から“Ｈ”に変化させ
ることにより、タイマーＴＩＭを作動させる。タイマー
ＴＩＭは所定の時間（例えば１ミリ秒）経過後タイマー
終了信号Ｓ２を例えば“Ｌ”から“Ｈ”に変化させるこ
とにより、書き込み信号ＰＲＧを例えば“Ｈ”から
“Ｌ”に変化させることにより実際の書き込み動作を終
了させる。

【００９８】ライト状態制御回路ＷＣＮＴは書き込み信
号ＰＲＧの例えば“Ｈ”から“Ｌ”への変化により、次
に書き込みベリファイ信号ＰＶＦを例えば“Ｌ”から
“Ｈ”へ変化させ、これにより書き込みベリファイを開
始させる。また、タイマー開始信号Ｓ１を例えば“Ｌ”
から“Ｈ”へ変化させる。書き込みベリファイ信号ＰＶ
Ｆが“Ｈ”になることにより、書き込み／消去ベリファ
イ電圧発生回路ＶＦＧＥＮの出力ＶＶＦには書き込みベ
リファイ用の電圧値例えば２Ｖが出力される。この電圧
値は列デコーダＲＤＥＣを経由して、書き込みを行った
メモリセルの制御ゲートに印加される。書き込みにより
メモリセルのしきい値電圧が前記２Ｖ以下になっている
場合、マルチプレクサＭＰＸからセンスアンプ回路ＳＡ
ＭＰを経由して書き込み／消去ベリファイ一致検出回路
ＶＥＯＲに書き込みデータと同じデータが入力される。
書き込みによりメモリセルのしきい値電圧が前記２Ｖ以
上になっている場合は、センスアンプ回路ＳＡＭＰの出
力ＳＯＵＴには書き込みデータと異なるデータが出力さ
れる。書き込み／消去ベリファイ一致検出回路ＶＥＯＲ
はＳＯＵＴのデータが書き込みデータと一致しなかった
時に、書き込み／消去ベリファイデータ出力信号ＰＥＮ
Ｇを“Ｌ”から“Ｈ”に変化させ、これによりライト状
態制御回路ＷＣＮＴは書き込みの動作を再度実行させ
る。ＳＯＵＴのデータが書き込みデータと一致した時
に、書き込み／消去ベリファイデータ出力信号ＰＥＮＧ
は“Ｌ”のままであり、この時は、タイマーＴＩＭでの
所定時間（例えば１マイクロ秒）経過後、書き込みベリ
ファイ信号ＰＶＦが“Ｈ”から“Ｌ”へ変化することに
より、書き込みベリファイが終了する。

【００９９】書き込みベリファイが終了した直後に、ラ
イト状態制御回路ＷＣＮＴはディスターブベリファイ信
号ＤＶＦを“Ｌ”から“Ｈ”へ変化させることにより、
本発明の主旨であるディスターブベリファイのモードが
開始される。このとき、アドレスアップカウンタＡＵＰ
ＣＴには、書き込みのアドレスをラッチした時と同時
に、ディスターブを被る全てのメモリセルの内の先頭ア
ドレスがラッチされてある。例えばワード線が４０９６
本、ビット線が４０９６本あるメモリセルアレイで書き
込むメモリセルが列方向で３番目（１６進数では０３h
）、行方向で８番目（１６進数では００８h ）にある
時は、アドレスアップカウンタには、１６進数で０３０
００ｈがセットされる。ディスターブベリファイのモー
ドが開始と共に、前記アドレスアップカウンタＡＵＰＣ
Ｔの内容をアドレスバッファＡＤＢにロードし、ディス
ターブアドレスのベリファイに入る。図１１に書き込み
／消去ディスターブ検出手段を含むセンスアンプ回路の
実施例が示してある。

【０１００】図１、図１０及び図１１において、まずＤ
ＶＦが“Ｈ”になることによりディスターブ検出電圧値
（例えばリードモード時の印加電圧と同じ値）が最初の
番地のディスターブアドレスのメモリセルの制御ゲート
に印加される。この時、ディスターブを受ける前のアド
レスのデータが消去された状態例えば２進数でＤ０〜Ｄ
１５＝（００００００００００００００００）であっ
て、その時のメモリセルのしきい値電圧が例えば７. ５
Ｖの場合、ディスターブによるしきい値電圧の低下がな
い時においては、ディスターブ検出電圧が印加されたと
き、図１０でＤＶＦ＝“Ｈ”、ＤＶＦ２＝“Ｌ”電圧の
ときのセンスアンプ出力データＳＯＵＴ０〜１５は（０
０００００００００００００００）であり、ＤＶＦ＝Ｄ
ＶＦ２＝“Ｈ”電圧のときのセンスアンプ出力データＳ
ＯＵＴ０〜１５すなわちディスターブ検出用データは
（００００００００００００００００）である。ところ
が、ディスターブによるしきい値電圧の低下があった場
合（例えば１ビットのメモリセルのしきい値が７．５Ｖ
から６．５Ｖに低下した場合）においては、ＤＶＦ＝
“Ｈ”、ＤＶＦ２＝“Ｌ”電圧のときのセンスアンプ出
力データＳＯＵＴ０〜１５は（０００００００００００
０００００）であるが、ＤＶＦ＝ＤＶＦ２＝“Ｈ”電圧
のときのセンスアンプ出力データＳＯＵＴ０〜１５すな
わちディスターブ検出用データは（０００００００００
０００００１０）となる。従って、ＤＶＦ＝“Ｈ”、Ｄ
ＶＦ２＝“Ｌ”電圧のときとＤＶＦ＝ＤＶＦ２＝“Ｈ”
電圧のときとでのセンスアンプ出力データＳＯＵＴ０〜
１５をみることにより、ディスターブによるしきい値の
低下が一定値以上ある場合の検出及び元の値を知ること
が可能である。

【０１０１】図１、図１０及び図１１において、ディス
ターブ検出用データが全て０の場合、すなわちディスタ
ーブによるメモリセルしきい値電圧の変化が一定値以下
であるときは、ディスターブベリファイデータ出力信号
ＤＴＣは例えば“Ｌ”のままであるが、例えばＤＶＦ＝
“Ｈ”、ＤＶＦ２＝“Ｌ”電圧のときのセンスアンプ出
力データが０で、ＤＶＦ＝ＤＶＦ２＝“Ｈ”電圧のとき
のセンスアンプ出力データが１という組み合わせの場
合、ディスターブベリファイデータ出力信号ＤＴＣは例
えば“Ｌ”から“Ｈ”に変化する。ＤＴＣが“Ｌ”であ
ると、タイマーＴＩＭの出力Ｓ３により、アドレスアッ
プカウンタＡＵＰは１アドレス増加する。タイマーＴＩ
Ｍはディスターブベリファイモードが開始された時に、
ライト状態制御回路ＷＣＮＴからのタイマー開始信号Ｓ
１により動作を開始している。ＤＴＣが“Ｈ”である
と、ライト状態制御回路ＷＣＮＴはディスターブにより
劣化したアドレスの再消去のモードに入る。すなわち、
消去信号ＥＲＳが例えば“Ｌ”から“Ｈ”に変化する。
図１及び図１０の実施例の場合、前記消去は図２〜５で
のビット単位での消去の動作を使う。この消去の動作に
より、ディスターブを受けたメモリセルのしきい値電圧
は例えば６．５Ｖから７．５Ｖに復帰する。消去の動作
が終了後、ライト状態制御回路ＷＣＮＴは消去ベリファ
イを実行し、ベリファイ結果が良かった場合、再度ディ
スターブベリファイのモードを実行する。以上の動作を
アドレスアップカウンタの最終アドレス、たとえば１６
進数で（０３ＦＦＦｈ）まで行うことにより、ディスタ
ーブベリファイのモードは終了する。ディスターブベリ
ファイのモードが終了すると、書き込みは最終的に終了
する。

【０１０２】図１１は図１のセンスアンプ回路について
より詳細に示したものである。ＰＤＱ又はＤＶＦは、セ
ンスアンプ回路を活性化する信号であり、ＤＶＦ２はメ
モリセルのしきい値電圧値の変化検出用の情報の読み出
し信号であり、ＳＯＵＴ０〜１５はデータ出力、ＩＯ〜
１５はメモリ読み出し出し入力である。ＩＶ０１、ＩＶ
０２、…、ＩＶ０５はＭＯＳトランジスタで構成された
インバータ回路、ＡＮＤ０１、ＡＮＤ０２、ＡＮＤ０３
はＭＯＳトランジスタで構成された２入力の論理積回路
（ＡＮＤ回路）、ＯＲ１ははＭＯＳトランジスタで構成
された２入力の論理和回路（ＯＲ回路）である。ＭＰ０
１、ＭＰ０２、…、ＭＰ０８はＰチャネルエンハンスメ
ント型ＭＯＳトランジスタであり、ＭＮ０１、ＭＮ０
２、…、ＭＮ０８はＮチャネルエンハンスメント型ＭＯ
Ｓトランジスタであり、ＲＣＥＬ１、ＲＣＥＬ２、ＲＣ
ＥＬ３はリファレンス用メモリセルである。

【０１０３】図１１でＮ２０はＭＰ０１のドレイン、Ｍ
Ｎ０１のドレイン、ＭＮ０２のドレイン及びＭＮ０３の
ゲートに接続されており、Ｎ２１はＭＰ０２のドレイ
ン、ＭＰ０２のゲート、ＭＮ０３のドレイン、ＭＮ０５
のゲート及びＤＡＭＰ２とＤＡＭＰ３のＭＮ０５のゲー
トに相当する部分に接続され、Ｎ２２はＭＰ０５のドレ
イン、ＭＰ０５のゲート、ＭＮ０７のドレイン及びＭＮ
０６のゲートに接続され、Ｎ２３はＭＰ０３のドレイ
ン、ＭＮ０５のドレイン及びＩＶ０５の入力に接続さ
れ、Ｎ２４はＭＰ０４のドレイン、ＭＮ０６のドレイ
ン、ＭＰ０３のゲート及びＭＰ０４のゲートに接続さ
れ、Ｎ２５はＭＮ０５のソース、ＭＮ０６のソース及び
ＭＮ０４のドレインに接続され、Ｎ２６はＭＰ０６のド
レイン、ＭＮ０９のドレイン、ＭＮ１０のドレイン及び
ＭＮ０７のゲートに接続され、Ｎ２７はＭＮ０７のソー
ス、ＭＮ０８のドレイン及びＭＮ０９のゲートに接続さ
れている。

【０１０４】ＤＡＭＰ１は、ＭＰ０３、ＭＰ０４、ＭＰ
０５、ＭＰ０６、ＭＮ０４、ＭＮ０５、ＭＮ０６、ＭＮ
０７、ＭＮ０８、ＭＮ０９、ＭＮ１０、ＩＶ０２及びＲ
ＣＥＬ１の部分を含む回路であり、ＤＡＭＰ２、ＤＡＭ
Ｐ３はＤＡＭＰ１と同様なトランジスタ及び結線を有し
ている回路である。

【０１０５】図１１でＰＤＱとＤＶＦはＯＲ１の入力で
ある。ＲＤはＯＲ１の出力であり、ＩＶ０１の入力、Ａ
ＮＤ０１の入力、ＭＮ０４のゲート及びＤＡＭＰ２とＤ
ＡＭＰ３においてＭＮ０４のゲートに相当する箇所に接
続され、ＩＶ０１の出力ＰＤＱＢはＭＰ０１のゲート、
ＭＮ０１のゲート、ＭＰ０６のゲート、ＭＮ１０のゲー
ト及びＤＡＭＰ２とＤＡＭＰ３においてＭＰ０６のゲー
トとＭＮ１０のゲートに相当する箇所に接続されてい
る。ＩＯ０はＭＮ０２のゲート及びＭＮ０３のソースに
接続されており、ＤＶＦ２はＡＮＤ０１の入力である。
ＤＶ１はＡＮＤ０１の出力であり、ＩＶ０３の入力、Ｍ
Ｐ０８のゲート及びＭＮ１１のゲートに接続されてい
る。ＤＶ２はＩＶ０３の出力であり、ＭＰ０７のゲート
及びＭＮ１２のゲートに接続されている。ＳＯＵＴ０は
ＭＰ０８、ＭＰ０８、ＭＮ１１及びＭＮ１２の各ドレイ
ンに接続されている。ＳＯ１はＤＡＭＰ１のＩＶ０２の
出力であり、ＩＶ０４の入力となっており、ＳＯ２はＤ
ＡＭＰ２でＩＶ０２の出力に相当する部分に対応し、Ｉ
Ｖ０５の入力となっており、ＳＯ３はＤＡＭＰ３でＩＶ
０２の出力に相当する部分に対応し、ＡＮＤ０２の入力
となっており、ＳＯ１ＢはＩＶ０４の出力であり、ＡＮ
Ｄ０２とＡＮＤ０３の入力である。ＳＯ２ＢはＩＶ０５
の出力であり、ＡＮＤ０３の入力である。Ｄ１はＡＮＤ
０３の出力であり、ＭＮ１２及びＭＰ０８の各ソースに
接続されている。Ｐ１はＡＮＤ０２の出力であり、ＭＮ
１１及びＭＰ０７の各ソースに接続されている。ＲＥＦ
１はＤＡＭＰ１のＭＮ０８のソースとＲＣＥＬ１のドレ
イン部分に接続されている。ＲＥＦ２、ＲＥＦ３は各々
ＤＡＭＰ２、ＤＡＭＰ３でＭＮ０８のソースに相当する
部分及びＲＣＥＬ２、ＲＣＥＬ３の各ドレイン部分に接
続されている。Ｎ３０は接地ノードであり、インバータ
回路とＡＮＤ回路の各接地ノード、ＭＮ０１とＭＮ０２
とＭＮ０４とＭＮ０９とＭＮ１０との各ソース端子及び
ＲＣＥＬ１とＲＣＥＬ２とＲＣＥＬ３とのソース部分に
接続されている。Ｎ３１は電源ノードであり、インバー
タ回路とＡＮＤ回路の各電源ノード、ＭＰ０１とＭＰ０
２とＭＰ０３とＭＰ０４とＭＰ０５とＭＰ０６との各ソ
ース端子及びＭＮ０８のゲートに接続されている。

【０１０６】ＳＡＭＰ１はＭＰ０１、ＭＰ０２、ＭＰ０
７、ＭＰ０８、ＭＮ０１、ＭＮ０２、ＭＮ０３、ＭＮ１
１、ＭＮ１２、ＤＡＭＰ１、ＤＡＭＰ２、ＤＡＭＰ３、
ＩＶ０１、ＩＶ０３、ＩＶ０４、ＩＶ０５、ＡＮＤ０
１、ＡＮＤ０２、ＡＮＤ０３より構成される回路であ
り、ＳＡＭＰ２〜１６はＳＡＭＰ１と同じ構成の回路で
あり、出力は各々ＳＯＵＴ１〜１５である。

【０１０７】図８において、ＰＤＱあるいはＤＶＦが
“Ｈ”電圧になるとＲＤは“Ｈ”電圧になり、ＩＯ０は
選択したメモリセルの行線と同一電位になる。ＰＤＱＢ
は“Ｌ”電圧となるので、ＭＰ０１はオン状態となり、
ＭＮ０１はオフ状態となり、Ｎ２０の電圧は０Ｖから上
昇する。Ｎ２０の電圧が上昇すると、ＭＮ０３がオン状
態となり、ＩＯ０はＮ２０からＭＮ０３のしきい値を引
いた電圧となる。しかし、ＩＯ０の電圧がＭＮ０２のし
きい値より高くなると、ＭＮ０２がオン状態となり、Ｉ
Ｏ０の電位上昇を抑制する。従って、ＰＤＱが“Ｈ”に
なることにより、ＩＯ０には０Ｖと電源電圧との中間値
近傍の例えば２Ｖになる。この時、読み出しを行うメモ
リセルがオン状態であれば、ＩＯ０からメモリセルのソ
ースに向けて電流が流れ、ＩＯ０の電位は若干下がり、
例えば１．８Ｖとなる。このための電流供給はＭＰ０２
を経由して行われるので、ＭＰ０２のトランジスタサイ
ズを適切に選ぶことにより、Ｎ２１の電圧はＩＯ０に比
べて大きく低下し、例えば４．２Ｖから３．５になる。
また、Ｎ２１の電圧はメモリセルに流れる電流量の大き
さにも比例するので、ＭＰ０１、ＭＰ０２、ＭＮ０２及
びＭＮ０３はＩＯ０の電位変動を増幅していることにな
る。ＭＰ０３、ＭＰ０４、ＭＮ０４、ＭＮ０５及びＭＮ
０６は差動増幅器であり、Ｎ２１及びＮ２２が差動入力
である。ＭＰ０５、ＭＰ０６、ＭＮ０７、ＭＮ０９及び
ＭＮ１０はＭＰ０１、ＭＰ０２、ＭＮ０１、ＭＮ０２及
びＭＮ０３と相似の回路であり、ＲＥＦ１に対しＩＯ０
と同様な働きをする。ＭＮ０８はＲＥＦ１の電位をＮ２
７に伝える働きをする。なお、ＩＯ１〜１５は、ＳＡＭ
Ｐ２〜１６においてＩＯ０に相当するノードである。

【０１０８】読み出しを行うメモリセルのしきい値が例
えば３Ｖであり、リファレンスセルＲＣＥＬ１〜ＲＣＥ
Ｌ３のしきい値が例えば７Ｖ、４．５Ｖ、２Ｖであると
した場合、 ＲＥＦ３の電圧＜ＩＯ０の電圧＜ＲＥＦ２の電圧＜ＲＥ
Ｆ１の電圧 となり、ＳＯ１及びＳＯ２は“Ｌ”電圧、ＳＯ３は
“Ｈ”電圧となる。なお、リファレンス用のメモリセル
のしきい値は予めテストモード等で設定しておくものと
し、本実施例では詳述しない。Ｄ１は“Ｈ”電圧、Ｐ１
は“Ｈ”電圧となる。ＤＶＦが“Ｈ”電圧かつＤＶＦ２
が“Ｌ”電圧のとき、センスアンプ回路はメモリセルに
書き込まれたデータの読み出しモードとなり、ＳＯＵＴ
０にはＤ１のデータが出力され、ＳＯＵＴ０は“Ｈ”電
圧となる。ＤＶＦが“Ｈ”電圧かつＤＶＦ２が“Ｈ”電
圧のとき、センスアンプ回路はディスターブによるメモ
リセルのしきい値の変化検出用の情報を読み出すモード
となり、ＳＯＵＴ０にはＰ１のデータが出力され、例え
ばＳＯＵＴ０は“Ｈ”電圧となる。ＳＡＭＰ２〜１６も
同様の動作をする。

【０１０９】図１３はメモリセルのしきい値電圧と図１
１のノードＰ１、Ｄ１より読み出される２ビットのデー
タとの対応を示す図である。上にあるものほどしきい値
が高いとき、下にあるものほどしきい値が低いときに対
応する。プログラム時及び消去時にメモリセルに書き込
まれるしきい値電圧値は○印で示される値である。これ
らの○印で示されるしきい値電圧値の間にリファレンス
セルによるしきい値電圧の検出レベルを３個含んでいる
理由は、メモリセルに記憶されているしきい値電圧値が
隣接するしきい値電圧のレベルに変化したとき、元のし
きい値電圧を復元可能にするためである。但し、メモリ
セルに記憶されているしきい値電圧値がＲＣＥＬ１より
上昇するとき、あるいはＲＣＥＬ３より下降するとき
は、しきい値電圧値が変化してもメモリセルに書き込ま
れたデータが読み出し時に変化することはないので、Ｒ
ＣＥＬ１より上あるいはＲＣＥＬ３より下にリファレン
スセルによるしきい値電圧の検出レベルを設ける必要は
ない。

【０１１０】以下に、図１３を参照しながらメモリセル
のディスターブの検出方法について説明する。

【０１１１】例えば、あるメモリセルの消去直後のしき
い値電圧値がリファレンスセルＲＣＥＬ１のしきい値電
圧値より高い値であったとする。ディスターブベリファ
イ時に前記メモリセルのしきい値電圧値がＲＣＥＬ１の
しきい値電圧値より高い値のまま変化しない時、メモリ
セルに書き込まれたデータの読み出し時に読み出される
データＤ１は“Ｌ”電圧であり、メモリセルのディスタ
ーブ検出用の情報として読み出されるデータＰ１は
“Ｌ”電圧である。メモリセルのしきい値電圧値が例え
ば電荷の抜けにより消去時より下降し、図１０の（ｂ）
に示すように、リファレンスセルＲＣＥＬ１のしきい値
電圧値とリファレンスセルＲＣＥＬ２のしきい値電圧値
との間になった時、Ｄ１は“Ｌ”電圧であり、Ｐ１は
“Ｈ”電圧である。メモリセルのしきい値電圧値が始め
はＲＣＥＬ３より低かったのが、例えば電荷の注入によ
りプログラム時より上昇し、図１０の（ａ）に示すよう
に、リファレンスセルＲＣＥＬ２のしきい値電圧値とリ
ファレンスセルＲＣＥＬ３のしきい値電圧値との間にな
った時、Ｄ１は“Ｈ”電圧であり、Ｐ１は“Ｈ”電圧で
ある。

【０１１２】このように、１ビットの書き込みデータを
読み出す時、リファレンスセルのしきい値電圧値のレベ
ルを３個設けることにより、メモリセルのしきい値電圧
値が隣接するしきい値電圧値のレベルに変化しても、メ
モリセルに書き込まれたデータの読み出し時に読み出さ
れるデータは変化せず、メモリセルのディスターブ検出
用の情報を読み出すことにより書き込みデータの値が変
化する以前にディスターブによるしきい値の変化を検出
することが可能である。本実施例では、Ｐ１が“Ｌ”電
圧のときディスターブがなく、Ｐ１が“Ｈ”電圧のとき
ディスターブがあることを示している。

【０１１３】以上、書き込みコマンドを入力した時にお
ける本実施例装置の動作を説明したが、消去コマンドに
おいてもほぼ同様である。

【０１１４】図１２には、本実施例装置の消去時の動作
フローチャートを示す。図１２における消去のフロー
は、まず外部より制御端子を消去モードにし、データ入
力に消去コマンドを入力する（Ｓ２０）。次に消去のア
ドレスを入力すると（Ｓ２１）、記憶装置内部で実際の
消去が開始される（Ｓ２２）。記憶装置内部のタイマー
による所定の時間が経過後、消去が終了し、消去ベリフ
ァイが行われる（Ｓ２３）。消去ベリファイの結果が悪
かった場合（即ち、消去データとベリファイデータが一
致しなかった場合）（Ｓ２４）再び消去を行う（Ｓ２
２）。消去ベリファイの結果がよかった場合（即ち、消
去データとベリファイデータが一致した場合）（Ｓ２
４）、次には消去によりディスターブを被るメモリセル
のベリファイを行う（Ｓ２５）。これがディスターブア
ドレスベリファイである。ディスターブを被る全てのア
ドレスのベリファイの結果が良かった場合（Ｓ２７、Ｓ
２８）、消去は終了する（Ｓ２９）。あるアドレスでの
ディスターブベリファイの結果が悪かった場合（Ｓ２
７）、再度消去モードに切り替わり、悪かったメモリセ
ルの消去を行う（Ｓ２９）（この場合、十分な消去状態
にあったメモリセルのしきい値がディスターブにより低
下する場合を考慮している）。その後消去アドレスのベ
リファイを行い（Ｓ３０）、ベリファイの結果が悪かっ
た場合（Ｓ３１）、再度前記アドレスの消去を行い（Ｓ
２９）、消去ベリファイの結果が良かった場合（Ｓ３
１）、ディスターブアドレスベリファイを続行する（Ｓ
２５）。全てのディスターブアドレスのベリファイが成
功すると（Ｓ２７，Ｓ２８）、消去は最終的に終了する
（Ｓ２９）。消去時におけるタイミング図は詳述しない
が、以上の実施例により容易に実現できる。

【０１１５】なお、本実施例のディスターブ検出回路及
び手段では、ディスターブによりメモリセルのしきい値
が低下を訂正する場合を記載したが、ディスターブによ
りメモリセルのしきい値の上昇を訂正する場合でも、本
発明の主旨の範囲内で同様な回路が実現できることが容
易に分かろう。

【０１１６】また、本実施例のセンスアンプ回路におい
ては、メモリセルの記憶情報（図１１のＤ１）又はディ
スターブ検出用データ（図１１のＰ１）のいずれか一方
しか出力できないが、図１１においてＤ１、Ｐ１の両方
をセンスアンプ回路の出力とすることにより、メモリセ
ルの記憶情報とディスターブ検出用データを同時に図１
のディスターブベリファイデータ検出回路ＤＶＦＣに入
力することができるような構成としてもよい。

【０１１７】図１４に本発明の第２実施例の回路ブロッ
ク図を示す。この第２実施例は、図１に示した第１実施
例に対し、書き込み／消去ディスターブ検出電圧発生回
路ＤＳＶＦが設けられている点が異なる。書き込み／消
去ディスターブ検出電圧発生回路ＤＳＶＦは、ライト状
態制御回路ＷＣＮＴからのディスターブベリファイ信号
ＤＶＦを入力とし、列デコーダＲＤＥＣへのディスター
ブベリファイ電圧信号ＶＤＶＦを出力とする。この構成
の変化に伴い、センスアンプ回路ＳＡＭＰの構成は従来
のものと同様に変更され、ディスターブベリファイの動
作が以下のように変更される。それ以外の点は、上述し
た第１の実施例と同じである。

【０１１８】図１５に書き込み／消去ディスターブ検出
電圧発生回路ＤＳＶＦの構成例を示す。また、図１６に
本実施例におけるタイミング図を示す。図１６に示すよ
うに、本実施例においては、ディスターブベリファイ信
号ＤＶＦが２つの信号ＤＶＦ１とＤＶＦ２に分けて出力
される。これは、書き込み／消去ディスターブ検出電圧
発生回路ＤＳＶＦにおいて、ＤＶＦ１が入力されると第
１のディスターブベリファイ電圧値（例えば６Ｖ）がデ
ィスターブベリファイ電圧信号ＶＤＶＦに出力され、Ｄ
ＶＦ２が入力されると第２のディスターブベリファイ電
圧値（例えば７Ｖ）がディスターブベリファイ電圧信号
ＶＤＶＦに出力されるようになっているためである。

【０１１９】図１５において、ＤＳＤＴはディスターブ
データ検出回路であり、Ｄ−Ｆ／Ｆ０、Ｄ−Ｆ／Ｆ１、
…、Ｄ−Ｆ／Ｆ３１は同期方式でリセット入力付きのデ
ータ入力フリップフロップである。Ｄの端子に入力され
たデータは、クロックＣＫの“Ｈ”から“Ｌ”への変化
エッジでＱへ出力される。ＥＮＯＲ１、ＥＮＯＲ２、
…、ＥＮＯＲ１５は２入力の排他的論理和の反転ゲート
であり、２入力のデータが一致していると出力が
“Ｌ”、一致していないと出力は“Ｈ”になる。ＯＲ１
は１６入力の論理和ゲートである。図１１において、デ
ィスターブベリファイ信号ＤＶＦ１は、Ｄ−Ｆ／Ｆ０、
Ｄ−Ｆ／Ｆ１、…、Ｄ−Ｆ／Ｆ１５のＣＫの端子に接続
され、ＤＶＦ２はＤ−Ｆ／Ｆ１６、Ｄ−Ｆ／Ｆ１７、
…、Ｄ−Ｆ／Ｆ３１のＣＫの端子に接続され、センスア
ンプ出力信号ＳＯＵＴ０はＤ−Ｆ／Ｆ０とＤ−Ｆ／Ｆ１
６のＤ端子に、ＳＯＵＴ１はＤ−Ｆ／Ｆ１とＤ−Ｆ／Ｆ
１７のＤ端子に、…、ＳＯＵＴ１５はＤ−Ｆ／Ｆ１５と
Ｄ−Ｆ／Ｆ３１のＤ端子に各々接続されている。リセッ
ト信号ＣＮＴＢ２はＤ−Ｆ／Ｆ０、Ｄ−Ｆ／Ｆ１、…、
Ｄ−Ｆ／Ｆ３１のリセット端子Ｒに接続されている。Ｃ
ＮＴＢ２は書き込みコマンドが入力された時“Ｌ”とな
り、ディスターブベリファイが終了すると“Ｈ”になる
信号である。

【０１２０】本実施例におけるディスターブベリファイ
の動作フローは図９に示すものと同じであり、図１５及
び図１６において、まずＤＶＦ１が“Ｈ”になることに
より、第１のディスターブ検出電圧値（例えば６Ｖ）が
最初の番地のディスターブアドレスのメモリセルの制御
ゲートに印加され、ＤＶＦ２が“Ｈ”になることによ
り、第２のディスターブ検出電圧値（例えば７Ｖ）が最
初の番地のディスターブアドレスのメモリセルの制御ゲ
ートに印加される。この時、ディスターブを受ける前の
アドレスのデータが消去された状態例えば２進数でＤ０
〜Ｄ１５＝（１１１１１１１１１１１１１１１１）であ
って、その時のメモリセルのしきい値電圧が例えば７.
５Ｖの場合、ディスターブによるしきい値電圧の低下が
ない時においては、前記第１及び第２のディスターブ検
出電圧が印加されたときのセンスアンプ出力データＳＯ
ＵＴは（１１１１１１１１１１１１１１１１）である。
ところが、ディスターブによるしきい値電圧の低下があ
った場合（例えば１ビットのメモリセルのしきい値が
７．５Ｖから６．５Ｖに低下した場合）においては、第
１のディスターブ検出電圧でのセンスアンプ出力データ
ＳＯＵＴは（１１１１１１１１１１１１１１１１）であ
るが、第２のディスターブ検出電圧値でのそれは例えば
（１１１１１１１１１１１１１１０１）となる。従って
前記第１のディスターブ検出電圧でのセンスアンプ出力
データと前記第２のディスターブ検出電圧値でのセンス
アンプ出力データとの一致をみることにより、ディスタ
ーブによるしきい値の低下が一定値以上ある場合の検出
が可能であることが分かる。

【０１２１】図１４、図１５及び図１６において、前記
第１のディスターブ検出電圧でのセンスアンプ出力デー
タと前記第２のディスターブ検出電圧値でのセンスアン
プ出力データとの一致がある場合は、ディスターブベリ
ファイデータ出力信号ＤＴＣは例えば“Ｌ”のままであ
るが、一致しなかった場合、ディスターブベリファイデ
ータ出力信号ＤＴＣは例えば“Ｌ”から“Ｈ”に変化す
る。ＤＴＣが“Ｌ”であると、タイマーＴＩＭの出力Ｓ
３により、アドレスアップカウンタＡＵＰは１アドレス
増加する。タイマーＴＩＭはディスターブヴェリファイ
モードが開始された時に、ライト状態制御回路ＷＣＮＴ
からのタイマー開始信号Ｓ１により動作を開始してい
る。ＤＴＣが“Ｈ”であると、ライト状態制御回路ＷＣ
ＮＴはディスターブにより劣化したアドレスの再消去の
モードに入る。即ち、消去信号ＥＲＳが例えば“Ｌ”か
ら“Ｈ”に変化する。本実施例の場合、消去は図２〜５
でのビット単位での消去の動作を使う。この消去の動作
により、ディスターブを受けたメモリセルのしきい値電
圧は例えば６．５Ｖから７．５Ｖに復帰する。消去の動
作が終了後、ライト状態制御回路ＷＣＮＴは消去ベリフ
ァイを実行し、ベリファイ結果が良かった場合、再度デ
ィスターブベリファイのモードを実行する。以上の動作
をアドレスアップカウンタの最終アドレス、たとえば１
６進数で（０３ＦＦＦｈ）まで行うことにより、ディス
ターブベリファイのモードは終了する。ディスターブベ
リファイのモードが終了すると、書き込みは最終的に終
了する。消去コマンドにおいても同様である。

【０１２２】以上、本発明を実施例につき説明したが、
本発明の主旨によればメモリセルの配置及び構成は必ず
しも上述の実施例のようにある必要はなく、例えば、メ
モリソース線が複数あり、行デコード出力等の信号によ
り前記メモリソース線がデコードされている様な配置構
成でもよい。

【０１２３】また、上述の実施例では書き込みの方式は
１種類、消去の方式は２種類を提示したが、本発明の主
旨においては、特に書き込み及び消去の方式を特定する
必要はない。

【０１２４】また、ディスターブによりしきい値電圧が
変化したメモリセルを復帰させる手段として、本実施例
では消去の手段を用いたが、そのメモリセルに印加され
る電圧値は必ずしも実際の消去動作の時と同じでなくて
もよい。これは実際の消去ではメモリセルのしきい値が
例えば２Ｖから７. ５Ｖまで変化させるのであるが、デ
ィスターブを受けたメモリセルのしきい値を復帰させる
には例えば６．５Ｖから７．５Ｖまで変化させればよ
く、実際の消去より電圧が低くてもよい。またメモリセ
ルの形状は特定するものではない。

【０１２５】また、本発明の実施例に別の機能を付加し
て書き込み又は消去のフローにその機能を付加してもよ
い。また、本発明の実施例で使用した電圧値は特にその
値に限る必要はなく、本発明の動作を損なわない範囲で
任意の値を選択してもよい。

【０１２６】

【発明の効果】以上説明したように、本発明によれば、
電気的書き込み又は書き換えが可能な不揮発性半導体装
置において、ディスターブによるデータ破壊が起こる前
にディスターブを被ったメモリセルの検出及び復元を電
気的手段により実現したために、大幅なディスターブ耐
性の向上が可能である。即ち、メモリセルの記憶情報の
読み出しに最低必要な個数の少なくとも２倍あるいは３
倍のしきい値電圧検出レベルを設け、前記検出レベルと
メモリセルのしきい値電圧との比較照合を行うことによ
り、前記メモリセルの記憶情報及びディスターブ検出用
データを同時に知ることができるので、不揮発性半導体
装置の読み出しと同時にディスターブの検出が可能とな
る。

【０１２７】また、最終的な耐ディスターブ時間は（従
来の回路での耐ディスターブ時間×復元可能回数）とな
る。復元可能回数はメモリセルの書き換え可能回数と同
じかそれ以上であるので、例えば従来の回路での耐ディ
スターブ時間が１秒であり、メモリセルの書き換え可能
回数が１０万回の場合、耐ディスターブ時間は１０万秒
となり、セクタ消去を行った場合においても十分な余裕
があることが分かる。

【０１２８】また、従来技術のようなメモリセルの構造
の最適化や製造方法の工夫を必要とせずに大幅なディス
ターブ耐性の向上が実現でき、本発明を使用した不揮発
性半導体記憶装置のデータ保持に対する信頼性を大幅に
向上できる。さらに、メモリセルの書き込み又は消去の
低電源電圧化を製造工程にて図った場合、文献３に示す
ように通常耐ディスターブ時間は短くなる。しかるに本
発明を用いれば耐ディスターブ時間を長くできるため、
低電源電圧での動作保証ができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す回路ブロック図であ
る。

【図２】本発明の第１実施例の回路の左上部を示す回路
図である。

【図３】本発明の第１実施例の回路の左下部を示す回路
図である。

【図４】本発明の第１実施例の回路の右上部を示す回路
図である。

【図５】本発明の第１実施例の回路の右下部を示す回路
図である。

【図６】本発明の第１実施例の正高電圧スイッチを示す
回路図である。

【図７】本発明の第１実施例の他の正高電圧スイッチを
示す回路図である。

【図８】本発明の第１実施例の負電圧スイッチを示す回
路図である。

【図９】本発明の第１実施例の書き込み時のフローチャ
ート図である。

【図１０】本発明の第１実施例の書き込み時のタイミン
グ図である。

【図１１】本発明の第１実施例のセンスアンプ回路の回
路図である。

【図１２】本発明の第１実施例の消去時のフローチャー
ト図である。

【図１３】本発明の第１実施例のセンスアンプ回路にお
ける読み出しデータとメモリセルしきい値の関係を示す
図である。

【図１４】本発明の第２実施例を示す回路ブロック図で
ある。

【図１５】本発明の第２実施例のディスターブ検出回路
の回路図である。

【図１６】本発明の第２実施例の書き込み時のタイミン
グ図である。

【符号の説明】

ＦＲＯＭ 不揮発性半導体記憶装置 ＤＶＣＮＴ デバイス制御コマンド識別回路 ＷＣＮＴ ライト状態制御回路 ＲＣＮＴ チップ／出力選択状態制御回路 ＴＩＭ タイマー ＶＦＧＥＮ 書き込み／消去ベリファイ電圧発生回路 ＡＤＢ１ アドレスバッファ ＲＤＥＣ 列デコーダ ＣＤＥＣ 行デコーダ ＭＢＬＫ メモリブロック ＭＰＸ マルチプレクサ ＰＣＰ 正高電圧チャージポンプ ＮＣＰ 負電圧チャージポンプ ＨＶＣＮＴ 正高電圧制御回路 ＮＶＣＮＴ 負高電圧制御回路 ＤＩＢ データ入出力バッファ ＢＬＬＤ ビット線負荷回路 ＢＬＣＮＴ ビット線電圧制御回路 ＡＳＣＮＴ メモリセルソース線電圧制御回路 ＳＡＭＰ センスアンプ回路 ＤＶＦＣ ディスターブベリファイデータ検出回路 ＶＥＯＲ 書き込み／消去ベリファイデータ一致検出回
路 ＤＰＲＧ データプログラム回路 ＤＳＶＦ 書き込み／消去ディスターブ検出電圧発生回
路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 電気的に書き込みが可能な不揮発性半導
   体記憶装置において、 行列状に配置された複数の電気的書き込みが可能な不揮
   発性半導体メモリセルと、 前記メモリセルの内少なくとも１つを選択状態にし、他
   のメモリセルを非選択状態とするデコーダ回路と、 前記デコーダ回路を介し前記選択状態のメモリセルに書
   き込みを行う書き込み手段と、 前記デコーダ回路を介し前記選択状態のメモリセルから
   読み出しを行う読み出し手段と、 前記選択状態のメモリセルの書き込み時に、前記非選択
   状態のメモリセルに印加される電圧により発生する前記
   非選択状態のメモリセルのしきい値電圧の変化を検出す
   る検出手段と、 前記非選択状態のメモリセルのしきい値電圧の変化を検
   出した結果により、前記非選択状態のメモリセルのしき
   い値電圧を変化前の値又はその近傍値に復元する復元手
   段と、 前記不揮発性半導体記憶装置の外部信号又は外部命令に
   より書き込みのモードが指定されたときに、前記選択状
   態のメモリセルの書き込み後に、前記検出手段を動作さ
   せ、前記非選択状態のメモリセルのしきい値電圧の変化
   を検出した結果により、前記復元手段を動作させる制御
   回路とを有することを特徴とする不揮発性半導体記憶装
   置。
2. 【請求項２】 前記検出手段は、前記非選択状態のメモ
   リセルのしきい値電圧の検出レベルを前記メモリセルの
   記憶情報の読み出しに最低必要な個数より多く設け、前
   記検出レベルと前記メモリセルのしきい値電圧との比較
   を行うことにより、メモリセルの記憶情報の他にしきい
   値電圧の変化検出用の情報を取り出すことを特徴とする
   請求項１に記載の不揮発性半導体記憶装置。
3. 【請求項３】 電気的に書き込み及び消去が可能な不揮
   発性半導体記憶装置において、 行列状に配置された複数の電気的書き込み及び消去が可
   能な不揮発性半導体メモリセルと、 前記メモリセルの内少なくとも１つを選択状態にし、他
   のメモリセルを非選択状態とするデコーダ回路と、 前記デコーダ回路を介し前記選択状態のメモリセルに書
   き込みを行う書き込み手段と、 前記デコーダ回路を介し前記選択状態のメモリセルの消
   去を行う消去手段と、 前記デコーダ回路を介し前記選択状態のメモリセルから
   読み出しを行う読み出し手段と、 前記選択状態のメモリセルの消去時に、前記非選択状態
   のメモリセルに印加される電圧により発生する前記非選
   択状態のメモリセルのしきい値電圧の変化を検出する検
   出手段と、 前記非選択状態のメモリセルのしきい値電圧の変化を検
   出した結果により、前記非選択状態のメモリセルのしき
   い値電圧を変化前の値又はその近傍値に復元する復元手
   段と、 前記不揮発性半導体記憶装置の外部信号又は外部命令に
   より消去のモードが指定されたときに、前記選択状態の
   メモリセルの消去後に、前記検出手段を動作させ、前記
   非選択状態のメモリセルのしきい値電圧の変化を検出し
   た結果により、前記復元手段を動作させる制御回路とを
   有することを特徴とし、 前記検出手段は、前記非選択状態のメモリセルのしきい
   値電圧の検出レベルを前記メモリセルの記憶情報の読み
   出しに最低必要な個数より多く設け、前記検出レベルと
   前記メモリセルのしきい値電圧との比較を行うことによ
   り、メモリセルの記憶情報の他にしきい値電圧の変化検
   出用の情報を取り出すことを特徴とする不揮発性半導体
   記憶装置。
4. 【請求項４】 電気的に書き込み及び消去が可能な不揮
   発性半導体記憶装置において、 行列状に配置された複数の電気的書き込みが可能な不揮
   発性半導体メモリセルと、 前記メモリセルの内少なくとも１つを選択状態にし、他
   のメモリセルを非選択状態とするデコーダ回路と、 前記デコーダ回路を介し前記選択状態のメモリセルに書
   き込みを行う書き込み手段と、 前記デコーダ回路を介し前記選択状態のメモリセルの消
   去を行う消去手段と、 前記デコーダ回路を介し前記選択状態のメモリセルから
   読み出しを行う読み出し手段と、 前記選択状態のメモリセルの書き込み時に、非選択状態
   のメモリセルに印加される電圧により発生する前記非選
   択状態のメモリセルのしきい値電圧の変化を検出する第
   １の検出手段と、 前記選択状態のメモリセルの消去時に、前記非選択状態
   のメモリセルに印加される電圧により発生する前記非選
   択状態のメモリセルのしきい値電圧の変化を検出する第
   ２の検出手段と、 前記非選択状態のメモリセルのしきい値電圧の変化を前
   記第１又は第２の検出手段により検出した結果に応じ、
   前記非選択状態のメモリセルのしきい値電圧を変化前の
   値又はその近傍値に復元する復元手段と、 前記不揮発性半導体記憶装置の外部信号又は外部命令に
   より書き込み又は消去のモードが指定されたときに、前
   記選択状態のメモリセルの書き込み又は消去後に、前記
   第１又は第２の検出手段を動作させ、前記非選択状態の
   メモリセルのしきい値電圧の変化を検出した結果によ
   り、前記復元手段を動作させる制御回路とを有すること
   を特徴とし、 前記第１及び第２の検出手段は、前記非選択状態のメモ
   リセルのしきい値電圧の検出レベルを前記メモリセルの
   記憶情報の読み出しに最低必要な個数より多く設け、前
   記検出レベルと前記メモリセルのしきい値電圧との比較
   を行うことにより、メモリセルの記憶情報の他にしきい
   値電圧の変化検出用の情報を取り出すことを特徴とする
   不揮発性半導体記憶装置。
5. 【請求項５】 前記検出手段は、前記非選択状態のメモ
   リセルのしきい値電圧値が書き込み時又は消去時と比較
   して変化の有無の情報を得るときは、前記メモリセルの
   記憶情報の読み出しに最低必要な個数の少なくとも２倍
   のしきい値電圧検出レベルを設け、前記非選択状態のメ
   モリセルのしきい値電圧値が書き込み時又は消去時と比
   較して上昇したか下降したかの情報を得るときは、前記
   メモリセルの記憶情報の読み出しに最低必要な個数の少
   なくとも３倍のしきい値電圧検出レベルを設け、前記検
   出レベルと前記メモリセルのしきい値電圧との比較を行
   い、前記メモリセルの記憶情報の他にしきい値電圧の変
   化検出用の情報を取り出すことにより、前記メモリセル
   のしきい値電圧の変化の有無及びしきい値電圧の変化前
   の値についての情報を得ることを特徴とする請求項２又
   は３に記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記第１又は第２の検出手段は、前記非
   選択状態のメモリセルのしきい値電圧値が書き込み時又
   は消去時と比較して変化の有無の情報を得るときは、前
   記メモリセルの記憶情報の読み出しに最低必要な個数の
   少なくとも２倍のしきい値電圧検出レベルを設け、前記
   非選択状態のメモリセルのしきい値電圧値が書き込み時
   又は消去時と比較して上昇したか下降したかの情報を得
   るときは、前記メモリセルの記憶情報の読み出しに最低
   必要な個数の少なくとも３倍のしきい値電圧検出レベル
   を設け、前記検出レベルと前記メモリセルのしきい値電
   圧との比較を行い、前記メモリセルの記憶情報の他にし
   きい値電圧の変化検出用の情報を取り出すことにより、
   前記メモリセルのしきい値電圧の変化の有無及びしきい
   値電圧の変化前の値についての情報を得ることを特徴と
   する請求項４に記載の不揮発性半導体記憶装置。