JP3512754B2 - 差動増幅回路及びこれを用いた多段差動増幅回路 - Google Patents
差動増幅回路及びこれを用いた多段差動増幅回路Info
- Publication number
- JP3512754B2 JP3512754B2 JP2001130730A JP2001130730A JP3512754B2 JP 3512754 B2 JP3512754 B2 JP 3512754B2 JP 2001130730 A JP2001130730 A JP 2001130730A JP 2001130730 A JP2001130730 A JP 2001130730A JP 3512754 B2 JP3512754 B2 JP 3512754B2
- Authority
- JP
- Japan
- Prior art keywords
- differential amplifier
- amplifier circuit
- transistor
- input
- amplitude
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45695—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedforward means
- H03F3/4573—Measuring at the common source circuit of the differential amplifier
- H03F3/45739—Controlling the loading circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
- H03F3/45757—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedforward circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45364—Indexing scheme relating to differential amplifiers the AAC comprising multiple transistors parallel coupled at their gates and sources only, e.g. in a cascode dif amp, only those forming the composite common source transistor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45652—Indexing scheme relating to differential amplifiers the LC comprising one or more further dif amp stages, either identical to the dif amp or not, in cascade
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45691—Indexing scheme relating to differential amplifiers the LC comprising one or more transistors as active loading resistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45694—Indexing scheme relating to differential amplifiers the LC comprising more than one shunting resistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、二つの入力端子か
ら入力した電圧差を増幅する差動増幅回路、及びこれを
用いた多段差動増幅回路に関する。
ら入力した電圧差を増幅する差動増幅回路、及びこれを
用いた多段差動増幅回路に関する。
【０００２】
【従来の技術】近年、各種システムの高周波数化に伴
い、ＬＳＩに高周波数動作が要求されている。ＬＳＩの
高周波数動作において遅延差を抑えることは重要なこと
である。ここで、遅延差が高周波数動作に与える影響に
ついて、図９及び図１０を用いて説明する。
い、ＬＳＩに高周波数動作が要求されている。ＬＳＩの
高周波数動作において遅延差を抑えることは重要なこと
である。ここで、遅延差が高周波数動作に与える影響に
ついて、図９及び図１０を用いて説明する。
【０００３】高周波数動作を可能とするために、以下の
項目が挙げられる。１．チップ外部の伝送信号は小振幅
かつ広入力電圧範囲とする。小振幅とすることで、出力
負荷に対する充放電に要する遅延を速くする。広入力電
圧範囲とすることで、データ転送の信頼性を向上する。
伝送線上にノイズが乗っても十分動作させるため、広い
入力電圧範囲が必要である。２．ＤＡＴＡ入力間の同期
をとる。同期を取ることで、チップ内部の処理を高速化
する。
項目が挙げられる。１．チップ外部の伝送信号は小振幅
かつ広入力電圧範囲とする。小振幅とすることで、出力
負荷に対する充放電に要する遅延を速くする。広入力電
圧範囲とすることで、データ転送の信頼性を向上する。
伝送線上にノイズが乗っても十分動作させるため、広い
入力電圧範囲が必要である。２．ＤＡＴＡ入力間の同期
をとる。同期を取ることで、チップ内部の処理を高速化
する。
【０００４】図９において、Ｄ１Ｐ〜Ｄ８Ｐ，Ｄ１Ｎ〜
Ｄ８ＮはＤＡＴＡ入力、ＣＬＫＰ，ＣＬＫＮはＣＬＫ入
力で、これらはＬＳＩ外部からの入力である。ブロック
Ａ，Ｂは入力バッファ、Ｆ／ＦはＤＡＴＡ間の同期をと
るためのフリップフロップ回路、Ｆ／ＦのＤはデータ入
力、Ｆ／ＦのＣＬＫはクロック入力を表す。
Ｄ８ＮはＤＡＴＡ入力、ＣＬＫＰ，ＣＬＫＮはＣＬＫ入
力で、これらはＬＳＩ外部からの入力である。ブロック
Ａ，Ｂは入力バッファ、Ｆ／ＦはＤＡＴＡ間の同期をと
るためのフリップフロップ回路、Ｆ／ＦのＤはデータ入
力、Ｆ／ＦのＣＬＫはクロック入力を表す。
【０００５】図１０に示すように、入力バッファＡは、
ＤＡＴＡの入力条件（信号の振幅及び傾き）のばらつき
に起因する遅延差スキュー１を持っている。入力バッフ
ァＢは、ＣＬＫの入力条件（信号の振幅及び傾き）のば
らつきに起因する遅延差スキュー２を持っている。
ＤＡＴＡの入力条件（信号の振幅及び傾き）のばらつき
に起因する遅延差スキュー１を持っている。入力バッフ
ァＢは、ＣＬＫの入力条件（信号の振幅及び傾き）のば
らつきに起因する遅延差スキュー２を持っている。
【０００６】以上からＦ／Ｆの動作周波数は以下の式で
表せる。 ＣＬＫ周波数＝１／（スキュー１＋ＨＯＬＤ＋スキュー
２＋ＳＥＴＵＰ） ここで、Ｆ／Ｆの動作周波数＝５００ＭＨｚ、ＨＯＬ
Ｄ，ＳＥＴＵＰ＝０．３ｎｓとしたときの、スキュー
１、スキュー２（スキュー１＝スキュー２）を求める。 スキュー１，スキュー２＝（２―０．３―０．３）／２
＝０．７ｎｓ このように、０．７ｎｓと非常に小さい遅延差での動作
が必要となる。
表せる。 ＣＬＫ周波数＝１／（スキュー１＋ＨＯＬＤ＋スキュー
２＋ＳＥＴＵＰ） ここで、Ｆ／Ｆの動作周波数＝５００ＭＨｚ、ＨＯＬ
Ｄ，ＳＥＴＵＰ＝０．３ｎｓとしたときの、スキュー
１、スキュー２（スキュー１＝スキュー２）を求める。 スキュー１，スキュー２＝（２―０．３―０．３）／２
＝０．７ｎｓ このように、０．７ｎｓと非常に小さい遅延差での動作
が必要となる。
【０００７】また、高周波数動作を実現するために、前
述した入力バッファには、ＬＶＤＳ（low voltage diff
erential signaling）入力に代表される小振幅かつ広入
力電圧範囲による動作可能なものが使用される。ＬＶＤ
Ｓ入力とは、高速でノイズに強いデータＩ／Ｆ（インタ
フェース）とするために、正転信号と反転信号とが小振
幅かつ広電圧範囲で伝送された信号を入力することであ
る。
述した入力バッファには、ＬＶＤＳ（low voltage diff
erential signaling）入力に代表される小振幅かつ広入
力電圧範囲による動作可能なものが使用される。ＬＶＤ
Ｓ入力とは、高速でノイズに強いデータＩ／Ｆ（インタ
フェース）とするために、正転信号と反転信号とが小振
幅かつ広電圧範囲で伝送された信号を入力することであ
る。
【０００８】図１１にＬＶＤＳの正転信号及び反転信号
の一例を示す。Ｐは正転信号、Ｎは反転信号を示す。振
幅１００ｍＶ、入力電圧範囲０〜２．２Ｖの波形であ
る。すなわち、入力信号は、１００ｍＶの振幅を持った
差動信号が０〜２．２Ｖの範囲内でばらつきを持って入
力される。
の一例を示す。Ｐは正転信号、Ｎは反転信号を示す。振
幅１００ｍＶ、入力電圧範囲０〜２．２Ｖの波形であ
る。すなわち、入力信号は、１００ｍＶの振幅を持った
差動信号が０〜２．２Ｖの範囲内でばらつきを持って入
力される。
【０００９】図１２に、小振幅かつ広入力電圧範囲にお
いて動作可能な従来の入力バッファ（多段差動増幅回
路）の一例を示す。入力端子Ｈ０１，Ｈ０２に差動小振
幅信号が入力されると、初段差動増幅回路ＳＰ１は、入
力端子Ｈ０１，Ｈ０２間の電位差を増幅し、入力端子Ｈ
０１に対して正転増幅信号をノードＮ９へ出力する。一
方、初段差動増幅回路ＳＮ１は、入力端子Ｈ０１に対し
て反転増幅信号をノードＮ１３へ出力する。ノードＮ
９，Ｎ１３の信号は、入力端子Ｈ０１，Ｈ０２に対して
振幅を増幅された差動振幅信号であり、次段差動増幅回
路ＳＯＰに入力される。次段差動増幅回路ＳＯＰは、そ
の信号を更に増幅してノードＮＱ５０へ出力する。これ
により、バッファ（インバータＩＮＶ１，ＩＮＶ２）を
介して出力端子Ｎ０１に、ＶＤＤまでフルスイングした
信号が出力される。すなわち、振幅を２段階で増幅する
ことにより、小振幅でも高速動作可能な差動増幅回路を
構成している。
いて動作可能な従来の入力バッファ（多段差動増幅回
路）の一例を示す。入力端子Ｈ０１，Ｈ０２に差動小振
幅信号が入力されると、初段差動増幅回路ＳＰ１は、入
力端子Ｈ０１，Ｈ０２間の電位差を増幅し、入力端子Ｈ
０１に対して正転増幅信号をノードＮ９へ出力する。一
方、初段差動増幅回路ＳＮ１は、入力端子Ｈ０１に対し
て反転増幅信号をノードＮ１３へ出力する。ノードＮ
９，Ｎ１３の信号は、入力端子Ｈ０１，Ｈ０２に対して
振幅を増幅された差動振幅信号であり、次段差動増幅回
路ＳＯＰに入力される。次段差動増幅回路ＳＯＰは、そ
の信号を更に増幅してノードＮＱ５０へ出力する。これ
により、バッファ（インバータＩＮＶ１，ＩＮＶ２）を
介して出力端子Ｎ０１に、ＶＤＤまでフルスイングした
信号が出力される。すなわち、振幅を２段階で増幅する
ことにより、小振幅でも高速動作可能な差動増幅回路を
構成している。
【００１０】次に、図１３のＳＰＩＣＥ（simulation p
rogram with integrated circuit emphasis）波形をも
とに、従来の多段差動増幅回路の各遅延差について説明
する。波形を上下に並べて示す関係上、上の波形（入力
電圧２．１〜２．２Ｖ）は４Ｖのオフセットを付けてい
る。入力電圧等各種電圧は、ＳＰＩＣＥ波形０時間を測
定している。
rogram with integrated circuit emphasis）波形をも
とに、従来の多段差動増幅回路の各遅延差について説明
する。波形を上下に並べて示す関係上、上の波形（入力
電圧２．１〜２．２Ｖ）は４Ｖのオフセットを付けてい
る。入力電圧等各種電圧は、ＳＰＩＣＥ波形０時間を測
定している。
【００１１】入力端子Ｈ０１＝２．１Ｖ、入力端子Ｈ０
２＝２．２Ｖの場合、入力時の初段差動増幅回路ＳＮ
１，ＳＰ１によって振幅は１００ｍＶから３０４４ｍＶ
に増幅される。入力端子Ｈ０１，Ｈ０２の交点からノー
ドＮ９，Ｎ１３の交点までの時間すなわち初段差動増幅
回路ＳＮ１，ＳＰ１の遅延は、ｔｐｄｒ＝３．０４４ｎ
ｓ、ｔｐｄｆ＝３．４５３ｎｓとなる。入力端子Ｈ０
１，Ｈ０２の交点から出力端子Ｎ０１のＶＤＤ／２まで
の時間すなわち図１２の多段差動増幅回路の遅延は、ｔ
ｐｄｒ＝４．６２８ｎｓ、ｔｐｄｆ＝４．３７２ｎｓと
なる。
２＝２．２Ｖの場合、入力時の初段差動増幅回路ＳＮ
１，ＳＰ１によって振幅は１００ｍＶから３０４４ｍＶ
に増幅される。入力端子Ｈ０１，Ｈ０２の交点からノー
ドＮ９，Ｎ１３の交点までの時間すなわち初段差動増幅
回路ＳＮ１，ＳＰ１の遅延は、ｔｐｄｒ＝３．０４４ｎ
ｓ、ｔｐｄｆ＝３．４５３ｎｓとなる。入力端子Ｈ０
１，Ｈ０２の交点から出力端子Ｎ０１のＶＤＤ／２まで
の時間すなわち図１２の多段差動増幅回路の遅延は、ｔ
ｐｄｒ＝４．６２８ｎｓ、ｔｐｄｆ＝４．３７２ｎｓと
なる。
【００１２】入力端子Ｈ０１＝０．０Ｖ、入力端子Ｈ０
２＝０．１Ｖの場合、入力時の初段差動増幅回路ＳＮ
１，ＳＰ１によって振幅は１００ｍＶから１３６０ｍＶ
に増幅される。入力端子Ｈ０１，Ｈ０２の交点からノー
ドＮ９，Ｎ１３の交点までの時間すなわち初段差動増幅
回路ＳＮ１，ＳＰ１の遅延は、ｔｐｄｒ＝０．６８５ｎ
ｓ、ｔｐｄｆ＝０．７１４ｎｓとなる。入力端子Ｈ０
１，Ｈ０２の交点から出力端子Ｎ０１のＶＤＤ／２まで
の時間すなわち図１２の多段差動増幅回路の遅延は、ｔ
ｐｄｒ＝２．３９８ｎｓ、ｔｐｄｆ＝２．１７２ｎｓと
なる。入力電圧の違いによる遅延差は、初段差動増幅回
路ＳＮ１，ＳＰ１で１．６８４ｎｓ、全体で２．４５６
ｎｓとなる。
２＝０．１Ｖの場合、入力時の初段差動増幅回路ＳＮ
１，ＳＰ１によって振幅は１００ｍＶから１３６０ｍＶ
に増幅される。入力端子Ｈ０１，Ｈ０２の交点からノー
ドＮ９，Ｎ１３の交点までの時間すなわち初段差動増幅
回路ＳＮ１，ＳＰ１の遅延は、ｔｐｄｒ＝０．６８５ｎ
ｓ、ｔｐｄｆ＝０．７１４ｎｓとなる。入力端子Ｈ０
１，Ｈ０２の交点から出力端子Ｎ０１のＶＤＤ／２まで
の時間すなわち図１２の多段差動増幅回路の遅延は、ｔ
ｐｄｒ＝２．３９８ｎｓ、ｔｐｄｆ＝２．１７２ｎｓと
なる。入力電圧の違いによる遅延差は、初段差動増幅回
路ＳＮ１，ＳＰ１で１．６８４ｎｓ、全体で２．４５６
ｎｓとなる。
【００１３】次に、入力電圧変化による初段差動増幅回
路の出力振幅及び遅延差について、図１４の回路図と図
１５の各トランジスタのＶＤ−ＩＤ特性とに基づき説明
する。入力電圧が高い場合、図１４のトランジスタＰ
２，Ｐ３，Ｐ４，Ｐ５のオン抵抗が下がるため、ノード
Ｎ１０の電位が下がり、ノードＮ１３，Ｎ９の出力動作
点は図１５［１］の通り広い範囲で動作する。入力電圧
が低い場合、図１４のトランジスタＰ２，Ｐ３，Ｐ４，
Ｐ５のオン抵抗が下がるため、ノードＮ１０の電位が上
がり、ノードＮ１３，Ｎ９の出力動作点は図１５［２］
の通り狭い範囲での動作となる。
路の出力振幅及び遅延差について、図１４の回路図と図
１５の各トランジスタのＶＤ−ＩＤ特性とに基づき説明
する。入力電圧が高い場合、図１４のトランジスタＰ
２，Ｐ３，Ｐ４，Ｐ５のオン抵抗が下がるため、ノード
Ｎ１０の電位が下がり、ノードＮ１３，Ｎ９の出力動作
点は図１５［１］の通り広い範囲で動作する。入力電圧
が低い場合、図１４のトランジスタＰ２，Ｐ３，Ｐ４，
Ｐ５のオン抵抗が下がるため、ノードＮ１０の電位が上
がり、ノードＮ１３，Ｎ９の出力動作点は図１５［２］
の通り狭い範囲での動作となる。
【００１４】このように、入力電圧が低い方は出力振幅
が小さく、入力電圧が高い方は出力振幅が大きい。ま
た、入力電圧が低い方はＰチャネルトランジスタのオン
抵抗が低く出力傾きが急峻となり、入力電圧が高い方は
Ｐチャネルトランジスタのオン抵抗が高く出力傾きが鈍
っている。初段差動増幅回路の遅延値は、出力のフルス
イングから次段差動増幅回路の動作点である交点までの
遅延値であり、振幅及び出力傾きに比例する。すなわ
ち、振幅が小さいほど遅延値が短くなり、傾き[ｎｓ／
Ｖ]が小さいほど遅延値が短くなることから、入力電圧
が低いときは、遅延値が短くなるため、入力電圧が高い
ときとの遅延差が大きくなっている。
が小さく、入力電圧が高い方は出力振幅が大きい。ま
た、入力電圧が低い方はＰチャネルトランジスタのオン
抵抗が低く出力傾きが急峻となり、入力電圧が高い方は
Ｐチャネルトランジスタのオン抵抗が高く出力傾きが鈍
っている。初段差動増幅回路の遅延値は、出力のフルス
イングから次段差動増幅回路の動作点である交点までの
遅延値であり、振幅及び出力傾きに比例する。すなわ
ち、振幅が小さいほど遅延値が短くなり、傾き[ｎｓ／
Ｖ]が小さいほど遅延値が短くなることから、入力電圧
が低いときは、遅延値が短くなるため、入力電圧が高い
ときとの遅延差が大きくなっている。
【００１５】入力電圧の違いによる遅延値について、振
幅及び出力傾きについて比較すると、次のようになる。 振幅 入力電圧高い場合＞入力電圧低い場合 出力傾き 入力電圧高い場合＞入力電圧低い場合 遅延値 入力電圧高い場合＞入力電圧低い場合
幅及び出力傾きについて比較すると、次のようになる。 振幅 入力電圧高い場合＞入力電圧低い場合 出力傾き 入力電圧高い場合＞入力電圧低い場合 遅延値 入力電圧高い場合＞入力電圧低い場合
【００１６】
【発明が解決しようとする課題】前述した問題点を解決
するための手段として、従来は初段差動増幅回路の出力
側にゲート電圧をＶＤＤに接続したＮチャネルトランジ
スタを用いていた。この回路について従来例２として
（図１２及び図１４を従来例１とする）、図１６の初段
差動増幅回路図を用いて説明する。
するための手段として、従来は初段差動増幅回路の出力
側にゲート電圧をＶＤＤに接続したＮチャネルトランジ
スタを用いていた。この回路について従来例２として
（図１２及び図１４を従来例１とする）、図１６の初段
差動増幅回路図を用いて説明する。
【００１７】従来例１の図１４の構成に対して、初段差
動増幅回路の出力用のノードＮ１３，Ｎ９間に、ゲート
電圧をＶＤＤに接続したＮチャネルトランジスタＮＮＤ
が接続されている。ＮチャネルトランジスタＮＮＤにノ
ードＮ９，Ｎ１３間の電位差を下げる方向に電流が流れ
ることにより、ノードＮ９，Ｎ１３間の信号の振幅はト
ランジスタＮＮＤのオン抵抗により低減される。
動増幅回路の出力用のノードＮ１３，Ｎ９間に、ゲート
電圧をＶＤＤに接続したＮチャネルトランジスタＮＮＤ
が接続されている。ＮチャネルトランジスタＮＮＤにノ
ードＮ９，Ｎ１３間の電位差を下げる方向に電流が流れ
ることにより、ノードＮ９，Ｎ１３間の信号の振幅はト
ランジスタＮＮＤのオン抵抗により低減される。
【００１８】入力電圧変化による初段差動増幅回路の振
幅及び遅延差について、図１６の回路図と図１７のＶＤ
−ＩＤ特性とに基づき説明する。入力電圧が高い場合、
図１６のトランジスタＰ２，Ｐ３，Ｐ４，Ｐ５のオン抵
抗が上がるため、ノードＮ１０の電位が上がり、振幅が
増大しようとするが、ＮチャネルトランジスタＮＮＤに
電流が流れるので振幅が低減される。入力電圧が低い場
合も同様に、図１６のトランジスタＰ２，Ｐ３，Ｐ４，
Ｐ５のオン抵抗が下がるため、ノードＮ１０の電位が下
がり、振幅が減少するが、ＮチャネルトランジスタＮＮ
Ｄに電流が流れることにより振幅が更に低減される。す
なわちＮチャネルトランジスタＮＮＤの作用により、振
幅が常に下げられる方向に電流が流れる。また、常にＮ
チャネルトランジスタＮＮＤに電流が流れるため、出力
傾きが鈍ることとなる。
幅及び遅延差について、図１６の回路図と図１７のＶＤ
−ＩＤ特性とに基づき説明する。入力電圧が高い場合、
図１６のトランジスタＰ２，Ｐ３，Ｐ４，Ｐ５のオン抵
抗が上がるため、ノードＮ１０の電位が上がり、振幅が
増大しようとするが、ＮチャネルトランジスタＮＮＤに
電流が流れるので振幅が低減される。入力電圧が低い場
合も同様に、図１６のトランジスタＰ２，Ｐ３，Ｐ４，
Ｐ５のオン抵抗が下がるため、ノードＮ１０の電位が下
がり、振幅が減少するが、ＮチャネルトランジスタＮＮ
Ｄに電流が流れることにより振幅が更に低減される。す
なわちＮチャネルトランジスタＮＮＤの作用により、振
幅が常に下げられる方向に電流が流れる。また、常にＮ
チャネルトランジスタＮＮＤに電流が流れるため、出力
傾きが鈍ることとなる。
【００１９】次に図１８のＳＰＩＣＥ波形をもとに従来
の多段差動増幅回路の各遅延差について説明する。波形
を上下に並べて示す関係上、上の波形（入力電圧２．１
〜２．２Ｖ）は４Ｖのオフセットを付けている。入力電
圧等各種電圧は、ＳＰＩＣＥ波形０時間を測定してい
る。
の多段差動増幅回路の各遅延差について説明する。波形
を上下に並べて示す関係上、上の波形（入力電圧２．１
〜２．２Ｖ）は４Ｖのオフセットを付けている。入力電
圧等各種電圧は、ＳＰＩＣＥ波形０時間を測定してい
る。
【００２０】入力端子Ｈ０１＝２．１Ｖ、入力端子Ｈ０
２＝２．２Ｖの場合、入力時のトランジスタＮＮＤのオ
ン抵抗により、初段差動増幅回路の振幅は７８３ｍＶと
なる。入力端子Ｈ０１，Ｈ０２の交点からノードＮ９，
Ｎ１３の交点までの時間すなわち初段差動増幅回路の遅
延は、ｔｐｄｒ＝１．０２１ｎｓ、ｔｐｄｆ＝１．０１
１ｎｓとなる。入力端子Ｈ０１，Ｈ０２の交点から出力
端子Ｎ０１のＶＤＤ／２までの時間すなわち多段差動増
幅回路全体の遅延は、ｔｐｄｒ＝３．８６５ｎｓ、ｔｐ
ｄｆ＝３．７９３ｎｓとなる。
２＝２．２Ｖの場合、入力時のトランジスタＮＮＤのオ
ン抵抗により、初段差動増幅回路の振幅は７８３ｍＶと
なる。入力端子Ｈ０１，Ｈ０２の交点からノードＮ９，
Ｎ１３の交点までの時間すなわち初段差動増幅回路の遅
延は、ｔｐｄｒ＝１．０２１ｎｓ、ｔｐｄｆ＝１．０１
１ｎｓとなる。入力端子Ｈ０１，Ｈ０２の交点から出力
端子Ｎ０１のＶＤＤ／２までの時間すなわち多段差動増
幅回路全体の遅延は、ｔｐｄｒ＝３．８６５ｎｓ、ｔｐ
ｄｆ＝３．７９３ｎｓとなる。
【００２１】入力端子Ｈ０１＝０．０Ｖ、入力端子Ｈ０
２＝０．１Ｖの場合、入力時のトランジスタＮＮＤのオ
ン抵抗により、初段差動増幅回路の振幅は９４７ｍＶと
なる。入力端子Ｈ０１，Ｈ０２の交点からノードＮ９，
Ｎ１３の交点までの時間すなわち初段差動増幅回路の遅
延は、ｔｐｄｒ＝０．５５２ｎｓ、ｔｐｄｆ＝０．５４
３ｎｓとなる。入力端子Ｈ０１，Ｈ０２の交点から出力
端子Ｎ０１のＶＤＤ／２までの時間すなわち多段差動増
幅回路全体の遅延は、ｔｐｄｒ＝２．６２５ｎｓ、ｔｐ
ｄｆ＝２．５３２ｎｓとなる。
２＝０．１Ｖの場合、入力時のトランジスタＮＮＤのオ
ン抵抗により、初段差動増幅回路の振幅は９４７ｍＶと
なる。入力端子Ｈ０１，Ｈ０２の交点からノードＮ９，
Ｎ１３の交点までの時間すなわち初段差動増幅回路の遅
延は、ｔｐｄｒ＝０．５５２ｎｓ、ｔｐｄｆ＝０．５４
３ｎｓとなる。入力端子Ｈ０１，Ｈ０２の交点から出力
端子Ｎ０１のＶＤＤ／２までの時間すなわち多段差動増
幅回路全体の遅延は、ｔｐｄｒ＝２．６２５ｎｓ、ｔｐ
ｄｆ＝２．５３２ｎｓとなる。
【００２２】入力電圧の違いによる遅延差は、初段差動
増幅回路で０．４７８ｎｓ、全体で１．３３３ｎｓとな
る。すなわち、トランジスタＮＮＤを初段差動増幅回路
の出力側に接続することで、振幅を小さくできるので、
初段差動増幅回路の遅延差は０．４７８ｎｓと十分低減
できる。しかし、次段差動増幅回路以降の遅延差は、
０．８５５ｎｓと従来に比べ改善されているものの十分
な改善には至っていない。
増幅回路で０．４７８ｎｓ、全体で１．３３３ｎｓとな
る。すなわち、トランジスタＮＮＤを初段差動増幅回路
の出力側に接続することで、振幅を小さくできるので、
初段差動増幅回路の遅延差は０．４７８ｎｓと十分低減
できる。しかし、次段差動増幅回路以降の遅延差は、
０．８５５ｎｓと従来に比べ改善されているものの十分
な改善には至っていない。
【００２３】
【発明の目的】そこで、本発明の目的は、入力電圧の高
低に起因する遅延時間差を減少させることにより高速化
を実現できる差動増幅回路、及びこれを用いた多段差動
増幅回路を提供することにある。
低に起因する遅延時間差を減少させることにより高速化
を実現できる差動増幅回路、及びこれを用いた多段差動
増幅回路を提供することにある。
【００２４】
【課題を解決するための手段】本発明に係る差動増幅回
路（請求項１）は、二つの入力端子、第一及び第二の初
段差動増幅器、定電流源、並びに振幅制御用トランジス
タを基本構成とする。第一の初段差動増幅器は、二つの
入力端子にそれぞれ接続され第一の導電型の二つの入力
用トランジスタと、正転出力端子とを有する。第二の初
段差動増幅器は、二つの入力端子にそれぞれ接続され第
一の導電型の二つの入力用トランジスタと、反転出力端
子とを有する。定電流源は、定電流供給端子を有し、こ
の定電流供給端子から四つの入力用トランジスタに差動
増幅用の定電流を供給する。振幅制御用トランジスタ
は、定電流供給端子にゲートが接続され、正転出力端子
にソース又はドレインの一方が接続され、反転出力端子
にソース又はドレインの他方が接続され、第一の導電型
と逆の第二の導電型である。
路（請求項１）は、二つの入力端子、第一及び第二の初
段差動増幅器、定電流源、並びに振幅制御用トランジス
タを基本構成とする。第一の初段差動増幅器は、二つの
入力端子にそれぞれ接続され第一の導電型の二つの入力
用トランジスタと、正転出力端子とを有する。第二の初
段差動増幅器は、二つの入力端子にそれぞれ接続され第
一の導電型の二つの入力用トランジスタと、反転出力端
子とを有する。定電流源は、定電流供給端子を有し、こ
の定電流供給端子から四つの入力用トランジスタに差動
増幅用の定電流を供給する。振幅制御用トランジスタ
は、定電流供給端子にゲートが接続され、正転出力端子
にソース又はドレインの一方が接続され、反転出力端子
にソース又はドレインの他方が接続され、第一の導電型
と逆の第二の導電型である。
【００２５】例えば、入力用トランジスタがＰチャネル
型であり、振幅制御用トランジスタがＮチャネル型であ
る、とする（請求項２）。入力用トランジスタであるか
ら、当然のことながら入力電圧はそのゲートに印加され
る。
型であり、振幅制御用トランジスタがＮチャネル型であ
る、とする（請求項２）。入力用トランジスタであるか
ら、当然のことながら入力電圧はそのゲートに印加され
る。
【００２６】ここで、入力電圧が高い場合、入力用トラ
ンジスタのオン抵抗が高くなるので、定電流供給端子の
電圧も高くなり、その結果出力信号の振幅が大きくなろ
うとする。一方、定電流供給端子の電圧すなわち振幅制
御用トランジスタのゲート電圧が高くなると、振幅制御
用トランジスタのオン抵抗が下がるため、正転出力端子
と反転出力端子とを同電位にしようとする電流が流れる
ことにより、振幅の増加が抑えられる。逆に、入力電圧
が低い場合、入力用トランジスタのオン抵抗が低くなる
ので、定電流供給端子の電圧も低くなり、その結果出力
信号の振幅が小さくなろうとする。一方、定電流供給端
子の電圧が低くなると、振幅制御用トランジスタは、オ
ン抵抗が上がるため、振幅の低下を抑える方向に働く。
ンジスタのオン抵抗が高くなるので、定電流供給端子の
電圧も高くなり、その結果出力信号の振幅が大きくなろ
うとする。一方、定電流供給端子の電圧すなわち振幅制
御用トランジスタのゲート電圧が高くなると、振幅制御
用トランジスタのオン抵抗が下がるため、正転出力端子
と反転出力端子とを同電位にしようとする電流が流れる
ことにより、振幅の増加が抑えられる。逆に、入力電圧
が低い場合、入力用トランジスタのオン抵抗が低くなる
ので、定電流供給端子の電圧も低くなり、その結果出力
信号の振幅が小さくなろうとする。一方、定電流供給端
子の電圧が低くなると、振幅制御用トランジスタは、オ
ン抵抗が上がるため、振幅の低下を抑える方向に働く。
【００２７】このように、入力電圧の違いにより振幅制
御用トランジスタのオン抵抗が変わるため、出力信号の
振幅のばらつきを抑えられる。その結果、入力電圧の高
低に起因する遅延時間差が減少するので、高速化が図ら
れる。
御用トランジスタのオン抵抗が変わるため、出力信号の
振幅のばらつきを抑えられる。その結果、入力電圧の高
低に起因する遅延時間差が減少するので、高速化が図ら
れる。
【００２８】また、入力用トランジスタがＮチャネル型
であり、振幅制御用トランジスタがＰチャネル型であ
る、としてもよい（請求項３）。更に、入力用トランジ
スタがマルチオキサイドトランジスタである、としても
よい（請求項４）。
であり、振幅制御用トランジスタがＰチャネル型であ
る、としてもよい（請求項３）。更に、入力用トランジ
スタがマルチオキサイドトランジスタである、としても
よい（請求項４）。
【００２９】本発明に係る多段差動増幅回路（請求項
５）は、本発明に係る差動増幅回路（請求項１〜４）か
らなる第一の差動増幅回路と、この第一の差動増幅回路
の出力信号を増幅する第二の差動増幅回路とを備えてい
る。第一及び第二の差動増幅回路は、それぞれ単数とし
てもよいが、複数を直列接続してもよい（請求項９、１
０）。
５）は、本発明に係る差動増幅回路（請求項１〜４）か
らなる第一の差動増幅回路と、この第一の差動増幅回路
の出力信号を増幅する第二の差動増幅回路とを備えてい
る。第一及び第二の差動増幅回路は、それぞれ単数とし
てもよいが、複数を直列接続してもよい（請求項９、１
０）。
【００３０】換言すると、本発明に係る多段差動増幅回
路は、初段差動増幅回路出力に、ゲートを定電流源のド
レインにつないだＮチャネルトランジスタを接続するこ
とで、小振幅かつ振幅中心が異なる入力信号に対する初
段差動増幅回路の出力信号振幅を制御することにより、
入力電圧の高低に起因する遅延差を低減するものであ
る。
路は、初段差動増幅回路出力に、ゲートを定電流源のド
レインにつないだＮチャネルトランジスタを接続するこ
とで、小振幅かつ振幅中心が異なる入力信号に対する初
段差動増幅回路の出力信号振幅を制御することにより、
入力電圧の高低に起因する遅延差を低減するものであ
る。
【００３１】
【発明の実施の形態】以下、図面を参照しつつ、本発明
に係る多段差動増幅回路の実施形態を説明する。なお、
本発明に係る差動増幅回路は、本発明に係る多段差動増
幅回路に含まれているので、以下の実施形態で同時に説
明する。
に係る多段差動増幅回路の実施形態を説明する。なお、
本発明に係る差動増幅回路は、本発明に係る多段差動増
幅回路に含まれているので、以下の実施形態で同時に説
明する。
【００３２】図１は、本発明に係る多段差動増幅回路の
第一実施形態を示す回路図である。以下、この図面に基
づき説明する。
第一実施形態を示す回路図である。以下、この図面に基
づき説明する。
【００３３】本実施形態の多段差動増幅回路は、定電流
源としてのトランジスタＰ１、初段差動増幅回路ＳＮ
１，ＳＰ１及び振幅制御用のトランジスタＮＤからなる
第一の差動増幅回路と、この第一の差動増幅回路の出力
信号を増幅する次段差動増幅回路ＳＯＰからなる第二の
差動増幅回路を備えている。第一の差動増幅回路は、入
力端子Ｈ０１，Ｈ０２と、入力端子Ｈ０１，Ｈ０２にそ
れぞれ接続されたトランジスタＰ２〜Ｐ５（入力用トラ
ンジスタ）と、トランジスタＰ２〜Ｐ５にノードＮ１０
（定電流供給端子）から差動増幅用の定電流を供給する
トランジスタＰ１（定電流源）と、ノードＮ９（正転出
力端子）及びノードＮ１３（反転出力端子）と、ノード
Ｎ１０にゲートが接続されノードＮ９にソース又はドレ
インの一方が接続されノードＮ１３にソース又はドレイ
ンの他方が接続された振幅制御用のトランジスタＮＤと
を備えている。また、トランジスタＮＤはＮチャネル
型、トランジスタＰ２〜Ｐ５はＰチャネル型である。
源としてのトランジスタＰ１、初段差動増幅回路ＳＮ
１，ＳＰ１及び振幅制御用のトランジスタＮＤからなる
第一の差動増幅回路と、この第一の差動増幅回路の出力
信号を増幅する次段差動増幅回路ＳＯＰからなる第二の
差動増幅回路を備えている。第一の差動増幅回路は、入
力端子Ｈ０１，Ｈ０２と、入力端子Ｈ０１，Ｈ０２にそ
れぞれ接続されたトランジスタＰ２〜Ｐ５（入力用トラ
ンジスタ）と、トランジスタＰ２〜Ｐ５にノードＮ１０
（定電流供給端子）から差動増幅用の定電流を供給する
トランジスタＰ１（定電流源）と、ノードＮ９（正転出
力端子）及びノードＮ１３（反転出力端子）と、ノード
Ｎ１０にゲートが接続されノードＮ９にソース又はドレ
インの一方が接続されノードＮ１３にソース又はドレイ
ンの他方が接続された振幅制御用のトランジスタＮＤと
を備えている。また、トランジスタＮＤはＮチャネル
型、トランジスタＰ２〜Ｐ５はＰチャネル型である。
【００３４】ブロック端子は、正転入力端子Ｈ０１、反
転入力端子Ｈ０２、出力端子Ｎ０１等である。初段差動
増幅回路ＳＰ１，ＳＮ１及び次段差動増幅回路ＳＯＰ
は、ＰＭＯＳゲート入力である。ノードＮ９は初段差動
増幅回路ＳＰ１の出力端子、ノードＮ１３は初段差動増
幅回路ＳＰ２の出力端子、ノードＮＱ５０は次段差動増
幅回路ＳＯＰの出力端子である。定電流源用のトランジ
スタＰ１のドレインであるノードＮ１０にゲートを接続
したＮチャネルのトランジスタＮＤは、初段差動増幅回
路ＳＮ１，ＳＰ１の出力振幅制御用である。初段差動増
幅回路ＳＰ１，ＳＮ１の出力端子であるノードＮ９，Ｎ
１３は、次段差動増幅回路ＳＯＰの入力端子となる。す
なわち、初段差動増幅回路ＳＰ１，ＳＮ１にて増幅され
た信号を、次段差動増幅回路ＳＯＰにより更に増幅する
ことで、ＣＭＯＳで構成されたインバータＩＮＶを動作
させる。また、トランジスタＮＤは、入力の電圧値に対
してノードＮ９とノードＮ１３との電位差を抑える方向
に抵抗値が変わるため、ノードＮ９，１３の振幅ばらつ
きを小さく抑える構成となっている。
転入力端子Ｈ０２、出力端子Ｎ０１等である。初段差動
増幅回路ＳＰ１，ＳＮ１及び次段差動増幅回路ＳＯＰ
は、ＰＭＯＳゲート入力である。ノードＮ９は初段差動
増幅回路ＳＰ１の出力端子、ノードＮ１３は初段差動増
幅回路ＳＰ２の出力端子、ノードＮＱ５０は次段差動増
幅回路ＳＯＰの出力端子である。定電流源用のトランジ
スタＰ１のドレインであるノードＮ１０にゲートを接続
したＮチャネルのトランジスタＮＤは、初段差動増幅回
路ＳＮ１，ＳＰ１の出力振幅制御用である。初段差動増
幅回路ＳＰ１，ＳＮ１の出力端子であるノードＮ９，Ｎ
１３は、次段差動増幅回路ＳＯＰの入力端子となる。す
なわち、初段差動増幅回路ＳＰ１，ＳＮ１にて増幅され
た信号を、次段差動増幅回路ＳＯＰにより更に増幅する
ことで、ＣＭＯＳで構成されたインバータＩＮＶを動作
させる。また、トランジスタＮＤは、入力の電圧値に対
してノードＮ９とノードＮ１３との電位差を抑える方向
に抵抗値が変わるため、ノードＮ９，１３の振幅ばらつ
きを小さく抑える構成となっている。
【００３５】本実施形態の多段差動増幅回路によれば、
初段差動増幅回路ＳＰ１，ＳＮ１、次段差動増幅回路Ｓ
ＯＰ、トランジスタＮＤ等の構成によって初段差動増幅
回路ＳＰ１，ＳＮ１の振幅を制御することにより、入力
端子Ｈ０１，Ｈ０２から入力される電圧範囲の広い小振
幅信号を安定して増幅でき、それをインバータＩＮＶを
介して出力端子Ｎ０１へ出力する。
初段差動増幅回路ＳＰ１，ＳＮ１、次段差動増幅回路Ｓ
ＯＰ、トランジスタＮＤ等の構成によって初段差動増幅
回路ＳＰ１，ＳＮ１の振幅を制御することにより、入力
端子Ｈ０１，Ｈ０２から入力される電圧範囲の広い小振
幅信号を安定して増幅でき、それをインバータＩＮＶを
介して出力端子Ｎ０１へ出力する。
【００３６】次に、本実施形態の多段差動増幅回路の動
作について説明する。
作について説明する。
【００３７】入力端子Ｈ０１，Ｈ０２に差動小振幅信号
が入力されると、初段差動増幅回路ＳＰ１，ＳＮ１は、
入力端子Ｈ０１と入力端子Ｈ０２との電位差を増幅し、
正転増幅信号をノードＮ９へ、反転増幅信号をノードＮ
１３へそれぞれ出力する。ノードＮ９，Ｎ１３間には、
定電流源用のトランジスタＰ１のドレインであるノード
Ｎ１０にゲートが接続されたＮチャネルのトランジスタ
ＮＤがある。
が入力されると、初段差動増幅回路ＳＰ１，ＳＮ１は、
入力端子Ｈ０１と入力端子Ｈ０２との電位差を増幅し、
正転増幅信号をノードＮ９へ、反転増幅信号をノードＮ
１３へそれぞれ出力する。ノードＮ９，Ｎ１３間には、
定電流源用のトランジスタＰ１のドレインであるノード
Ｎ１０にゲートが接続されたＮチャネルのトランジスタ
ＮＤがある。
【００３８】入力電圧が高いとき、トランジスタＰ２，
Ｐ３，Ｐ４，Ｐ５のオン抵抗が上がることにより、ノー
ドＮ１０の電位が高くなるため、出力信号の振幅が大き
くなろうとする。すると、トランジスタＮＤは、オン抵
抗が下がるため、振幅の増加を抑える方向に働く。一
方、入力電圧が低いとき、トランジスタＰ２，Ｐ３，Ｐ
４，Ｐ５のオン抵抗が下がることにより、ノードＮ１０
の電位が低くなるため、出力信号の振幅が小さくなろう
とする。すると、トランジスタＮＤは、オン抵抗が上が
るため、振幅の低下を抑える方向に働く。
Ｐ３，Ｐ４，Ｐ５のオン抵抗が上がることにより、ノー
ドＮ１０の電位が高くなるため、出力信号の振幅が大き
くなろうとする。すると、トランジスタＮＤは、オン抵
抗が下がるため、振幅の増加を抑える方向に働く。一
方、入力電圧が低いとき、トランジスタＰ２，Ｐ３，Ｐ
４，Ｐ５のオン抵抗が下がることにより、ノードＮ１０
の電位が低くなるため、出力信号の振幅が小さくなろう
とする。すると、トランジスタＮＤは、オン抵抗が上が
るため、振幅の低下を抑える方向に働く。
【００３９】このように、トランジスタＮＤは、入力電
圧の違いにより抵抗値が変わるため、初段差動増幅回路
ＳＰ１，ＳＮ１の振幅のばらつきを抑える。その結果、
初段差動増幅回路ＳＰ１，ＳＮ１及び次段差動増幅回路
ＳＯＰの入力信号の振幅中心変化に対する遅延差が低減
する。
圧の違いにより抵抗値が変わるため、初段差動増幅回路
ＳＰ１，ＳＮ１の振幅のばらつきを抑える。その結果、
初段差動増幅回路ＳＰ１，ＳＮ１及び次段差動増幅回路
ＳＯＰの入力信号の振幅中心変化に対する遅延差が低減
する。
【００４０】入力端子Ｈ０１，Ｈ０２に差動小振幅信号
が入力されると、初段差動増幅回路ＳＰ１は入力端子Ｈ
０１，Ｈ０２間の電位差を増幅し、入力端子Ｈ０１に対
して正転増幅信号をノードＮ９へ出力する。一方、初段
差動増幅回路ＳＮ１は、入力端子Ｈ０１に対して反転増
幅信号をノードＮ１３へ出力する。
が入力されると、初段差動増幅回路ＳＰ１は入力端子Ｈ
０１，Ｈ０２間の電位差を増幅し、入力端子Ｈ０１に対
して正転増幅信号をノードＮ９へ出力する。一方、初段
差動増幅回路ＳＮ１は、入力端子Ｈ０１に対して反転増
幅信号をノードＮ１３へ出力する。
【００４１】ノードＮ９，Ｎ１３間のＮチャネルのトラ
ンジスタＮＤは、ノードＮ９，Ｎ１３間の電位差を下げ
る方向に電流が流れる。すなわち、ノードＮ９，Ｎ１３
の信号の振幅は、トランジスタＮＤのオン抵抗により制
御される。
ンジスタＮＤは、ノードＮ９，Ｎ１３間の電位差を下げ
る方向に電流が流れる。すなわち、ノードＮ９，Ｎ１３
の信号の振幅は、トランジスタＮＤのオン抵抗により制
御される。
【００４２】ノードＮ９，Ｎ１３の信号は次段差動増幅
回路ＳＯＰに入力され、それらの差電位が増幅されノー
ドＮＱ５０へ出力され、インバータＩＮＶを介してＶＤ
Ｄまでフルスイングした信号が出力端子Ｎ０１へ出力さ
れる。
回路ＳＯＰに入力され、それらの差電位が増幅されノー
ドＮＱ５０へ出力され、インバータＩＮＶを介してＶＤ
Ｄまでフルスイングした信号が出力端子Ｎ０１へ出力さ
れる。
【００４３】図２は、初段差動増幅回路を示す回路図で
ある。図３は、各トランジスタのＶＤ（ドレイン電圧）
−ＩＤ（ドレイン電流）特性を示すグラフである。以
下、これらの図面に基づき、入力電圧変化に起因する初
段差動増幅回路の出力信号の振幅及び遅延差の変化につ
いて説明する。
ある。図３は、各トランジスタのＶＤ（ドレイン電圧）
−ＩＤ（ドレイン電流）特性を示すグラフである。以
下、これらの図面に基づき、入力電圧変化に起因する初
段差動増幅回路の出力信号の振幅及び遅延差の変化につ
いて説明する。
【００４４】入力電圧が高い場合、トランジスタＰ２，
Ｐ３，Ｐ４，Ｐ５のオン抵抗が上がるため、ノードＮ１
０の電位が上がり、トランジスタＮＤのゲート電圧が上
がることによりオン抵抗が下がるため、電流ＩｄＮｄは
増加する。そのため、図３［１］に示すように、トラン
ジスタＰ２，Ｐ３のＶＤ−ＩＤ特性（実線）は、トラン
ジスタＰ２，Ｐ３の本来（トランジスタＮＤが無い場
合）のＶＤ−ＩＤ特性（点線）に対して、電流値が低い
特性となる。したがって、入力電圧が高い場合の初段差
動増幅回路の出力信号の振幅は、従来に比べ減少する。
また、ＩｄＮｄが増加することにより、ＶＤ−ＩＤ特性
の出力傾きも鈍る。
Ｐ３，Ｐ４，Ｐ５のオン抵抗が上がるため、ノードＮ１
０の電位が上がり、トランジスタＮＤのゲート電圧が上
がることによりオン抵抗が下がるため、電流ＩｄＮｄは
増加する。そのため、図３［１］に示すように、トラン
ジスタＰ２，Ｐ３のＶＤ−ＩＤ特性（実線）は、トラン
ジスタＰ２，Ｐ３の本来（トランジスタＮＤが無い場
合）のＶＤ−ＩＤ特性（点線）に対して、電流値が低い
特性となる。したがって、入力電圧が高い場合の初段差
動増幅回路の出力信号の振幅は、従来に比べ減少する。
また、ＩｄＮｄが増加することにより、ＶＤ−ＩＤ特性
の出力傾きも鈍る。
【００４５】入力電圧が低い場合、トランジスタＰ２，
Ｐ３，Ｐ４，Ｐ５のオン抵抗が下がるため、ノードＮ１
０の電位が下がる。すると、トランジスタＮＤはゲート
電圧が下がることによりオン抵抗が上がるため、電流Ｉ
ｄＮｄは減少する。そのため、図３［２］に示すよう
に、トランジスタＰ２，Ｐ３のＶＤ−ＩＤ特性（実線）
は、トランジスタＰ２，Ｐ３の本来（トランジスタＮＤ
が無い場合）のＶＤ−ＩＤ特性（点線）に対して、電流
値が多少低い特性となる。しかし、図３［１］に示す入
力電圧が高い場合に比べ、トランジスタＮＤが初段差動
増幅回路の出力信号の振幅及び出力傾きに与える影響は
小さい。
Ｐ３，Ｐ４，Ｐ５のオン抵抗が下がるため、ノードＮ１
０の電位が下がる。すると、トランジスタＮＤはゲート
電圧が下がることによりオン抵抗が上がるため、電流Ｉ
ｄＮｄは減少する。そのため、図３［２］に示すよう
に、トランジスタＰ２，Ｐ３のＶＤ−ＩＤ特性（実線）
は、トランジスタＰ２，Ｐ３の本来（トランジスタＮＤ
が無い場合）のＶＤ−ＩＤ特性（点線）に対して、電流
値が多少低い特性となる。しかし、図３［１］に示す入
力電圧が高い場合に比べ、トランジスタＮＤが初段差動
増幅回路の出力信号の振幅及び出力傾きに与える影響は
小さい。
【００４６】従来は、入力電圧が高い方が、入力電圧が
低い場合に比べ、初段差動増幅回路の出力信号の振幅が
大きくなっていた。これに対し、本実施形態では、入力
電圧が高い方が、入力電圧が低い場合に比べ、トランジ
スタＮＤのオン抵抗が増加するため、振幅及びそのばら
つきが抑えられる。
低い場合に比べ、初段差動増幅回路の出力信号の振幅が
大きくなっていた。これに対し、本実施形態では、入力
電圧が高い方が、入力電圧が低い場合に比べ、トランジ
スタＮＤのオン抵抗が増加するため、振幅及びそのばら
つきが抑えられる。
【００４７】また、初段差動増幅回路の出力信号の振幅
は、次段差動増幅回路の遅延に影響するため、その振幅
の変化を抑えることにより、次段以降の遅延値増加を抑
えることができる。以上から、トランジスタＮＤの作用
によって、初段差動増幅回路の出力信号の振幅及び傾き
を制御することにより、初段差動増幅回路の遅延値差を
低減するとともに、次段差動増幅回路以降の遅延差をも
低減する。
は、次段差動増幅回路の遅延に影響するため、その振幅
の変化を抑えることにより、次段以降の遅延値増加を抑
えることができる。以上から、トランジスタＮＤの作用
によって、初段差動増幅回路の出力信号の振幅及び傾き
を制御することにより、初段差動増幅回路の遅延値差を
低減するとともに、次段差動増幅回路以降の遅延差をも
低減する。
【００４８】図４は、本実施形態の多段差動増幅回路に
おけるＳＰＩＣＥ波形を示すグラフである。以下、図１
乃至図４に基づき、各遅延差について説明する。
おけるＳＰＩＣＥ波形を示すグラフである。以下、図１
乃至図４に基づき、各遅延差について説明する。
【００４９】波形を上下に並べて示す関係上、図４にお
いて上方の波形（入力電圧２．１〜２．２Ｖ）は４Ｖの
オフセットを付けている。入力電圧等各種電圧はＳＰＩ
ＣＥ波形０時間を測定している。
いて上方の波形（入力電圧２．１〜２．２Ｖ）は４Ｖの
オフセットを付けている。入力電圧等各種電圧はＳＰＩ
ＣＥ波形０時間を測定している。
【００５０】入力端子Ｈ０１＝２．１Ｖ、入力端子Ｈ０
２＝２．２Ｖの場合、入力時のノードＮ１０が３．２２
Ｖとなり、トランジスタＮＤのオン抵抗が小さくなるの
で、初段差動増幅回路ＳＮ１，ＳＰ１の出力信号の振幅
は１００４ｍＶとなる。トランジスタＮＤのオン抵抗が
小さくなるため、ノードＮ９，Ｎ１３の出力信号におけ
る出力傾きが鈍る。その結果、入力端子Ｈ０１，Ｈ０２
の交点からノードＮ９，Ｎ１３の交点までの初段差動増
幅回路ＳＮ１，ＳＰ１の遅延は、ｔｐｄｒ＝１．１３３
ｎｓ、ｔｐｄｆ＝１．１１９ｎｓとなる。入力端子Ｈ０
１，Ｈ０２の交点から出力端子Ｎ０１のＶＤＤ／２まで
の遅延は、ｔｐｄｒ＝３．０９６ｎｓ、ｔｐｄｆ＝３．
０００ｎｓとなる。
２＝２．２Ｖの場合、入力時のノードＮ１０が３．２２
Ｖとなり、トランジスタＮＤのオン抵抗が小さくなるの
で、初段差動増幅回路ＳＮ１，ＳＰ１の出力信号の振幅
は１００４ｍＶとなる。トランジスタＮＤのオン抵抗が
小さくなるため、ノードＮ９，Ｎ１３の出力信号におけ
る出力傾きが鈍る。その結果、入力端子Ｈ０１，Ｈ０２
の交点からノードＮ９，Ｎ１３の交点までの初段差動増
幅回路ＳＮ１，ＳＰ１の遅延は、ｔｐｄｒ＝１．１３３
ｎｓ、ｔｐｄｆ＝１．１１９ｎｓとなる。入力端子Ｈ０
１，Ｈ０２の交点から出力端子Ｎ０１のＶＤＤ／２まで
の遅延は、ｔｐｄｒ＝３．０９６ｎｓ、ｔｐｄｆ＝３．
０００ｎｓとなる。
【００５１】入力端子Ｈ０１＝０．０Ｖ、入力端子Ｈ０
２＝０．１Ｖの場合、入力時のノードＮ１０は１．８３
Ｖとなり、トランジスタＮＤのオン抵抗が大きくなるの
で、初段差動増幅回路ＳＮ１，ＳＰ１の出力信号の振幅
は１３５２ｍＶとなる。トランジスタＮＤのオン抵抗が
大きくなるため、ノードＮ９，Ｎ１３の出力信号におけ
る出力傾きが急峻となる。その結果、入力端子Ｈ０１，
Ｈ０２の交点からノードＮ９，Ｎ１３の交点までの初段
差動増幅回路ＳＮ１，ＳＰ１の遅延は、ｔｐｄｒ＝０．
６９１ｎｓ ｔｐｄｆ＝０．６８３ｎｓとなる。入力端
子Ｈ０１，Ｈ０２の交点から出力端子Ｎ０１のＶＤＤ／
２までの遅延は、ｔｐｄｒ＝２．４２０ｎｓ、ｔｐｄｆ
＝２．４１４ｎｓとなる。
２＝０．１Ｖの場合、入力時のノードＮ１０は１．８３
Ｖとなり、トランジスタＮＤのオン抵抗が大きくなるの
で、初段差動増幅回路ＳＮ１，ＳＰ１の出力信号の振幅
は１３５２ｍＶとなる。トランジスタＮＤのオン抵抗が
大きくなるため、ノードＮ９，Ｎ１３の出力信号におけ
る出力傾きが急峻となる。その結果、入力端子Ｈ０１，
Ｈ０２の交点からノードＮ９，Ｎ１３の交点までの初段
差動増幅回路ＳＮ１，ＳＰ１の遅延は、ｔｐｄｒ＝０．
６９１ｎｓ ｔｐｄｆ＝０．６８３ｎｓとなる。入力端
子Ｈ０１，Ｈ０２の交点から出力端子Ｎ０１のＶＤＤ／
２までの遅延は、ｔｐｄｒ＝２．４２０ｎｓ、ｔｐｄｆ
＝２．４１４ｎｓとなる。
【００５２】入力電圧の違いによる遅延差は、初段差動
増幅回路ＳＮ１，ＳＰ１で０．４５ｎｓ、次段差動増幅
回路ＳＯＰ及びインバータＩＮＶで０．２３２ｎｓ、全
体で０．６８３ｎｓとなる。
増幅回路ＳＮ１，ＳＰ１で０．４５ｎｓ、次段差動増幅
回路ＳＯＰ及びインバータＩＮＶで０．２３２ｎｓ、全
体で０．６８３ｎｓとなる。
【００５３】以上のとおり、初段差動増幅回路ＳＮ１，
ＳＰ１の出力端子間に、定電流源のトランジスタＰ１の
ドレインにゲートを接続したＮチャネルトランジスタＮ
Ｄを入れることにより、次の効果を奏する。入力端子Ｈ
０１＝２．１Ｖ、入力端子Ｈ０２＝２．２Ｖを印加時、
初段差動増幅回路ＳＮ１，ＳＰ１の出力信号の振幅が小
さくなる一方、遅延値が増加する。入力端子Ｈ０１＝
０．０Ｖ、入力端子Ｈ０２＝０．１Ｖ印加時、初段差動
増幅回路ＳＮ１，ＳＰ１の出力信号の振幅が大きくなる
一方、遅延値が減少する。このように、振幅と遅延値と
のばらつきのバランスを調整することが可能となるの
で、小振幅信号用の多段差動増幅回路の高速化及び遅延
差の低減を実現できる。
ＳＰ１の出力端子間に、定電流源のトランジスタＰ１の
ドレインにゲートを接続したＮチャネルトランジスタＮ
Ｄを入れることにより、次の効果を奏する。入力端子Ｈ
０１＝２．１Ｖ、入力端子Ｈ０２＝２．２Ｖを印加時、
初段差動増幅回路ＳＮ１，ＳＰ１の出力信号の振幅が小
さくなる一方、遅延値が増加する。入力端子Ｈ０１＝
０．０Ｖ、入力端子Ｈ０２＝０．１Ｖ印加時、初段差動
増幅回路ＳＮ１，ＳＰ１の出力信号の振幅が大きくなる
一方、遅延値が減少する。このように、振幅と遅延値と
のばらつきのバランスを調整することが可能となるの
で、小振幅信号用の多段差動増幅回路の高速化及び遅延
差の低減を実現できる。
【００５４】図５は、ノードＮ１３，Ｎ９間に接続する
ＮチャネルトランジスタＮＤのゲート幅による遅延差を
示すグラフである。以下、この図面に基づき説明する。
ＮチャネルトランジスタＮＤのゲート幅による遅延差を
示すグラフである。以下、この図面に基づき説明する。
【００５５】トランジスタＮＤのゲート幅が長くなれ
ば、初段差動増幅回路ＳＮ１，ＳＰ１の遅延差は小さく
なるが、次段差動増幅回路ＳＯＰの出力信号の振幅が小
さくなるため遅延差が増加する。そのため、トランジス
タＮＤのゲート幅の調整が必要となる。
ば、初段差動増幅回路ＳＮ１，ＳＰ１の遅延差は小さく
なるが、次段差動増幅回路ＳＯＰの出力信号の振幅が小
さくなるため遅延差が増加する。そのため、トランジス
タＮＤのゲート幅の調整が必要となる。
【００５６】図５に示すように、従来例２に対して本実
施形態の遅延差がより少なくなるゲート幅が存在するこ
とがわかる。これは、本実施形態では、入力電圧に応じ
てトランジスタＮＤの抵抗値が変わるので、入力電圧に
対する振幅のばらつきが抑えられる。これに対し、従来
例２では、トランジスタＮＮＤの抵抗値が一定であるた
め、入力電圧によらず振幅を常に小さくしてしまうた
め、入力電圧に応じた振幅差が発生する。本実施形態に
おける遅延差は、従来例２と比較すると、次のとおり２
倍程度改善されている。
施形態の遅延差がより少なくなるゲート幅が存在するこ
とがわかる。これは、本実施形態では、入力電圧に応じ
てトランジスタＮＤの抵抗値が変わるので、入力電圧に
対する振幅のばらつきが抑えられる。これに対し、従来
例２では、トランジスタＮＮＤの抵抗値が一定であるた
め、入力電圧によらず振幅を常に小さくしてしまうた
め、入力電圧に応じた振幅差が発生する。本実施形態に
おける遅延差は、従来例２と比較すると、次のとおり２
倍程度改善されている。
【００５７】従来例１の遅延差＝２．４５６ｎｓ（初段
差動増幅回路の遅延差＝１．６８４ｎｓ、次段差動増幅
回路の遅延差＝０．７７２ｎｓ） 従来例２の遅延差＝１．３３３ｎｓ（初段差動増幅回路
の遅延差＝０．４７８ｎｓ、次段差動増幅回路の遅延差
＝０．８５５ｎｓ） 本実施形態の遅延差＝０．６８３ｎｓ（初段差動増幅回
路の遅延差＝０．４５０ｎｓ、次段差動増幅回路の遅延
差＝０．２３３ｎｓ）
差動増幅回路の遅延差＝１．６８４ｎｓ、次段差動増幅
回路の遅延差＝０．７７２ｎｓ） 従来例２の遅延差＝１．３３３ｎｓ（初段差動増幅回路
の遅延差＝０．４７８ｎｓ、次段差動増幅回路の遅延差
＝０．８５５ｎｓ） 本実施形態の遅延差＝０．６８３ｎｓ（初段差動増幅回
路の遅延差＝０．４５０ｎｓ、次段差動増幅回路の遅延
差＝０．２３３ｎｓ）
【００５８】図６は、本発明に係る多段差動増幅回路の
第二実施形態を示す回路図である。以下、この図面に基
づき説明する。
第二実施形態を示す回路図である。以下、この図面に基
づき説明する。
【００５９】第一実施形態ではＰチャネル入力である
が、本実施形態ではＮチャネル入力である。換言する
と、本実施形態では、第一実施形態のＰチャネル型及び
Ｎチャネル型のトランジスタが、それぞれ逆のＮチャネ
ル型及びＰチャネル型に置き換わっている。本実施形態
も第一実施形態と同様の作用・効果を奏する。
が、本実施形態ではＮチャネル入力である。換言する
と、本実施形態では、第一実施形態のＰチャネル型及び
Ｎチャネル型のトランジスタが、それぞれ逆のＮチャネ
ル型及びＰチャネル型に置き換わっている。本実施形態
も第一実施形態と同様の作用・効果を奏する。
【００６０】すなわち、本実施形態の多段差動増幅回路
は、定電流源としてのトランジスタＮ２１、初段差動増
幅回路ＳＮＰ，ＳＰＰ及び振幅制御用のトランジスタＰ
Ｄからなる第一の差動増幅回路と、この第一の差動増幅
回路の出力信号を増幅する次段差動増幅回路ＳＯＰＰか
らなる第二の差動増幅回路を備えている。
は、定電流源としてのトランジスタＮ２１、初段差動増
幅回路ＳＮＰ，ＳＰＰ及び振幅制御用のトランジスタＰ
Ｄからなる第一の差動増幅回路と、この第一の差動増幅
回路の出力信号を増幅する次段差動増幅回路ＳＯＰＰか
らなる第二の差動増幅回路を備えている。
【００６１】第一の差動増幅回路は、入力端子Ｈ０１，
Ｈ０２と、入力端子Ｈ０１，Ｈ０２にそれぞれ接続され
たトランジスタＮ２２〜Ｎ２５（入力用トランジスタ）
と、トランジスタＮ２２〜Ｎ２５にノードＮ１０（定電
流供給端子）から差動増幅用の定電流を供給するトラン
ジスタＮ２１（定電流源）と、ノードＮ９（正転出力端
子）及びノードＮ１３（反転出力端子）と、ノードＮ１
０にゲートが接続されノードＮ９にソース又はドレイン
の一方が接続されノードＮ１３にソース又はドレインの
他方が接続された振幅制御用のトランジスタＰＤとを備
えている。また、トランジスタＰＤはＰチャネル型、ト
ランジスタＮ２２〜Ｎ２５はＮチャネル型である。
Ｈ０２と、入力端子Ｈ０１，Ｈ０２にそれぞれ接続され
たトランジスタＮ２２〜Ｎ２５（入力用トランジスタ）
と、トランジスタＮ２２〜Ｎ２５にノードＮ１０（定電
流供給端子）から差動増幅用の定電流を供給するトラン
ジスタＮ２１（定電流源）と、ノードＮ９（正転出力端
子）及びノードＮ１３（反転出力端子）と、ノードＮ１
０にゲートが接続されノードＮ９にソース又はドレイン
の一方が接続されノードＮ１３にソース又はドレインの
他方が接続された振幅制御用のトランジスタＰＤとを備
えている。また、トランジスタＰＤはＰチャネル型、ト
ランジスタＮ２２〜Ｎ２５はＮチャネル型である。
【００６２】図７は、本発明に係る多段差動増幅回路の
第三実施形態を示す回路図である。以下、この図面に基
づき説明する。
第三実施形態を示す回路図である。以下、この図面に基
づき説明する。
【００６３】本実施形態では、第一実施形態のトランジ
スタＰ１〜Ｐ５，Ｎ１〜Ｎ４が、それぞれマルチオキサ
イドのトランジスタＰ３１〜Ｐ３５，Ｎ３１〜Ｎ３４に
置き換わっている。本実施形態も第一実施形態と同様の
作用・効果を奏する。
スタＰ１〜Ｐ５，Ｎ１〜Ｎ４が、それぞれマルチオキサ
イドのトランジスタＰ３１〜Ｐ３５，Ｎ３１〜Ｎ３４に
置き換わっている。本実施形態も第一実施形態と同様の
作用・効果を奏する。
【００６４】すなわち、本実施形態の多段差動増幅回路
は、定電流源としてのトランジスタＰ３１、初段差動増
幅回路ＳＮＭ１，ＳＰＭ１及び振幅制御用のトランジス
タＮＤからなる第一の差動増幅回路と、この第一の差動
増幅回路の出力信号を増幅する次段差動増幅回路ＳＯＮ
からなる第二の差動増幅回路を備えている。
は、定電流源としてのトランジスタＰ３１、初段差動増
幅回路ＳＮＭ１，ＳＰＭ１及び振幅制御用のトランジス
タＮＤからなる第一の差動増幅回路と、この第一の差動
増幅回路の出力信号を増幅する次段差動増幅回路ＳＯＮ
からなる第二の差動増幅回路を備えている。
【００６５】第一の差動増幅回路は、入力端子Ｈ０１，
Ｈ０２と、入力端子Ｈ０１，Ｈ０２にそれぞれ接続され
たトランジスタＰ３２〜Ｐ３５（入力用トランジスタ）
と、トランジスタＰ３２〜Ｐ３５にノードＮ１０（定電
流供給端子）から差動増幅用の定電流を供給するトラン
ジスタＰ３１（定電流源）と、ノードＮ９（正転出力端
子）及びノードＮ１３（反転出力端子）と、ノードＮ１
０にゲートが接続されノードＮ９にソース又はドレイン
の一方が接続されノードＮ１３にソース又はドレインの
他方が接続された振幅制御用のトランジスタＮＤとを備
えている。また、トランジスタＮＤはＮチャネル型、ト
ランジスタＰ３２〜Ｐ３５はＮチャネル型である。
Ｈ０２と、入力端子Ｈ０１，Ｈ０２にそれぞれ接続され
たトランジスタＰ３２〜Ｐ３５（入力用トランジスタ）
と、トランジスタＰ３２〜Ｐ３５にノードＮ１０（定電
流供給端子）から差動増幅用の定電流を供給するトラン
ジスタＰ３１（定電流源）と、ノードＮ９（正転出力端
子）及びノードＮ１３（反転出力端子）と、ノードＮ１
０にゲートが接続されノードＮ９にソース又はドレイン
の一方が接続されノードＮ１３にソース又はドレインの
他方が接続された振幅制御用のトランジスタＮＤとを備
えている。また、トランジスタＮＤはＮチャネル型、ト
ランジスタＰ３２〜Ｐ３５はＮチャネル型である。
【００６６】第一実施形態に対し更に入力電圧が高い場
合、入力電圧をゲートで受けているトランジスタＰ３２
〜Ｐ３５は、ゲート・ソース間電圧（以下「ＶＧＳ」と
略す。）が小さくなるので、オン抵抗が高くなる。その
ため、次段差動増幅回路ＳＯＮを駆動するために必要な
電流能力が得られないので、高速動作ができなくなる。
そこで、初段差動増幅回路ＳＮＭ１，ＳＰＭ１の電源電
圧を上げて十分なＶＧＳを取れるようにすることで、高
速動作を実現させている。
合、入力電圧をゲートで受けているトランジスタＰ３２
〜Ｐ３５は、ゲート・ソース間電圧（以下「ＶＧＳ」と
略す。）が小さくなるので、オン抵抗が高くなる。その
ため、次段差動増幅回路ＳＯＮを駆動するために必要な
電流能力が得られないので、高速動作ができなくなる。
そこで、初段差動増幅回路ＳＮＭ１，ＳＰＭ１の電源電
圧を上げて十分なＶＧＳを取れるようにすることで、高
速動作を実現させている。
【００６７】例えば、入力電圧が０〜２．４Ｖである場
合、電源電圧が３．３Ｖでは最大ＶＧＳ＝０．７Ｖとな
ることからトランジスタが高速動作するには小さすぎる
値である。また、内部ブロックは低消費電力化及び小チ
ップ化のため、３．３Ｖ動作が必要である。そこで、初
段差動増幅回路ＳＮＭ１，ＳＰＭ１の電源電圧を５．０
Ｖまで上げることで、最大ＶＧＳ＝２．６Ｖとすること
ができるので、十分なＶＧＳとすることができる。しか
し、３．３Ｖで最適化されたシングルオキサイドのトラ
ンジスタでは、５．０Ｖの耐圧が無い。そのため、ゲー
ト酸化膜厚を厚くし、ゲート長を太くして耐圧を上げた
マルチオキサイドのトランジスタＰ３１〜Ｐ３５，Ｎ３
１〜Ｎ３４を用いる必要がある。マルチオキサイドトラ
ンジスタは、シングルオキサイドトランジスタと比べ
て、電流能力は低くなるが十分なＶＧＳを得ることがで
きる。
合、電源電圧が３．３Ｖでは最大ＶＧＳ＝０．７Ｖとな
ることからトランジスタが高速動作するには小さすぎる
値である。また、内部ブロックは低消費電力化及び小チ
ップ化のため、３．３Ｖ動作が必要である。そこで、初
段差動増幅回路ＳＮＭ１，ＳＰＭ１の電源電圧を５．０
Ｖまで上げることで、最大ＶＧＳ＝２．６Ｖとすること
ができるので、十分なＶＧＳとすることができる。しか
し、３．３Ｖで最適化されたシングルオキサイドのトラ
ンジスタでは、５．０Ｖの耐圧が無い。そのため、ゲー
ト酸化膜厚を厚くし、ゲート長を太くして耐圧を上げた
マルチオキサイドのトランジスタＰ３１〜Ｐ３５，Ｎ３
１〜Ｎ３４を用いる必要がある。マルチオキサイドトラ
ンジスタは、シングルオキサイドトランジスタと比べ
て、電流能力は低くなるが十分なＶＧＳを得ることがで
きる。
【００６８】このとき、トランジスタＮＤの無い従来の
構成では、初段差動増幅回路ＳＮＭ１，ＳＰＭ１の出力
が３．３Ｖを超えてしまうので、次段差動増幅回路ＳＯ
Ｎの入力用トランジスタもマルチオキサイドとする必要
がある。そのため、次段差動増幅回路ＳＯＮは電源電圧
３．３Ｖかつマルチオキサイドトランジスタでの動作と
なるため、高速動作に不利であった。
構成では、初段差動増幅回路ＳＮＭ１，ＳＰＭ１の出力
が３．３Ｖを超えてしまうので、次段差動増幅回路ＳＯ
Ｎの入力用トランジスタもマルチオキサイドとする必要
がある。そのため、次段差動増幅回路ＳＯＮは電源電圧
３．３Ｖかつマルチオキサイドトランジスタでの動作と
なるため、高速動作に不利であった。
【００６９】そこで、本実施形態では、初段差動増幅回
路ＳＮＭ１，ＳＰＭ１の出力側にトランジスタＮＤを接
続することにより、ノードＮ９，Ｎ１３の信号の振幅を
抑える。これと同時に、ノードＮ９，Ｎ１３の信号が
３．３Ｖを超えない振幅となるようにトランジスタＮＤ
のオン抵抗値を決めることで、第一実施形態と同等の遅
延差の低減を実現できる。しかも、次段差動増幅回路Ｓ
ＯＮを高速動作に有効なシングルオキサイドトランジス
タとすることができるため、さらに高速化することがで
きる。
路ＳＮＭ１，ＳＰＭ１の出力側にトランジスタＮＤを接
続することにより、ノードＮ９，Ｎ１３の信号の振幅を
抑える。これと同時に、ノードＮ９，Ｎ１３の信号が
３．３Ｖを超えない振幅となるようにトランジスタＮＤ
のオン抵抗値を決めることで、第一実施形態と同等の遅
延差の低減を実現できる。しかも、次段差動増幅回路Ｓ
ＯＮを高速動作に有効なシングルオキサイドトランジス
タとすることができるため、さらに高速化することがで
きる。
【００７０】図８は、本発明に係る多段差動増幅回路の
第四実施形態を示す回路図である。以下、この図面に基
づき説明する。
第四実施形態を示す回路図である。以下、この図面に基
づき説明する。
【００７１】本実施形態の多段差動増幅回路は、定電流
源としてのトランジスタＰ３１、初段差動増幅回路ＳＮ
Ｍ１，ＳＰＭ１及び振幅制御用のトランジスタＮＤから
なる第一の差動増幅回路と、この第一の差動増幅回路の
出力信号を増幅するとともに定電流源としてのトランジ
スタＮ２１及び次段差動増幅回路ＳＮ２，ＳＰ２からな
る第二の差動増幅回路と、この第二の差動増幅回路の出
力信号を増幅する終段差動増幅回路ＳＯＮからなる第二
の差動増幅回路とを備えている。すなわち、二つの第二
の差動増幅回路が直列に接続されている。
源としてのトランジスタＰ３１、初段差動増幅回路ＳＮ
Ｍ１，ＳＰＭ１及び振幅制御用のトランジスタＮＤから
なる第一の差動増幅回路と、この第一の差動増幅回路の
出力信号を増幅するとともに定電流源としてのトランジ
スタＮ２１及び次段差動増幅回路ＳＮ２，ＳＰ２からな
る第二の差動増幅回路と、この第二の差動増幅回路の出
力信号を増幅する終段差動増幅回路ＳＯＮからなる第二
の差動増幅回路とを備えている。すなわち、二つの第二
の差動増幅回路が直列に接続されている。
【００７２】第一の差動増幅回路は、入力端子Ｈ０１，
Ｈ０２と、入力端子Ｈ０１，Ｈ０２にそれぞれ接続され
たトランジスタＰ３２〜Ｐ３５（入力用トランジスタ）
と、トランジスタＰ３２〜Ｐ３５にノードＮ１０（定電
流供給端子）から差動増幅用の定電流を供給するトラン
ジスタＰ３１（定電流源）と、ノードＮ９（正転出力端
子）及びノードＮ１３（反転出力端子）と、ノードＮ１
０にゲートが接続されノードＮ９にソース又はドレイン
の一方が接続されノードＮ１３にソース又はドレインの
他方が接続された振幅制御用のトランジスタＮＤとを備
えている。また、トランジスタＮＤはＮチャネル型、ト
ランジスタＰ３２〜Ｐ３５はＰチャネル型である。
Ｈ０２と、入力端子Ｈ０１，Ｈ０２にそれぞれ接続され
たトランジスタＰ３２〜Ｐ３５（入力用トランジスタ）
と、トランジスタＰ３２〜Ｐ３５にノードＮ１０（定電
流供給端子）から差動増幅用の定電流を供給するトラン
ジスタＰ３１（定電流源）と、ノードＮ９（正転出力端
子）及びノードＮ１３（反転出力端子）と、ノードＮ１
０にゲートが接続されノードＮ９にソース又はドレイン
の一方が接続されノードＮ１３にソース又はドレインの
他方が接続された振幅制御用のトランジスタＮＤとを備
えている。また、トランジスタＮＤはＮチャネル型、ト
ランジスタＰ３２〜Ｐ３５はＰチャネル型である。
【００７３】初段差動増幅回路ＳＮＭ１，ＳＰＭ１の出
力側にトランジスタＮＤを接続することにより、出力信
号の振幅を小さくしているため、終段差動増幅回路ＳＯ
Ｎ以降の遅延を増加させている。そこで、初段差動増幅
回路ＳＮＭ１，ＳＰＭ１と終段差動増幅回路ＳＯＮとの
間に更に次段差動増幅回路ＳＮ２，ＳＰ２を接続する。
このように３段差動増幅回路構成とし、初段差動増幅回
路ＳＮＭ１，ＳＰＭ１の出力信号の振幅を次段差動増幅
回路ＳＮ２，ＳＰ２、終段差動増幅回路ＳＯＮで効率良
く増幅することにより、更に高速化することができる。
力側にトランジスタＮＤを接続することにより、出力信
号の振幅を小さくしているため、終段差動増幅回路ＳＯ
Ｎ以降の遅延を増加させている。そこで、初段差動増幅
回路ＳＮＭ１，ＳＰＭ１と終段差動増幅回路ＳＯＮとの
間に更に次段差動増幅回路ＳＮ２，ＳＰ２を接続する。
このように３段差動増幅回路構成とし、初段差動増幅回
路ＳＮＭ１，ＳＰＭ１の出力信号の振幅を次段差動増幅
回路ＳＮ２，ＳＰ２、終段差動増幅回路ＳＯＮで効率良
く増幅することにより、更に高速化することができる。
【００７４】
【発明の効果】本発明に係る差動増幅回路及び多段差動
増幅器によれば、入力用トランジスタと逆の導電型を有
するとともに正転出力端子及び反転出力端子にソース及
びドレインが接続された振幅制御用トランジスタのゲー
トを、定電流供給端子に接続したことにより、入力電圧
の変動に起因する出力信号の振幅の増大を抑制できるだ
けでなく、入力電圧の変動に起因する出力信号の振幅の
低下をも抑制できる。したがって、入力電圧の高低に起
因する遅延時間差を減少でき、ひいては動作の高速化を
実現できる。
増幅器によれば、入力用トランジスタと逆の導電型を有
するとともに正転出力端子及び反転出力端子にソース及
びドレインが接続された振幅制御用トランジスタのゲー
トを、定電流供給端子に接続したことにより、入力電圧
の変動に起因する出力信号の振幅の増大を抑制できるだ
けでなく、入力電圧の変動に起因する出力信号の振幅の
低下をも抑制できる。したがって、入力電圧の高低に起
因する遅延時間差を減少でき、ひいては動作の高速化を
実現できる。
【図１】本発明に係る多段差動増幅回路の第一実施形態
を示す回路図である。
を示す回路図である。
【図２】図１の多段差動増幅回路における初段差動増幅
回路を示す回路図である。
回路を示す回路図である。
【図３】図１の多段差動増幅回路における入力用トラン
ジスタのＶＤ−ＩＤ特性を示すグラフであり、［１］は
入力電圧が高いとき、［２］は入力電圧が低いときであ
る。
ジスタのＶＤ−ＩＤ特性を示すグラフであり、［１］は
入力電圧が高いとき、［２］は入力電圧が低いときであ
る。
【図４】図１の多段差動増幅回路における各ノードのＳ
ＰＩＣＥ波形を示すグラフである。
ＰＩＣＥ波形を示すグラフである。
【図５】図１の多段差動増幅回路と図１６（従来例２）
の多段差動増幅回路とにおける、Ｎチャネルゲート幅に
よる遅延差依存性を示すグラフである。
の多段差動増幅回路とにおける、Ｎチャネルゲート幅に
よる遅延差依存性を示すグラフである。
【図６】本発明に係る多段差動増幅回路の第二実施形態
を示す回路図である。
を示す回路図である。
【図７】本発明に係る多段差動増幅回路の第三実施形態
を示す回路図である。
を示す回路図である。
【図８】本発明に係る多段差動増幅回路の第四実施形態
を示す回路図である。
を示す回路図である。
【図９】一般的な半導体チップの高周波動作用同期回路
を示す回路図である。
を示す回路図である。
【図１０】図９の高周波動作用同期回路図における遅延
差とＦ／Ｆとのタイミングを示す波形図であり、［１］
は入力バッファＡの遅延差スキュー、［２］は入力バッ
ファＢの遅延差スキューである。
差とＦ／Ｆとのタイミングを示す波形図であり、［１］
は入力バッファＡの遅延差スキュー、［２］は入力バッ
ファＢの遅延差スキューである。
【図１１】広範囲かつ小振幅入力信号を示す波形図であ
る。
る。
【図１２】従来例１の多段差動増幅回路を示す回路図で
ある。
ある。
【図１３】図１２の多段差動増幅回路における各ノード
のＳＰＩＣＥ波形を示すグラフである。
のＳＰＩＣＥ波形を示すグラフである。
【図１４】図１２の多段差動増幅回路における初段差動
増幅回路を示す回路図である。
増幅回路を示す回路図である。
【図１５】図１２の多段差動増幅回路における入力用ト
ランジスタのＶＤ−ＩＤ特性を示すグラフであり、
［１］は入力電圧が高いとき、［２］は入力電圧が低い
ときである。
ランジスタのＶＤ−ＩＤ特性を示すグラフであり、
［１］は入力電圧が高いとき、［２］は入力電圧が低い
ときである。
【図１６】従来例２の多段差動増幅回路における初段差
動増幅回路を示す回路図である。
動増幅回路を示す回路図である。
【図１７】図１６の多段差動増幅回路における入力用ト
ランジスタのＶＤ−ＩＤ特性を示すグラフであり、
［１］は入力電圧が高いとき、［２］は入力電圧が低い
ときである。
ランジスタのＶＤ−ＩＤ特性を示すグラフであり、
［１］は入力電圧が高いとき、［２］は入力電圧が低い
ときである。
【図１８】図１６の多段差動増幅回路における各ノード
のＳＰＩＣＥ波形を示すグラフである。
のＳＰＩＣＥ波形を示すグラフである。
Ｈ０１，Ｈ０２ 入力端子
Ｎ９ ノード（正転出力端子）
Ｎ１０ ノード（定電流供給端子）
Ｎ１３ ノード（反転出力端子）
ＮＤ，ＰＤ 振幅制御用トランジスタ
Ｐ１，Ｎ２１，Ｐ３１ 定電流源用トランジスタ
Ｐ２〜Ｐ５，Ｎ２２〜Ｎ２５，Ｐ３２〜Ｐ３５ 入力用
トランジスタ ＳＮ１，ＳＰ１，ＳＮＰ，ＳＰＰ，ＳＮＭ１，ＳＰＭ１
初段差動増幅回路 ＳＯＰ，ＳＯＰＰ，ＳＯＮ 次段差動増幅回路
トランジスタ ＳＮ１，ＳＰ１，ＳＮＰ，ＳＰＰ，ＳＮＭ１，ＳＰＭ１
初段差動増幅回路 ＳＯＰ，ＳＯＰＰ，ＳＯＮ 次段差動増幅回路
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/45
H03F 3/68
Claims (10)
- 【請求項１】 二つの入力端子と、これらの入力端子にそれぞれ接続され第一の導電型の二
つの入力用トランジスタ、及び正転出力端子を有する第
一の初段差動増幅器と、 前記二つの入力端子にそれぞれ接続され第一の導電型の
二つの入力用トランジスタ、及び反転出力端子を有する
第二の初段差動増幅器と、 定電流供給端子を有し、この定電流供給端子から四つの
前記入力用トランジスタに差動増幅用の定電流を供給す
る定電流源と、 前記定電流供給端子にゲートが接続され、前記正転出力
端子にソース又はドレインの一方が接続され、前記反転
出力端子にソース又はドレインの他方が接続され、前記
第一の導電型と逆の第二の導電型の振幅制御用トランジ
スタと、 を備えた 差動増幅回路。 - 【請求項２】 前記入力用トランジスタがＰチャネル型
であり、前記振幅制御用トランジスタがＮチャネル型で
ある、請求項１記載の差動増幅回路。 - 【請求項３】 前記入力用トランジスタがＮチャネル型
であり、前記振幅制御用トランジスタがＰチャネル型で
ある、請求項１記載の差動増幅回路。 - 【請求項４】 前記入力用トランジスタがマルチオキサ
イドトランジスタである、請求項２又は３記載の差動増
幅回路。 - 【請求項５】 請求項１乃至４のいずれかに記載の差動
増幅回路からなる第一の差動増幅回路と、 この第一の差動増幅回路の出力信号を増幅する第二の差
動増幅回路と、 を備えた 多段差動増幅回路。 - 【請求項６】 前記入力用トランジスタがＰチャネル型
であり、前記振幅制御用トランジスタがＮチャネル型で
ある、 請求項５記載の多段差動増幅回路。 - 【請求項７】 前記入力用トランジスタがＮチャネル型
であり、前記振幅制御用トランジスタがＰチャネル型で
ある、 請求項５記載の多段差動増幅回路。 - 【請求項８】 前記入力用トランジスタがマルチオキサ
イドトランジスタである、請求項６又は７記載の多段差
動増幅回路。 - 【請求項９】 複数の前記第一の差動増幅回路が直列接
続された、 請求項５、６、７又は８記載の多段差動増幅回路。 - 【請求項１０】 複数の前記第二の差動増幅回路が直列
接続された、 請求項５、６、７、８又は９記載の多段差動増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001130730A JP3512754B2 (ja) | 2001-04-27 | 2001-04-27 | 差動増幅回路及びこれを用いた多段差動増幅回路 |
| US10/127,877 US6556074B2 (en) | 2001-04-27 | 2002-04-23 | Differential amplifying circuit and multi-stage differential amplifying circuit using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001130730A JP3512754B2 (ja) | 2001-04-27 | 2001-04-27 | 差動増幅回路及びこれを用いた多段差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002330037A JP2002330037A (ja) | 2002-11-15 |
| JP3512754B2 true JP3512754B2 (ja) | 2004-03-31 |
Family
ID=18979042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001130730A Expired - Fee Related JP3512754B2 (ja) | 2001-04-27 | 2001-04-27 | 差動増幅回路及びこれを用いた多段差動増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6556074B2 (ja) |
| JP (1) | JP3512754B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4052923B2 (ja) * | 2002-10-25 | 2008-02-27 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7622986B2 (en) * | 2005-08-26 | 2009-11-24 | Micron Technology, Inc. | High performance input receiver circuit for reduced-swing inputs |
| US9030262B2 (en) | 2012-04-03 | 2015-05-12 | Samsung Electronics Co., Ltd. | Input receiver circuit having single-to-differential amplifier, and semiconductor device including the same |
| WO2018042288A1 (en) * | 2016-08-30 | 2018-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Receiver for receiving differential signal, ic including receiver, and display device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4670675A (en) * | 1986-02-07 | 1987-06-02 | Advanced Micro Devices, Inc. | High gain sense amplifier for small current differential |
| US5708391A (en) * | 1996-05-02 | 1998-01-13 | Altmann; Michael | High frequency differential filter with CMOS control |
| JPH10143263A (ja) * | 1996-11-13 | 1998-05-29 | Toshiba Corp | 自己バイアス式定電流回路の起動回路、これを用いた定電流回路並びに演算増幅器 |
| US6462584B1 (en) * | 1999-02-13 | 2002-10-08 | Integrated Device Technology, Inc. | Generating a tail current for a differential transistor pair using a capacitive device to project a current flowing through a current source device onto a node having a different voltage than the current source device |
-
2001
- 2001-04-27 JP JP2001130730A patent/JP3512754B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-23 US US10/127,877 patent/US6556074B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020158685A1 (en) | 2002-10-31 |
| US6556074B2 (en) | 2003-04-29 |
| JP2002330037A (ja) | 2002-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3939122B2 (ja) | レシーバ回路 | |
| EP1313213B1 (en) | Wide common mode differential input amplifier and method | |
| EP2498398B1 (en) | Amplifier circuit and method | |
| US7453299B1 (en) | Programmable amplifiers with positive and negative hysteresis | |
| JP2005354266A (ja) | 電圧比較器回路 | |
| US5491455A (en) | Differential-to-single ended translator that generates an output signal with very small signal distortion | |
| JP4666346B2 (ja) | 電圧比較器 | |
| US6348815B1 (en) | Input buffer circuit | |
| JP2000059199A (ja) | 出力バッファ及びそのバッファリング方法 | |
| JP4008845B2 (ja) | スキューを減少させる入出力バッファ及び動作方法 | |
| US7884644B1 (en) | Techniques for adjusting level shifted signals | |
| KR100307637B1 (ko) | 부스팅 커패시터를 구비하는 입력버퍼 회로 | |
| JP4109998B2 (ja) | スイッチングポイント感知回路及びそれを用いた半導体装置 | |
| JP3512754B2 (ja) | 差動増幅回路及びこれを用いた多段差動増幅回路 | |
| US7741875B2 (en) | Low amplitude differential output circuit and serial transmission interface using the same | |
| JP2000306385A (ja) | 半導体メモリ装置の相補型差動入力バッファ | |
| JP3833064B2 (ja) | 半導体集積回路および液晶駆動装置 | |
| JP3449465B2 (ja) | 入力回路及び半導体集積回路装置 | |
| Wang et al. | A 2xVDD digital output buffer with gate driving stability and non-overlapping signaling control for slew-rate auto-adjustment using 16-nm FinFET CMOS process | |
| JP4626456B2 (ja) | 差動増幅回路、レシーバ回路、発振回路及びドライバ回路 | |
| JP2002314399A (ja) | 半導体集積回路 | |
| JP4087540B2 (ja) | プッシュプル型増幅回路 | |
| JP3426594B2 (ja) | 入力バッファ回路 | |
| JP3037177B2 (ja) | 遅延回路 | |
| JP2006060689A (ja) | 信号受信回路及び信号受信方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031209 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040107 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |