JP3509043B2 - Ｉｃテスタ - Google Patents
ＩｃテスタInfo
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- 238000005259 measurement Methods 0.000 claims description 23
- 238000012360 testing method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 2
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- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明はＬＳＩ等を試験す
るＩＣテスタに関し、特に初期調整時の各チャネルの伝
搬遅延時間の調整を簡単にしたものである。
るＩＣテスタに関し、特に初期調整時の各チャネルの伝
搬遅延時間の調整を簡単にしたものである。
【０００２】
【従来の技術】ＩＣテスタには図２に示すように、ＩＣ
テスタ本体２にテストボード３及びキャリブレーション
ボード４等が備えられている。ＩＣテスタ本体２には、
タイミング発生器５と、そのタイミング発生器５よりタ
イミングが与えられて、第１〜第ｎ（２以上の整数）チ
ャネルの測定信号を発生する信号発生器６，その信号発
生器６より出力される第１〜第ｎチャネルの測定信号に
遅延を与える可変遅延回路７1 〜７n と、測定ピンＰ1
〜Ｐn と、可変遅延回路７1 〜７n の出力信号を入力し
て測定ピンＰ1 〜Ｐn に測定信号（電流／電圧）を供給
するドライバ８1 〜８n と、測定ピンＰ1 〜Ｐn に発生
した信号（電圧／電流）を期待値と比較する比較器９1
〜９n と、後述のキャリブレーションボード４から各チ
ャネルの伝搬遅延時間を入力して、可変遅延回路７1 〜
７ n の遅延量を調整する遅延制御回路１０等が収容され
ている。
テスタ本体２にテストボード３及びキャリブレーション
ボード４等が備えられている。ＩＣテスタ本体２には、
タイミング発生器５と、そのタイミング発生器５よりタ
イミングが与えられて、第１〜第ｎ（２以上の整数）チ
ャネルの測定信号を発生する信号発生器６，その信号発
生器６より出力される第１〜第ｎチャネルの測定信号に
遅延を与える可変遅延回路７1 〜７n と、測定ピンＰ1
〜Ｐn と、可変遅延回路７1 〜７n の出力信号を入力し
て測定ピンＰ1 〜Ｐn に測定信号（電流／電圧）を供給
するドライバ８1 〜８n と、測定ピンＰ1 〜Ｐn に発生
した信号（電圧／電流）を期待値と比較する比較器９1
〜９n と、後述のキャリブレーションボード４から各チ
ャネルの伝搬遅延時間を入力して、可変遅延回路７1 〜
７ n の遅延量を調整する遅延制御回路１０等が収容され
ている。
【０００３】テストボード３には、被試験ＩＣ１２を着
脱自在に実装するＩＣソケット１３と、ＩＣテスタ本体
２の測定ピンＰ1 〜Ｐn に接触される入出力端子Ｔ1 〜
Ｔnと、それらの入出力端子Ｔ1 〜Ｔn をＩＣソケット
１２を介して被試験ＩＣ１２の対応する端子に接続する
配線１４1 〜１４n 等が実装される。キャリブレーショ
ンボード４には、ＩＣテスタの初期調整時にテストボー
ド３の入出力端子Ｔ1 〜Ｔn の代わりにＩＣテスタ本体
２の測定ピンＰ1 〜Ｐn に接続される端子Ｑ1 〜Ｑn と
キャリブレーションロボット１５が実装される。キャリ
ブレーションロボット１５は端子Ｑ1 〜Ｑn に入力され
る測定信号から各チャネルの信号発生器６から測定ピン
Ｐ1 〜Ｐn までの伝搬遅延時間τ1 〜τn を順次測定し
て、それらのデータを遅延制御回路１０に入力する。
脱自在に実装するＩＣソケット１３と、ＩＣテスタ本体
２の測定ピンＰ1 〜Ｐn に接触される入出力端子Ｔ1 〜
Ｔnと、それらの入出力端子Ｔ1 〜Ｔn をＩＣソケット
１２を介して被試験ＩＣ１２の対応する端子に接続する
配線１４1 〜１４n 等が実装される。キャリブレーショ
ンボード４には、ＩＣテスタの初期調整時にテストボー
ド３の入出力端子Ｔ1 〜Ｔn の代わりにＩＣテスタ本体
２の測定ピンＰ1 〜Ｐn に接続される端子Ｑ1 〜Ｑn と
キャリブレーションロボット１５が実装される。キャリ
ブレーションロボット１５は端子Ｑ1 〜Ｑn に入力され
る測定信号から各チャネルの信号発生器６から測定ピン
Ｐ1 〜Ｐn までの伝搬遅延時間τ1 〜τn を順次測定し
て、それらのデータを遅延制御回路１０に入力する。
【０００４】なお、キャリブレーションロボット１５で
各チャネルの遅延時間τi を測定する際には、各可変遅
延回路７i の遅延量は標準値ｄr に設定されている。遅
延制御回路１０は測定データτi を基準データτr と比
較し、差値Δi ＝τi −τrを求めて、可変遅延回路７
i の遅延量ｄi をｄi ＝ｄr −Δi に設定する。このよ
うにして全チャネルの遅延時間τ1 〜τn は基準値τr
にそろえられる。
各チャネルの遅延時間τi を測定する際には、各可変遅
延回路７i の遅延量は標準値ｄr に設定されている。遅
延制御回路１０は測定データτi を基準データτr と比
較し、差値Δi ＝τi −τrを求めて、可変遅延回路７
i の遅延量ｄi をｄi ＝ｄr −Δi に設定する。このよ
うにして全チャネルの遅延時間τ1 〜τn は基準値τr
にそろえられる。
【０００５】
【発明が解決しようとする課題】従来のＩＣテスタで
は、試験前の初期調整時にキャリブレーションロボット
１５を用いて全チャネルの伝搬遅延時間τ1 〜τn を１
チャネルずつ測定しなければならず、その測定に長時間
を必要とする問題があった。この発明の目的は、ＩＣテ
スタの試験前の初期調整時間を短縮しようとするもので
ある。
は、試験前の初期調整時にキャリブレーションロボット
１５を用いて全チャネルの伝搬遅延時間τ1 〜τn を１
チャネルずつ測定しなければならず、その測定に長時間
を必要とする問題があった。この発明の目的は、ＩＣテ
スタの試験前の初期調整時間を短縮しようとするもので
ある。
【０００６】
（１）請求項１の発明は、キャリブレーションボード
が、第１〜第ｎ端子に入力された各チャネルの測定信号
の一つを切換選択するマルチプレクサと、そのマルチプ
レクサの出力信号から測定された各チャネルの伝搬遅延
時間を記憶すると共に、それらのデータを遅延制御回路
に供給するメモリとを具備するものである。
が、第１〜第ｎ端子に入力された各チャネルの測定信号
の一つを切換選択するマルチプレクサと、そのマルチプ
レクサの出力信号から測定された各チャネルの伝搬遅延
時間を記憶すると共に、それらのデータを遅延制御回路
に供給するメモリとを具備するものである。
【０００７】（２）請求項２の発明は、前記（１）にお
いて、キャリブレーションボードがマルチプレクサの出
力信号より各チャネルの伝搬遅延時間を測定する回路を
内蔵するものである。 （３）請求項３の発明は、前記（１）または（２）にお
いて、キャリブレーションボードに設けたメモリをＩＣ
テスタ本体に実装したものである。
いて、キャリブレーションボードがマルチプレクサの出
力信号より各チャネルの伝搬遅延時間を測定する回路を
内蔵するものである。 （３）請求項３の発明は、前記（１）または（２）にお
いて、キャリブレーションボードに設けたメモリをＩＣ
テスタ本体に実装したものである。
【０００８】
【発明の実施の形態】この発明の実施例を図１に、図２
と対応する部分に同じ符号を付けて示し、重複説明を省
略する。この発明では、従来のキャリブレーションロボ
ットを実装したキャリブレーションボード４の代わりに
新規なボードが用いられる。即ち、本発明のボート４に
は、測定ピンＰ1 〜Ｐn に接続される端子Ｑ1 〜Ｑn ，
端子Ｑ 1 〜Ｑn の測定信号を順次切換選択するマルチプ
レクサ１６，各チャネルの伝搬遅延時間τ1 〜τn を記
憶し、必要に応じ遅延制御回路１０から読み出すことの
できるメモリ１７，各チャネルの伝搬遅延時間を測定す
るために必要に応じ実装される伝搬遅延時間測定回路１
９，これら各部を制御する制御回路１８等が実装され
る。
と対応する部分に同じ符号を付けて示し、重複説明を省
略する。この発明では、従来のキャリブレーションロボ
ットを実装したキャリブレーションボード４の代わりに
新規なボードが用いられる。即ち、本発明のボート４に
は、測定ピンＰ1 〜Ｐn に接続される端子Ｑ1 〜Ｑn ，
端子Ｑ 1 〜Ｑn の測定信号を順次切換選択するマルチプ
レクサ１６，各チャネルの伝搬遅延時間τ1 〜τn を記
憶し、必要に応じ遅延制御回路１０から読み出すことの
できるメモリ１７，各チャネルの伝搬遅延時間を測定す
るために必要に応じ実装される伝搬遅延時間測定回路１
９，これら各部を制御する制御回路１８等が実装され
る。
【０００９】ボート４に伝搬遅延時間測定回路１９を実
装しない場合には、マルチプレクサ１６の出力端子Ｃに
接続された端子ＯＵＴに外部の測定器を接続して遅延時
間τ 1 〜τn を測定し、その測定値をメモリ１７に記憶
する。試験前の初期調整時に遅延制御回路１０はメモリ
１７のデータを読み出して、従来技術で述べたのと同様
にして可変遅延回路７1 〜７n の遅延量を調整すること
ができる。
装しない場合には、マルチプレクサ１６の出力端子Ｃに
接続された端子ＯＵＴに外部の測定器を接続して遅延時
間τ 1 〜τn を測定し、その測定値をメモリ１７に記憶
する。試験前の初期調整時に遅延制御回路１０はメモリ
１７のデータを読み出して、従来技術で述べたのと同様
にして可変遅延回路７1 〜７n の遅延量を調整すること
ができる。
【００１０】なお、メモリ１７をＩＣテスタ本体２側に
実装してもよい。
実装してもよい。
【００１１】
【発明の効果】この発明では、キャリブレーションボー
ド４または本体２に遅延時間τ1 〜τ n の記憶手段をも
たせたので、各チャネルの遅延時間の測定と、メモリへ
の書込みとは試験前の初期調整時に行う必要はなく、必
要に応じ例えば週１回または月に１回程度適当な時に行
えばよい。通常の初期調整時には、遅延制御回路１０は
メモリ１７のデータを読み出して、遅延回路７1 〜７n
を調整するだけでよいので、従来に比べて極めて短時間
で行える。
ド４または本体２に遅延時間τ1 〜τ n の記憶手段をも
たせたので、各チャネルの遅延時間の測定と、メモリへ
の書込みとは試験前の初期調整時に行う必要はなく、必
要に応じ例えば週１回または月に１回程度適当な時に行
えばよい。通常の初期調整時には、遅延制御回路１０は
メモリ１７のデータを読み出して、遅延回路７1 〜７n
を調整するだけでよいので、従来に比べて極めて短時間
で行える。
【図１】この発明の実施例を示すブロック図。
【図２】従来のＩＣテスタのブロック図。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
G01R 35/00
Claims (3)
- 【請求項１】 タイミング発生器と、そのタイミング発
生器のタイミングに従って、第１〜第ｎ（２以上の整
数）チャネルの測定信号を発生させる信号発生器と、そ
の信号発生器より出力される第１〜第ｎチャネルの測定
信号に遅延を与える第１〜第ｎ可変遅延回路と、第１〜
第ｎ測定ピンと、前記第１〜第ｎ可変遅延回路の出力信
号を入力して前記第１〜第ｎ測定ピンに測定信号（電流
／電圧）を供給する第１〜第ｎドライバと、前記第１〜
第ｎ測定ピンに発生した信号（電圧／電流）を期待値と
比較する第１〜第ｎ比較器と、前記第１〜第ｎ可変遅延
回路の遅延時間を調整する遅延制御回路とを具備するＩ
Ｃテスタ本体と、 被試験ＩＣを実装するＩＣソケットと、前記ＩＣテスタ
本体の第１〜第ｎ測定ピンに接触される第１〜第ｎ入出
力端子と、その第１〜第ｎ入出力端子を前記ＩＣソケッ
トを介して被試験ＩＣの対応する端子に接続する配線と
を有するテストボードと、 前記テストボードの第１〜第ｎ入出力端子の代わりに前
記ＩＣテスタ本体の前記第１〜第ｎ測定ピンに接続され
る第１〜第ｎ端子を有し、前記ＩＣテスタ本体の各チャ
ネルの前記測定信号発生器より前記測定ピンまでの伝搬
遅延時間を測定して、その測定データをＩＣテスタ本体
の前記遅延制御回路に入力するキャリブレーションボー
ドと、 を具備するＩＣテスタにおいて、 前記キャリブレーションボードが、前記第１〜第ｎ端子
に入力された各チャネルの測定信号の一つを切換選択す
るマルチプレクサと、 そのマルチプレクサの出力信号から測定した各チャネル
の伝搬遅延時間を記憶すると共に、それらのデータを前
記遅延制御回路に供給するメモリとを具備することを特
徴とするＩＣテスタ。 - 【請求項２】 請求項１において、前記キャリブレーシ
ョンボードが前記マルチプレクサの出力信号より各チャ
ネルの伝搬遅延時間を測定する回路を内蔵することを特
徴とするＩＣテスタ。 - 【請求項３】 請求項１または２において、前記キャリ
ブレーションボードに設けた前記メモリを前記ＩＣテス
タ本体に実装したことを特徴とするＩＣテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23257495A JP3509043B2 (ja) | 1995-09-11 | 1995-09-11 | Ｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23257495A JP3509043B2 (ja) | 1995-09-11 | 1995-09-11 | Ｉｃテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0980118A JPH0980118A (ja) | 1997-03-28 |
| JP3509043B2 true JP3509043B2 (ja) | 2004-03-22 |
Family
ID=16941486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23257495A Expired - Fee Related JP3509043B2 (ja) | 1995-09-11 | 1995-09-11 | Ｉｃテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3509043B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7043959B2 (en) | 2001-06-07 | 2006-05-16 | Advantest Corporation | Method for calibrating semiconductor test instrument |
| US7154259B2 (en) * | 2003-10-23 | 2006-12-26 | Formfactor, Inc. | Isolation buffers with controlled equal time delays |
| US7978109B1 (en) * | 2010-02-18 | 2011-07-12 | Advantest Corporation | Output apparatus and test apparatus |
| US11567128B2 (en) * | 2020-05-14 | 2023-01-31 | Micron Technology, Inc. | Measurement of internal wire delay |
-
1995
- 1995-09-11 JP JP23257495A patent/JP3509043B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0980118A (ja) | 1997-03-28 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031202 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7426 Effective date: 20031219 |
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