JPS61286768A

JPS61286768A - テスト装置

Info

Publication number: JPS61286768A
Application number: JP60127107A
Authority: JP
Inventors: Yoshihiko Hayashi; 良彦林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-06-13
Filing date: 1985-06-13
Publication date: 1986-12-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はＬＳＩなどの半導体デバイスのテスト装置に係
り、特に高時間精度試験に好適なテスト装置に関するも
のである。

〔発明の背景〕

従来においても、　１９８１年「アイ・イー・イー・イ
ー・テスト・フンファレンス」中の「ア・ハイ・アキュ
ラスイーーコンセプトウーインーベリイー−ハイープレ
クウエンスイー・ピン・エレクトロニクスＪ　（１９８
１１Ｅ　Ｅ　Ｅ　　Ｔｅ５ｔ　Ｃｏｎｆｅｒｅｎｃｅ（
Ｐａｐｅｒ　７．６１５４〜１６６）”Ａ　Ｈ工ＧＨＡ
ＣＣＵＩ（ＡＣＹ　Ｃ０ＮＣＥＰＴ　ＩＮ　ＶＥＲＹ　
ＨＩＧＨＦＲＥＱＵＥＮＣＹ　ＰＩＮ　ＥＬＥＣ丁ＲＯ
ＮＩＣ５”　）に記載のように、半導体デバイスの高時
間精度試験を実現するために、半導体デバイス、即ち被
試験素子に印加する試験波形のタイミング及び、被試験
素子の出力信号と期待値パターンとを比較するタイミン
グの被試験素子ピン間の時間差を自動調整するオートデ
スキュー回路が付加されたテスト装置があった。

しかし、従来のこの種の装置は、テスト周期毎に試験波
形の形状及びタイミングが変更された場合の動的な時間
誤差については配慮されておらず、従ってこのような場
合において高時間精度試験を達成することができないと
いう問題点があった。

〔発明の目的〕

本発明は上記のような問題点を解消するためになされた
もので、テスト周期毎に試験波形やそのタイミングが変
わった場合でも、高時間精度で半導体デバイスの試験を
行うことができるテスト装置を提供することを目的とす
る。

〔発明の概要〕

本発明装置は、被試験素子に印加する波形種類及びその
タイミング設定値の組合せ毎に、試験前に予め測定し、
記憶しておいた所望の試験波形と実際の試験波形との時
間差に基づいて、前記組合せ毎に試験波形のタイミング
を補正するとともに前記被試験素子からの出力信号をデ
ジタルコンパレータで比較するタイミングを補正し、高
時間精度試験を行うものである。

〔発明の実施例〕

以下図面を参照して本発明の詳細な説明する。

第１図は本発明によるテスト装置の一実施例を示すブロ
ック図で、図中１は、被試験素子１２に印加する試験波
形１０７の各種原波形形状１０１及び、それらに応じた
各種期待値パターン１０２（これらを、テストパターン
という）を作成するパターン発生器である。２はタイミ
ング発生器で、前記試験波形１０７のタイミングを設定
するタイミング信号１０５及び、被試験素子１２の出力
信号１０８と前記期待値パターン１０２とを比較判定す
るタイミングを設定するためのストローブ信号１０６（
これらを、タイミング信号という）を作成する。３，４
はタイミング信号１０５．１０６を設定値に従って遅延
させる可変遅延回路、５はテストパターン１０１とタイ
ミング信号１０５を合成して前記試験波形１０７を作成
する波形フォーマツタ、７は同試験波形１０７を被試験
素子１２の論理振幅に変換するドライバである。８は切
換スイッチ、９は被試験索子１２の出力信号を暴準電圧
と比較するコンパレータ、６はコンパレータ９の出力信
号とテストパターン１．０２をタイミング信号１０６に
よって比較するデジタルコンパレータ、１０は上記コン
パレータ９の出力信号とテストパターン１０２との間の
時間差を測定する時間差測定器、１１は可変遅延回路３
，４の設定値を制御するオートデスキュー回路である。

即ち本発明装置は、パターン発生器１によって作成した
テストパターン１０１と、タイミング発生器２によって
作成したタイミング信号１０５とにより、波形フォーマ
ツタ５で試験波形１０７を作成して、ドライバ７を介し
て被試験素子１２に印加する。

被試験素子１２は、その応答として出力信号１０８を出
力する。デジタルコンパレータ６は、コンパレータ９を
介して入力される出力信号１０８とテストパターン１０
２をタイミング信号１０６のタイミングで比較し、被試
験索子１２の良、不良の判定及び動作速度の選別を行う
ものである。

次に上述本発明装置の動作を詳細に説明する。

本発明装置では、まず、被試験素子１２を試験する前に
、被試験素子１２の各ピンに印加する試験波形１０７の
形状種類及びそのタイミング、比較判定のタイミングを
全て測定し、それら測定値とテストパターン１０１及び
そのタイミングの設定値との差（時間差１１０）をオー
トデスキュー回路ｌｌ内のメモリ（図示せず）に記憶す
る。

即ち、試験前、まずスイッチ８をａ側と接続し、被試験
素子１２の各ピンに印加する各々の試験波形１０７につ
いて、すべての種類のテストパターン１０１及びそのタ
イミングの設定値の組合せ毎に、タイミング信号１０５
どの時間差１１０を時間差測定器１０によって測定し、
すべての前記組合せによる時間差１１０が一定となるよ
うに、オートデスキュー回路１１によって可変遅延回路
３を制御可能に設定値１１１をオートデスキュー回路１
１内のメモリに記憶する。次に、スイッチ８を６側と接
続して、試験波形１０７をコンパレータ９に入力し、デ
ジタルコンパレータ６によりタイミング信号１０６と比
較し。

その判定信号１０９をオートデスキュー回路１１に入力
する。この判定信号】０９を参照しながら、オートデス
キュー回路１１は、可変遅延回路４を制御して正しい比
較判定タイミングを行う可変遅延回路４の設定値１１２
を検出して、オートデスキュー回路１１内のメモリに記
憶する。

被試験素子１２を試験する場合は、オートデスキュー回
ｖｒ１１は、タイミング発生器２が作成するテスト周期
信号１０３毎にテストパターン１０１．１０２及びタイ
ミング発生器２で作成するタイミング信号１０５、１０
６の時間設定値を指示するタイミング選択信号１０４を
入力して、事前に計測しておいた可変遅延回路３，４の
設定値１１１．１１２をオートデスキュー回路１１内の
メモリより読出し、可変遅延回路３．４に設定する。

したがって、本発明によるテスト装置は、テストパター
ン１．０１．１０２．タイミング設定値の組合せに関係
なく高時間精度で被試験素子１２を試験することができ
る。

〔発明の効果〕

以上述べたように本発明は、被試験素子に印加したい試
験波形と実際に被試験素子に印加される試験波形との時
間差を、テストパターンとそのタイミング設定値の組合
せ毎に試験前に測定し、記憶しておき、試験時にその記
憶しである時間差に基づいて前記組合せ毎に、試験波形
の出力タイミングを補正するとともに被試験素子からの
出力信号をデジタルコンパレータで比較するタイミング
を補正するようにしたので、テスト周期毎に試験波形や
そのタイミングが変った場合でも高時間精度で半導体デ
バイスの試験を行うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明装置の一実施例を示すブロック図である
。１・・・パターン発生器、２・・・タイミング発生器。３．４・・・可変遅延回路、５・・・波形フォーマツタ
。６・・・デジタルコンパレータ、７・・・ドライバ、８
・・・切換スイッチ、９・・・コンパレータ、１０・・
・時間差測定器、１１・・・オートデスキュー回路、１
２・・・被試験素子、１０１．１０２・・・テストパタ
ーン、　１０５．１０６・・・タイミング信号、１０７
・・・試験波形、１０８・・・被試験素子出力信号、１
１０・・・時間差、　１１１．１１２・・・可変遅延回
路設定値。代理人　弁理士　　　秋　　本　　正　　実第１Ｎ

Claims

【特許請求の範囲】

テストパターンを作成するパターン発生器と、タイミン
グ信号を作成するタイミング発生器と、前記テストパタ
ーンとタイミング信号を合成して被試験素子に印加する
ための試験波形を作成する波形フォーマッタと、前記試
験波形を前記被試験素子の論理振幅に変換するドライバ
と、前記被試験素子からの出力信号を基準電圧と比較す
るコンパレータと、このコンパレータの出力信号と前記
テストパターンとを前記タイミング信号に基づいて比較
するデジタルコンパレータとを備えてなるテスト装置に
おいて、試験開始前に前記テストパターン及びそのタイ
ミングの設定値の組合せ毎に所望の試験波形と前記ドラ
イバから出力される試験波形との時間差を測定する測定
手段と、前記時間差を記憶する記憶手段と、試験時にこ
の記憶手段に記憶された時間差に基づいて前記テストパ
ターン及びそのタイミングの設定値の組合せ毎に試験波
形のタイミングを補正するとともに前記被試験素子から
の出力信号を前記デジタルコンパレータで比較するタイ
ミングを補正する補正手段とを具備することを特徴とす
るテスト装置。