JP3493627B2 - 半球粒状ポリシリコン半導体構造の製造方法 - Google Patents
半球粒状ポリシリコン半導体構造の製造方法Info
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Description
【０００１】発明の技術分野
本発明は集積回路を製造する方法に関し、特にダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）用のス
タック状キャパシタを製造する方法に関する。
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）用のス
タック状キャパシタを製造する方法に関する。
【０００２】発明の背景
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）は半導体メモリの形態で広範に使用されている。こ
うしたＤＲＡＭは、メモリセル・アレイと周辺回路とか
ら構成されている。各メモリセル・アレイは、情報を記
憶又は保存する複数のメモリセルから形成されている。
典型的なメモリセルは、電荷を保存（又は記憶）するキ
ャパシタにアクセスするトランジスタで形成されてい
る。主要な関心事の１つは、各メモリセル・キャパシタ
の記憶容量を最大化することである。この要望は、セル
形成に必要とされるチップ面積の増大無しに、そして好
ましくは、単位セル当たりのチップ面積の低減を可能と
することが、高密度ＤＲＡＭに対する需要の観点で重要
である。
Ｍ）は半導体メモリの形態で広範に使用されている。こ
うしたＤＲＡＭは、メモリセル・アレイと周辺回路とか
ら構成されている。各メモリセル・アレイは、情報を記
憶又は保存する複数のメモリセルから形成されている。
典型的なメモリセルは、電荷を保存（又は記憶）するキ
ャパシタにアクセスするトランジスタで形成されてい
る。主要な関心事の１つは、各メモリセル・キャパシタ
の記憶容量を最大化することである。この要望は、セル
形成に必要とされるチップ面積の増大無しに、そして好
ましくは、単位セル当たりのチップ面積の低減を可能と
することが、高密度ＤＲＡＭに対する需要の観点で重要
である。
【０００３】単位セル当たりにより大きな容量を達成す
る１つの方法は、各セル面積を増大すること無しに、キ
ャパシタ電極の表面積を増大することである。以下の等
式からご理解して頂けるように、容量Ｃはキャパシタ絶
縁体の厚み（ｔｏｘ）、キャパシタ電極の表面積
（Ａ）、並びに、キャパシタ絶縁体の誘電率（ε）によ
って大まかに決定される。 Ｃ＝（ε・Ａ）／ｔｏｘ
る１つの方法は、各セル面積を増大すること無しに、キ
ャパシタ電極の表面積を増大することである。以下の等
式からご理解して頂けるように、容量Ｃはキャパシタ絶
縁体の厚み（ｔｏｘ）、キャパシタ電極の表面積
（Ａ）、並びに、キャパシタ絶縁体の誘電率（ε）によ
って大まかに決定される。 Ｃ＝（ε・Ａ）／ｔｏｘ
【０００４】記憶用キャパシタをコンテナ又は容器形状
に形成することによってキャパシタ電極の表面積を増大
することは当業界において周知である。ＤＲＡＭにおけ
る回路密度を更に増大するために、積み重ねられたキャ
パシタ又はスタック状キャパシタが使用される。これら
のキャパシタは、アクセス装置を含んでいても含んでい
なくともよい基板の上部に実際に積み重ねられる。電極
と云われる導電性材から成る２つ或はそれ以上の層がポ
リシリコン又はポリから形成されて、各電極間に挟まれ
た誘電体層を伴って基板上にデポジットされる。
に形成することによってキャパシタ電極の表面積を増大
することは当業界において周知である。ＤＲＡＭにおけ
る回路密度を更に増大するために、積み重ねられたキャ
パシタ又はスタック状キャパシタが使用される。これら
のキャパシタは、アクセス装置を含んでいても含んでい
なくともよい基板の上部に実際に積み重ねられる。電極
と云われる導電性材から成る２つ或はそれ以上の層がポ
リシリコン又はポリから形成されて、各電極間に挟まれ
た誘電体層を伴って基板上にデポジットされる。
【０００５】Dennison等に対する米国特許第５，３４
０，７６５号には、電極の表面積を増大するように半球
粒状ポリシリコン（ＨＳＧ）で電極面を形成することに
よって、こうしたキャパシタの底部電極の容量を更に増
大させる方法が記載されている。第１として、半導体ウ
ェーハ上のアクセス回路を被覆する酸化物層の一部がコ
ンテナを形成すべく除去される。次いで、底部電極が第
１アモルファス（非晶質）・シリコン層を成長すること
によって形成される。次に第１絶縁層がその非晶質シリ
コン層上に形成される。それからドープされたシリコン
層（不純物がドープされたシリコン層）がその第１絶縁
層上に形成される。続けて第２絶縁層がそのドープされ
たシリコン層上に形成される。最後に、第２非晶質シリ
コン層がその第２絶縁層上に形成される。
０，７６５号には、電極の表面積を増大するように半球
粒状ポリシリコン（ＨＳＧ）で電極面を形成することに
よって、こうしたキャパシタの底部電極の容量を更に増
大させる方法が記載されている。第１として、半導体ウ
ェーハ上のアクセス回路を被覆する酸化物層の一部がコ
ンテナを形成すべく除去される。次いで、底部電極が第
１アモルファス（非晶質）・シリコン層を成長すること
によって形成される。次に第１絶縁層がその非晶質シリ
コン層上に形成される。それからドープされたシリコン
層（不純物がドープされたシリコン層）がその第１絶縁
層上に形成される。続けて第２絶縁層がそのドープされ
たシリコン層上に形成される。最後に、第２非晶質シリ
コン層がその第２絶縁層上に形成される。
【０００６】これらの絶縁層は酸化物或は窒化物で形成
され得て、これら層のデポジション中にそれらの粒界を
凝結する。第１及び第２のアモルファス・シリコン層の
双方と絶縁層とは、ドープされたシリコン層と比べて薄
く形成される。加えて、米国特許第５，４１８，１８０
号、第５，５９７，７５６号、５，１３０，８８５号、
並びに、第５，２９０，７２９号は、「ＩＥＥ Ｔｒａ
ｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ ４
２，Ｎｏ．７，Ｊｕｌｙ １９９５，ｐｐ．１２４７−
５３，“Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉｎｅｄ
Ｓｉ Ｆｏｒｍａｔｉｏｎ ｏｎ ｉｎ−ｓｉｔｕ Ｐ
ｈｏｓｐｈｏｒｏｕｓＤｏｐｅｄ Ａｍｐｈｏｒｐｈｏ
ｕｓ−Ｓｉ Ｅｌｅｃｔｒｏｄｅ ｆｏｒ２５６Ｍｂ
ＤＲＡＭｓ Ｃａｐａｃｉｔｏｒ”」で出版された文献
のように、本発明に関連する背景技術をも提供してい
る。
され得て、これら層のデポジション中にそれらの粒界を
凝結する。第１及び第２のアモルファス・シリコン層の
双方と絶縁層とは、ドープされたシリコン層と比べて薄
く形成される。加えて、米国特許第５，４１８，１８０
号、第５，５９７，７５６号、５，１３０，８８５号、
並びに、第５，２９０，７２９号は、「ＩＥＥ Ｔｒａ
ｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ ４
２，Ｎｏ．７，Ｊｕｌｙ １９９５，ｐｐ．１２４７−
５３，“Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉｎｅｄ
Ｓｉ Ｆｏｒｍａｔｉｏｎ ｏｎ ｉｎ−ｓｉｔｕ Ｐ
ｈｏｓｐｈｏｒｏｕｓＤｏｐｅｄ Ａｍｐｈｏｒｐｈｏ
ｕｓ−Ｓｉ Ｅｌｅｃｔｒｏｄｅ ｆｏｒ２５６Ｍｂ
ＤＲＡＭｓ Ｃａｐａｃｉｔｏｒ”」で出版された文献
のように、本発明に関連する背景技術をも提供してい
る。
【０００７】こうした層の形成後、ウェーハは平面化又
は平滑化され、酸化物がエッチングされて、ドープされ
たシリコン層の両側（両面）にＨＳＧを形成すべくアニ
ーリングされることになる直立コンテナを形成する。絶
縁層はそのドープされたシリコン層を無傷のまま保持し
て、シリコン原子はシリコン界面層を透過することがな
い。誘電体層及び上部キャパシタ・プレートの形成でキ
ャパシタ形成を完了する。
は平滑化され、酸化物がエッチングされて、ドープされ
たシリコン層の両側（両面）にＨＳＧを形成すべくアニ
ーリングされることになる直立コンテナを形成する。絶
縁層はそのドープされたシリコン層を無傷のまま保持し
て、シリコン原子はシリコン界面層を透過することがな
い。誘電体層及び上部キャパシタ・プレートの形成でキ
ャパシタ形成を完了する。
【０００８】より良好にエッチングされ得る改善された
スタック状キャパシタが要望されている。更には、改善
されたＨＳＧ形成とＨＳＧ形成中のドーパントのより良
好な移行とを伴うスタック状キャパシタが要望されてい
る。そして、スタック状キャパシタのコンテナ内におけ
るシリコンから成る多数層形成の改善が要望されてい
る。また、スタック状キャパシタの容量を向上すると共
に、電荷空乏に対しての影響がより少なくなるようなよ
り高い絶縁破壊電圧を伴うキャパシタが要望されてい
る。
スタック状キャパシタが要望されている。更には、改善
されたＨＳＧ形成とＨＳＧ形成中のドーパントのより良
好な移行とを伴うスタック状キャパシタが要望されてい
る。そして、スタック状キャパシタのコンテナ内におけ
るシリコンから成る多数層形成の改善が要望されてい
る。また、スタック状キャパシタの容量を向上すると共
に、電荷空乏に対しての影響がより少なくなるようなよ
り高い絶縁破壊電圧を伴うキャパシタが要望されてい
る。
【０００９】発明の概要
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）用のキャパシタは、基板で支持される未ドープ状態
のシリコン（不純物がドープされていないシリコン）か
ら成る第１層をデポジットすることによって形成され、
重くドープされたシリコン層と未ドープ状態のシリコン
とがそれに追従される。これらのデポジションは、それ
ら層間における酸化物層の形成を最少化或は削減するよ
うに実行される。酸化物のエッチングで未ドープ状態の
シリコンから成る「塗布」層を伴ったドープされたシリ
コンから成る層を有するキャパシタ底部電極を後に残
す。次いで、半球粒状ポリシリコン（ＨＳＧ）がシーデ
ィング(seeding)及びアニーリングによってその塗布層
内に形成される。
Ｍ）用のキャパシタは、基板で支持される未ドープ状態
のシリコン（不純物がドープされていないシリコン）か
ら成る第１層をデポジットすることによって形成され、
重くドープされたシリコン層と未ドープ状態のシリコン
とがそれに追従される。これらのデポジションは、それ
ら層間における酸化物層の形成を最少化或は削減するよ
うに実行される。酸化物のエッチングで未ドープ状態の
シリコンから成る「塗布」層を伴ったドープされたシリ
コンから成る層を有するキャパシタ底部電極を後に残
す。次いで、半球粒状ポリシリコン（ＨＳＧ）がシーデ
ィング(seeding)及びアニーリングによってその塗布層
内に形成される。
【００１０】単位セル面積当たりの高められた容量は、
キャパシタのその底部電極表面を荒くすることによって
提供される。ＨＳＧ形成はそれを初期的な未ドープ状態
のシリコンから成る層内で形成することによって向上さ
せる。各種シリコン層間での酸化物形成を制限すること
で、ＨＳＧ形成に著しい悪影響を与えることなく、中間
の重くドープされた層からのドーパントが塗布層内での
ＨＳＧ形成中に自由に移行又は移動する。
キャパシタのその底部電極表面を荒くすることによって
提供される。ＨＳＧ形成はそれを初期的な未ドープ状態
のシリコンから成る層内で形成することによって向上さ
せる。各種シリコン層間での酸化物形成を制限すること
で、ＨＳＧ形成に著しい悪影響を与えることなく、中間
の重くドープされた層からのドーパントが塗布層内での
ＨＳＧ形成中に自由に移行又は移動する。
【００１１】数多くの異なるタイプのキャパシタが上述
の方法を用いて形成可能である。もしスタック状キャパ
シタが形成されるのであれば、未ドープ状態のシリコン
から成る「塗布」層が何れかの側に伴われたドープされ
たシリコンから成る「ピラー」は側壁を形成する。平面
化及びエッチング段階に引き続いて、ＨＳＧ形成がその
ピラー電極の全露出側部上に生ずる。トレンチ・キャパ
シタの形成は、基板内に形成された溝において、ドープ
されたシリコンから成る層を未ドープ状態のシリコンか
ら成る層で挟んだ状態で、全く同一の方法で形成され
る。次いで、未ドープ状態のシリコンから成る層の内の
少なくとも１つは、それらの層がリソグラフィ及びエッ
チングを被った後にＨＳＧに選択的に変換される。
の方法を用いて形成可能である。もしスタック状キャパ
シタが形成されるのであれば、未ドープ状態のシリコン
から成る「塗布」層が何れかの側に伴われたドープされ
たシリコンから成る「ピラー」は側壁を形成する。平面
化及びエッチング段階に引き続いて、ＨＳＧ形成がその
ピラー電極の全露出側部上に生ずる。トレンチ・キャパ
シタの形成は、基板内に形成された溝において、ドープ
されたシリコンから成る層を未ドープ状態のシリコンか
ら成る層で挟んだ状態で、全く同一の方法で形成され
る。次いで、未ドープ状態のシリコンから成る層の内の
少なくとも１つは、それらの層がリソグラフィ及びエッ
チングを被った後にＨＳＧに選択的に変換される。
【００１２】スタック状キャパシタ・セルを形成する
際、ＢＳＧ（硼素・珪酸・ガラス）、ＰＳＧ（燐・珪酸
・ガラス）、或は、未ドープ状態の酸化物から成る第１
層が、シリコンから成るピラーに対して、所望の深さま
で形成される。この層はピラーに対する支持体を提供
し、構築されるべきより高い、それ故によりおおきなキ
ャパシタ構造を可能とする。第１層には窒化層が追従さ
れ得て、もしＢＰＳＧ（硼素・燐・珪酸・ガラス）層が
その窒化層の上部に形成されたならば、そのＢＰＳＧ層
用のエッチング止めを提供する。
際、ＢＳＧ（硼素・珪酸・ガラス）、ＰＳＧ（燐・珪酸
・ガラス）、或は、未ドープ状態の酸化物から成る第１
層が、シリコンから成るピラーに対して、所望の深さま
で形成される。この層はピラーに対する支持体を提供
し、構築されるべきより高い、それ故によりおおきなキ
ャパシタ構造を可能とする。第１層には窒化層が追従さ
れ得て、もしＢＰＳＧ（硼素・燐・珪酸・ガラス）層が
その窒化層の上部に形成されたならば、そのＢＰＳＧ層
用のエッチング止めを提供する。
【００１３】一実施例において、キャパシタ・セルの底
部電極形成は、デポジション、シーディング、並びに、
アニーリングの諸工程段階が可能な単一ウェーハ・ツー
ルで達成される。これは、ウェーハを各種工程段階間で
移動させる必要がないので、先行技術に比べて、より効
率的で且つより安価であるプロセスを提供する。未ドー
プ状態シリコン層は、全圧力が１気圧以下に維持されな
がら、低圧水素雰囲気内でシラン或はジシランを流動す
ることによって形成されて、それら層が比較的に平滑で
あり、酸化物に対する最小限のトラップを示す。それ故
に、未ドープ状態シリコン層からそうした酸化物を除去
することがより容易であるので、本発明の複数のコンテ
ナが先行技術方法に比べてより接近した隔たりと為せ得
ることで、本発明の長所でもある。
部電極形成は、デポジション、シーディング、並びに、
アニーリングの諸工程段階が可能な単一ウェーハ・ツー
ルで達成される。これは、ウェーハを各種工程段階間で
移動させる必要がないので、先行技術に比べて、より効
率的で且つより安価であるプロセスを提供する。未ドー
プ状態シリコン層は、全圧力が１気圧以下に維持されな
がら、低圧水素雰囲気内でシラン或はジシランを流動す
ることによって形成されて、それら層が比較的に平滑で
あり、酸化物に対する最小限のトラップを示す。それ故
に、未ドープ状態シリコン層からそうした酸化物を除去
することがより容易であるので、本発明の複数のコンテ
ナが先行技術方法に比べてより接近した隔たりと為せ得
ることで、本発明の長所でもある。
【００１４】アニーリング中、ドープされたシリコン層
のドーパントは未ドープ状態の層内へ自由に移行して、
それら未ドープ状態層をドープする。これは更なる有益
性を提供して、製造されたキャパシタが先行技術の対応
物と比べて空乏に対してより影響され難くなっている。
本発明の更なる特徴及び長所は、本発明の様々な実施例
の構造及び動作と共に、添付図面を参照して、以下に詳
細に説明されている。
のドーパントは未ドープ状態の層内へ自由に移行して、
それら未ドープ状態層をドープする。これは更なる有益
性を提供して、製造されたキャパシタが先行技術の対応
物と比べて空乏に対してより影響され難くなっている。
本発明の更なる特徴及び長所は、本発明の様々な実施例
の構造及び動作と共に、添付図面を参照して、以下に詳
細に説明されている。
【００１５】実施例の説明
以下の詳細な説明において、本願の一部を構成すると共
に、発明が実施され得る特定の実施例が例示的目的で示
されている添付図面が参照される。これらの実施例は、
当業者に本発明を実施させることが出来る程に充分詳細
に説明されており、そして理解して頂きたいことは、他
の実施例が利用され得て、本発明の精神及び範囲から逸
脱すること無しに、構造的、論理的、並びに、電気的な
変更等が為され得ることである。それ故に、以下に詳述
する説明は限定的意味合いで捉えられるべきではなく、
本発明の範囲は添付の請求の範囲で規定される。図面中
での符号付けは、図番号に対応した百番台そして千番台
で通常は為されているが、複数の図面中に見ることがで
きる同一構成要素はそれから除外されている。図面中で
の縮尺は、図示された構造の正確な寸法を表していな
い。
に、発明が実施され得る特定の実施例が例示的目的で示
されている添付図面が参照される。これらの実施例は、
当業者に本発明を実施させることが出来る程に充分詳細
に説明されており、そして理解して頂きたいことは、他
の実施例が利用され得て、本発明の精神及び範囲から逸
脱すること無しに、構造的、論理的、並びに、電気的な
変更等が為され得ることである。それ故に、以下に詳述
する説明は限定的意味合いで捉えられるべきではなく、
本発明の範囲は添付の請求の範囲で規定される。図面中
での符号付けは、図番号に対応した百番台そして千番台
で通常は為されているが、複数の図面中に見ることがで
きる同一構成要素はそれから除外されている。図面中で
の縮尺は、図示された構造の正確な寸法を表していな
い。
【００１６】ウェーハ及び基板は、加工工程中の支持用
半導体構造を言及すべく相互交換可能に使用される。こ
れら双方は、シリコン・オン・サファイア（ＳＯＳ）技
法、シリコン・オン・インシュレータ（ＳＯＩ）技法、
ドープド（ドープされた）半導体及びアンドープド（未
ドープ状態の）半導体、基部半導体で支持されたシリコ
ンから成るエピタキシャル層を、当業者には周知のその
他の半導体構造と共に含むものとして理解されるべきで
ある。更には、以下の説明でウェーハ或は基板が参照さ
れる際、先行する工程段階はその基部半導体構造内に領
域／接合を形成すべく利用されていてもよい。それ故
に、以下に詳述する説明は制限的に解釈されるべきでは
なく、本発明の範囲は添付の請求の範囲によって規定さ
れる。
半導体構造を言及すべく相互交換可能に使用される。こ
れら双方は、シリコン・オン・サファイア（ＳＯＳ）技
法、シリコン・オン・インシュレータ（ＳＯＩ）技法、
ドープド（ドープされた）半導体及びアンドープド（未
ドープ状態の）半導体、基部半導体で支持されたシリコ
ンから成るエピタキシャル層を、当業者には周知のその
他の半導体構造と共に含むものとして理解されるべきで
ある。更には、以下の説明でウェーハ或は基板が参照さ
れる際、先行する工程段階はその基部半導体構造内に領
域／接合を形成すべく利用されていてもよい。それ故
に、以下に詳述する説明は制限的に解釈されるべきでは
なく、本発明の範囲は添付の請求の範囲によって規定さ
れる。
【００１７】図１Ａにおいて、未ドープ状態の酸化物、
ＢＳＧ、ＰＳＧ、或は、ＴＥＯＳから成る支持層１０２
を含んだ多層状絶縁側壁は基板１００上に形成されてい
る。またこの基板１００は、ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）を形成するために共通し
て使用される他の回路をも含む。こうした支持層１０２
には、窒化物を含むエッチング止め層１２０が追従され
ている。このエッチング止め層１２０には、ＢＰＳＧ層
１２２が更に追従されて、多層状側壁を完成している。
そうした側壁内に開口部１０３がエッチングされてい
る。この開口部は基板に辿り着くまで延ばすことができ
て、該基板上に形成されたアクティブ領域を露出させる
ことができたり、或は、該開口部を、側壁層内に形成さ
れた回路におそらく接した状態で、基板上の該側壁層内
に形成させることもできる。代替的には、プラグがコン
テナ（容器）の底部内に形成されて所望のアクティブ領
域と接する。
ＢＳＧ、ＰＳＧ、或は、ＴＥＯＳから成る支持層１０２
を含んだ多層状絶縁側壁は基板１００上に形成されてい
る。またこの基板１００は、ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）を形成するために共通し
て使用される他の回路をも含む。こうした支持層１０２
には、窒化物を含むエッチング止め層１２０が追従され
ている。このエッチング止め層１２０には、ＢＰＳＧ層
１２２が更に追従されて、多層状側壁を完成している。
そうした側壁内に開口部１０３がエッチングされてい
る。この開口部は基板に辿り着くまで延ばすことができ
て、該基板上に形成されたアクティブ領域を露出させる
ことができたり、或は、該開口部を、側壁層内に形成さ
れた回路におそらく接した状態で、基板上の該側壁層内
に形成させることもできる。代替的には、プラグがコン
テナ（容器）の底部内に形成されて所望のアクティブ領
域と接する。
【００１８】開口部１０３の形成に続いて、およそ４０
オングストロームから２００オングストロームの間の厚
みを有する実質的に未ドープ状態の非晶質シリコンから
成る第１層１０４が、図１Ｂに示されるように絶縁層上
に形成される。典型的には、未ドープ状態の非晶質シリ
コン１０４は、およそ４５０℃から５２５℃の間の温度
で形成される。その形成は、約１０−８トルの基本圧で
あるがおよそ１０−８から１０−１の範囲内である基本
圧を有する水素環境或は他の不活性環境でのおよそ１０
−３から１０−１トルの範囲内等の１気圧或はそれ以下
の低圧で行われるので、該未ドープ状態の非晶質シリコ
ン１０４は比較的低い表面荒さで形成される。続いて１
００オングストロームから１０００オングストロームの
間の厚みを有する重くドープされたｎ＋型の非晶質シリ
コン層１０６が、図１Ｃに示されるようにこの第１未ド
ープ状態の層１０４上にデポジットされる。層１０６は
ｎ型或はｐ型のドープが為されてもよい。層１０６に対
して共通のドーパントは、砒素、燐、或は、硼素等のｎ
型或はｐ型のドーパントを含む。ドープされた層１０６
は、およそ１０−８から１０−１トルの圧力範囲で５×
１０２０から５×１０２１ｃｍ−３の間のドーピング・
レベルを伴っておよそ４５０℃から６００℃の間の温度
で形成される。
オングストロームから２００オングストロームの間の厚
みを有する実質的に未ドープ状態の非晶質シリコンから
成る第１層１０４が、図１Ｂに示されるように絶縁層上
に形成される。典型的には、未ドープ状態の非晶質シリ
コン１０４は、およそ４５０℃から５２５℃の間の温度
で形成される。その形成は、約１０−８トルの基本圧で
あるがおよそ１０−８から１０−１の範囲内である基本
圧を有する水素環境或は他の不活性環境でのおよそ１０
−３から１０−１トルの範囲内等の１気圧或はそれ以下
の低圧で行われるので、該未ドープ状態の非晶質シリコ
ン１０４は比較的低い表面荒さで形成される。続いて１
００オングストロームから１０００オングストロームの
間の厚みを有する重くドープされたｎ＋型の非晶質シリ
コン層１０６が、図１Ｃに示されるようにこの第１未ド
ープ状態の層１０４上にデポジットされる。層１０６は
ｎ型或はｐ型のドープが為されてもよい。層１０６に対
して共通のドーパントは、砒素、燐、或は、硼素等のｎ
型或はｐ型のドーパントを含む。ドープされた層１０６
は、およそ１０−８から１０−１トルの圧力範囲で５×
１０２０から５×１０２１ｃｍ−３の間のドーピング・
レベルを伴っておよそ４５０℃から６００℃の間の温度
で形成される。
【００１９】重くドープされた層１０６は、図１Ｄに示
されるように、第１の未ドープ状態の層１０４を形成す
る際に用いられたものと同様な条件下且つ同一或は同様
なパラメータを用いて、ドープされた非晶質シリコン層
１０６上に形成される実質的に未ドープ状態の非晶質シ
リコンから成る第２層１０８によって追従される。実質
的に未ドープ状態の層１０４，１０８は、半球粒状ポリ
シリコン（ＨＳＧ）を形成すべく使用される引き続くシ
ーディング(seeding)に対する良好な核形成箇所を提供
する。これらの層は実質的に非晶質であるので、ＨＳＧ
形成の点で補助を為すが、完全な非晶質である必要性は
ない。シリコン層１０４，１０６，１０８は、典型的に
は、シラン或はジシランで形成されている。しかしなが
ら、その代わりに、有機水素化物及び他の水素化物先駆
物質が使用可能である。処理は水素雰囲気内で実行され
て、欲せざる絶縁層、例えば酸化物から成る絶縁層が、
形成中に、シリコン層上に形成されること或はそれらシ
リコン層間に形成されることを防止している。これらシ
リコン層は単一のウェーハ・ツール内で形成されるの
で、環境は迅速に変更され得て、これら層間の酸化防止
の補助を為す。
されるように、第１の未ドープ状態の層１０４を形成す
る際に用いられたものと同様な条件下且つ同一或は同様
なパラメータを用いて、ドープされた非晶質シリコン層
１０６上に形成される実質的に未ドープ状態の非晶質シ
リコンから成る第２層１０８によって追従される。実質
的に未ドープ状態の層１０４，１０８は、半球粒状ポリ
シリコン（ＨＳＧ）を形成すべく使用される引き続くシ
ーディング(seeding)に対する良好な核形成箇所を提供
する。これらの層は実質的に非晶質であるので、ＨＳＧ
形成の点で補助を為すが、完全な非晶質である必要性は
ない。シリコン層１０４，１０６，１０８は、典型的に
は、シラン或はジシランで形成されている。しかしなが
ら、その代わりに、有機水素化物及び他の水素化物先駆
物質が使用可能である。処理は水素雰囲気内で実行され
て、欲せざる絶縁層、例えば酸化物から成る絶縁層が、
形成中に、シリコン層上に形成されること或はそれらシ
リコン層間に形成されることを防止している。これらシ
リコン層は単一のウェーハ・ツール内で形成されるの
で、環境は迅速に変更され得て、これら層間の酸化防止
の補助を為す。
【００２０】次にウェーハは、例えば化学機械的平面化
等によって平面化されて、図１Ｅに示されるように、こ
れらデポジットされたシリコン層１０４，１０６，１０
８の内の欲せざる横方向部分又は側方部を除去する。引
き続いて、ＢＰＳＧ層１２２がエッチング等によって除
去されて、図１Ｆに示されるように、コンテナ（容器）
１１０の形状の底部電極における側壁外部を露出する。
この層１２２は、エッチング（食刻）止めとして機能す
る窒化物或は他の所望誘電体材から形成されるエッチン
グ止め１２０に対して良好な食刻選択性を有すべきであ
る。任意には、層１２２は支持層１０２に対して充分な
食刻選択性を有するので、別のエッチング止め層が何等
必要とされない。これら側壁層１０２，１２０，１２２
の各厚みを変更することによって、結果としてのコンテ
ナに付与される支持体の量は所望に応じて変更可能であ
る。そうした多層状絶縁体は、異なる方法で形成された
他のキャパシタ・コンテナに対する支持体を提供すべく
使用可能でもある。
等によって平面化されて、図１Ｅに示されるように、こ
れらデポジットされたシリコン層１０４，１０６，１０
８の内の欲せざる横方向部分又は側方部を除去する。引
き続いて、ＢＰＳＧ層１２２がエッチング等によって除
去されて、図１Ｆに示されるように、コンテナ（容器）
１１０の形状の底部電極における側壁外部を露出する。
この層１２２は、エッチング（食刻）止めとして機能す
る窒化物或は他の所望誘電体材から形成されるエッチン
グ止め１２０に対して良好な食刻選択性を有すべきであ
る。任意には、層１２２は支持層１０２に対して充分な
食刻選択性を有するので、別のエッチング止め層が何等
必要とされない。これら側壁層１０２，１２０，１２２
の各厚みを変更することによって、結果としてのコンテ
ナに付与される支持体の量は所望に応じて変更可能であ
る。そうした多層状絶縁体は、異なる方法で形成された
他のキャパシタ・コンテナに対する支持体を提供すべく
使用可能でもある。
【００２１】結果としてもたらされるコンテナの側方部
は、未ドープ状態のシリコン層１０４及び１０８を有し
ている「ペンキ」である層によって取り囲まれたドープ
されたシリコンから成る支柱又はピラー(pillar)１０６
を含む。第１非晶質シリコン層１０４は比較的低い表面
荒さを有しているので、絶縁体層１０２の殆どは除去さ
れる。こうして、これらキャパシタは、現行の高密度Ｄ
ＲＡＭにおける０．１８ミクロン等である、コンテナの
径の二十分の一未満のピッチで分離され得る。
は、未ドープ状態のシリコン層１０４及び１０８を有し
ている「ペンキ」である層によって取り囲まれたドープ
されたシリコンから成る支柱又はピラー(pillar)１０６
を含む。第１非晶質シリコン層１０４は比較的低い表面
荒さを有しているので、絶縁体層１０２の殆どは除去さ
れる。こうして、これらキャパシタは、現行の高密度Ｄ
ＲＡＭにおける０．１８ミクロン等である、コンテナの
径の二十分の一未満のピッチで分離され得る。
【００２２】この時点で固有の酸化物が、図１Ｆにおい
て符号１１２で示される外側に露出されたピラー上に残
存している。この固有酸化物は、リソグラフィ法と、フ
ッ化水素酸、塩素、並びに、紫外線光との組み合わせ等
の湿式或は乾式のエッチングとで図１Ｇに示されるよう
に選択的に除去される。固有酸化物の除去は次の工程段
階における改善されたＨＳＧ形成を促進する。
て符号１１２で示される外側に露出されたピラー上に残
存している。この固有酸化物は、リソグラフィ法と、フ
ッ化水素酸、塩素、並びに、紫外線光との組み合わせ等
の湿式或は乾式のエッチングとで図１Ｇに示されるよう
に選択的に除去される。固有酸化物の除去は次の工程段
階における改善されたＨＳＧ形成を促進する。
【００２３】ＨＳＧを選択的に作り出すために、薄く、
平滑で、非晶質であるシリコン層１０４及び１０８は、
それらが露出されているところに、異なる分圧でシラン
或はジシランと組み合わせた、ゲルマニウム、シリコ
ン、チタン等々の化学的種がシーディングされる。ゲル
マニウム・シーディングはおよそ１％以上でおよそ１％
から３０％の範囲内で提供される。このシーディングは
急熱或は低圧の化学蒸着器具内で実行される。シラン或
はジシランは、１０ｓｓｃｍから１００ｓｓｃｍの間の
率で且つ１０ミリトルから２０ミリトルの間の圧力で付
加される。種は１気圧或はそれ以下の圧力で付加され
る。引き続いてＤＲＡＭ１００はアニーリングされて、
未ドープ状態の層１０４，１０８を図１Ｈに示されるよ
うにＨＳＧに変換する。このアニーリングは、およそ４
５０℃から７００℃の範囲内の温度で実行され、未ドー
プ状態の層に対してドーパントの少なくとも部分的な移
行を引き起こすに充分である。結果としての構造は、ド
ープされたピラーから移動したドーパントを有するＨＳ
Ｇから成る層によって取り囲まれたドープされたシリコ
ンから成るピラーを備える。一実施例において、層１０
６はｎ型でドープされ、ゲルマニウムでシーディングさ
れていてもよい。
平滑で、非晶質であるシリコン層１０４及び１０８は、
それらが露出されているところに、異なる分圧でシラン
或はジシランと組み合わせた、ゲルマニウム、シリコ
ン、チタン等々の化学的種がシーディングされる。ゲル
マニウム・シーディングはおよそ１％以上でおよそ１％
から３０％の範囲内で提供される。このシーディングは
急熱或は低圧の化学蒸着器具内で実行される。シラン或
はジシランは、１０ｓｓｃｍから１００ｓｓｃｍの間の
率で且つ１０ミリトルから２０ミリトルの間の圧力で付
加される。種は１気圧或はそれ以下の圧力で付加され
る。引き続いてＤＲＡＭ１００はアニーリングされて、
未ドープ状態の層１０４，１０８を図１Ｈに示されるよ
うにＨＳＧに変換する。このアニーリングは、およそ４
５０℃から７００℃の範囲内の温度で実行され、未ドー
プ状態の層に対してドーパントの少なくとも部分的な移
行を引き起こすに充分である。結果としての構造は、ド
ープされたピラーから移動したドーパントを有するＨＳ
Ｇから成る層によって取り囲まれたドープされたシリコ
ンから成るピラーを備える。一実施例において、層１０
６はｎ型でドープされ、ゲルマニウムでシーディングさ
れていてもよい。
【００２４】側壁層１０２，１２０，１２２の各厚みの
変更も、ＨＳＧに変換されるピラーの全面積を変えるた
めに使用可能であって、結果として容量の微細な制御を
可能としている。支持層１０２の高さを変更することに
よって、該層１０２に隣接する層１０４の部分にはシー
ディングされることがなくなり、それ故にＨＳＧに変換
されない。単なる厚みの変更によって、ピラーに設けら
れた支持体の量と、ＨＳＧに変換される表面積の量との
双方が制御される。
変更も、ＨＳＧに変換されるピラーの全面積を変えるた
めに使用可能であって、結果として容量の微細な制御を
可能としている。支持層１０２の高さを変更することに
よって、該層１０２に隣接する層１０４の部分にはシー
ディングされることがなくなり、それ故にＨＳＧに変換
されない。単なる厚みの変更によって、ピラーに設けら
れた支持体の量と、ＨＳＧに変換される表面積の量との
双方が制御される。
【００２５】選択的なＨＳＧ形成から生ずる幾つかの代
替的な実施例がある。そうした第１代替実施例におい
て、固有酸化物だけが、上述したように、ＨＳＧ形成の
工程段階に先行して層１０４から除去される。これは図
１Ｉに示されるような多層構造となり、層１０４はＨＳ
Ｇを含み、残り各種層はＨＳＧ形成中におけるシーディ
ング及びアニーリングによって相対的に不変のままであ
る。図１Ｊに示される第２代替実施例においては、シー
ディング及びアニーリングに先行しての標準的なリソグ
ラフィ法及びエッチングの採用によって層１０８から酸
化物を除去するだけで、層１０４と同じように、層１０
８だけが選択的にＨＳＧに変換されている。更なるアニ
ーリングによって、層１０６及び層１０８の双方は所望
に応じてＨＳＧに変換され得る。更なる代替実施例で
は、未ドープ状態の層１０８が層１０４及び１０６の形
成に続く既知の方法でＨＳＧとして直にデポジットされ
る。これには、所望に応じて、固有酸化物の除去に続い
て、層１０４のシーディング及びアニーリングが追従さ
れ得る。図１Ｉ及び図１Ｊに示される構造も、上述した
ように絶縁支持層によって選択的且つ部分的に支持され
得る。
替的な実施例がある。そうした第１代替実施例におい
て、固有酸化物だけが、上述したように、ＨＳＧ形成の
工程段階に先行して層１０４から除去される。これは図
１Ｉに示されるような多層構造となり、層１０４はＨＳ
Ｇを含み、残り各種層はＨＳＧ形成中におけるシーディ
ング及びアニーリングによって相対的に不変のままであ
る。図１Ｊに示される第２代替実施例においては、シー
ディング及びアニーリングに先行しての標準的なリソグ
ラフィ法及びエッチングの採用によって層１０８から酸
化物を除去するだけで、層１０４と同じように、層１０
８だけが選択的にＨＳＧに変換されている。更なるアニ
ーリングによって、層１０６及び層１０８の双方は所望
に応じてＨＳＧに変換され得る。更なる代替実施例で
は、未ドープ状態の層１０８が層１０４及び１０６の形
成に続く既知の方法でＨＳＧとして直にデポジットされ
る。これには、所望に応じて、固有酸化物の除去に続い
て、層１０４のシーディング及びアニーリングが追従さ
れ得る。図１Ｉ及び図１Ｊに示される構造も、上述した
ように絶縁支持層によって選択的且つ部分的に支持され
得る。
【００２６】最後に、図２に示されるように、符号２２
２で示される急熱窒化処理に、窒化物或はタンタルペン
トオキサイド（Ｔａ２Ｏ５）、窒化物、ＢＳＴ、或は、
数多くの周知誘電体の内の任意のものであることが可能
であるキャパシタ誘電体２２４の形成が追従され、それ
は単一のウェーハ・ツール或は複数のウェーハ・ツール
群を用いて電極上に全般的に合致して形成される。タン
グステン窒化物（ＷＮ）、チタン窒化物（ＴｉＮ）、或
は、その他の共通して使用される、耐熱性の金属珪化物
及び窒化物、ＨＳＧ上を被覆するＳｉ−Ｇｅ、或はＢＰ
ＳＧ等の殆どのフィルムを含む導電性電極を有する上部
電極導体２２６が、次いで、誘電体層２２４上に形成さ
れる。最終的にはドープされた全般的に合致する上部電
極導体層２２６が上部電極上に形成され、それが完成し
たコンテナ２１４の全アレイに対する共通のキャパシタ
のセルプレートとしての役割を果す。キャパシタ及びＤ
ＲＡＭの形成を完了するための連続的な処理段階が実行
可能であり、当業者には周知である。ＤＲＡＭはそうし
たコンテナを６４×１０６個を上回って有することがで
き、それらの各々が記憶（保存）されるべき１ビットに
対応している。加えて、代替物として用いられる数多く
の過剰セルがある。本発明はこれらセルのより接近した
隔たりを可能して、著しいスペース節約とより高密度の
ＤＲＡＭとを作り出している。
２で示される急熱窒化処理に、窒化物或はタンタルペン
トオキサイド（Ｔａ２Ｏ５）、窒化物、ＢＳＴ、或は、
数多くの周知誘電体の内の任意のものであることが可能
であるキャパシタ誘電体２２４の形成が追従され、それ
は単一のウェーハ・ツール或は複数のウェーハ・ツール
群を用いて電極上に全般的に合致して形成される。タン
グステン窒化物（ＷＮ）、チタン窒化物（ＴｉＮ）、或
は、その他の共通して使用される、耐熱性の金属珪化物
及び窒化物、ＨＳＧ上を被覆するＳｉ−Ｇｅ、或はＢＰ
ＳＧ等の殆どのフィルムを含む導電性電極を有する上部
電極導体２２６が、次いで、誘電体層２２４上に形成さ
れる。最終的にはドープされた全般的に合致する上部電
極導体層２２６が上部電極上に形成され、それが完成し
たコンテナ２１４の全アレイに対する共通のキャパシタ
のセルプレートとしての役割を果す。キャパシタ及びＤ
ＲＡＭの形成を完了するための連続的な処理段階が実行
可能であり、当業者には周知である。ＤＲＡＭはそうし
たコンテナを６４×１０６個を上回って有することがで
き、それらの各々が記憶（保存）されるべき１ビットに
対応している。加えて、代替物として用いられる数多く
の過剰セルがある。本発明はこれらセルのより接近した
隔たりを可能して、著しいスペース節約とより高密度の
ＤＲＡＭとを作り出している。
【００２７】底部電極及びキャパシタの残りの形成は、
単一ウェーハ或は多数ウェーハから成る１つのバッチを
処理する１つ或はそれ以上のツールで実行される。もし
１つのツールが用いられれば、それは急熱化学蒸着（Ｒ
ＴＣＶＤ）反応器のような加熱及びガス流動の能力を有
することが好ましい。使用に適した１つのそうしたツー
ルは、ＡＧＩ，Ｉｎｃ．社製のインテグラ（Ｉｎｔｅｇ
ｒａ）である。低圧化学蒸着（ＬＰＣＶＤ）反応器等の
数多くの他の共通したツールでも稼働する。本発明の底
部電極は単一ツール内で形成可能であるので、ＤＲＡＭ
製造効率は向上され、生産コストは低減される。
単一ウェーハ或は多数ウェーハから成る１つのバッチを
処理する１つ或はそれ以上のツールで実行される。もし
１つのツールが用いられれば、それは急熱化学蒸着（Ｒ
ＴＣＶＤ）反応器のような加熱及びガス流動の能力を有
することが好ましい。使用に適した１つのそうしたツー
ルは、ＡＧＩ，Ｉｎｃ．社製のインテグラ（Ｉｎｔｅｇ
ｒａ）である。低圧化学蒸着（ＬＰＣＶＤ）反応器等の
数多くの他の共通したツールでも稼働する。本発明の底
部電極は単一ツール内で形成可能であるので、ＤＲＡＭ
製造効率は向上され、生産コストは低減される。
【００２８】図３には、ウェーハ３００上のその他の回
路の上部に形成されたコンテナ３１４が示されている。
層１０６はポリ・プラグ３１３を介してアクティブ領域
３１１と結合している。他の回路は酸化物層３１８内に
形成されたワード線３１６を含む。窒化層３２０は、コ
ンテナ３１４が形成された開口部形成用のエッチング止
めとして使用されたものである。代替的には、ＴＥＯＳ
がエッチング止めとして使用可能であり、ＢＰＳＧがコ
ンテナ形成用のエッチングされる材料である。この図面
は、本発明で説明される方法を用いてスタック状キャパ
シタ形成の万能性を図示している。キャパシタを基板の
上部の何れかに形成する能力は、ＤＲＡＭデバイス内に
おける更に稠密した回路をも可能としている。
路の上部に形成されたコンテナ３１４が示されている。
層１０６はポリ・プラグ３１３を介してアクティブ領域
３１１と結合している。他の回路は酸化物層３１８内に
形成されたワード線３１６を含む。窒化層３２０は、コ
ンテナ３１４が形成された開口部形成用のエッチング止
めとして使用されたものである。代替的には、ＴＥＯＳ
がエッチング止めとして使用可能であり、ＢＰＳＧがコ
ンテナ形成用のエッチングされる材料である。この図面
は、本発明で説明される方法を用いてスタック状キャパ
シタ形成の万能性を図示している。キャパシタを基板の
上部の何れかに形成する能力は、ＤＲＡＭデバイス内に
おける更に稠密した回路をも可能としている。
【００２９】図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４
Ｅ、並びに、図４Ｆにおいて、４１０で全般的に示され
るトレンチ・キャパシタは、図１Ａ乃至図１Ｈのスタッ
ク状キャパシタを形成するために用いられた図面と同様
の概念及びプロセス・フローを用いて形成される。先ず
トレンチ（溝）４０２は基板４００内に形成される。先
に述べたように、基板は絶縁体上に形成されたシリコン
或は他の半導体材をも含み得る。トレンチはトレンチ・
マスクを用いてパターンニングされて、周知の方法で形
成される。次に、およそ４０オングストロームから２０
０オングストロームの間の厚みを有する未ドープ状態の
非晶質シリコンから成る層４０４が、トレンチ４０２の
表面上に、通常のデポジション技法等によって図４Ｂに
示されるように形成される。典型的には、未ドープ状態
の非晶質シリコン４０４はおよそ４５０℃から５２５℃
の間の温度で形成される。その形成は、約１０−８トル
の基本圧であるがおよそ１０−８から１０−１の範囲内
である基本圧を有する水素環境或は他の不活性環境での
およそ１０−３から１０−１トルの範囲内等の１気圧或
はそれ以下の低圧で行われるので、該未ドープ状態の非
晶質シリコン４０４は比較的低い表面荒さで形成され
る。続いて１００オングストロームから１０００オング
ストロームの間の厚みを有する重くドープされた非晶質
シリコン４０６が、図４Ｃに示されるようにこの第１未
ドープ状態の層４０４上にデポジットされる。共通のド
ーパントは、砒素、燐、或は、硼素等のｐ型或はｎ型の
ドーパントを含む。ドープされた層４０６は、およそ１
０−８から１０−１トルの圧力範囲で５×１０２０から
５×１０２１ｃｍ−３の間のドーピング・レベルを伴っ
ておよそ４５０℃から６００℃の間の温度で形成され
る。
Ｅ、並びに、図４Ｆにおいて、４１０で全般的に示され
るトレンチ・キャパシタは、図１Ａ乃至図１Ｈのスタッ
ク状キャパシタを形成するために用いられた図面と同様
の概念及びプロセス・フローを用いて形成される。先ず
トレンチ（溝）４０２は基板４００内に形成される。先
に述べたように、基板は絶縁体上に形成されたシリコン
或は他の半導体材をも含み得る。トレンチはトレンチ・
マスクを用いてパターンニングされて、周知の方法で形
成される。次に、およそ４０オングストロームから２０
０オングストロームの間の厚みを有する未ドープ状態の
非晶質シリコンから成る層４０４が、トレンチ４０２の
表面上に、通常のデポジション技法等によって図４Ｂに
示されるように形成される。典型的には、未ドープ状態
の非晶質シリコン４０４はおよそ４５０℃から５２５℃
の間の温度で形成される。その形成は、約１０−８トル
の基本圧であるがおよそ１０−８から１０−１の範囲内
である基本圧を有する水素環境或は他の不活性環境での
およそ１０−３から１０−１トルの範囲内等の１気圧或
はそれ以下の低圧で行われるので、該未ドープ状態の非
晶質シリコン４０４は比較的低い表面荒さで形成され
る。続いて１００オングストロームから１０００オング
ストロームの間の厚みを有する重くドープされた非晶質
シリコン４０６が、図４Ｃに示されるようにこの第１未
ドープ状態の層４０４上にデポジットされる。共通のド
ーパントは、砒素、燐、或は、硼素等のｐ型或はｎ型の
ドーパントを含む。ドープされた層４０６は、およそ１
０−８から１０−１トルの圧力範囲で５×１０２０から
５×１０２１ｃｍ−３の間のドーピング・レベルを伴っ
ておよそ４５０℃から６００℃の間の温度で形成され
る。
【００３０】重くドープされた層４０６は、図４Ｄに示
されるように、第１の未ドープ状態の層４０４を形成す
る際に用いられたものと同様な条件下且つ同一或は同様
なパラメータを用いて、ドープされた非晶質シリコン層
４０６上に形成される未ドープ状態の非晶質シリコンか
ら成る第２層４０８によって追従される。この未ドープ
状態の層４０８は、半球粒状ポリシリコン（ＨＳＧ）を
形成すべく使用される引き続くシーディング(seeding)
に対する良好な核形成箇所を提供する。これらのシリコ
ン層４０４，４０６，４０８は、典型的には、シラン或
はジシランで形成されている。しかしながら、その代わ
りに、有機水素化物及び他の水素化物先駆物質が使用可
能である。処理は水素雰囲気内で実行されて、欲せざる
絶縁層、例えば酸化物から成る絶縁層が、形成中に、シ
リコン層上に形成されること或はそれらシリコン層間に
形成されることを防止している。
されるように、第１の未ドープ状態の層４０４を形成す
る際に用いられたものと同様な条件下且つ同一或は同様
なパラメータを用いて、ドープされた非晶質シリコン層
４０６上に形成される未ドープ状態の非晶質シリコンか
ら成る第２層４０８によって追従される。この未ドープ
状態の層４０８は、半球粒状ポリシリコン（ＨＳＧ）を
形成すべく使用される引き続くシーディング(seeding)
に対する良好な核形成箇所を提供する。これらのシリコ
ン層４０４，４０６，４０８は、典型的には、シラン或
はジシランで形成されている。しかしながら、その代わ
りに、有機水素化物及び他の水素化物先駆物質が使用可
能である。処理は水素雰囲気内で実行されて、欲せざる
絶縁層、例えば酸化物から成る絶縁層が、形成中に、シ
リコン層上に形成されること或はそれらシリコン層間に
形成されることを防止している。
【００３１】次に図４Ｅに示されるように、標準的な平
面化技法によってこれらデポジットされたシリコン層４
０４，４０６，４０８の内の欲せざる横方向部分又は側
方部が除去される。この時点で、固有の酸化物がトレン
チ・キャパシタの露出された側壁上に残存する。この固
有酸化物は、フッ化水素酸、塩素、並びに、紫外線光と
の組み合わせ等による湿式或は乾式のエッチングで図４
Ｅに示されるように除去される。固有酸化物の除去は次
の工程段階における改善されたＨＳＧ形成を促進する。
面化技法によってこれらデポジットされたシリコン層４
０４，４０６，４０８の内の欲せざる横方向部分又は側
方部が除去される。この時点で、固有の酸化物がトレン
チ・キャパシタの露出された側壁上に残存する。この固
有酸化物は、フッ化水素酸、塩素、並びに、紫外線光と
の組み合わせ等による湿式或は乾式のエッチングで図４
Ｅに示されるように除去される。固有酸化物の除去は次
の工程段階における改善されたＨＳＧ形成を促進する。
【００３２】ＨＳＧを作り出すために、薄く、平滑で、
非晶質であるシリコン層４０８には、異なる分圧でシラ
ン或はジシランと組み合わせた、ゲルマニウム、シリコ
ン、或は、チタン等々の化学的種がシーディングされ
る。このシーディングは急熱或は低圧の化学蒸着器具内
で実行される。シラン或はジシランは、１０ｓｓｃｍか
ら１００ｓｓｃｍの間の率で且つ１０ミリトルから２０
ミリトルの間の圧力で付加される。種は１気圧或はそれ
以下の圧力で付加される。引き続いてアニーリングが実
行されて、未ドープ状態の層４０８をＨＳＧに変換し、
底部キャパシタ電極の形成を完成する。このアニーリン
グは、およそ４５０℃から７００℃の範囲内の温度で実
行され、未ドープ状態の層に対してドーパントの少なく
とも部分的な移行を引き起こすに充分である。
非晶質であるシリコン層４０８には、異なる分圧でシラ
ン或はジシランと組み合わせた、ゲルマニウム、シリコ
ン、或は、チタン等々の化学的種がシーディングされ
る。このシーディングは急熱或は低圧の化学蒸着器具内
で実行される。シラン或はジシランは、１０ｓｓｃｍか
ら１００ｓｓｃｍの間の率で且つ１０ミリトルから２０
ミリトルの間の圧力で付加される。種は１気圧或はそれ
以下の圧力で付加される。引き続いてアニーリングが実
行されて、未ドープ状態の層４０８をＨＳＧに変換し、
底部キャパシタ電極の形成を完成する。このアニーリン
グは、およそ４５０℃から７００℃の範囲内の温度で実
行され、未ドープ状態の層に対してドーパントの少なく
とも部分的な移行を引き起こすに充分である。
【００３３】一実施例において、層４０８は公知の方法
でＨＳＧを直接的にデポジットすることによって形成さ
れる。更なる実施例において、様々な層をアニーリング
の時間を変えることによってＨＳＧに変換することが可
能であり、例えば層４０８及び４０６の双方をＨＳＧに
変換する。層４０４も所望に応じてＨＳＧに変換可能で
あるか、或は、トレンチ・キャパシタ内において完全に
省くことができる。
でＨＳＧを直接的にデポジットすることによって形成さ
れる。更なる実施例において、様々な層をアニーリング
の時間を変えることによってＨＳＧに変換することが可
能であり、例えば層４０８及び４０６の双方をＨＳＧに
変換する。層４０４も所望に応じてＨＳＧに変換可能で
あるか、或は、トレンチ・キャパシタ内において完全に
省くことができる。
【００３４】最後に、窒化物或はタンタルペントオキサ
イド（Ｔａ２Ｏ５）、或は、数多くの周知誘電体の内の
任意のものであることが可能であるキャパシタ誘電体
が、上記同一の単一ウェーハ・ツール或は複数のウェー
ハ・ツール群を用いて底部電極上に全般的に合致して形
成される。次いで、ドープされた全般的に合致したシリ
コン層がセル誘電体上に形成されて、完成済みトレンチ
・キャパシタの全アレイに対する共通キャパシタ・セル
プレートとしての役割を果たす。次いで、キャパシタ及
びＤＲＡＭの形成を完了すべく連続的な処理加工段階が
実行され得るが、当業者には公知である。
イド（Ｔａ２Ｏ５）、或は、数多くの周知誘電体の内の
任意のものであることが可能であるキャパシタ誘電体
が、上記同一の単一ウェーハ・ツール或は複数のウェー
ハ・ツール群を用いて底部電極上に全般的に合致して形
成される。次いで、ドープされた全般的に合致したシリ
コン層がセル誘電体上に形成されて、完成済みトレンチ
・キャパシタの全アレイに対する共通キャパシタ・セル
プレートとしての役割を果たす。次いで、キャパシタ及
びＤＲＡＭの形成を完了すべく連続的な処理加工段階が
実行され得るが、当業者には公知である。
【００３５】理解して頂きたいことは、上述の説明は例
示目的であり、制限的な意図はないことである。他の数
多くの実施例が、上述の説明を吟味した当業者には明ら
かとなろう。例えば、記憶電極の形状は単純な立方体構
造、円筒状構造、フィン・タイプ構造、或はスタック状
トレンチ・タイプ構造であることが可能である。更に
は、本発明は、スタック状キャパシタの底部電極用に３
次元コンテナの形成を説明している。しかしながら、当
業者には既知のミニスタック状や蜂の巣状を含む他の電
極構造が同様の方法で形成され得る。更には、キャパシ
タを形成する方法はＤＲＡＭ以外のメモリ・デバイスに
用いることができる。事実上、一般的な回路に用いられ
るが、データ記憶用ではないキャパシタを作り出すべく
使用され得る。選択的なＳｉ−Ｇｅフィルムがデポジッ
トされ得て、Ｇｅシーディングを為してＨＳＧを形成す
べくアニーリングを為すことが追従される。次いで、窒
化物及びタンタルのフィルム或はＢＳＴ誘電体フィルム
が、誘電体を形成すべく上部にデポジットされ得る。そ
れ故に本発明の範囲は、そうした請求の範囲が享受する
均等物の全範囲と共に、添付の請求の範囲を参照して決
定されるべきである。 ［図面の簡単な説明］
示目的であり、制限的な意図はないことである。他の数
多くの実施例が、上述の説明を吟味した当業者には明ら
かとなろう。例えば、記憶電極の形状は単純な立方体構
造、円筒状構造、フィン・タイプ構造、或はスタック状
トレンチ・タイプ構造であることが可能である。更に
は、本発明は、スタック状キャパシタの底部電極用に３
次元コンテナの形成を説明している。しかしながら、当
業者には既知のミニスタック状や蜂の巣状を含む他の電
極構造が同様の方法で形成され得る。更には、キャパシ
タを形成する方法はＤＲＡＭ以外のメモリ・デバイスに
用いることができる。事実上、一般的な回路に用いられ
るが、データ記憶用ではないキャパシタを作り出すべく
使用され得る。選択的なＳｉ−Ｇｅフィルムがデポジッ
トされ得て、Ｇｅシーディングを為してＨＳＧを形成す
べくアニーリングを為すことが追従される。次いで、窒
化物及びタンタルのフィルム或はＢＳＴ誘電体フィルム
が、誘電体を形成すべく上部にデポジットされ得る。そ
れ故に本発明の範囲は、そうした請求の範囲が享受する
均等物の全範囲と共に、添付の請求の範囲を参照して決
定されるべきである。 ［図面の簡単な説明］
【図１】図１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１
Ｇ、１Ｈ、１Ｉ、並びに、１Ｊは、本発明に従った、ス
タック状キャパシタの各形成段階での断面図である。
Ｇ、１Ｈ、１Ｉ、並びに、１Ｊは、本発明に従った、ス
タック状キャパシタの各形成段階での断面図である。
【図２】図２は、本発明に従った、完成済みスタック状
キャパシタの断面図である。
キャパシタの断面図である。
【図３】図３は、本発明に従った、アクセス回路の上部
に形成された完成済みスタック状キャパシタの断面図で
ある。
に形成された完成済みスタック状キャパシタの断面図で
ある。
【図４】図４Ａ、４Ｂ、４Ｃ、４Ｄ、４Ｅ、並びに、４
Ｆは、本発明に従った、トレンチ（溝）・キャパシタの
各形成段階での断面図である。
Ｆは、本発明に従った、トレンチ（溝）・キャパシタの
各形成段階での断面図である。
１００，３００，４００ 基板
１０２ 未ドープ状態の酸化物
１０３ 開口部
１０４，１０８ 実質的に未ドープ状態の非晶質シリ
コン １０６ 重くドープされた非晶質シリコン層 １１０ 底部電極（コンテナ） １２０ エッチング止め層 １２２ ＢＰＳＧ層 ２２４ キャパシタ誘電体層 ２２６ ドープされたポリ層
コン １０６ 重くドープされた非晶質シリコン層 １１０ 底部電極（コンテナ） １２０ エッチング止め層 １２２ ＢＰＳＧ層 ２２４ キャパシタ誘電体層 ２２６ ドープされたポリ層
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−335842（ＪＰ，Ａ)
特開 平３−263370（ＪＰ，Ａ)
特開 平６−29465（ＪＰ，Ａ)
特開 平８−306646（ＪＰ，Ａ)
特開 平６−314774（ＪＰ，Ａ)
特開 平９−92798（ＪＰ，Ａ)
特開 平10−303388（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (40)
- 【請求項１】 基板で支持された絶縁層内における、壁
部及び底部を有する開口部内にキャパシタの内の少なく
とも一部を形成する方法であって、 前記開口部内に実質的に未ドープ状態の非晶質シリコン
から成る層を形成する段階と、 前記実質的に未ドープ状態の非晶質シリコンから成る層
上に重くドープされたシリコンから成る層を形成する段
階と、 前記重くドープされたシリコンから成る層上に実質的に
未ドープ状態の非晶質シリコンから成る別の層を形成す
る段階と、 前記形成段階が、各種層間において酸化物の形成を防止
すべく著しい酸素量を含まない環境での単一処理ツール
内で実行される段階と、 絶縁層の内の選択された部分を除去して、前記開口部の
壁部上に形成された前記シリコン層の各種部分を含むピ
ラーを露出する段階と、 前記未ドープ状態の非晶質シリコン層にシーディングす
る段階と、 前記シリコン層をアニーリングして、前記未ドープ状態
のシリコン層をＨＳＧに変換する段階と、 の諸段階を含む方法。 - 【請求項２】 前記未ドープ状態の非晶質シリコン層の
各々が、４０オングストロームから２００オングストロ
ームの間の厚みを有する、請求項１に記載の方法。 - 【請求項３】 前記未ドープ状態の非晶質シリコン層
が、４５０℃から５２５℃の間の温度で形成される、請
求項１に記載の方法。 - 【請求項４】 前記重くドープされた非晶質シリコン層
が、４５０℃から６００℃の間の温度で形成される、請
求項１に記載の方法。 - 【請求項５】 前記重くドープされた非晶質シリコン層
が、５×１０２０から５×１０２１ｃｍ−３の間のドー
ピング・レベルで形成される、請求項１に記載の方法。 - 【請求項６】 前記シーディング段階に先行して、前記
ピラーから酸化物を除去する段階を更に含む、請求項１
に記載の方法。 - 【請求項７】 前記酸化物が、フッ化水素酸、塩素、並
びに、紫外線光を用いて除去される、請求項６に記載の
方法。 - 【請求項８】 前記シーディングが、１０ミリトルから
２０ミリトルの間の圧力でシランによって実行される、
請求項１に記載の方法。 - 【請求項９】 前記シリコン層を形成する前記段階が、
水素環境において実行される、請求項１に記載の方法。 - 【請求項１０】 基板で支持された絶縁層における開口
部内にスタック状キャパシタの内の少なくとも一部を形
成する方法であって、 各種層間に酸化物が何等形成されない状態で、実質的に
未ドープ状態の非晶質シリコンから成る層で挟まれた重
くドープされたシリコンから成るピラーを含む底部電極
コンテナを形成する段階と、 前記実質的に未ドープ状態の非晶質シリコンから成る層
をＨＳＧに変換する段階と、 の諸段階を含む方法。 - 【請求項１１】 前記未ドープ状態のシリコン層の各々
が、４０オングストロームから２００オングストローム
の間の厚みを有する、請求項１０に記載の方法。 - 【請求項１２】 前記未ドープ状態のシリコン層が、４
５０℃から５２５℃の間の温度で形成される、請求項１
０に記載の方法。 - 【請求項１３】 前記ドープされたシリコン層が、４５
０℃から６００℃の間の温度で形成される、請求項１０
に記載の方法。 - 【請求項１４】 前記ドープされたシリコン層が、５×
１０２０から５×１０２１ｃｍ−３の間のドーピング・
レベルで形成される、請求項１０に記載の方法。 - 【請求項１５】 前記アニーリング段階に先行して、前
記ピラーから酸化物を除去する段階を更に含む、請求項
１０に記載の方法。 - 【請求項１６】 前記酸化物が、フッ化水素酸、塩素、
並びに、紫外線光を用いて除去される、請求項１５に記
載の方法。 - 【請求項１７】 前記変換段階が、前記未ドープ状態の
シリコン層の内の少なくとも１つを１０ミリトルから２
０ミリトルの間の圧力でシランでシーディングして、前
記底部電極をアニーリングする段階を含む、請求項１０
に記載の方法。 - 【請求項１８】 前記シリコン層が、著しい量の酸素を
含有しない環境における単一処理ツール内で形成され
る、請求項１０に記載の方法。 - 【請求項１９】 前記シリコン層を形成する前記段階
が、水素環境において実行される、請求項１８に記載の
方法。 - 【請求項２０】 基板で支持されたキャパシタの底部電
極を形成する方法であって、 各種層間に酸化物が何等形成されない状態で、実質的に
未ドープ状態の非晶質シリコンから成る層で挟まれた重
くドープされたシリコンから成るピラーを含む底部電極
コンテナを形成する段階と、 前記シリコンから成る層の内の少なくとも１つをＨＳＧ
に変換する段階と、の諸段階を含む方法。 - 【請求項２１】 前記未ドープ状態のシリコン層の内の
少なくとも１つが、４０オングストロームから２００オ
ングストロームの間の厚みを有し、４５０℃から５２５
℃の間の温度で形成される、請求項２０に記載の方法。 - 【請求項２２】 前記ドープされたシリコン層が、５×
１０２０から５×１０２１ｃｍ−３の間のドーピング・
レベルによって、４５０℃から６００℃の間の温度で形
成される、請求項２０に記載の方法。 - 【請求項２３】 前記アニーリング段階に先行して、フ
ッ化水素酸、塩素、並びに、紫外線光を用いて前記未ド
ープ状態のシリコンから成る層の内の少なくとも１つか
ら酸化物を除去する段階を更に含む、請求項２０に記載
の方法。 - 【請求項２４】 前記変換段階が、前記未ドープ状態の
シリコン層の内の少なくとも１つを１０ミリトルから２
０ミリトルの間の圧力でシランでシーディングして、前
記底部電極をアニーリングする段階を含む、請求項２０
に記載の方法。 - 【請求項２５】 前記シリコン層が、著しい量の酸素を
含有しない水素環境における単一処理ツール内で形成さ
れる、請求項２０に記載の方法。 - 【請求項２６】 前記変換段階が、前記未ドープ状態の
シリコン層の内の少なくとも１つをおよそ１％から３０
％のゲルマニウムでシーディングして、前記底部電極を
アニーリングする段階を含む、請求項２０に記載の方
法。 - 【請求項２７】 前記重くドープされたシリコンから成
るピラーが、ｎ＋型にドープされている、請求項２０に
記載の方法。 - 【請求項２８】 前記重くドープされたシリコンから成
るピラーをゲルマニウムでシーディングする段階を更に
含む、請求項２７に記載の方法。 - 【請求項２９】 基板で支持された絶縁層にキャパシタ
を形成する方法であって、 前記絶縁層の第１部分を除去して開口部を形成する段階
と、 前記絶縁層上に未ドープ状態の非晶質シリコンから成る
第１層を形成する段階と、 前記第１シリコン層上にドープされた非晶質シリコンか
ら成る層を形成する段階と、 前記ドープされたシリコン層上に未ドープ状態の非晶質
シリコンから成る第２層を形成する段階であり、前記シ
リコン層の各々が酸素が実質的に欠如した環境で形成さ
れて、それらシリコン層間に酸化物層が何等形成されな
いことから成る段階と、 前記誘電体層を平面化して、前記未ドープ状態のシリコ
ンから成る層で塗られたドープされたシリコンから成る
ピラーを含むコンテナを形成する段階と、 前記絶縁層の選択された部分を除去して、前記コンテナ
の外部側壁を露出する段階と、 前記外部側壁から酸化物を除去する段階と、 前記第１及び第２の層にシーディングする段階と、 前記シリコン層をアニーリングして、前記第１及び第２
の層をＨＳＧに変換する段階と、 の諸段階を含む方法。 - 【請求項３０】 前記絶縁層が、良好なエッチング選択
性を有する２つの層を含む、請求項２９に記載の方法。 - 【請求項３１】 基板で支持された絶縁層にスタック状
キャパシタを形成する方法であって、 前記絶縁層の第１部分を除去して開口部を形成する段階
と、 前記絶縁層上に４５０℃から５２５℃の間の温度で未ド
ープ状態の非晶質シリコンから成る第１層を形成する段
階であり、該第１層が４０オングストロームから２００
オングストロームの間の厚みを有することから成る段階
と、 前記第１シリコン層上にドープされた非晶質シリコンか
ら成る層を形成する段階であり、該ドープされた非晶質
シリコンから成る層が５×１０２０から５×１０２１ｃ
ｍ−３の間のドーピング・レベルによって、４５０℃か
ら６００℃の間の温度で形成されることから成る段階
と、 ４５０℃から５２５℃の間の温度で未ドープ状態の非晶
質シリコンから成る第２層を形成する段階であり、該第
２層が前記ドープされたシリコン層上で４０オングスト
ロームから２００オングストロームの厚みを有してお
り、前記シリコンから成る各種層が酸素が実質的に欠如
された環境で形成されて、それらシリコン層間に酸化物
層が何等形成されていないことから成る段階と、 前記誘電体層を平面化して、前記未ドープ状態の非晶質
シリコンから成る層で塗られたドープされたシリコンか
ら成るピラーを含むコンテナを形成する段階と、 前記絶縁層の第２部分を除去して、前記コンテナの外部
側壁を露出する段階と、 前記外部側壁から酸化物を除去する段階と、 前記第１及び第２の層を１０ミリトルから２０ミリトル
の圧力でシランによってシーディングする段階と、 前記シリコン層をアニーリングして、前記第１及び第２
の層をＨＳＧに変換する段階と、 の諸段階を含む方法。 - 【請求項３２】 基板で支持されたキャパシタの内の少
なくとも一部を形成する方法であって、 各種層間に酸化物が何等形成されない状態で、実質的に
未ドープ状態の非晶質シリコンから成る層で挟まれた重
くドープされたシリコンから成るピラーを含む底部電極
コンテナを形成する段階と、 前記実質的に未ドープ状態の非晶質シリコンから成る少
なくとも１つの選択された層をＨＳＧに変換する段階
と、 の諸段階から成る方法。 - 【請求項３３】 前記実質的に未ドープ状態の非晶質シ
リコンから成る１つの選択された層と前記ピラーとをＨ
ＳＧに変換する、請求項３２に記載の方法。 - 【請求項３４】 基板で支持されたトレンチ・キャパシ
タの内の少なくとも一部を形成する方法であって、 前記基板に溝を形成する段階と、 各種層間に酸化物が何等形成されない状態で、実質的に
未ドープ状態の非晶質シリコンから成る層で挟まれた重
くドープされたシリコンから成るピラーを含む底部電極
コンテナを前記溝内に形成する段階と、 前記実質的に未ドープ状態の非晶質シリコンから成る少
なくとも１つの選択された層をＨＳＧに変換する段階
と、 の諸段階を含む方法。 - 【請求項３５】 基板で支持されたキャパシタの内の少
なくとも一部を形成する方法であって、 前記基板上に実質的に未ドープ状態のシリコンから成る
層を形成する段階と、 前記実質的に未ドープ状態のシリコンから成る層上に重
くドープされたシリコンから成る層を形成する段階と、 前記重くドープされたシリコンから成る層上に半球粒状
ポリシリコンを直にデポジットする段階であり、該半球
粒状ポリシリコンのデポジットが各種層間の酸化物の形
成を防止すべく著しい量の酸素を含有しない環境におい
て実行される段階と、 の諸段階を含む方法。 - 【請求項３６】 基板で支持されたキャパシタを形成す
る方法であって、 各種層間に酸化物が何等形成されない状態で、実質的に
未ドープ状態の非晶質シリコンから成る層で挟まれた重
くドープされたシリコンから成るピラーを含む底部電極
コンテナを形成する段階と、 前記実質的に未ドープ状態の非晶質シリコンから成る層
の内の選択された層をＨＳＧに変換する段階と、 前記ＨＳＧの上部に誘電体層を形成する段階と、 前記誘電体層の上部に上部電極を形成する段階と、 の諸段階を含む方法。 - 【請求項３７】 前記誘電体層が、Ｔａ２Ｏ５、ＢＳ
Ｔ、並びに、窒化物から成るグループから選択された誘
電体を含む、請求項３６に記載の方法。 - 【請求項３８】 前記上部電極が、耐熱性の金属珪化物
及び窒化物から成るグループから選択された導体を含
む、請求項３６に記載の方法。 - 【請求項３９】 前記上部電極が、ＷＮ及びＴｉＮから
成るグループから選択された導体を含む、請求項３６に
記載の方法。 - 【請求項４０】 基板で支持されたキャパシタの底部電
極を形成する方法であって、 Ｓｉ−Ｇｅフィルムを含む底部電極コンテナを形成する
段階と、 前記Ｓｉ−ＧｅフィルムをＧｅでシーディングする段階
と、 前記底部電極をアニーリングして、前記Ｓｉ−Ｇｅフィ
ルムをＨＳＧに変換する段階と、 の諸段階を含む方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/892,188 | 1997-07-14 | ||
| US08/892,188 US6255159B1 (en) | 1997-07-14 | 1997-07-14 | Method to form hemispherical grained polysilicon |
| PCT/US1998/014356 WO1999004434A2 (en) | 1997-07-14 | 1998-07-10 | Hemispherical grained polysilicon semiconductor capacitor structure and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001510945A JP2001510945A (ja) | 2001-08-07 |
| JP3493627B2 true JP3493627B2 (ja) | 2004-02-03 |
Family
ID=25399520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000503557A Expired - Fee Related JP3493627B2 (ja) | 1997-07-14 | 1998-07-10 | 半球粒状ポリシリコン半導体構造の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6255159B1 (ja) |
| JP (1) | JP3493627B2 (ja) |
| KR (1) | KR100560583B1 (ja) |
| AU (1) | AU8393598A (ja) |
| TW (1) | TW425700B (ja) |
| WO (1) | WO1999004434A2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5937314A (en) * | 1997-02-28 | 1999-08-10 | Micron Technology, Inc. | Diffusion-enhanced crystallization of amorphous materials to improve surface roughness |
| US6146967A (en) | 1997-08-20 | 2000-11-14 | Micron Technology, Inc. | Selective deposition of amorphous silicon film seeded in a chlorine gas and a hydride gas ambient when forming a stacked capacitor with HSG |
| US6238974B1 (en) * | 1997-11-08 | 2001-05-29 | United Microelectronics Corp. | Method of forming DRAM capacitors with a native oxide etch-stop |
| SG71903A1 (en) * | 1998-01-30 | 2000-04-18 | Canon Kk | Process of reclamation of soi substrate and reproduced substrate |
| JP3187364B2 (ja) * | 1998-02-19 | 2001-07-11 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6762057B1 (en) * | 1998-10-23 | 2004-07-13 | Micron Technology, Inc. | Separation apparatus including porous silicon column |
| US7115422B1 (en) | 1998-10-23 | 2006-10-03 | Micron Technology, Inc. | Separation apparatus including porous silicon column |
| US6303956B1 (en) * | 1999-02-26 | 2001-10-16 | Micron Technology, Inc. | Conductive container structures having a dielectric cap |
| US6548341B2 (en) * | 2000-08-09 | 2003-04-15 | Infineon Technologies, Ag | Process for producing a first electrode and a second electrode, electronic component and electronic memory element |
| US6689668B1 (en) * | 2000-08-31 | 2004-02-10 | Samsung Austin Semiconductor, L.P. | Methods to improve density and uniformity of hemispherical grain silicon layers |
| US6524912B1 (en) | 2000-08-31 | 2003-02-25 | Micron Technology, Inc. | Planarization of metal container structures |
| US6403455B1 (en) | 2000-08-31 | 2002-06-11 | Samsung Austin Semiconductor, L.P. | Methods of fabricating a memory device |
| US6538274B2 (en) * | 2000-12-20 | 2003-03-25 | Micron Technology, Inc. | Reduction of damage in semiconductor container capacitors |
| KR100401503B1 (ko) * | 2001-04-30 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 및 그 제조방법 |
| US6635556B1 (en) * | 2001-05-17 | 2003-10-21 | Matrix Semiconductor, Inc. | Method of preventing autodoping |
| KR100414204B1 (ko) * | 2001-05-31 | 2004-01-07 | 삼성전자주식회사 | 캐퍼시터 소자를 갖는 반도체 메모리 장치 및 그 형성 방법 |
| US6458652B1 (en) * | 2001-08-20 | 2002-10-01 | Micron Technology, Inc. | Methods of forming capacitor electrodes |
| US6653199B2 (en) * | 2001-10-09 | 2003-11-25 | Micron Technology, Inc. | Method of forming inside rough and outside smooth HSG electrodes and capacitor structure |
| US6710391B2 (en) | 2002-06-26 | 2004-03-23 | Texas Instruments Incorporated | Integrated DRAM process/structure using contact pillars |
| KR100428656B1 (ko) * | 2002-07-19 | 2004-04-28 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR100505441B1 (ko) * | 2003-04-04 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| TWI233689B (en) * | 2003-04-14 | 2005-06-01 | Samsung Electronics Co Ltd | Capacitors of semiconductor devices including silicon-germanium and metallic electrodes and methods of fabricating the same |
| FR2871935A1 (fr) * | 2004-06-18 | 2005-12-23 | St Microelectronics Crolles 2 | Circuit integre comprenant un condensateur a elecrodes metalliques et procede de fabrication d'un tel condensateur |
| KR100713065B1 (ko) * | 2004-07-30 | 2007-05-02 | 주식회사 하이닉스반도체 | 실린더형 스토리지노드를 포함하는 반도체메모리장치의제조 방법 |
| KR100618869B1 (ko) * | 2004-10-22 | 2006-09-13 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자 및 그 제조방법 |
| KR100681274B1 (ko) * | 2004-11-25 | 2007-02-09 | 삼성전자주식회사 | 커패시터 및 그 제조 방법 |
| JP2006191137A (ja) * | 2006-02-23 | 2006-07-20 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP4524687B2 (ja) | 2007-01-15 | 2010-08-18 | エルピーダメモリ株式会社 | 半導体装置 |
| JP2008283045A (ja) * | 2007-05-11 | 2008-11-20 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
| KR102661837B1 (ko) * | 2018-07-23 | 2024-05-02 | 삼성전자주식회사 | 반도체 장치 |
| CN112614848B (zh) * | 2020-12-02 | 2024-06-18 | 长江存储科技有限责任公司 | 三维存储器结构及其制备方法 |
Family Cites Families (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2826324B2 (ja) * | 1988-09-07 | 1998-11-18 | 日本電気株式会社 | 半導体素子の製造方法 |
| JP2894361B2 (ja) | 1990-02-16 | 1999-05-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5290729A (en) | 1990-02-16 | 1994-03-01 | Mitsubishi Denki Kabushiki Kaisha | Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof |
| US5130885A (en) | 1991-07-10 | 1992-07-14 | Micron Technology, Inc. | Dram cell in which a silicon-germanium alloy layer having a rough surface morphology is utilized for a capacitive surface |
| US5245206A (en) | 1992-05-12 | 1993-09-14 | International Business Machines Corporation | Capacitors with roughened single crystal plates |
| JP2867799B2 (ja) * | 1992-06-22 | 1999-03-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5340763A (en) | 1993-02-12 | 1994-08-23 | Micron Semiconductor, Inc. | Multi-pin stacked capacitor utilizing micro villus patterning in a container cell and method to fabricate same |
| JPH06314774A (ja) | 1993-04-28 | 1994-11-08 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5278091A (en) | 1993-05-04 | 1994-01-11 | Micron Semiconductor, Inc. | Process to manufacture crown stacked capacitor structures with HSG-rugged polysilicon on all sides of the storage node |
| US5340765A (en) | 1993-08-13 | 1994-08-23 | Micron Semiconductor, Inc. | Method for forming enhanced capacitance stacked capacitor structures using hemi-spherical grain polysilicon |
| US5407534A (en) | 1993-12-10 | 1995-04-18 | Micron Semiconductor, Inc. | Method to prepare hemi-spherical grain (HSG) silicon using a fluorine based gas mixture and high vacuum anneal |
| JP3029235B2 (ja) * | 1993-12-29 | 2000-04-04 | 現代電子産業株式会社 | 半導体素子の電荷貯蔵電極形成方法 |
| US5418180A (en) | 1994-06-14 | 1995-05-23 | Micron Semiconductor, Inc. | Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon |
| US5444013A (en) | 1994-11-02 | 1995-08-22 | Micron Technology, Inc. | Method of forming a capacitor |
| KR0180779B1 (ko) * | 1995-02-27 | 1999-03-20 | 김주용 | 반도체소자의 캐패시터 제조방법 |
| JP2833545B2 (ja) | 1995-03-06 | 1998-12-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5658381A (en) * | 1995-05-11 | 1997-08-19 | Micron Technology, Inc. | Method to form hemispherical grain (HSG) silicon by implant seeding followed by vacuum anneal |
| US5597756A (en) | 1995-06-21 | 1997-01-28 | Micron Technology, Inc. | Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack |
| KR970003975A (ko) * | 1995-06-22 | 1997-01-29 | 반도체 메모리장치의 커패시터 및 그 제조방법 | |
| KR100232160B1 (ko) | 1995-09-25 | 1999-12-01 | 김영환 | 반도체 장치의 커패시터 구조 및 그 제조방법 |
| US5639685A (en) | 1995-10-06 | 1997-06-17 | Micron Technology, Inc. | Semiconductor processing method of providing a conductively doped layer of hemispherical grain polysilicon |
| JPH09121471A (ja) | 1995-10-27 | 1997-05-06 | Japan Storage Battery Co Ltd | 交流電源装置 |
| US5634974A (en) | 1995-11-03 | 1997-06-03 | Micron Technologies, Inc. | Method for forming hemispherical grained silicon |
| US5612558A (en) | 1995-11-15 | 1997-03-18 | Micron Technology, Inc. | Hemispherical grained silicon on refractory metal nitride |
| KR100195216B1 (ko) * | 1995-12-26 | 1999-06-15 | 윤종용 | 반도체 메모리 장치의 커패시터 및 그 제조 방법 |
| US5770500A (en) * | 1996-11-15 | 1998-06-23 | Micron Technology, Inc. | Process for improving roughness of conductive layer |
| GB2324408A (en) * | 1997-01-21 | 1998-10-21 | United Microelectronics Corporation | Forming DRAM cells |
| US5937314A (en) * | 1997-02-28 | 1999-08-10 | Micron Technology, Inc. | Diffusion-enhanced crystallization of amorphous materials to improve surface roughness |
| JP3395572B2 (ja) | 1997-04-25 | 2003-04-14 | 株式会社日立製作所 | 半導体メモリー、及びその製造方法 |
| US6207523B1 (en) * | 1997-07-03 | 2001-03-27 | Micron Technology, Inc. | Methods of forming capacitors DRAM arrays, and monolithic integrated circuits |
| US6146967A (en) * | 1997-08-20 | 2000-11-14 | Micron Technology, Inc. | Selective deposition of amorphous silicon film seeded in a chlorine gas and a hydride gas ambient when forming a stacked capacitor with HSG |
| US6037219A (en) * | 1998-06-25 | 2000-03-14 | Vanguard International Semiconductor Corporation | One step in situ doped amorphous silicon layers used for selective hemispherical grain silicon formation for crown shaped capacitor applications |
| US5913119A (en) * | 1998-06-26 | 1999-06-15 | Vanguard Int Semiconduct Corp | Method of selective growth of a hemispherical grain silicon layer on the outer sides of a crown shaped DRAM capacitor structure |
| US6046083A (en) * | 1998-06-26 | 2000-04-04 | Vanguard International Semiconductor Corporation | Growth enhancement of hemispherical grain silicon on a doped polysilicon storage node capacitor structure, for dynamic random access memory applications |
| JP3263370B2 (ja) | 1998-09-25 | 2002-03-04 | カネボウ株式会社 | アルカリ水易溶出性共重合ポリエステルとその製造方法 |
| US6090679A (en) * | 1998-11-30 | 2000-07-18 | Worldwide Semiconductor Manufacturing Corporation | Method for forming a crown capacitor |
| TW425701B (en) * | 1999-04-27 | 2001-03-11 | Taiwan Semiconductor Mfg | Manufacturing method of stack-type capacitor |
-
1997
- 1997-07-14 US US08/892,188 patent/US6255159B1/en not_active Expired - Lifetime
-
1998
- 1998-07-10 WO PCT/US1998/014356 patent/WO1999004434A2/en not_active Application Discontinuation
- 1998-07-10 JP JP2000503557A patent/JP3493627B2/ja not_active Expired - Fee Related
- 1998-07-10 AU AU83935/98A patent/AU8393598A/en not_active Abandoned
- 1998-07-10 KR KR1020007000427A patent/KR100560583B1/ko not_active IP Right Cessation
- 1998-09-07 TW TW087111290A patent/TW425700B/zh not_active IP Right Cessation
-
2000
- 2000-02-28 US US09/514,747 patent/US6573552B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010021863A (ko) | 2001-03-15 |
| TW425700B (en) | 2001-03-11 |
| AU8393598A (en) | 1999-02-10 |
| KR100560583B1 (ko) | 2006-03-14 |
| WO1999004434A2 (en) | 1999-01-28 |
| US6255159B1 (en) | 2001-07-03 |
| JP2001510945A (ja) | 2001-08-07 |
| US6573552B1 (en) | 2003-06-03 |
| WO1999004434A3 (en) | 1999-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030415 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031014 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 10 |
|
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|
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