JP3473093B2

JP3473093B2 - 表示システム

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Publication number: JP3473093B2
Application number: JP07941794A
Authority: JP
Inventors: 義晴仲島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-03-24
Filing date: 1994-03-24
Publication date: 2003-12-02
Anticipated expiration: 2018-12-02
Also published as: JPH07261718A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアクティブマトリクス型
の液晶パネルを用いた表示システムに関する。より詳し
くは、デルタ配列の画素を有し且つフルフレーム構成の
液晶パネルをノンインタレース駆動する際必要になるビ
デオ信号の倍速変換技術に関する。

【０００２】

【従来の技術】アクティブマトリクス型の液晶パネルは
動画表示が可能であり、テレビ受像機等の表示システム
に組み込まれる。ところで、日本国内のテレビ放送規格
であるＮＴＳＣ方式では奇偶２フィールドで１画面（１
フレーム）が構成され所謂インタレース駆動が行なわれ
ている。１フレームの走査線数は５２５本であり、フレ
ーム周波数は３０Hzである。しかし、現在商品化されて
いる小型液晶テレビ受像機の大部分は、液晶パネルの水
平走査線数が２２０〜２４０本である。これはＮＴＳＣ
方式の有効走査線数の約半分に当たりハーフフレーム構
成となっている。従って、従来の液晶テレビ受像機では
１フィールドのビデオ信号のみで１画面を構成するハー
フライン駆動を行なっている。画質的には垂直解像度が
低下するが、ハーフライン駆動ではノンインタレース走
査を行なう為、同一走査線数の場合インタレース走査よ
りも３０％前後解像度が向上する。この事を考慮する
と、ハーフライン駆動による垂直解像度の低下は３５％
程度と推定される。３〜４インチ程度の小画面ではこの
解像度の低下が画質に与える影響は小さいが、例えば４
０インチ以上の大画面表示を行なう投射型の液晶テレビ
受像機においてはフルライン駆動が強く望まれており、
現在盛んに研究開発が進められている。

【０００３】最近試作されたフルフレーム構成のアクテ
ィブマトリクス型液晶パネルでは、垂直方向の画素数が
４８０個近くあり、ビデオ信号に含まれるフレーム情報
を十分に表示する事ができる。ところでフルカラーの液
晶パネルでは色解像度を改善する為一般にデルタ配列の
画素を採用している。図９にデルタ配列の一例を示す。
三原色画素がＲ，Ｇ，Ｂの順で行方向に沿って配列して
いる。個々の画素は所定のピッチＤで並べられている。
隣り合う行では、Ｒ，Ｇ，Ｂの組が（３／２）Ｄだけず
れておりオフセット配置となっている。見方を変えて上
下一対の行に着目すると、互いに隣接する３個の画素
Ｒ，Ｇ，Ｂが三角形の頂点に配置しておりデルタ配列と
呼ばれる所以である。各行に沿ってゲートラインＸが設
けられ、これと直交する様に信号ラインＹが設けられて
いる。各画素に対応してスイッチングトランジスタが設
けられており、そのゲート電極はゲートラインＸに接続
し、ソース電極は信号ラインＹに接続し、ドレイン電極
は画素電極に接続している。各スイッチングトランジス
タはゲートラインＸを介して線順次で選択され、信号ラ
インＹを介してＲ，Ｇ，Ｂ各色成分毎に分けられたビデ
オ信号が書き込まれる。

【０００４】かかるデルタ配列を有するフルフレーム構
成の液晶パネルに対して、ＣＲＴ受像管と同様にインタ
レース駆動を行なおうとすると、ビデオ信号の処理が複
雑となり実際には非常に困難である。そこで、デルタ配
列のフルフレーム液晶パネルではノンインタレース駆動
が適しており、元のインタレース信号からノンインタレ
ース信号を作成する所謂倍速変換が行なわれる。図１０
に、倍速処理器を備えた表示システムの一例を示す。三
原色成分（Ｒ，Ｇ，Ｂ）毎に入力されたビデオ信号はＡ
／Ｄ変換器１０１によりデジタル化された後、倍速処理
器１０２に供給される。ここでインタレース信号からノ
ンインタレース信号への倍速変換が行なわれる。一般に
は入力ビデオ信号から補間ビデオ信号を作成し、両者を
合成して倍速ビデオ信号としている。補間ビデオ信号の
作成方法としては、ラインメモリを用いてフィールド内
で補間する方法、フィールドメモリを用いてフィールド
外補間する方法、画像の動きに応じて両者を使い分ける
方法等があるが、何れにしても入力ビデオ信号を一旦デ
ジタル化し、何等かのメモリを用いたデジタル信号処理
を行なう必要がある。倍速ビデオ信号はＤ／Ａ変換器１
０３を介して後段のアナログ処理回路１０４に供給され
る。このアナログ処理回路は例えばガンマ補正やブライ
トネス補正を行なうものである。その後倍速ビデオ信号
は反転アンプ／バッファ１０５を介して液晶パネル１０
６に供給されノンインタレース駆動が行なわれる。前述
した様に、この液晶パネルはデルタ配列の画素を有し且
つフルフレーム構成のアクティブマトリクス型である。
上述したＡ／Ｄ変換器１０１、倍速処理器１０２、Ｄ／
Ａ変換器１０３は、メモリコントローラ１０７から出力
されるシステムクロックに応じて動作する。一方、液晶
パネル１０６はタイミングジェネレータ１０８から供給
される駆動クロックに応じて動作する。メモリコントロ
ーラ１０７は発振器１０９から供給された基準クロック
信号ＣＫ１に基づき水平同期信号ＨＤ、垂直同期信号Ｖ
Ｄに同期して前述したシステムクロックを出力する。一
方、タイミングジェネレータ１０８は別の発振器１１０
から入力した基準クロック信号ＣＫ２に従って前述した
駆動クロックを出力する。一対の発振器１０９，１１０
は互いに独立したものである。

【０００５】

【発明が解決しようとする課題】引き続き図１０を参照
して発明が解決しようとする課題を簡潔に説明する。従
来、液晶パネル１０６と倍速処理器１０２（例えばＥＤ
ＴＶ処理回路）は、夫々全く独立した部品として開発さ
れてきた。その為、図示する様に両者の動作に用いられ
るクロック信号は互いに非同期である場合が多い。倍速
処理器１０２と液晶パネル１０６が互いに非同期で動作
制御される場合、両者の間に介在するアナログ処理回路
１０４や反転アンプ／バッファ１０５の必要動作帯域
は、液晶パネル１０６の有する水平解像度に従って決ま
ってしまう。例えば画素が８００個水平に並び４００個
垂直に並んだデルタ配列のカラー液晶パネルでは、８０
０×２／３（デルタ配列）×３／４（アスペクト比）＝
４００本の水平解像度が実現できる。この水平解像度に
応じたビデオ信号は５MHz 以上の帯域を有するが、倍速
処理後では１０MHz 以上の帯域となる。従って、アナロ
グ処理回路１０４や反転アンプ／バッファ１０５は１０
MHz 以上の動作帯域が必要となってしまう。この様な広
帯域の信号処理回路を作成する事は、技術的にも経済的
にも非常に困難である。仮に、液晶パネル１０６と倍速
処理器１０２が互いに同期している場合でも、倍速処理
器１０２側で液晶パネル１０６の画素配列とは無関係に
入力ビデオ信号のサンプリングアウトを行なっていれ
ば、上記の場合と状況は全く同じである。

【０００６】

【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち本発明にかか
る表示システムは基本的な構成として倍速処理器とアク
ティブマトリクス型液晶パネルと該倍速処理器と該液晶
パネルとの間に接続されたＤ／Ａ変換器、アナログ処理
回路及び反転アンプとを有する。倍速処理器は、所定の
システムクロックに応じてインタレースモードの入力ビ
デオ信号を倍速処理しノンインタレースモードの倍速ビ
デオ信号に変換する。液晶パネルはフルフレーム構成で
あり、所定の駆動クロックに応じて動作し該倍速ビデオ
信号を受け入れてノンインタレースモードの映像表示を
行なう。本発明の特徴事項として表示システムはクロッ
ク制御器を含んでおり、該入力ビデオ信号に含まれる周
期成分を基準として互いに同期化されたシステムクロッ
クと駆動クロックを生成し、該倍速処理器と該液晶パネ
ルの動作を同期化する。前記液晶パネルはデルタ配列し
た液晶画素の集合からなるフルフレーム構成を有してい
る。前記倍速処理器は演算手段と合成手段とを有してい
る。該演算手段は入力ビデオ信号に基づいて補間ビデオ
信号を生成する。合成手段は前記デルタ配列に合わせて
該入力ビデオ信号及び補間ビデオ信号のオフセットサン
プリングを行ない、倍速処理器と液晶パネルの動作を同
期化せず且入力ビデオ信号及び補間ビデオ信号のオフセ
ットサンプリングを行なわない場合に比べて、低減化し
た周波数帯域を有する倍速ビデオ信号を合成する。前記
Ｄ／Ａ変換器は、該合成されたデジタルの倍速ビデオ信
号をアナログの倍速ビデオ信号に変換し、前記アナログ
処理回路は少なくとも該アナログの倍速信号のブライト
ネス処理又はガンマ補正処理を行い、前記反転アンプは
該液晶パネルの交流駆動を行なう為に該アナログの倍速
ビデオ信号を反転するものである。

【０００７】好ましくは、前記合成手段はデルタ配列に
応じて入力ビデオ信号をサンプリングし一方のラインメ
モリに書き込む手段と、同じくデルタ配列に応じてオフ
セットしたタイミングで補間ビデオ信号をサンプリング
し他方のラインメモリに書き込む手段と、両ラインメモ
リの内容を順次読み出して倍速ビデオ信号を生成する手
段とからなる。前記演算手段は入力ビデオ信号をフィー
ルド単位で逐次記録する一対のフィールドメモリと、該
一対のフィールドメモリの内容を同時に読み出し所定の
演算処理を施して補間ビデオ信号を生成する補間手段と
からなる。一方、前記クロック制御器は入力ビデオ信号
に含まれる周期成分に同期したシステムクロックを生成
する手段と、該システムクロックの供給を受け同期化し
た駆動クロックを生成する手段とを有している。

【０００８】

【作用】本発明によれば、倍速処理器の動作用システム
クロックを液晶パネルの駆動クロックと同期させ、且つ
倍速処理器の合成部で液晶パネルのデルタ配列に合わせ
たオフセットサンプリングを行なって倍速ビデオ信号を
生成している。オフセットサンプリングにより従来に比
し入力ビデオ信号及び補間ビデオ信号のサンプリングポ
イントを半分以下にする事が可能になる。この結果、倍
速ビデオ信号の帯域は従来に比し１／２以下となる。換
言すると、倍速処理器の後段に接続されるアナログ処理
回路等の周波数帯域を１／２以下にする事が可能にな
る。

【０００９】

【実施例】以下図面を参照して本発明を詳細に説明す
る。好適な実施例の説明を行なう前に、本発明の基本的
な原理を簡潔に説明する。図２及び図３は、デルタ配列
で所望の解像度を実現する為に最低限必要なビデオ信号
のサンプリングポイントを表わしている。図２は倍速処
理器のシステムクロックと液晶パネルの駆動クロックが
非同期の場合である。（Ａ）は奇数フィールドにおける
サンプリングポイントを示しており、（Ｂ）は偶数フィ
ールドにおけるサンプリングポイントを示している。な
お図はビデオ信号に含まれるＲＧＢ三原色成分のうちの
一つに着目したものである。倍速処理器と液晶パネルが
互いに非同期の場合、サンプリングの定理に従った周波
数で図２の様な単純なサンプリングを行なわなければな
らない。即ち奇数フィールドの第１行目では水平方向に
沿って最大１．５Ｄのピッチで本来のビデオ信号をサン
プリングする。図では、サンプリングされた本来のビデ
オ信号を○印で表わしている。なおＤは図９に示した画
素ピッチを表わしている。次に第２行目では同じく１．
５Ｄのピッチで補間ビデオ信号をサンプリングしてい
く。ここではサンプリングされた補間ビデオ信号を△印
で表わしている。以下交互に本来のビデオ信号と補間ビ
デオ信号を行毎に交互にサンプリングしていく。なお
１．５Ｄのピッチは５０nsのサンプリングレートに相当
する。一方（Ｂ）に示す様に、次の偶数フィールドでは
１行目で補間ビデオ信号をサンプリングし、２行目で本
来のビデオ信号をサンプリングする。以下行毎にこれを
繰り返す。

【００１０】図３は本発明に従って液晶パネルと倍速処
理器が互いに同期している場合におけるサンプリングポ
イントを表わしたものである。（Ａ）が奇数フィールド
に対応しており（Ｂ）が偶数フィールドに対応してい
る。液晶パネルに含まれる画素のデルタ配列に合わせ
て、本来のビデオ信号（白丸印）と補間ビデオ信号（△
印）を図の様にオフセットサンプリングしてやる事で、
各フィールド内におけるサンプリングポイントを半分以
下にする事が可能である。例えば、（Ａ）の奇数フィー
ルドにおいて第１行目では本来のビデオ信号を３Ｄのピ
ッチでサンプリングしていく。図９を参照すると、同一
行に沿って例えばＲの画素は３Ｄのピッチで配列してい
る。これに正確に合わせて本来のビデオ信号をサンプリ
ングすれば良い。図３に戻って再び説明を続けると、第
２行目では補間ビデオ信号を同じく３Ｄのピッチでサン
プリングする。但し、本来のビデオ信号のサンプリング
ポイントとは、１．５Ｄのピッチ分だけシフトしてい
る。これは、図９を参照すると理解できる様に、１行目
と２行目ではＲの画素が互いに１．５Ｄのピッチ分だけ
シフトしている事に相当する。勿論、Ｇの画素及びＢの
画素についても同様である。なお黒丸印で示した本来の
ビデオ信号のサンプリングポイントは、△印で示した補
間ビデオ信号のサンプルデータを作る為に必要である
が、倍速ビデオ信号としては不必要なデータである。
（Ｂ）の偶数フィールドでも同様にデルタ配列に応じた
オフセットサンプリングを行ない周波数帯域の半減化し
た倍速ビデオ信号を合成している。但し、本来のビデオ
信号に対応する行と補間ビデオ信号に対応する行が、奇
数フィールドの場合とは入れ替わっている。

【００１１】図１を参照して本発明にかかる表示システ
ムの好適な実施例を詳細に説明する。本表示システムは
倍速処理器１と液晶パネル２とクロック制御器３を備え
ている。倍速処理器１は所定のシステムクロックＳＣＫ
に応じてインタレースモードの入力ビデオ信号（Ｒ，
Ｇ，Ｂ）を倍速処理しノンインタレースモードの倍速ビ
デオ信号（ＷＲ，ＷＧ，ＷＢ）に変換する。なお入力ビ
デオ信号は前処理段階で予め三原色成分に分離され、各
々Ａ／Ｄ変換器４を介してデジタル化された後倍速処理
器１に入力される。液晶パネル２は所定の駆動クロック
ＤＣＫに応じて動作し前述した倍速ビデオ信号を受け入
れノンインタレースモードの映像表示を行なう。液晶パ
ネル２は図９に示した様にデルタ配列した液晶画素の集
合からなり且つフルフレーム構成を有している。液晶パ
ネル２は液晶画素に加え、これを駆動する垂直走査回路
及び水平走査回路を内蔵している。なお、倍速処理器１
から出力された倍速ビデオ信号（ＷＲ，ＷＧ，ＷＢ）は
Ｄ／Ａ変換器５を介してアナログ信号に戻された後、ア
ナログ処理回路６、反転アンプ７、バッファ８を介して
液晶パネル２に入力される。アナログ処理回路６は例え
ばブライトネス回路やガンマ補正回路等を含んでいる。
又、反転アンプ７は液晶パネル２の交流駆動を行なう
為、倍速ビデオ信号を例えば１水平周期毎に反転する為
のものである。クロック制御器３は前述した入力ビデオ
信号から予め分離された周期成分（水平同期信号ＨＤ及
び垂直同期信号ＶＤ）を基準として互いに同期化された
システムクロックＳＣＫと駆動クロックＤＣＫを生成す
る。これにより、倍速処理器１と液晶パネル２の動作が
同期化される。このクロック制御器３は水平同期信号Ｈ
Ｄ及び垂直同期信号ＶＤに同期したシステムクロックＳ
ＣＫを生成するメモリコントローラ３１と、その制御を
受け同期化した駆動クロックＤＣＫを生成するタイミン
グジェネレータ３２とを有している。

【００１２】倍速処理器１は演算回路１１と合成回路１
２を備えている。演算回路１１は入力ビデオ信号（Ｒ，
Ｇ，Ｂ）に基づいて補間ビデオ信号を生成する。合成回
路１２は液晶パネル２のデルタ配列に合わせて本来のビ
デオ信号及び補間ビデオ信号のオフセットサンプリング
を行ない、周波数帯域の半減化した倍速ビデオ信号（Ｗ
Ｒ，ＷＧ，ＷＢ）を出力する。このオフセットサンプリ
ング方式は、先に図３を参照して説明した通りである。
倍速ビデオ信号の周波数帯域が半減化した為、その後段
に接続されているアナログ処理回路６や反転アンプ７の
動作帯域も低減化する事が可能である。合成回路１２は
例えばデルタ配列に応じて本来のビデオ信号をサンプリ
ングし一方のラインメモリに書き込む手段と、同じくデ
ルタ配列に応じてオフセットしたタイミングで補間ビデ
オ信号をサンプリングし他方のラインメモリに書き込む
手段と、両ラインメモリの内容を順次読み出して倍速ビ
デオ信号を生成する手段とからなる。一方、演算回路１
１には第１フィールドメモリ１３及び第２フィールドメ
モリ１４が接続されており、入力ビデオ信号（Ｒ，Ｇ，
Ｂ）をフィールド単位で逐次記録する。一対のフィール
ドメモリ１３，１４の内容を同時に呼び出し所定の演算
処理を施して補間ビデオ信号を生成するものである。

【００１３】次に、図４〜図６を参照して、図１に示し
た倍速処理器１における具体的な処理内容を詳細に説明
する。図４の（Ａ）は第１フィールドメモリ１３に記録
された入力ビデオ信号を表わしている。図では第ｎ番目
のフィールドに対応するビデオ信号が記録されており、
Ｒ，Ｇ，Ｂ成分の何れか１つを表わしたものである。第
１フィールドメモリ１３はｍ列×２６３行のアドレスを
有しており、ここにサンプリングされた入力ビデオ信号
Ａｎ（ｘ，ｙ）を記録している。入力ビデオ信号は液晶
パネルの駆動クロックに同期してデジタルデータに変換
され、上記第１フィールドメモリ１３に格納される。行
方向に沿ったサンプルタイミングは、１．５Ｄのピッチ
に正確に対応している。なおｍの値は液晶パネルの画素
数から決まる。水平画素数をｐとするとｍは以下の数式
により算出される。但し、ｔ_Mは水平期間を表わし、ｔ
_Eは水平有効期間を表わし、Ｌはオーバースキャン量を
表わしている。

【数１】

【００１４】次に、図４の（Ｂ）は、第１フィールドメ
モリ１３に格納された、第ｎ＋１番目のフィールドに対
応した入力ビデオ信号を表わしている。サンプリングさ
れた各データはＡｎ＋１（ｘ，ｙ）で表わされる。この
様に、第１フィールドメモリ１３は入力ビデオ信号をフ
ィールド単位で逐次記録する。一方第２フィールドメモ
リ１４は、第１フィールドメモリ１３から１フィールド
だけ遅延した入力ビデオ信号を格納する。

【００１５】次に、図５に示す様に、一方のラインメモ
リを使って、第１フィールドメモリ１３から１ライン分
のサンプルデータを取り出す。又他方のラインメモリを
用いて第２フィールドメモリ１４から同一ラインのサン
プルデータを取り出す。即ち、両ラインメモリには、同
一ラインについて１フィールドだけ遅延したサンプルデ
ータが１水平期間分だけ並んで格納された事になる。図
１に示した演算回路１１はこれら一対のサンプルデータ
Ａｎ（ｘ，ｙ）とＡｎ−１（ｘ，ｙ）との間で所定の演
算処理を行ない、補間ビデオ信号を作成する。例えば、
Ａｎ（ｘ，ｙ）とＡｎ−１（ｘ，ｙ）の各々に適当な係
数を乗算した後加算して補間ビデオ信号を求める事がで
きる。１番簡単な演算では、遅延されたサンプルデータ
Ａｎ−１（ｘ，ｙ）をそのまま補間ビデオ信号として用
いる事ができる。本例では理解を容易にする為この１番
簡便な補間方法を採用している。

【００１６】図６は倍速処理器１に含まれる合成回路１
２の動作を表わしている。前述した様に、一方のライン
メモリに格納されたサンプルデータＡｎ（ｘ，ｙ）は本
来のビデオ信号として扱われ、他方のラインメモリに格
納されたサンプルデータＡｎ−１（ｘ，ｙ）は補間ビデ
オ信号として扱われる。先ず最初に、補間ビデオ信号か
ら偶数番目のサンプルデータを順次取り出して配列す
る。次に本来のビデオ信号から奇数番目のサンプルデー
タのみを逐次取り出して配列する。以上の様にしてデル
タ配列に対応したオフセットサンプリングが実行でき、
所望の倍速ビデオ信号が得られる。

【００１７】図７は、合成回路１２の具体的な構成例を
表わすブロック図である。合成回路１２は入力ゲートス
イッチ１２１と出力ゲートスイッチ１２２と両者の間に
介在する一対のラインメモリ１２３，１２４とからな
る。入力ゲートスイッチ１２１は演算回路１１から本来
のビデオ信号及び補間ビデオ信号を受け入れ、フィール
ド信号に応じて両者を１フィールド毎に入れ替える。出
力ゲートスイッチ１２２は選択信号に応じて第１ライン
メモリ１２３と第２ラインメモリ１２４の出力を交互に
切り換え倍速ビデオ信号を出力する。第１ラインメモリ
１２３は書き込み及び読み出しが夫々独立に行なえる形
式のものであり、書き込みクロック１及び読み出しクロ
ック１に応じて動作制御される。第２ラインメモリ１２
４も同様に書き込み及び読み出しを独立に行なう事がで
き、書き込みクロック２及び読み出しクロック２により
動作制御される。

【００１８】図８のタイミングチャートを参照して、図
７に示した合成回路１２の動作を詳細に説明する。図示
する様に１ライン毎にラッチされた本来のビデオ信号は
Ａｎ（１，ｙ）からＡｎ（ｍ，ｙ）までのサンプルデー
タ列からなる。但しここではｍを偶数に設定している。
第１ラインメモリ１２３は書き込みクロック１の立ち上
がりに同期して、本来のビデオ信号を書き込んでいく。
従って、第１ラインメモリ１２３は奇数番目のサンプル
データのみを格納する事になる。この第１ラインメモリ
１２３は書き込みクロック１よりも２倍高速な読み出し
クロック１の立ち上がりエッジに同期して本来のビデオ
信号を読み出していく。第１ラインメモリ１２３は読み
出し動作制御信号１により１水平周期の前半は読み出し
を禁止されており、後半のみ読み出し可能である。

【００１９】一方、演算回路１１から出力された補間ビ
デオ信号は、Ａｎ−１（１，ｙ）からＡｎ−１（ｍ，
ｙ）までのサンプリングデータ列からなる。第２ライン
メモリ１２４は書き込みクロック２の立ち上がりエッジ
に同期して、補間ビデオ信号を書き込み格納する。従っ
て補間ビデオ信号のサンプルデータのうち、偶数番目の
みが書き込まれる事になる。一方読み出しクロック２は
書き込みクロック２よりも２倍高速であり、立ち上がり
エッジに同期して第２ラインメモリ１２４に書き込まれ
た補間ビデオ信号が読み出されていく。なお第２ライン
メモリ１２４は読み出し動作制御信号２により制御され
ており、１水平期間の前半は読み出し可能であるが、後
半は読み出し禁止となっている。出力ゲートスイッチ１
２２は選択信号に応じて、１水平周期の前半で第２ライ
ンメモリ１２４からの出力を選択し、同じく後半で第１
ラインメモリ１２３からの出力を選択する。この結果、
出力ゲートスイッチ１２２は所望の倍速ビデオ信号を出
力する事ができる。以上の信号処理の中で、デルタ配列
に対応したオフセットサンプリングを行なう部分は一対
のラインメモリ１２３，１２４への書き込みである。本
来のビデオ信号及び補間ビデオ信号を、２ビット周期で
１８０°位相のずれた２種類の書き込みクロック１及び
書き込みクロック２で夫々のラインメモリ１２３，１２
４に独立に書き込む事でオフセットサンプリングを実現
している。

【００２０】

【発明の効果】以上説明した様に、本発明によれば、液
晶パネルに含まれる画素のデルタ配列に合わせて入力ビ
デオ信号及び補間ビデオ信号のオフセットサンプリング
を行ない周波数帯域の低減化した倍速ビデオ信号を合成
している。これにより、デジタル処理を行なう倍速処理
器ではシステムクロックを従来の半分以下にでき、且つ
メモリ容量を半分以下に抑えられる。又、倍速処理器の
後段に接続されるアナログ処理回路では動作帯域の低減
化が可能となり、回路設計が容易になるとともに消費電
力の削減に寄与する。さらに、倍速処理と液晶パネル駆
動が互いに非同期である事に起因するビートノイズを防
ぐ事ができるという効果が得られる。

【図面の簡単な説明】

【図１】本発明にかかる表示システムの具体的な構成例
を示すブロック図である。

【図２】従来の倍速処理方式を示す説明図である。

【図３】本発明にかかる倍速処理方式を示す説明図であ
る。

【図４】図１に示した表示システムの動作説明に供する
テーブル図である。

【図５】同じく動作説明に供するデータフォーマット図
である。

【図６】同じく動作説明に供するデータフォーマット図
である。

【図７】図１に示した表示システムに組み込まれる合成
回路の具体的な構成例を示すブロック図である。

【図８】図７に示した合成回路の動作説明に供するタイ
ミングチャートである。

【図９】液晶パネルに含まれる画素のデルタ配列を示す
模式図である。

【図１０】従来の表示システムの一例を示すブロック図
である。

【符号の説明】

１倍速処理器２液晶パネル３クロック制御器４Ａ／Ｄ変換器５Ｄ／Ａ変換器６アナログ処理回路７反転アンプ８バッファ１１演算回路１２合成回路１３第１フィールドメモリ１４第２フィールドメモリ３１メモリコントローラ３２タイミングジェネレータ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580 H04N 5/66 - 5/74

Claims

(57)【特許請求の範囲】

【請求項１】所定のシステムクロックに応じてインタ
レースモードの入力ビデオ信号を倍速処理しノンインタ
レースモードの倍速ビデオ信号に変換する倍速処理器
と、所定の駆動クロックに応じて動作し該倍速ビデオ信号を
受け入れてノンインタレースモードの映像表示を行なう
フルフレーム構成のアクティブマトリクス型液晶パネル
と、クロック制御器と、該倍速処理器と該液晶パネルとの間に接続されたＤ／Ａ
変換器、アナログ処理回路及び反転アンプとを有する表
示システムであって、前記クロック制御器は、該入力ビデオ信号に含まれる周
期成分を基準として互いに同期化された該システムクロ
ックと該駆動クロックを生成し該倍速処理器と該液晶パ
ネルの動作を同期化し、前記液晶パネルはデルタ配列した液晶画素の集合からな
るフルフレーム構成を有しており、前記倍速処理器は演算手段と合成手段を有し、前記演算手段は該入力ビデオ信号に基づいて補間ビデオ
信号を生成し、前記合成手段は該デルタ配列に合わせて該入力ビデオ信
号及び補間ビデオ信号のオフセットサンプリングを行な
い、倍速処理器と液晶パネルの動作を同期化せず且入力
ビデオ信号及び補間ビデオ信号のオフセットサンプリン
グを行なわない場合に比べて、低減化した周波数帯域を
有する倍速ビデオ信号を合成し、前記Ｄ／Ａ変換器は、該合成されたデジタルの倍速ビデ
オ信号をアナログの倍速ビデオ信号に変換し、前記アナログ処理回路は少なくとも該アナログの倍速信
号のブライトネス処理又はガンマ補正処理を行い、前記反転アンプは該液晶パネルの交流駆動を行なう為に
該アナログの倍速ビデオ信号を反転するものである事を
特徴とする表示システム。
【請求項２】前記合成手段はデルタ配列に応じて入力
ビデオ信号をサンプリングし一方のラインメモリに書き
込む手段と、同じくデルタ配列に応じてオフセットした
タイミングで補間ビデオ信号をサンプリングし他方のラ
インメモリに書き込む手段と、両ラインメモリの内容を
順次読み出して倍速ビデオ信号を生成する手段とからな
る事を特徴とする請求項１記載の表示システム。
【請求項３】前記演算手段は入力ビデオ信号をフィー
ルド単位で逐次記録する一対のフィールドメモリと、該
一対のフィールドメモリの内容を同時に読み出し所定の
演算処理を施して補間ビデオ信号を生成する補間手段と
からなる事を特徴とする請求項１記載の表示システム。
【請求項４】前記クロック制御器は入力ビデオ信号に
含まれる周期成分に同期したシステムクロックを生成す
る手段と、その制御を受け同期化した駆動クロックを生
成する手段とを有する事を特徴とする請求項１記載の表
示システム。