JP3467353B2 - データ記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体よりなる
容量絶縁膜を有するキャパシタを備えたデータ記憶装置
に関する。

【０００２】

【従来の技術】現在の代表的な書き換え可能な半導体記
憶装置であるダイナミックランダムアクセスメモリ（以
下、「ＤＲＡＭ」と呼ぶ）のデータを記憶する素子の構
造の一例を図５に示す。

【０００３】図５は従来のＤＲＡＭの回路構成図であ
る。図５において、５１は電荷を蓄えるキャパシタ、５
２及び５３はキャパシタ５１の電極、５４はキャパシタ
５１の電荷の読み出し動作及び書き込み動作を許可した
り禁止したりするスイッチ用のＮチャンネルメタルオキ
サイドセミコンダクタ（以下、「ＮＭＯＳトランジス
タ」と呼ぶ）、５５はキャパシタ５１の電荷が読み出さ
れたり、書き込まれたりするためのビット線、５６はビ
ット線５５を通して読み出された電位と基準電位との差
に比例した電圧が増幅される差動増幅器、５７はＮＭＯ
Ｓトランジスタ５４にスイッチを開閉する電位が与えら
れるためのワード線である。

【０００４】情報を記憶する素子をメモリセルと呼び、
図５のメモリセルにおいては、１ビットの情報を記憶す
るために電荷を蓄える１つのキャパシタ５１と１つのス
イッチ用ＮＭＯＳトランジスタ５４とから構成されてい
る。キャパシタ５１の一方の電極５３はＮＭＯＳトラン
ジスタ５４を通してビット線５５に接続されており、該
ビット線５５は差動増幅器５６に接続されている。キャ
パシタ５１の他方の電極５２はグランドレベルに接地さ
れている。なお、他方の電極５２はグランドレベルでは
なく、他の適当な電位に接続される場合もある。

【０００５】以下、前記のように構成されたＤＲＡＭの
動作の概略を説明する。データが読み出される際には、
まず、ワード線５７のレベルが上げられてＮＭＯＳトラ
ンジスタ５４がターンオンする。次に、差動増幅器５６
においてビット線５５を通して得られた電位が基準電位
と比較される。このとき、ビット線５５の電位が基準電
位以上の場合をデータ“１“とし、それ以外の場合を
“０“として、１ビット情報に対応させることができ
る。次に、ビット線５５の電位がデータに対応して電源
レベル又はグランドレベルまで増幅されて読み出された
データとして出力される。次に、メモリセルのデータは
いったん読み出されると破壊されるため、読み出された
データに相当する電位がビット線５５に印加されてデー
タが再び書き込まれる。次に、ワード線５７のレベルが
下げられてＮＭＯＳトランジスタ５４がターンオフす
る。これで読み出す前の状態に戻る。

【０００６】データが書き込まれる際には、前記の再書
き込みの手順において書き込まれるデータに相当する電
位が外部からビット線５５に印加される。

【０００７】最近、電荷を蓄えるキャパシタの絶縁膜に
強誘電体を使った、強誘電体記憶装置が開発された。

【０００８】以下、従来の強誘電体記憶装置について図
面を参照しながら説明する。

【０００９】図６は従来の強誘電体記憶装置の回路構成
図である。図６において、６１はキャパシタの容量絶縁
膜に、電界を取り去っても分極が消えない自発分極の性
質を有する強誘電体を用いた強誘電体キャパシタ、５８
は強誘電体キャパシタ６１の他方の電極５２が接続され
たセルプレートである。その他の部材については図５と
同一の符号を付すことにより説明を省略する。

【００１０】強誘電体キャパシタ６１はＮＭＯＳトラン
ジスタ５４を通してビット線５５に接続されており、他
方の電極５２はセルプレート５８に接続されている。ビ
ット線５５は差動増幅器５６に接続されている。なお、
図６において、強誘電体キャパシタ６１とビット線５５
とを電気的に接続するスイッチ素子としてＮＭＯＳトラ
ンジスタ５４を用いているが、ＰチャンネルＭＯＳトラ
ンジスタ（以下、「ＰＭＯＳトランジスタ」と呼ぶ）を
用いる場合もある。

【００１１】この記憶装置のメモリセルは、セルプレー
ト５８をグランドレベルに接地すれば図５のＤＲＡＭの
メモリセルと同じ動作によりデータを記憶することがで
きる。さらに、電界を取り去っても自発分極が残る強誘
電体の性質を利用して、”０”か”１”かのデータを、
キャパシタが電荷を蓄えているか否かではなく、キャパ
シタの強誘電体絶縁膜の自発分極の向きに対応させるこ
とにより、電源を切ってもデータの消えない不揮発性の
メモリとして使用できる。

【００１２】以下、前記のように構成された不揮発性メ
モリの動作を説明する。

【００１３】データが読み出される際には、まず、ビッ
ト線５５が一定の電位、例えばグランドレベルにプリチ
ャージされる。次に、ワード線５７のレベルが上げられ
てＮＭＯＳトランジスタ５４がターンオンする。次に、
セルプレート５８の電位が上げられ、このときのビット
線５５の電位は、強誘電体キャパシタ６１の容量とビッ
ト線５５の容量との容量分割による比によって決まり、
強誘電体キャパシタ６１の容量はその容量絶縁膜の分極
の向きが反転するか否かによって異なる。すなわち、図
７（ｂ）に示すように、一方の電極５３にあらかじめセ
ルプレート５８よりも十分に高い電圧を印加して分極の
向きを下向きにしておいた場合の方が、図７（ａ）に示
すように、一方の電極５３にあらかじめセルプレート５
８よりも十分に低い電圧を印加して分極の向きを上向き
にしておいた場合に比べ、セルプレート５８の電位を上
げたときに分極の向きが反転するので強誘電体キャパシ
タ６１の容量は大きくなる。従って、図７（ｂ）に示す
ように分極の反転が起こる下向きの場合の方が、図７
（ａ）に示すように強誘電体キャパシタ６１の自発分極
の向きが上向きの場合よりも、ビット線５５の電位は高
くなる。

【００１４】次に、それらの電位の中間にある基準電位
と差動増幅器５６においてビット線５５を通して得られ
た電位とが比較され、その後、ビット線５５を通して得
られた電位が電源レベル又はグランドレベルに増幅され
てデータとして出力される。

【００１５】次に、メモリセルのデータはいったん読み
出すと破壊されるので、読み出されたデータは再び書き
込まれる必要がある。そのために、差動増幅器５６によ
ってビット線５５の電位が読み出されたデータに対応し
て電源レベル又はグランドレベルまで増幅された状態に
おいて、セルプレート５８の電位がグランドレベルまで
下げられる。図７（ｂ）に示すように、ビット線５５の
電位が電源レベルの場合は分極は下向きになり、図７
（ａ）に示すように、ビット線５５の電位がグランドレ
ベルの場合は強誘電体キャパシタ６１の両端に印加され
る電位が等しいため分極の向きは上向きのままである。

【００１６】次に、ワード線５７のレベルが下げられて
ＮＭＯＳトランジスタ５４がターンオフし、分極の状態
は読み出す前の状態に戻り、読み出し動作は完了する。

【００１７】データが書き込まれる際には、読み出し動
作で説明したメモリセルへのデータの再書き込みの手順
において、ビット線５５の電位が外部から与えられる。

【００１８】

【発明が解決しようとする課題】現在、半導体記憶装置
の低価格化が急速に進む中で、そのための有効な手段の
一つにチップ面積の縮小、すなわちメモリセル面積の低
減が挙げられる。しかしながら、前記従来の強誘電体キ
ャパシタを有する記憶装置は、前記のメモリセル構造を
有しているので、他の書き換え可能な不揮発性記憶装置
であるフラッシュメモリに比べて、メモリセルを構成す
る素子数において不利になるという問題を有していた。

【００１９】本発明は、前記従来の問題を解決し、強誘
電体キャパシタを有する記憶装置のメモリセルを構成す
る素子数を減らしてメモリセル面積を低減できるように
することを主な目的とするものである。

【００２０】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、データ記憶装置を、直列に接続された複
数の強誘電体キャパシタと、該キャパシタのそれぞれの
共通接点が信号線により接続されている電位検知器とか
ら構成するものである。

【００２１】 具体的に請求項１の発明が講じた解決手
段は、強誘電体よりなる容量絶縁膜を有し互いに直列に
接続された複数のキャパシタと、前記複数のキャパシタ
同士が接続されている共通接点の各電位を検知する電位
検知器とを備え、前記複数のキャパシタはそれぞれの電
極の面積が互いに異なる構成とするものである。

【００２２】 前記の構成により、ｎ（ただしｎは２以
上の整数とする。以下同じ）個の強誘電体キャパシタが
直列に接続されるため、１つの強誘電体キャパシタは強
誘電体の分極により２つの異なる電位を有するので、そ
れぞれ２ｎ通りの分極の向きが組み合わせられることに
なり、これにより２ｎ通りの電位が電位検知器に与える
ことができる。その上、強誘電体キャパシタはそれぞれ
の容量が異なるため、強誘電体の分極が反転するのに十
分な電位を各強誘電体キャパシタの共通接点に与えるこ
とができる。

【００２３】 請求項２の発明は、強誘電体よりなる容
量絶縁膜を有し互いに直列に接続された複数のキャパシ
タと、前記複数のキャパシタ同士が接続されている共通
接点の各電位を検知する電位検知器とを備え、前記キャ
パシタはそれぞれの容量が互いに異なる構成とするもの
である。

【００２４】 前記の構成により、請求項１の発明と同
様に、ｎ個の強誘電体キャパシタが直列に接続されるた
め、１つの強誘電体キャパシタは強誘電体の分極により
２つの異なる電位を有するので、それぞれ２ｎ通りの分
極の向きが組み合わせられることになり、これにより２
ｎ通りの電位が電位検知器に与えることができる。その
上、強誘電体キャパシタはそれぞれの容量が異なるた
め、強誘電体の分極が反転するのに十分な電位を各強誘
電体キャパシタの共通接点に与えることができる。

【００２５】請求項３の発明は、請求項１又は２の構成
に、前記電位検知器と前記共通接点との間に、前記共通
接点と前記電位検知器との接続を開閉するスイッチ素子
をさらに備えているという構成を付加するものである。

【００２６】前記の構成により、電位検知器は強誘電体
キャパシタの共通接点との間にそれぞれスイッチ素子を
通して接続されているため、データ記憶装置の読み出し
動作及び書き込み動作がスイッチ素子の開閉により制御
できる。また、スイッチ素子を制御することによりアレ
イ状に配置されたデータ記憶装置の中から所望のデータ
記憶装置が選択できる。

【００２７】

【００２８】

【００２９】

【００３０】

【発明の実施の形態】以下、本発明の第１実施形態を図
面に基づいて説明する。

【００３１】図１は本発明の第１実施形態に係るデータ
記憶装置の回路構成図である。図１において、１１は電
荷を蓄える絶縁膜に、電界を取り去っても分極が消えな
い自発分極の性質を有する強誘電体よりなる容量絶縁膜
を有する第１の強誘電体キャパシタ、１２は第１の強誘
電体キャパシタ１１に比べて容量が小さい第２の強誘電
体キャパシタ、１３は第１の強誘電体キャパシタ１１の
一方の電極が接続された第１のセルプレート、１４は第
２の強誘電体キャパシタ１２の一方の電極が接続された
第２のセルプレート、１５は第１の強誘電体キャパシタ
１１及び第２の強誘電体キャパシタ１２の各他方の電極
同士が接続された共通接点、１６は共通接点１５の電位
が読み出されたり、第１の強誘電体キャパシタ１１及び
第２の強誘電体キャパシタ１２にデータとなる電荷を書
き込んだりするためのビット線、１７は電位検知器であ
って、本実施形態においては、ビット線１６を通して読
み出された電位と基準電位との比較によって電圧が増幅
される差動増幅器である。一般に、データ記憶装置にお
いては１３、１４及び１６は信号線であるが、本実施形
態では半導体記憶装置にならって、１３は第１のセルプ
レートと、１４は第２のセルプレートと、１６はビット
線と呼ぶことにする。

【００３２】以下、前記のように構成されたデータ記憶
装置の動作を説明する。

【００３３】初期状態としてビット線１６、第１のセル
プレート１３及び第２のセルプレート１４の電位はグラ
ンドレベルにあり、第１の強誘電体キャパシタ１１及び
第２の強誘電体キャパシタ１２には自発分極があるもの
とする。

【００３４】データが読み出される際には、まず、セル
プレート１４が適当な電位、例えばグランドレベルの電
位に接続される。

【００３５】次に、セルプレート１３の電位が適当な電
位、例えば電源レベルまで上げられると、ビット線１６
の容量及び第２の強誘電体キャパシタ１２の容量の和
と、第１の強誘電体キャパシタ１１の容量との比によ
り、ビット線１６の電位が決まる。また、第１の強誘電
体キャパシタ１１と第２の強誘電体キャパシタ１２との
容量はそれぞれの自発分極の向きによって異なる。これ
らの自発分極の向きの組み合わせとビット線１６の電位
とについて順を追って説明する。

【００３６】図６において説明したように、強誘電体キ
ャパシタに電界が印加されたときに発生する分極の向き
を、電位の高い方から低い方へ向かう矢印で表わすこと
にする。例えば、共通接点１５に第１のセルプレート１
３に比べて高い電位が与えられた場合、第１の強誘電体
キャパシタ１１には図１において下向きの矢印の分極が
発生する。この表現方法により強誘電体キャパシタの自
発分極の向きの組み合わせを表わしたのが下記に示した
［表１］であり、４通りの組み合わせのそれぞれに、２
ビットのデータを対応させている。

【００３７】

【表１】

【００３８】読み出し動作が行なわれることにより、第
２のセルプレート１４が接地されて第１のセルプレート
１３の電位が上がるので、第１の強誘電体キャパシタ１
１及び第２の強誘電体キャパシタ１２の分極の向きは最
終的に共に上向きになる。

【００３９】データ（１，１）に対応する組み合わせに
おいては、第１の強誘電体キャパシタ１１の分極は反転
するが、第２の強誘電体キャパシタ１２の分極は反転し
ない。従って、電源に接続されている第１の強誘電体キ
ャパシタ１１の容量は分極が反転しない場合に比べて大
きくなり、グランドに接地されている第２の強誘電体キ
ャパシタ１２は分極が反転する場合に比べて小さくなる
ので、ビット線１６の電位は［表１］の４つの組み合わ
せの中で最も高くなる。

【００４０】データ（０，０）に対応する組み合わせに
おいては、第１の強誘電体キャパシタ１１の分極は反転
しないが、第２の強誘電体キャパシタ１２の分極は反転
するので、ビット線１６の電位は最も低くなる。

【００４１】データ（１，０）に対応する組み合わせに
おいては、第１の強誘電体キャパシタ１１の分極は反転
し、第２の強誘電体キャパシタ１２の分極も反転する。

【００４２】データ（０，１）に対応する組み合わせに
おいては、第１の強誘電体キャパシタ１１及び第２の強
誘電体キャパシタ１２の分極は共に反転しない。データ
（１，０）とデータ（０，１）とに対応する組み合わせ
において、ビット線１６の電位は、どちらの方が高くな
るかはキャパシタの容量によって決まる。その容量は第
１の強誘電体キャパシタ１１及び第２の強誘電体キャパ
シタ１２の各々の物理的なサイズにより決まる。従っ
て、共通接点１５に、第２の強誘電体キャパシタ１２の
分極を十分に反転させるだけの電位を得るためには、２
つの強誘電体キャパシタの物理的サイズを調整して、第
１の強誘電体キャパシタ１１の容量を第２の強誘電体キ
ャパシタ１２よりも大きくすることが望ましい。そのよ
うにサイズを調整した場合に、読み出し時にビット線１
６に発生する電位は図２のようになる。

【００４３】図２は本発明の第１実施形態に係るデータ
記憶装置の強誘電体キャパシタの分極の組み合わせに対
応したビット線電位の簡略図である。図２において、基
準電位Ａはデータ（１，０）とデータ（０，１）とに対
応する電位を識別するための両電位の中間に設定された
電位であり、基準電位Ｂはデータ（１，１）とデータ
（１，０）とに対応する電位を識別するための両電位の
中間に設定された電位であり、また基準電位Ｃはデータ
（０，１）とデータ（０，０）とに対応する電位を識別
するための両電位の中間に設定された電位である。

【００４４】次に、ビット線１６を通して読み出された
電位は、差動増幅器１７において基準電位Ａ、Ｂ、及び
Ｃとそれぞれ比較され、その得られた電位に応じて電圧
が増幅されて２ビットのうちの何れかのデータとして出
力される。

【００４５】次に、読み出し動作はいったん行なわれる
と蓄積されていたデータとなる分極が失われるため、再
度書き込まれる必要がある。

【００４６】以下、データが再書き込みされる手順を
［表１］の４つの組み合わせのそれぞれの場合について
説明する。データ（１，１）の場合は、ビット線１６が
電源レベルの電位にされ、第１のセルプレート１３と第
２のセルプレート１４とがグランドレベルの電位にされ
て第１の強誘電体キャパシタ１１の分極が反転した後、
ビット線１６の電位がグランドレベルにされる。

【００４７】データ（０，０）の場合は、ビット線１６
がグランドレベルの電位にされ、第１のセルプレート１
３と第２のセルプレート１４とが電源レベルの電位にさ
れて第２の強誘電体キャパシタ１２の分極が反転した
後、第１のセルプレート１３と第２のセルプレート１４
の電位がグランドレベルにされる。

【００４８】データ（１，０）の場合は、まずビット線
１６と第２のセルプレート１４が電源レベルの電位に、
第１のセルプレート１３の電位がグランドレベルにされ
て第１の強誘電体キャパシタ１１の分極が反転する。次
に、ビット線１６の電位がグランドレベルにされて強誘
電体キャパシタ１２の分極が反転した後、第２のセルプ
レート１４の電位がグランドレベルにされる。

【００４９】データ（０，１）の場合は、ビット線１６
と第１のセルプレート１３の電位とが電源レベルにさ
れ、第２のセルプレート１４の電位がグランドレベルに
されてからビット線１６の電位がグランドレベルにさ
れ、次に、第１のセルプレート１３の電位がグランドレ
ベルにされることにより、次の読み出しのための分極が
十分な大きさになる。

【００５０】以上の手順により読み出し動作は完了す
る。データが書き込まれる際には、読み出し動作におけ
る再書き込みの動作が、外部から入力されるデータに基
づいて行なわれる。なお、本実施形態においては、第１
のセルプレート１３、第２のセルプレート１４及びビッ
ト線１６に与えられる電位がグランドレベルと電源レベ
ルとに設定されているが、必ずしもこの２つの電位が使
われる必要はない。

【００５１】以下、本発明の第２実施形態を図面に基づ
いて説明する。

【００５２】図３は本発明の第２実施形態に係るスイッ
チ素子を備えたデータ記憶装置の回路構成図である。図
３において、１８は第１の強誘電体キャパシタ１１及び
第２の強誘電体キャパシタ１２の電荷の読み出し動作及
び書き込み動作を許可したり禁止したりするスイッチ用
のＮＭＯＳトランジスタ、１９はＮＭＯＳトランジスタ
１８のゲート電位を与えるためのワード線である。な
お、ＮＭＯＳトランジスタ１８の替わりにＰＭＯＳトラ
ンジスタを用いることも可能である。１９は一般に信号
線であるが、本実施形態においては半導体メモリ装置に
ならってワード線と呼ぶことにする。その他の部材につ
いては図１と同一の符号を付すことにより説明を省略す
る。このデータ記憶装置は、共通接点１５とビット線１
６との電気的接続をワード線１２の電圧レベルによって
制御できる。

【００５３】図４は図３のデータ記憶装置をアレイ状に
配置して複数のメモリーセルがビット線、セルプレー
ト、ワード線及び電位検地器を共有しているデータ記憶
装置の回路構成を示している。なお、図３と同様な部材
が繰り返し配置されているので、各部材の説明は省略す
る。以下このデータ記憶装置の動作を説明する。

【００５４】読み出し動作については基本的に図１に示
したデータ記憶装置と同じであり、ワード線１９のレベ
ルが上げられてワード線１９に接続しているＮＭＯＳト
ランジスタがターンオンしてから読み出し動作が始まる
と、ワード線１９及び第１のセルプレート１３と第２の
セルプレート１４に接続されているメモリーセルのデー
タが一斉にビット線１６へ読み出される。それらの電位
を電位検値器によって検値してデータが出力される。

【００５５】再書き込みの動作については共通のセルプ
レートを用いるため図１に示した装置とは動作が異な
る。図１に示した装置と同様に第１のセルプレート１３
の電位が電源レベルに、第２のセルプレート１４の電位
がグランドレベルにされたとすると、読み出し動作が終
了した後の第１の強誘電体キャパシタ１１及び第２の強
誘電キャパシタ１２の分極の向きは上向きになってい
る。なお、ここでビット線１６の電位が電源レベルとグ
ランドレベルに動かされた場合、さらに上向きの分極が
確実なものされて、誤書き込みを防止することができ
る。書き込みの動作としては、まずビット線１６の電位
が適当な電位、例えば電源レベルのほぼ２分の１の電位
にされて、次に第１のセルプレート１３と第２のセルプ
レート１４の電位がビット線１６とほぼ同じ電位にされ
る。次にビット線１６の電位がデータ（０，０）を書き
込む場合はグランドレベルにされ、データ（０，１）の
場合は電源レベルのほぼ４分の１にされ、データ（１，
０）とデータ（１，１）の場合はそのまま電源レベルの
２分の１が保たれる。ここで、１つの強誘電体キャパシ
タの両端にかかっている電位差が電源電圧の２分の１の
場合は逆向きの分極の向きを反転させることができる
が、電源電圧の４分の１の場合は分極の向きを反転させ
ることができないとすると、データ（０，０）の場合の
第２の強誘電体キャパシタ１２の分極の向きは反転する
が、その他の場合の強誘電体キャパシタの向きは反転し
ない。次に第１のセルプレート１３の電位がグランドレ
ベルにされると、データ（１，０）とデータ（１，１）
の場合の第１の強誘電体キャパシタ１１の分極の向きが
反転する。次に、ビット線１６の電位がデータ（１，
０）の場合はグランドレベルにされ、その他の場合はそ
のままの電位が保たれると、データ（１，０）の場合の
第２の強誘電体キャパシタ１２の分極の向きが反転す
る。次に第２のセルプレート１４の電位がグランドレベ
ルにされる。次にビット線１６の電位がグランドレベル
にされ、ワード線１９の電位が下げられてＮＭＯＳトラ
ンジスタ１８がターンオフして、再書き込み動作は終了
する。

【００５６】書き込み動作については再書き込みの動作
が外部から入力されるデータに基づいて行なわれる。

【００５７】なお、説明における便宜のためセルプレー
トやビット線の電位をグランドレベルや電源電圧とその
２分の１及び４分の１としたが必ずしもその様にする必
要はなく、読み出し時には直列に接続された強誘電体キ
ャパシタの分極の向きを全て反転させるだけの電位差を
第１のセルプレート１３と第２のセルプレート１４との
間に与え、再書き込みや書き込み時には１個の強誘電体
キャパシタの分極の向きを反転させるがその２分の１で
は分極の向きを反転させることのできない電位差を第１
のセルプレート１３と第２のセルプレート１４との間に
与え、ビット線１６には分極の向きを反転させたい場合
に１個の強誘電体キャパシタの分極の向きを反転させる
電位差を第１のセルプレート１３又は第２のセルプレー
ト１４との間に与え、分極の向きを反転させたくない場
合に第１のセルプレート１３と第２のセルプレート１４
の電位のほぼ中間の電位を与えれば良い。ただし、この
ビット線の中間電位は第１の強誘電体キャパシタ１１と
第２の強誘電体キャパシタ１２との間に分極の向きが反
転する抗電圧の差があれば調整するのが望ましい。

【００５８】以上のようにこのデータ記憶装置ではワー
ド線１９の電圧によってＮＭＯＳトランジスタ１８のオ
ン・オフを制御することにより共通のビット線に接続さ
れているメモリーセルの中から所望のメモリーセルを選
択して共通の電位検地器１７を使ってデータを読み出し
たり、書き込んだりする事ができる。また、共通の第１
のセルプレート、共通の第２のセルプレート及び共通の
ワード線１９に接続されているメモリーセルそれぞれに
所望の４値のデータを書き込むことができる。また、本
実施形態の特徴として、読み出し動作時に第１のセルプ
レート１３の電位を上げてからＮＭＯＳトランジスタ１
８をターンオンさせる動作順序をとることにより、読み
出し時の共通接点１５の電位を、図１に示したデータ記
憶装置の共通接点１５の電位に比べ一時的に高くするこ
とができる。従って、第２の強誘電体キャパシタ１２の
分極を反転させるだけの十分な電位が共通接点１５に得
られないために、所望のデータが正しく読み出せなくな
るということが防止できる。

【００５９】以上、共通接点１５に第１の強誘電体キャ
パシタ１１、第２の強誘電体キャパシタ１２及び４つの
電位が検知できる電位検知器１７を接続した４値のデー
タ記憶装置について説明したが、共通接点に接続する強
誘電体キャパシタの数や電位検知器の検知レベルの数を
増やすことにより４値以上のデータ記憶装置を提供でき
ることは容易に推察できる。

【００６０】

【発明の効果】以上説明したように、請求項１又は請求
項２の発明に係るデータ記憶装置によると、２ｎ通りの
電位に２ｎ値のデータが対応するため、ｎビットの情報
を記憶することができる。その上、共通接点に強誘電体
キャパシタの分極が行なえるための電位が十分に得られ
るため、データが正しく読み出せないという事態を防ぐ
ことができる。また、同じ容量やヒステリシス特性を有
する強誘電体キャパシタを用いた場合に、分極が反転し
たキャパシタが入れ替わっただけで、分極反転したキャ
パシタの個数が同じであるならば共通接点に現われる電
位も同じになるという事態を回避することができる。

【００６１】

【００６２】請求項３の発明に係るデータ記憶装置によ
ると、データ記憶装置の読み出し動作及び書き込み動作
がスイッチ素子の開閉により制御できるため、データ記
憶装置に対する読み出し動作及び書き込み動作が許可さ
れる状態と禁止される状態とを得ることができる。ま
た、アレイ状に配置された複数のデータ記憶装置の中か
ら所望のデータ記憶装置が選択して制御できるため、半
導体集積回路として半導体基板上に集積化することがで
きる。その場合、従来は、ｎビットの情報を記憶するに
はｎ個の強誘電体キャパシタとｎ個のスイッチ素子が必
要であったのに比べて、ｎ個の強誘電体キャパシタと
（ｎ÷直列に接続されている強誘電体キャパシタの数）
個のスイッチ素子で足りることになり、これにより同じ
記憶容量の強誘電体記憶装置の１ビット当たりの占有面
積を減らすことができる。さらに、共通接点に強誘電体
キャパシタの分極が行なえるための電位が十分に得られ
るため、データが正しく読み出せないという事態を防ぐ
ことができる。

【００６３】

【００６４】

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るデータ記憶装置の
回路構成を示す図である。

【図２】本発明の第１実施形態に係るデータ記憶装置の
強誘電体キャパシタの分極の組み合わせに対応したビッ
ト線電位を簡略に示した図である。

【図３】本発明の第２実施形態に係るスイッチ素子を備
えたデータ記憶装置の回路構成を示す図である。

【図４】図３のデータ記憶装置をアレイ状に配置して複
数のメモリーセルがビット線、セルプレート、ワード線
及び電位検地器を共有しているデータ記憶装置の回路構
成を示す図である。

【図５】従来のＤＲＡＭの回路構成を示す図である。

【図６】従来の強誘電体記憶装置の回路構成を示す図で
ある。

【図７】強誘電体キャパシタの分極の状態を示す図であ
る。

【符号の説明】

１１ 第１の強誘電体キャパシタ １２ 第２の強誘電体キャパシタ １３ 第１のセルプレート １４ 第２のセルプレート １５ 共通接点 １６ ビット線 １７ 差動増幅器 １８ ＮＭＯＳトランジスタ １９ ワード線 ５１ キャパシタ ５２ 電極 ５３ 電極 ５４ ＮＭＯＳトランジスタ ５５ ビット線 ５６ 差動増幅器 ５７ ワード線 ５８ セルプレート ６１ 強誘電体キャパシタ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 強誘電体よりなる容量絶縁膜を有し互い
   に直列に接続された第１及び第２のキャパシタと、 前記第１及び第２のキャパシタ同士が接続されている共
   通接点の各電位を検知する電位検知器とを備え、 前記第１及び第２のキャパシタはそれぞれの電極の面積
   が互いに異なり、 前記第１及び第２のキャパシタの分極の向きの組み合わ
   せに応じて、前記共通接点に４つの異なる電位が生成さ
   れ、 前記共通接点に生成される４つの異なる電位を前記電位
   検知器により検知してデータを出力する ことを特徴とす
   るデータ記憶装置。
2. 【請求項２】 強誘電体よりなる容量絶縁膜を有し互い
   に直列に接続された第１及び第２のキャパシタと、 前記第１及び第２のキャパシタ同士が接続されている共
   通接点の各電位を検知する電位検知器とを備え、 前記第１及び第２のキャパシタはそれぞれの容量が互い
   に異なり、 前記第１及び第２のキャパシタの分極の向きの組み合わ
   せに応じて、前記共通接点に４つの異なる電位が生成さ
   れ、 前記共通接点に生成される４つの異なる電位を前記電位
   検知器により検知してデータを出力する ことを特徴とす
   るデータ記憶装置。
3. 【請求項３】 前記電位検知器と前記共通接点との間
   に、前記共通接点と前記電位検知器との接続を開閉する
   スイッチ素子をさらに備えていることを特徴とする請求
   項１又は２に記載のデータ記憶装置。