JP3463456B2 - プロセス評価素子 - Google Patents
プロセス評価素子Info
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- JP3463456B2 JP3463456B2 JP12299096A JP12299096A JP3463456B2 JP 3463456 B2 JP3463456 B2 JP 3463456B2 JP 12299096 A JP12299096 A JP 12299096A JP 12299096 A JP12299096 A JP 12299096A JP 3463456 B2 JP3463456 B2 JP 3463456B2
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- bipolar transistor
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Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタを用いることによりプラズマプロセス中でのプロ
セスダメージ、チャージアップダメージを評価するプロ
セス評価素子に関する。
ジスタを用いることによりプラズマプロセス中でのプロ
セスダメージ、チャージアップダメージを評価するプロ
セス評価素子に関する。
【０００２】
【従来の技術】従来、プロセスダメージ、チャージアッ
プダメージを測定する方法としてＭＯＳデバイスに対し
ては、アンテナＭＯＳキャパシタ，ＥＥＰＲＯＭがある
が、バイポーラデバイスに対する影響を評価する方法が
なかった。また、アンテナＭＯＳキャパシタ、ＥＥＰＲ
ＯＭを使ってバイポーラデバイスに対してのプロセスダ
メージ、チャージアップダメージの影響を評価するのは
困難であった。
プダメージを測定する方法としてＭＯＳデバイスに対し
ては、アンテナＭＯＳキャパシタ，ＥＥＰＲＯＭがある
が、バイポーラデバイスに対する影響を評価する方法が
なかった。また、アンテナＭＯＳキャパシタ、ＥＥＰＲ
ＯＭを使ってバイポーラデバイスに対してのプロセスダ
メージ、チャージアップダメージの影響を評価するのは
困難であった。
【０００３】
【発明が解決しようとする課題】前記従来のＭＯＳデバ
イスに対してのプロセスダメージ、チャージアップチャ
ージ評価方法では困難であったバイポーラトランジスタ
のプロセスダメージ，チャージアップダメージのプロセ
ス評価素子を提供することを目的とする。
イスに対してのプロセスダメージ、チャージアップチャ
ージ評価方法では困難であったバイポーラトランジスタ
のプロセスダメージ，チャージアップダメージのプロセ
ス評価素子を提供することを目的とする。
【０００４】
【課題を解決するための手段】前記目的を達成するため
に本発明のプロセスダメージ、チャージアップダメージ
評価用半導体素子は、シリコン基板と前記基板内に設け
られたバイポーラトランジスタと、前記バイポーラトラ
ンジスタのベース表面領域上に絶縁膜を介して導電性薄
膜を存在させたことを特徴とする。
に本発明のプロセスダメージ、チャージアップダメージ
評価用半導体素子は、シリコン基板と前記基板内に設け
られたバイポーラトランジスタと、前記バイポーラトラ
ンジスタのベース表面領域上に絶縁膜を介して導電性薄
膜を存在させたことを特徴とする。
【０００５】前記構成においては、バイポーラトランジ
スタが横型（ラテラル）であることが望ましい。また前
記構成においてはラテラルバイポーラトランジスタがＰ
ＮＰもしくはＮＰＮどちらのタイプでも良い。また前記
構成において導電性薄膜がポリシリコン薄膜であること
が望ましい。
スタが横型（ラテラル）であることが望ましい。また前
記構成においてはラテラルバイポーラトランジスタがＰ
ＮＰもしくはＮＰＮどちらのタイプでも良い。また前記
構成において導電性薄膜がポリシリコン薄膜であること
が望ましい。
【０００６】
【０００７】
【発明の実施の形態】本発明のプロセス評価用素子によ
れば、シリコン基板と、前記基板内に設けられたバイポ
ーラトランジスタと前記基板及び絶縁膜を介しバイポー
ラトランジスタのベース表面領域上の少なくとも一部を
被うように導電性薄膜を有するプロセスダメージ、チャ
ージアップダメージ評価用半導体素子において、前記導
電性薄膜によりチャージアップ電荷を収集することによ
りチャージアップ電荷によるバイポーラ素子の特性変化
を精度よく検出することができる。
れば、シリコン基板と、前記基板内に設けられたバイポ
ーラトランジスタと前記基板及び絶縁膜を介しバイポー
ラトランジスタのベース表面領域上の少なくとも一部を
被うように導電性薄膜を有するプロセスダメージ、チャ
ージアップダメージ評価用半導体素子において、前記導
電性薄膜によりチャージアップ電荷を収集することによ
りチャージアップ電荷によるバイポーラ素子の特性変化
を精度よく検出することができる。
【０００８】また以下の実施形態に示す製造方法によれ
ば、本発明のプロセス評価素子を効率よく合理的に製造
できるものである。
ば、本発明のプロセス評価素子を効率よく合理的に製造
できるものである。
【０００９】以下、本発明の一実施形態について説明す
る。図１は本実施形態のプロセスダメージ、チャージア
ップダメージ評価用半導体素子の構成を示す平面図、図
２はその断面図である。
る。図１は本実施形態のプロセスダメージ、チャージア
ップダメージ評価用半導体素子の構成を示す平面図、図
２はその断面図である。
【００１０】以下、バイポーラトランジスタがＰＮＰラ
テラルバイポーラトランジスタである実施形態について
説明する。
テラルバイポーラトランジスタである実施形態について
説明する。
【００１１】まずｐ型シリコン基板２１の上にラテラル
バイポーラトランジスタのベース領域９、２９を形成す
るために、レジストパターン形成を行い、イオン注入に
よりｎ型不純物を注入しレジスト剥離を行い、熱拡散に
よりｎ型不純物拡散層を形成する。その後、エミッタ領
域２７及びコレクター領域８、２８を形成するために、
レジストパターン形成を行い、イオン注入によりｐ型不
純物を注入しレジスト剥離を行い、熱拡散によりｐ型不
純物拡散層を形成する。そして、熱酸化もしくはＣＶＤ
法により、厚さ１３０ｎｍ以上の絶縁膜２５を成長させ
トランジスタの不純物拡散層とコンタクトホール５、
６、７を形成するために、絶縁膜２５上にレジストパタ
ーン形成を行う。そしてエッチングによりコンタクトホ
ールを形成し、レジスト剥離を行う。
バイポーラトランジスタのベース領域９、２９を形成す
るために、レジストパターン形成を行い、イオン注入に
よりｎ型不純物を注入しレジスト剥離を行い、熱拡散に
よりｎ型不純物拡散層を形成する。その後、エミッタ領
域２７及びコレクター領域８、２８を形成するために、
レジストパターン形成を行い、イオン注入によりｐ型不
純物を注入しレジスト剥離を行い、熱拡散によりｐ型不
純物拡散層を形成する。そして、熱酸化もしくはＣＶＤ
法により、厚さ１３０ｎｍ以上の絶縁膜２５を成長させ
トランジスタの不純物拡散層とコンタクトホール５、
６、７を形成するために、絶縁膜２５上にレジストパタ
ーン形成を行う。そしてエッチングによりコンタクトホ
ールを形成し、レジスト剥離を行う。
【００１２】そしてトランジスタのエミッタ２７、コレ
クター２８、ベース２９の不純物領域にプラズマダメー
ジを与えないために、エッチングはウエットエッチング
もしくは低ダメージのプラズマエッチングで行う。ここ
でのウエットエッチングとはフッ化水素酸水溶液による
エッチングをいう。
クター２８、ベース２９の不純物領域にプラズマダメー
ジを与えないために、エッチングはウエットエッチング
もしくは低ダメージのプラズマエッチングで行う。ここ
でのウエットエッチングとはフッ化水素酸水溶液による
エッチングをいう。
【００１３】次にエッチングによりコンタクトホール
５、６、７を形成した後、ＣＶＤ法により多結晶シリコ
ン膜をウェハー全面に堆積し、導電性薄膜１、２６及
び、エミッタ電極２、２２、コレクター電極３、２３、
ベース電極４、２４を形成するためにレジストパターン
を形成する。そして、エッチングにより電極形成を行
い、レジスト剥離をする。エッチングはプラズマダメー
ジを与えないため、ウエットエッチングもしくは低ダメ
ージのプラズマエッチングで行う。ここでのウエットエ
ッチングとは、フッ化水素酸水溶液、硝酸、水の混酸に
よるエッチングをいう。
５、６、７を形成した後、ＣＶＤ法により多結晶シリコ
ン膜をウェハー全面に堆積し、導電性薄膜１、２６及
び、エミッタ電極２、２２、コレクター電極３、２３、
ベース電極４、２４を形成するためにレジストパターン
を形成する。そして、エッチングにより電極形成を行
い、レジスト剥離をする。エッチングはプラズマダメー
ジを与えないため、ウエットエッチングもしくは低ダメ
ージのプラズマエッチングで行う。ここでのウエットエ
ッチングとは、フッ化水素酸水溶液、硝酸、水の混酸に
よるエッチングをいう。
【００１４】ドライエッチングとは、ＴＣＰ、ＥＣＲな
どの高密度プラズマによるドライエッチングをいう。導
電性薄膜１、２６はトランジスタのベース表面領域の少
なくとも一部を被い、ベース領域よりも大きな面積を持
ったレジストパターン形成を行う。プラズマダメージ、
チャージアップダメージは導電性薄膜１、２６の厚さに
影響されない。
どの高密度プラズマによるドライエッチングをいう。導
電性薄膜１、２６はトランジスタのベース表面領域の少
なくとも一部を被い、ベース領域よりも大きな面積を持
ったレジストパターン形成を行う。プラズマダメージ、
チャージアップダメージは導電性薄膜１、２６の厚さに
影響されない。
【００１５】前記の製造方法で本実施形態の評価用半導
体素子を作製する。前記実施形態はラテラルバイポーラ
トランジスタにＰＮＰを用いて説明したが、ＰＮＰ、Ｎ
ＰＮどちらでも良い。また、導電性薄膜については装置
への汚染を最小にするため多結晶シリコン膜を用いた実
施例について説明したが、他の導電性薄膜を用いてもプ
ロセスダメージ、チャージアップダメージ評価には影響
しない。
体素子を作製する。前記実施形態はラテラルバイポーラ
トランジスタにＰＮＰを用いて説明したが、ＰＮＰ、Ｎ
ＰＮどちらでも良い。また、導電性薄膜については装置
への汚染を最小にするため多結晶シリコン膜を用いた実
施例について説明したが、他の導電性薄膜を用いてもプ
ロセスダメージ、チャージアップダメージ評価には影響
しない。
【００１６】次に本実施形態のプロセス評価素子による
プロセスダメージ、チャージアップダメージ評価方法に
ついて説明する。
プロセスダメージ、チャージアップダメージ評価方法に
ついて説明する。
【００１７】本評価素子の電流増幅率特性を測定し、次
に本評価素子を評価対象のプロセス処理を行い、再度電
流増幅率特性を測定する。このプロセス処理前後の電流
増幅率特性の変化によりプロセスダメージ、チャージア
ップダメージを評価することが可能である。
に本評価素子を評価対象のプロセス処理を行い、再度電
流増幅率特性を測定する。このプロセス処理前後の電流
増幅率特性の変化によりプロセスダメージ、チャージア
ップダメージを評価することが可能である。
【００１８】
【発明の効果】以上説明した通り、本発明によればプロ
セスダメージ、チャージアップダメージを評価できるプ
ロセス評価素子を提供できる。
セスダメージ、チャージアップダメージを評価できるプ
ロセス評価素子を提供できる。
【図１】本発明の一実施形態のプロセス評価素子の構成
を示す平面図
を示す平面図
【図２】本発明の一実施形態のプロセス評価素子の構成
を示す断面図
を示す断面図
１、２６ 導電性薄膜
２、２２ エミッタ電極
３、２３ コレクター電極
４、２４ ベース電極
５ エミッタコンタクト
６ コレクターコンタクト
７ ベースコンタクト
８、２８ ｐ型不純物拡散層（コレクター領域）
９、２９ ｎ型不純物拡散層（ベース領域）
２１ ｐ型シリコン基板
２５ 絶縁膜
２７ ｐ型不純物拡散層（エミッタ領域）
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/66
H01L 21/331
H01L 29/73
Claims (3)
- 【請求項１】 シリコン基板内に設けられた横型（ラテ
ラル）ＰＮＰトランジスタもしくはラテラルＮＰＮトラ
ンジスタからなるバイポーラトランジスタにおいて、前
記バイポーラトランジスタのベース表面領域上の少なく
とも一部を被うように絶縁膜を介して、該ベース表面領
域より大きな面積を有する導電性薄膜を設置したことを
特徴とするプロセス評価素子。 - 【請求項２】 シリコン基板内に設けられたバイポーラ
トランジスタにおいて、前記バイポーラトランジスタの
ベース表面領域上の少なくとも一部を被うように絶縁膜
を介して、該ベース表面領域より大きな面積を有するポ
リシリコン薄膜からなる導電性薄膜を設置したことを特
徴とするプロセス評価素子。 - 【請求項３】 シリコン基板内に設けられた横型（ラテ
ラル）ＰＮＰトランジスタもしくはラテラルＮＰＮトラ
ンジスタからなるバイポーラトランジスタにおいて、前
記バイポーラトランジスタのベース表面領域上の少なく
とも一部を被うように絶縁膜を介して、該ベース表面領
域より大きな面積を有するポリシリコン薄膜からなる導
電性薄膜を設置したことを特徴とするプロセス評価素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12299096A JP3463456B2 (ja) | 1996-05-17 | 1996-05-17 | プロセス評価素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12299096A JP3463456B2 (ja) | 1996-05-17 | 1996-05-17 | プロセス評価素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09306966A JPH09306966A (ja) | 1997-11-28 |
| JP3463456B2 true JP3463456B2 (ja) | 2003-11-05 |
Family
ID=14849564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12299096A Expired - Fee Related JP3463456B2 (ja) | 1996-05-17 | 1996-05-17 | プロセス評価素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3463456B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3382844B2 (ja) | 1998-04-07 | 2003-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-05-17 JP JP12299096A patent/JP3463456B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09306966A (ja) | 1997-11-28 |
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