JP3455839B2 - フレームフォーマット変換方式及び変換装置 - Google Patents
フレームフォーマット変換方式及び変換装置Info
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- JP3455839B2 JP3455839B2 JP13481798A JP13481798A JP3455839B2 JP 3455839 B2 JP3455839 B2 JP 3455839B2 JP 13481798 A JP13481798 A JP 13481798A JP 13481798 A JP13481798 A JP 13481798A JP 3455839 B2 JP3455839 B2 JP 3455839B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＩＴＵ−Ｔで勧告
されているＮＮＩフレームを装置内のデータフォーマッ
トに変換するフレームフォーマット変換方法及び変換装
置に関する。
されているＮＮＩフレームを装置内のデータフォーマッ
トに変換するフレームフォーマット変換方法及び変換装
置に関する。
【０００２】
【従来の技術】この種の従来例の一例として特開平４−
８２９号に示されているものについて簡単に説明する。
この装置においては、複数種類のフレーム構成とポイン
タが混在するネットワークを使用する装置において、フ
レーム変換を行うフレームを一旦メモリに記憶し、変換
を行った後に出力する。
８２９号に示されているものについて簡単に説明する。
この装置においては、複数種類のフレーム構成とポイン
タが混在するネットワークを使用する装置において、フ
レーム変換を行うフレームを一旦メモリに記憶し、変換
を行った後に出力する。
【０００３】複数種類のフレーム構成が混在している装
置にて、あらかじめ装置内で使用する特定のフレーム構
成を設定しておく。そして、受信したフレームが装置内
で使用するフレームであればそのまま使用し、異なる場
合には、そのフレームをバッファメモリに書き込み、ポ
インタの付け替えを行って装置内のフレームに変換す
る。受信するフレームと装置内のフレームは、ＩＴＵ−
Ｔにて勧告されたＮＮＩフォーマットである。
置にて、あらかじめ装置内で使用する特定のフレーム構
成を設定しておく。そして、受信したフレームが装置内
で使用するフレームであればそのまま使用し、異なる場
合には、そのフレームをバッファメモリに書き込み、ポ
インタの付け替えを行って装置内のフレームに変換す
る。受信するフレームと装置内のフレームは、ＩＴＵ−
Ｔにて勧告されたＮＮＩフォーマットである。
【０００４】
【発明が解決しようとする課題】上記の装置を実現する
にあたり、従来の技術では、以下のような問題点があっ
た。
にあたり、従来の技術では、以下のような問題点があっ
た。
【０００５】１．ＩＴＵ−Ｔ勧告で規定されているフレ
ームフォーマット間の変換であるため専用線用の装置内
フレームフォーマットではない。
ームフォーマット間の変換であるため専用線用の装置内
フレームフォーマットではない。
【０００６】２．フレームの変換部にバッファメモリを
用いているため、時間的位置の入れ替えができない。
用いているため、時間的位置の入れ替えができない。
【０００７】３．フレームの変換部にバッファメモリを
用いているため、フォーマットの本数が異なる変換はで
きない。
用いているため、フォーマットの本数が異なる変換はで
きない。
【０００８】４．装置内フレームの出力位相は位相変換
部にて行われ、装置内の２ｋフレームの位相にあわせて
出力している。
部にて行われ、装置内の２ｋフレームの位相にあわせて
出力している。
【０００９】５．そのため、変換には５００（μｓ）の
時間が必要である。
時間が必要である。
【００１０】そこで、本発明の主たる課題は、フレーム
フォーマット変換で生じる遅延を最小にすることにあ
る。
フォーマット変換で生じる遅延を最小にすることにあ
る。
【００１１】本発明の他の課題は、データの本数の異な
るフレームフォーマットの変換を可能にすることにあ
る。
るフレームフォーマットの変換を可能にすることにあ
る。
【００１２】
【課題を解決するための手段】 本発明は、ＩＴＵ−Ｔ
で勧告されているＮＮＩフレームフォーマットを装置内
フレームフォーマットに変換する方式において、ＮＮＩ
フレームフォーマットによって送信されてきたデータを
保持するためのシフトレジスタを備え、前記装置内フレ
ームフォーマットの主情報を複数のブロックに細分化し
たものとし、前記シフトレジスタに保持したデータを前
記ブロック毎に対応させながら主情報（ＨＧ）と主情報
（ＳＴ）とに分けて読み出す手段と、読み出した前記主
情報（ＨＧ）と前記主情報（ＳＴ）とを前記装置内フレ
ームフォーマットとして前記ブロック毎に多重化する手
段とを備えたことを特徴とする。
で勧告されているＮＮＩフレームフォーマットを装置内
フレームフォーマットに変換する方式において、ＮＮＩ
フレームフォーマットによって送信されてきたデータを
保持するためのシフトレジスタを備え、前記装置内フレ
ームフォーマットの主情報を複数のブロックに細分化し
たものとし、前記シフトレジスタに保持したデータを前
記ブロック毎に対応させながら主情報（ＨＧ）と主情報
（ＳＴ）とに分けて読み出す手段と、読み出した前記主
情報（ＨＧ）と前記主情報（ＳＴ）とを前記装置内フレ
ームフォーマットとして前記ブロック毎に多重化する手
段とを備えたことを特徴とする。
【００１３】 また、本発明は、ＩＴＵ−Ｔで勧告され
ているＮＮＩフレームフォーマットを装置内フレームフ
ォーマットに変換する装置において、前記ＮＮＩフレー
ムフォーマットのデータを保持するためのシフトレジス
タ部と、前記シフトレジスタ部にて保持されているデー
タから主情報（ＨＧ）のみを読み出すためのデータセレ
クタ部と、前記シフトレジスタ部にて保持されているデ
ータから主情報（ＳＴ）のみを前記主情報（ＨＧ）のビ
ット数に応じて遅延させながら読み出すためのＳＴセレ
クタ部と、前記ＳＴセレクタ部にて選択された前記主情
報（ＳＴ）を前記主情報（ＨＧ）にあわせるための多重
化を行うＳＴ部と、前記データセレクタ部、前記ＳＴセ
レクタ部、前記ＳＴ部の制御を行うための制御部とを含
むことを特徴とする。
ているＮＮＩフレームフォーマットを装置内フレームフ
ォーマットに変換する装置において、前記ＮＮＩフレー
ムフォーマットのデータを保持するためのシフトレジス
タ部と、前記シフトレジスタ部にて保持されているデー
タから主情報（ＨＧ）のみを読み出すためのデータセレ
クタ部と、前記シフトレジスタ部にて保持されているデ
ータから主情報（ＳＴ）のみを前記主情報（ＨＧ）のビ
ット数に応じて遅延させながら読み出すためのＳＴセレ
クタ部と、前記ＳＴセレクタ部にて選択された前記主情
報（ＳＴ）を前記主情報（ＨＧ）にあわせるための多重
化を行うＳＴ部と、前記データセレクタ部、前記ＳＴセ
レクタ部、前記ＳＴ部の制御を行うための制御部とを含
むことを特徴とする。
【００１４】
【発明の実施の形態】本発明は、低速専用線ノードモジ
ュールに適用されるものであり、以下のような要求に基
づいている。
ュールに適用されるものであり、以下のような要求に基
づいている。
【００１５】現在の高速ディジタル通信網は、ＩＴＵ−
Ｔ勧告によりそれに準拠した新同期網になっている。し
かし、既存する各種の専用線は新同期網に直接接続する
ことができない。そこで、これらの各種専用線を新同期
網に接続するための装置の開発が必要になっている。
Ｔ勧告によりそれに準拠した新同期網になっている。し
かし、既存する各種の専用線は新同期網に直接接続する
ことができない。そこで、これらの各種専用線を新同期
網に接続するための装置の開発が必要になっている。
【００１６】本発明は、装置の基本架および増設架のイ
ンタフェース部分に適用される。基本架と増設架を接続
するインタフェースには、ＩＴＵ−Ｔで勧告されている
ＮＮＩフレームフォーマットを用いている。しかし、装
置内では専用線用の装置内フレームフォーマットを用い
ているため、装置インタフェース部分にてフレームフォ
ーマット変換を行っている。また、ＮＮＩフレームから
装置内のフレームフォーマットへの変換は、データの本
数（ＮＮＩ８本、装置内９本）も異なる変換である。
ンタフェース部分に適用される。基本架と増設架を接続
するインタフェースには、ＩＴＵ−Ｔで勧告されている
ＮＮＩフレームフォーマットを用いている。しかし、装
置内では専用線用の装置内フレームフォーマットを用い
ているため、装置インタフェース部分にてフレームフォ
ーマット変換を行っている。また、ＮＮＩフレームから
装置内のフレームフォーマットへの変換は、データの本
数（ＮＮＩ８本、装置内９本）も異なる変換である。
【００１７】装置構成上、Ｔ−Ｔ構成およびＴ−Ｓ−Ｔ
構成（時分割交換）を行うため、フレームフォーマット
変換に使用できる時間は、１／２フレーム（６２．５μ
ｓ）以内と制限される。
構成（時分割交換）を行うため、フレームフォーマット
変換に使用できる時間は、１／２フレーム（６２．５μ
ｓ）以内と制限される。
【００１８】本発明による変換装置のフレームフォーマ
ット変換の条件を以下に示す。
ット変換の条件を以下に示す。
【００１９】ａ．フレームフォーマット変換で生じる遅
延量を最小にするために、変換は、６２．５μｓ以内で
行う。
延量を最小にするために、変換は、６２．５μｓ以内で
行う。
【００２０】ｂ．データ本数の異なるフレームフォーマ
ット変換を行う。すなわち、８ｂｉｔから９ｂｉｔの変
換を行う。
ット変換を行う。すなわち、８ｂｉｔから９ｂｉｔの変
換を行う。
【００２１】ｃ．上記の条件を満たすＮＮＩ／装置内フ
レームフォーマットを作成する。
レームフォーマットを作成する。
【００２２】本発明では、上記の条件を満足させるため
に以下の方法を用いた。
に以下の方法を用いた。
【００２３】Ａ．ＮＮＩから装置内フレームフォーマッ
ト変換で生じる遅延量を最小とするために、主情報をで
きるだけ細かくブロック化した。これは、ブロックが細
かいほど変換にかかる遅延量が少なく済むためである。
ト変換で生じる遅延量を最小とするために、主情報をで
きるだけ細かくブロック化した。これは、ブロックが細
かいほど変換にかかる遅延量が少なく済むためである。
【００２４】Ｂ．フレームフォーマット変換にシフトレ
ジスタを用いることにより、データの本数が異なる変換
を可能にした。
ジスタを用いることにより、データの本数が異なる変換
を可能にした。
【００２５】Ｃ．装置内フレームフォーマットを１２の
ブロックに細分化し、１ブロック単位にてフォーマット
変換を完結させた。
ブロックに細分化し、１ブロック単位にてフォーマット
変換を完結させた。
【００２６】以下に、具体例をあげてフレームフォーマ
ット変換の機能動作を説明する。
ット変換の機能動作を説明する。
【００２７】１．図１に示すように、ＮＮＩフレームフ
ォーマットは、主情報と伝送路管理等の情報で構成され
ている。
ォーマットは、主情報と伝送路管理等の情報で構成され
ている。
【００２８】図２に示すように、装置内フレームフォー
マットは、主情報と空きｂｉｔで構成されている。
マットは、主情報と空きｂｉｔで構成されている。
【００２９】ＮＮＩから装置内フレームフォーマットへ
の変換で生じる遅延量を最小とするために、主情報をで
きるだけ細かくブロック化する。
の変換で生じる遅延量を最小とするために、主情報をで
きるだけ細かくブロック化する。
【００３０】上記により、装置内フレームフォーマット
を１２のブロックに細分化し１ブロック単位にて変換を
完結させる。
を１２のブロックに細分化し１ブロック単位にて変換を
完結させる。
【００３１】図３に、装置内フレームフォーマットｂｉ
ｔ位置詳細を示す。
ｔ位置詳細を示す。
【００３２】図４に、ＮＮＩフレームフォーマットｂｉ
ｔ位置詳細を示す。
ｔ位置詳細を示す。
【００３３】図５に、ＮＮＩフレームフォーマットＳＴ
部ｂｉｔ位置詳細を示す。
部ｂｉｔ位置詳細を示す。
【００３４】図６に、ＮＮＩから装置内フレームフォー
マットへの変換図を示す。
マットへの変換図を示す。
【００３５】図６のＮＮＩから装置内フレームフォーマ
ットへの変換図で、フレームフォーマット変換で生じる
１ブロックの変換遅延量は１６８ｂｉｔ（２１ｂｉｔ×
８ＨＧ）である。
ットへの変換図で、フレームフォーマット変換で生じる
１ブロックの変換遅延量は１６８ｂｉｔ（２１ｂｉｔ×
８ＨＧ）である。
【００３６】しかし、装置内フレームフォーマットには
空きｂｉｔ（４１４ｂｉｔ）があるため、総変換遅延量
は、１６８ｂｉｔ＋４１４ｂｉｔ＝５８２ｂｉｔであ
る。
空きｂｉｔ（４１４ｂｉｔ）があるため、総変換遅延量
は、１６８ｂｉｔ＋４１４ｂｉｔ＝５８２ｂｉｔであ
る。
【００３７】よって、総変換遅延時間は（５８２ｂｉｔ
／１９．４４ＭＨｚ）＝２９．９４μｓであり、１／２
フレーム（６２．５μｓ）以内のフレームフォーマット
変換が可能となる。
／１９．４４ＭＨｚ）＝２９．９４μｓであり、１／２
フレーム（６２．５μｓ）以内のフレームフォーマット
変換が可能となる。
【００３８】２．フレームフォーマット変換にシフトレ
ジスタを用いることにより、データの本数が異なるフレ
ームフォーマットの変換（８ｂｉｔから９ｂｉｔ）が可
能となる。
ジスタを用いることにより、データの本数が異なるフレ
ームフォーマットの変換（８ｂｉｔから９ｂｉｔ）が可
能となる。
【００３９】３．図７に、ＮＮＩから装置内フレームフ
ォーマット変換に必要な構成の一例をブロック図にて示
す。図７において、シフトレジスタ部（ＳＨＩＦＴ部）
１１は、装置内フレームフォーマット変換のために生じ
る遅延分のデータ（ＮＮＩフレームフォーマット）を保
持するためのものである。
ォーマット変換に必要な構成の一例をブロック図にて示
す。図７において、シフトレジスタ部（ＳＨＩＦＴ部）
１１は、装置内フレームフォーマット変換のために生じ
る遅延分のデータ（ＮＮＩフレームフォーマット）を保
持するためのものである。
【００４０】データセレクタ部（ＤＡＴＡ ＳＥＬ部）
１２は、シフトレジスタ部１１にて保持されているデー
タから主情報のみを抜き出すためのものである。このた
めに、データセレクタ部１２においては、１フレーム中
にデータの選択切替を３３回行う。
１２は、シフトレジスタ部１１にて保持されているデー
タから主情報のみを抜き出すためのものである。このた
めに、データセレクタ部１２においては、１フレーム中
にデータの選択切替を３３回行う。
【００４１】データセレクタ部１２の詳細を図８に示
す。
す。
【００４２】ＳＴセレクタ部（ＳＴ ＳＥＬ部）１３
は、シフトレジスタ部１１にて保持されているデータか
ら主情報（ＳＴ）のみを抜き出すためのものである。こ
のために、ＳＴセレクタ部１３においては、１フレーム
中にＳＴの選択切替を１２回行う。
は、シフトレジスタ部１１にて保持されているデータか
ら主情報（ＳＴ）のみを抜き出すためのものである。こ
のために、ＳＴセレクタ部１３においては、１フレーム
中にＳＴの選択切替を１２回行う。
【００４３】ＳＴセレクタ部１３の詳細を図９に示す。
【００４４】ＳＴ部１４は、ＳＴセレクタ部１３にて選
択されたＳＴを主情報にあわせるために多重化を行うも
のであり、ＳＴセレクタ部１３により抜き出された各Ｓ
Ｔにｎ×２１ｂｉｔの遅延を持たせる。ここで、ｎは自
然数で、ＳＴセレクタ部１３により抜き出された順序に
対応する。
択されたＳＴを主情報にあわせるために多重化を行うも
のであり、ＳＴセレクタ部１３により抜き出された各Ｓ
Ｔにｎ×２１ｂｉｔの遅延を持たせる。ここで、ｎは自
然数で、ＳＴセレクタ部１３により抜き出された順序に
対応する。
【００４５】ＳＴ部１４の詳細を図１０に示す。
【００４６】制御部（ＳＥＬ ＣＯＮＴ部）１５は、デ
ータセレクタ部１２、ＳＴセレクタ部１３、ＳＴ部１４
の制御を行うためのものである。
ータセレクタ部１２、ＳＴセレクタ部１３、ＳＴ部１４
の制御を行うためのものである。
【００４７】制御部１４の詳細を図１１に示す。
【００４８】
【発明の効果】本発明によれば、上記の変換方法及び変
換装置を用いることにより、 １．１／２フレーム（６２．５μｓ）以内でフレームフ
ォーマット変換を行うことができる。
換装置を用いることにより、 １．１／２フレーム（６２．５μｓ）以内でフレームフ
ォーマット変換を行うことができる。
【００４９】２．データの本数が異なるフレームフォー
マットの変換（８ｂｉｔから９ｂｉｔ）を行うことがで
きる。
マットの変換（８ｂｉｔから９ｂｉｔ）を行うことがで
きる。
【００５０】３．上記の目的を満たすＮＮＩ／装置内フ
レームフォーマットの作成を実現できる。
レームフォーマットの作成を実現できる。
【図面の簡単な説明】
【図１】ＮＮＩフレームフォーマットを示した図であ
る。
る。
【図２】装置内フレームフォーマットを示した図であ
る。
る。
【図３】装置内フレームフォーマットｂｉｔ位置詳細図
である。
である。
【図４】ＮＮＩフレームフォーマットｂｉｔ位置詳細図
である。
である。
【図５】ＮＮＩフレームフォーマットＳＴ部ｂｉｔ位置
詳細図である。
詳細図である。
【図６】ＮＮＩから装置内フレームフォーマットへの変
換図である。
換図である。
【図７】ＮＮＩから装置内フレームフォーマットへの変
換装置の構成を示すブロック図である。
換装置の構成を示すブロック図である。
【図８】図７におけるデータセレクタ部の詳細を説明す
るための図である。
るための図である。
【図９】図７におけるＳＴセレクタ部の詳細を説明する
ための図である。
ための図である。
【図１０】図７におけるＳＴ部の詳細を説明するための
図である。
図である。
【図１１】図７における制御部の詳細を説明するための
図である。
図である。
１１ シフトレジスタ部
１２ データセレクタ部
１３ ＳＴセレクタ部
１４ ＳＴ部
１５ 制御部
Claims (9)
- 【請求項１】 ＩＴＵ−Ｔで勧告されているＮＮＩフレ
ームフォーマットを装置内フレームフォーマットに変換
する方式において、 ＮＮＩフレームフォーマットによって送信されてきたデ
ータを保持するためのシフトレジスタを備え、 前記装置内フレームフォーマットの主情報を複数のブロ
ックに細分化したものとし、前記シフトレジスタに保持
したデータを前記ブロック毎に対応させながら主情報
（ＨＧ）と主情報（ＳＴ）とに分けて読み出す手段と、 読み出した前記主情報（ＨＧ）と前記主情報（ＳＴ）と
を前記装置内フレームフォーマットとして前記ブロック
毎に多重化する手段とを備えたことを特徴とするフレー
ムフォーマット変換方式。 - 【請求項２】 前記シフトレジスタに保持されたデータ
から前記主情報（ＨＧ）と前記主情報（ＳＴ）とを読み
出す手段において、 前記主情報（ＳＴ）を前記主情報（ＨＧ）のビット数に
応じて遅延させながら読み出す手段を具備することを特
徴とする請求項１記載のフレームフォーマット変換方
式。 - 【請求項３】 前記ＮＮＩフレームフォーマットは８本
のデータ本数、前記装置内フレームフォーマットは９本
のデータ本数とし、 前記装置内フレームフォーマットは、９本目のデータを
前記主情報（ＳＴ）とすることを特徴とする請求項１乃
至２記載のフレームフォーマット変換方式。 - 【請求項４】 前記ブロックの数を１フレーム中に１２
個とすることを特徴とする請求項１乃至３記載のフレー
ムフォーマット変換方式。 - 【請求項５】 前記ブロックは、１ブロック内に８個の
ＨＧを有する主情報（ＨＧ）と１個の主情報（ＳＴ）を
含むことを特徴とする請求項１乃至４記載のフレームフ
ォーマット変換方式。 - 【請求項６】 ＩＴＵ−Ｔで勧告されているＮＮＩフレ
ームフォーマットを装置内フレームフォーマットに変換
する装置において、 前記ＮＮＩフレームフォーマットのデータを保持するた
めのシフトレジスタ部と、 前記シフトレジスタ部にて保持されているデータから主
情報（ＨＧ）のみを読み出すためのデータセレクタ部
と、 前記シフトレジスタ部にて保持されているデータから主
情報（ＳＴ）のみを前記主情報（ＨＧ）のビット数に応
じて遅延させながら読み出すためのＳＴセレクタ部と、 前記ＳＴセレクタ部にて選択された前記主情報（ＳＴ）
を前記主情報（ＨＧ）にあわせるための多重化を行うＳ
Ｔ部と、 前記データセレクタ部、前記ＳＴセレクタ部、前記ＳＴ
部の制御を行うための制御部とを含むことを特徴とする
フレームフォーマット変換装置。 - 【請求項７】 前記データセレクタ部は、前記シフトレ
ジスタ部から前記主情報（ＨＧ）を読み出す際、ＨＧの
選択切替を１フレーム中に３３回行うことを特徴とする
請求項６記載のフレームフォーマット変換装置。 - 【請求項８】 前記ＳＴセレクタ部は、前記シフトレジ
スタ部から前記主情報（ＳＴ）を読み出す際、主情報
（ＳＴ）の選択切替を１フレーム中に１２回行うことを
特徴とする請求項６記載のフレームフォーマット変換装
置。 - 【請求項９】 請求項６記載のフレームフォーマット変
換装置において、 前記ＳＴ部は、多重化に際し、前記ＳＴセレクタ部によ
り抜き出された各ＳＴにｎ×２１ｂｉｔ（但し、ｎは自
然数で、抜き出された順序を示す）の遅延を持たせるこ
とを特徴とするフレームフォーマット変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13481798A JP3455839B2 (ja) | 1998-05-18 | 1998-05-18 | フレームフォーマット変換方式及び変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13481798A JP3455839B2 (ja) | 1998-05-18 | 1998-05-18 | フレームフォーマット変換方式及び変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11331114A JPH11331114A (ja) | 1999-11-30 |
| JP3455839B2 true JP3455839B2 (ja) | 2003-10-14 |
Family
ID=15137187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13481798A Expired - Fee Related JP3455839B2 (ja) | 1998-05-18 | 1998-05-18 | フレームフォーマット変換方式及び変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3455839B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9329336B2 (en) * | 2012-07-06 | 2016-05-03 | Micron Technology, Inc. | Method of forming a hermetically sealed fiber to chip connection |
-
1998
- 1998-05-18 JP JP13481798A patent/JP3455839B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11331114A (ja) | 1999-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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