JP3282707B2 - クロスコネクト回路およびこれを用いた端局装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｍｒ行×Ｍｃ列か
らなるメインフレーム構造の伝送路符号信号を送受信す
る端局装置に関する。これに加え、本発明はこの端局装
置に使用するクロスコネクト回路に関し、ＳＤＨ（Sync
hronous Digital Hierarchy） 伝送装置において、複数
のＳＴＭ−Ｎ（Synchronous Transport Module Level-
N；Ｎは信号速度に応じた値であって、０，１，４，１
６，６４の何れかの値をとる）入力信号を、ＡＵ−３又
はＡＵ−４（Administrative Unit level-3 or 4）単位
に入れ替えて、複数のＳＴＭ−Ｎ出力信号へ変換するク
ロスコネクト（方路入れ替え）技術ないしは挿入分離
（Add Drop）技術に関するものである。

【０００２】

【従来の技術】ＩＴＵ−Ｔ（国際電気通信連合の電気通
信標準化部門）の勧告書Ｇ．７０７，Ｇ．７０８，Ｇ．
７０９で規定されたＳＤＨフレームにおいて、ＡＵは管
理バイトと情報バイトＶＣ （Vitural Container）から
構成されている。情報バイトＶＣの領域には、さらに、
所定単位の低速度の情報が多重化されて詰め込まれてい
る。上述したように、ＡＵにはＡＵ−３単位とＡＵ−４
単位とが存在するが、以下の説明では、ＡＵ−３単位を
例に挙げて説明することとする。

【０００３】従来の技術による情報バイトＶＣの方路入
れ替えの処理は、ＳＴＭ−Ｎフレームの入力信号に対応
して、１フレームないし２フレーム分の情報を所定のメ
モリに書き込み、方路入れ替え制御信号に応じて当該メ
モリから情報バイトＶＣ単位のデータを読み出して、送
信するＳＴＭ−Ｎフレーム信号の指定されたＡＵ位置へ
マッピングしていた。

【０００４】

【発明が解決しようとする課題】このため、従来の装置
においては、以下に示すような問題を生じていた。 （１）クロスコネクトする入出力信号線数が増加する
と、それぞれの入出力線数に対応してフレーム蓄積用の
メモリ量が増大し、装置規模が大きくなってしまう。ま
た、フレーム蓄積用のメモリを介在するので、このよう
なクロスコネクト端局装置が複数配備された伝送網にお
いては、信号が端局装置を通過する毎に遅れが生じて、
信号の伝搬遅延時間が大きくなってしまう。

【０００５】（２）クロスコネクトのためには、時間ス
イッチと空間スイッチを組み合わせたスイッチ・マトリ
クスが必要であり、スイッチ・マトリクス内で競合（衝
突）が起こらないような構成とする必要があった。本発
明は上記の点に鑑みてなされたものであり、その目的
は、信号伝搬遅延が少なく、クロスコネクトに必要なメ
モリ量を削減して回路規模を縮小するとともに、不特定
多数の信号がランダムに入力されるＡＴＭ（Asynchrono
us Tranfer Mode ；ＩＴＵ−Ｔ Ｉ．４３２ で規定され
た非同期転送モード）装置等においても、競合による情
報欠落が発生しないクロスコネクト回路およびこれを用
いた端局装置を提供することにある。

【０００６】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、所定数のビットを単位と
してＳｒ行×Ｓｃ列で表現されるサブフレームと、該サ
ブフレームを管理するＣｍ列の管理情報バイトとを方路
入れ替えするクロスコネクト回路であって、前記Ｓｒ行
×Ｓｃ列のサブフレームと前記Ｃｍ列の管理情報バイト
とを合わせたＳｒ行×（Ｓｃ＋Ｃｍ）列のフレーム構造
を、（Ｓｃ＋Ｃｍ）の長さのパケットデータへ変換する
パケット生成手段と、前記パケットデータにアドレスを
付与するための制御を行う回線制御手段と、前記回線制
御手段により指定された前記アドレスを、前記パケット
生成手段が生成した前記パケットデータのアドレス部分
へ書き込むアドレス付与手段と、前記パケットデータに
付与されたアドレスに基づいて、該パケットデータを対
応する出力端子へ振り分けるパケットスイッチ手段と、
前記パケットスイッチ手段で振り分けられたパケットデ
ータから前記アドレス部分を取り除いて、該パケットデ
ータの情報部分を抽出するパケット分解手段と、前記サ
ブフレームを生成するために必要とされる管理情報を、
前記情報部分に付加して、サブフレームを再生するサブ
フレーム生成手段とを具備したことを特徴としている。

【０００７】また、請求項２記載の発明は、請求項１記
載の発明において、前記回線制御手段は、クロスコネク
ト回路の外部から予め一意に設定された方路設定に基づ
いて、前記パケットデータにアドレスを付与するための
制御を行うことを特徴としている。

【０００８】また、請求項３記載の発明は、所定数のビ
ットを単位としてＭｒ行×Ｍｃ列で表現されるビット配
列を持つメインフレームを有し、該メインフレームの特
定のＣｍ列には管理情報バイト群を有し、該管理情報バ
イト群を除いた部分に、Ｓｒ行×Ｓｃ列で表現されるサ
ブフレームを複数個収容した伝送路符号を送受信する端
局装置において、受信した前記メインフレーム信号か
ら、前記サブフレームと該サブフレームを管理する管理
情報バイトを一つの単位として分離するフレーム分離手
段と、前記フレーム分離手段が生成した前記サブフレー
ムと該サブフレームを管理する管理情報バイトとを方路
入れ替えする請求項１又は２に記載されたクロスコネク
ト回路と、前記クロスコネクト回路から出力されるサブ
フレームをもとにしてメインフレームを生成するフレー
ム多重化手段とを具備し、入力されたｎ本のメインフレ
ーム信号を、ｍ本のメインフレーム出力信号へサブフレ
ーム単位に方路変更することを特徴としている。

【０００９】また、請求項４記載の発明は、請求項３記
載の発明において、前記メインフレームとして、ＩＴＵ
−Ｔの勧告書Ｇ．７０７，Ｇ．７０８，Ｇ．７０９で規
定されるＳＤＨフレームを用いることを特徴としてい
る。

【００１０】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。なお、本実施形態において
は、ＳＴＭ−ＮのうちのＮ＝１の場合，すなわちＳＴＭ
−１の場合，について説明することとする。図１は、同
実施形態による端局装置の構成を示すブロック図であ
る。この端局装置には、図の左側に示すようにｎ本のＳ
ＴＭ−１入力信号ＩＮ＃１〜ＩＮ＃ｎが入力され、最終
的に、図の右側に示すｍ本のＳＴＭ−１出力信号ＯＵＴ
＃１〜ＯＵＴ＃ｍが出力される。

【００１１】この端局装置は、ＳＴＭ−１受信部１-1〜
１-n，データＨＷ交換部２，ＳＴＭ−１送信部３-1〜３
-mに大別される。ＳＴＭ−１受信部１-1〜１-n，ＳＴＭ
−１送信部３-1〜３-mと、データＨＷ交換部２における
１：３分離回路９-1〜９-n，パケットアセンブリ回路１
０-1〜１０-n，パケット分解回路１３-1〜１３-m，３：
１多重化回路１４-1〜１４-m（何れも詳細は後述）は、
それぞれが同一の構成となっている。そこで、以下に述
べる構成の説明においては、ＳＴＭ−１受信部１-1，Ｓ
ＴＭ−１送信部３-1，１：３分離回路９-1，パケットア
センブリ回路１０-1，パケット分解回路１３-1，３：１
多重化回路１４-1についてのみ説明することとする。

【００１２】まず、ＳＴＭ−１受信部１-1は、入力バッ
ファ回路４-1，フレーム同期回路５-1，ＳＯＨ（セクシ
ョンオーバーヘッド）終端部６-1からなる。また、ＳＯ
Ｈ終端部６-1は、デスクランブル・Ｂ１バイト検出回路
７-1とポインタ処理・誤り検出回路８-1から構成されて
いる。

【００１３】入力バッファ回路４-1は、ＳＴＭ入力信号
ＩＮ＃１をバッファして出力する。フレーム同期回路５
-1は、入力バッファ回路４-1の出力信号からフレーム同
期信号を検出してフレーム同期をとる。デスクランブル
・Ｂ１バイト検出回路７-1は、フレーム同期回路５-1の
出力のデスクランブル処理，図２に示すＳＴＭ−１フレ
ームのＳＯＨ部（詳細は次に述べる）に含まれるＢ１バ
イトの検出などの終端処理を行う。ポインタ処理・誤り
検出回路８-1は、クロックＣＫを使用することで、デス
クランブル・Ｂ１バイト検出回路７-1の出力を装置内ク
ロックのデータ信号へ乗せ換えとポインタ処理，ＳＴＭ
−１フレームのＳＯＨ部に含まれるＢ２バイトを用いた
符号誤り検出などを行う。

【００１４】ここで、図２にＳＴＭ−１フレームの詳細
な構造を示す。この図において、ＳＴＭ−１の最初の９
列はＳＯＨと呼ばれる。また、ＳＴＭ−１フレームから
ＳＯＨを除いた領域をペイロードと呼ぶ。さらに、Ｈ
１，Ｈ２，Ｈ３の各バイトを含む列は、ＡＵ−３ポイン
タと呼ばれる。なお、上述したＢ１バイトやＢ２バイト
を含めて、この図に記載された各バイトの意味は、すべ
て国際標準で規定されているものである。たとえば、Ｂ
１バイトは中継器相互間，又は，中継器と伝送端局装置
との間の符号誤り監視に用いるバイトであって、Ｂ２バ
イトは伝送端局装置相互間の符号誤り監視に用いるバイ
トである。

【００１５】また、図３にはＡＵ−３と該ＡＵ−３に対
応するＳＯＨのバイト構造を示してある。この図におい
て、固定スタッフと呼ばれる２列の領域，太線枠で囲ま
れた９行×８５列（８７−２＝８５列）のＶＣ−３と呼
ばれる領域，Ｈ１とＨ２とＨ３からなるＡＵ−３ポイン
タの領域とを合わせたものが、ＡＵ−３の領域である。
ちなみに、上述したＡＵ−４の領域は、図２に示すＡ
Ｕ−３ポインタの領域と、９行×２６１バイトのペイロ
ードとを合わせた部分を指す。

【００１６】一方、１：３分離回路９-1は、装置内クロ
ックへ乗せ換えられた図２の形式のＳＴＭ−１フレーム
信号を、バイト単位の３本のＡＵ−３データ信号へ分離
する。ここで、このＡＵ−３データ信号への分離である
が、図２に示すように３個のＡＵ−３はＳＴＭ−１のフ
レーム上で３バイト毎にマッピングされていることか
ら、フレーム同期がとれている状態では、各行について
３バイト毎にデータを抽出する回路を用いることによ
り、ＡＵ−３単位で分離することができる。

【００１７】また、ＳＴＭ−１からＡＵ−３単位のデー
タを分離するにあたっては、Ｈ１，Ｈ２，Ｈ３を除くＳ
ＯＨ領域を識別して分離するのに、カウンタ回路等の制
御を要する。従って、回路を簡単化するためには、常に
３バイト毎に分離を行う回路構成が考えられる。なお、
３バイト毎に分離した後に低速度動作となった状態にお
いて、ＡＵ−３ポインタの領域以外のＳＯＨバイト部分
に、パリティ等の装置内監視情報を付加して、装置内を
転送中の符号誤りを検出することも可能である。

【００１８】他方、パケットアセンブリ（Packet Assem
bly）回路１０-1 は、１：３分離回路９-1の出力を固定
長のパケットデータへ変換する。ここで、パケットデー
タとしては、（１）現在、ＩＴＵ等で検討が進められて
いるＡＴＭの５３バイトのセルを用いる方法と、（２）
ＡＵ−３データが９行×９０列（Ｓｒ行×Ｓｃ列）の行
列構造をしていることを考慮して、長さ９０バイトを単
位とするパケットを用いる方法とが考えられる。

【００１９】まず、ＡＴＭセル構造を用いる上記の
（１）の方法について説明する。なお、この方法に関し
ては図４が参考となる。周知のように、ＡＴＭセルは５
３バイトのうち４８バイトを情報信号の転送に使用し、
それ以外の５バイトを管理バイトとしている。そこで、
この方法によれば、ＡＵ−３データをＡＴＭセルの４８
バイトの領域へ乗せることになる。

【００２０】この乗せ換えには、クロック速度が２のべ
き乗となるように、速度変換回路（図示略）を介してＡ
Ｕ−３データの情報を４８バイトへ変換する。ここで、
クロック速度は必ずしも２のべき乗である必要はない
が、２のべき乗とした方が速度変換回路の回路構成が簡
単になるという利点がある。そして、ＡＴＭセルの最初
の５バイト中の所定部分に、パケットの宛先（アドレ
ス）を書き込み、スイッチ部１１（詳細は後述）へ入力
する。なお、ＡＴＭセルの最初の５バイトのアドレスと
４８バイトの情報信号以外のバイトの部分に、装置内監
視情報を書き込むことも可能である。

【００２１】次に、ＡＵ−３の１行分の長さのパケット
へ変換する上記の（２）の方法について説明する。な
お、この方法に関しては図５が参考となる。この方法で
は、ＡＵ−３の１行の長さが９０バイトであることか
ら、これを単位とするパケットに変換するものである。
ここで、データの構造がパケット化前とパケット化後と
で同じであることから、上記の（１）の方法のような速
度変換処理は不要となる。また、ＡＵ−３の最初の３バ
イトはＳＯＨの管理バイトであり、この部分のうちの
１：３分離回路９-1で書き込まれた装置内監視情報部以
外のバイトに、パケットの宛先（アドレス）と装置内監
視情報とを書き込んで、スイッチ部１１へ入力する。

【００２２】一方、スイッチ部（パケット振り分け部）
１１は、制御部１２（詳細は次に述べる）によって予め
決められた送信先の宛先（アドレス）と、パケットアセ
ンブリ回路１０-1〜１０-nから送られてきたパケットの
宛先（アドレス）とを照合して、これらパケットを当該
スイッチ部１１の出力端子へ振り分ける。なお、スイッ
チ部１１において、図における左側が入力端子，右側が
出力端子である。

【００２３】制御部１２の主な機能は次のようなもので
ある。第１に、ＳＴＭ−１入力信号ＩＮ＃１〜ＩＮ＃ｎ
のそれぞれに対するＡＵ−３フレーム位相をもとに、送
信ＳＴＭ−１フレームへ組み立てた時の当該ＡＵ−３デ
ータのポインタ値を計算して、ＳＴＭ−１送信部３-1〜
３-mにポインタ値を指示する。第２に、本端局装置の外
部から指定された方路設定命令に従って、当該パケット
化されたＡＵ−３データへスイッチ部１１で使う宛先
（アドレス）を付与するように、パケットアセンブリ回
路１０-1を制御する。

【００２４】パケット分解（Packet De-Assembly）回路
１３-1は、スイッチ部１１の出力端子から送られるパケ
ットデータに対して、パケット化と逆の方法によりデー
タの抽出を行う。すなわち、上述した（１）の方法によ
ってパケット化されている場合には、ＡＴＭセルの最初
の５バイトを分離して、残りの４８バイトから情報デー
タを抽出する。また、装置内監視情報をもとにして、デ
ータの符号誤りを検出する。さらに、ＡＵ−３のデータ
へ変換するために速度変換を行って、ＡＵ−３フレーム
構造を組み立てる。

【００２５】一方、上述した（２）の方法でパケット化
されている場合には、最初の３バイトにアドレスと装置
内監視情報が存在することから、アドレス部分以外を後
段にそのまま伝達する。また、パケットデータの構造と
ＡＵ−３のデータ構造とが同じであることから、上述し
たように速度の変換は不要となる。そして、このように
して抽出されたデータが、ＡＵ−３フレーム構造へ組み
立てられる。

【００２６】次に、３：１多重化回路１４-1は、パケッ
ト分解回路１３-1により組み立てられたＡＵ−３フレー
ム構造のデータ３個を、指定されたＡＵ−３順にバイト
単位で多重化して、ＳＴＭ−１フレーム構造のデータを
組み立てる。なお、上記のパケット分解回路１３-1で行
った装置内監視情報による符号誤りの検出を、ここでも
行うことが可能である。

【００２７】次に、ＳＯＨ挿入部１５-1は、ポインタ挿
入部１６-1とスクランブラ回路１７-1から構成されてい
る。ポインタ挿入部１６-1は、入力側におけるポインタ
処理・誤り検出回路８-1〜８-nで得られたポインタ値，
本装置の出力側で生成されるＳＴＭフレーム位相，スイ
ッチ部１１で選択された各ＡＵ−３のフレーム位相を制
御部で計算した結果を、３：１多重化回路１４-1が生成
したＳＴＭ−１フレーム構造のデータ中のＨ１，Ｈ２，
Ｈ３の部分に、ポインタ値として書き込む。また、これ
に加えて、ＳＴＭフレームでのＢ２バイト計算を行う。

【００２８】スクランブラ回路１７-1は、ポインタ挿入
部１６-1が出力したデータのスクランブル処理やＢ１バ
イト処理などを行う。出力バッファ回路１８-1は、スク
ランブラ回路１７-1の出力信号をバッファして、ＳＴＭ
−１出力信号ＯＵＴ＃１として出力する。

【００２９】次に、上記構成によるクロスコネクト回路
およびこれを用いた端局装置の動作を説明する。まず、
ＳＴＭ−１入力信号ＩＮ＃１は、入力バッファ回路４-1
を経て、フレーム同期回路５-1によってフレーム同期が
取られる。次いで、フレーム同期回路５-1の出力は、デ
スクランブル・Ｂ１バイト検出回路７-1でＢ１バイト検
出，デスクランブル等の終端処理が行われ、引き続い
て、ポインタ処理・誤り検出回路８-1により、装置内ク
ロックへのデータ信号の乗せ換えとポインタ処理，Ｂ２
バイトによる符号誤り検出などが行われる。

【００３０】そして、ここまでの処理は、従来からある
ＳＴＭ信号の終端処理と同じである。他方、制御部１２
は、各入力信号のＡＵ−３フレーム位相をもとに、送信
ＳＴＭ−１フレームへ組み立てた時の当該ＡＵ−３デー
タのポインタ値を計算しておく。

【００３１】次に、装置内クロックへ乗せ換えられたＳ
ＴＭ−１フレーム信号は、１：３分離回路９-1で３本の
ＡＵ−３データ信号へ分離され、ＡＵ−３ポインタ領域
以外のＳＯＨバイトの部分に、装置内監視情報が付与さ
れる。そして、１：３分離回路９-1の出力は、パケット
アセンブリ回路１０-1によって固定長のパケットデータ
へ変換され、スイッチ部１１へ送出される。その際、制
御部１２は、パケット化されたＡＵ−３データに宛先を
付与するように、パケットアセンブリ回路１０-1を制御
する。

【００３２】ここで、上述した（１）の方法では、ＡＴ
Ｍセルの管理バイトにパケットの宛先が書き込まれ、さ
らに、ＡＵ−３データがＡＴＭセルの４８バイトへ変換
される。また、このとき、ＡＴＭセルの管理バイトのア
ドレス部と４８バイトの情報信号以外の部分に装置内監
視情報が書き込まれる。一方、上述した（２）の方法で
は、ＡＵ−３の１行の長さを単位とするパケットに変換
される。ＡＵ−３のＳＯＨの管理バイトのうち、１：３
分離回路９-1で装置内監視情報が書き込まれた部分以外
に、パケットの宛先と装置内監視情報が書き込まれる。

【００３３】このようにして、ＳＴＭ−１入力信号ＩＮ
＃２〜ＩＮ＃ｎについても、ＳＴＭ−１入力信号ＩＮ＃
１と同様の処理が施されて、スイッチ部１１へ入力され
る。次に、スイッチ部１１は、制御部１２が予め決定し
た送信先の宛先と、入力されたパケットの宛先とを照合
して、これらのパケットを該スイッチ部１１の出力端子
へ振り分ける。

【００３４】次に、スイッチ部１１から出力されたパケ
ットデータから、パケット分解回路１３-1によりデータ
が抽出される。すなわち、上記の（１）の方法によれ
ば、ＡＴＭセルの管理バイトが分離されて残りの４８バ
イトから情報データが抽出され、装置内監視情報を用い
てデータの符号誤りが検出される。この後、速度変換が
なされてＡＵ−３のフレーム構造へ組み立てられる。一
方、上述した（２）の方法によれば、パケットデータの
最初の３バイトに含まれるアドレス部分以外のデータが
抽出されてＡＵ−３フレームの構造へ組み立てられると
ともに、装置内監視情報を用いてデータの符号誤りが検
出される。

【００３５】次いで、これらのＡＵ−３フレーム構造の
データは、３：１多重化回路１４-1によって、指定され
たＡＵ−３順でバイト単位に多重化され、ＳＴＭ-1フレ
ーム構造のデータへ組み立てられる。また、これに加え
て、装置内監視情報を用いた符号誤りの検出がなされ
る。さらに、ポインタ挿入部１６-1においては、入力側
のポインタ処理・誤り検出回路で得られたポインタ値，
本装置の出力側で生成されるＳＴＭフレーム位相，スイ
ッチ部１１で選択されたＡＵ−３のフレーム位相が制御
部１２で計算されて、その結果の値が、Ｈ１，Ｈ２，Ｈ
３のポインタ値として上記のＳＴＭ−１フレーム構造の
データに書き込まれる。また、これに加えてＢ２バイト
の計算も行われる。

【００３６】次に、ポインタ挿入部１６-1の出力は、ス
クランブラ回路１７-1でスクランブルがかけられると共
にＢ１バイト処理がなされ、出力バッファ回路１８-1か
らＳＴＭ−１出力信号ＯＵＴ＃１として出力される。こ
のようにして、スイッチ部１１からパケット分解回路１
３-2〜１３-mへ振り分けられたパケットデータについて
も、パケット分解回路１３-1へ送られたパケットデータ
と同様の処理が施され、それぞれがＳＴＭ−１出力信号
ＯＵＴ＃２〜ＯＵＴ＃ｍとしてバッファ回路１８-1〜１
８-mより出力される。

【００３７】

【発明の効果】以上説明したように、請求項１又は２記
載の発明によれば、Ｓｒ行×Ｓｃ列のサブフレームと該
サブフレームを管理するＣｍ列の管理情報バイトとを合
わせたＳｒ行×（Ｓｃ＋Ｃｍ）列のフレーム構造を、
（Ｓｃ＋Ｃｍ）の長さのパケットデータへ変換し、アド
レスを付与し、当該アドレスに基づいてパケットデータ
を振り分けて、振り分けられたパケットデータから情報
部分を抽出し、これに管理情報を付加してサブフレーム
を再生するようにしたので、サブフレーム単位のクロス
コネクト機能を実現できるとともに、回路の信号伝搬遅
延を少なくでき、さらに、クロスコネクトを行うのに必
要とされるメモリを省略して回路規模を小さくすること
ができるという効果が得られる。また、請求項２記載の
発明では、予めクロスコネクト回路の方路設定が外部か
らの設定に基づいて一意に決められているので、不特定
多数の信号がランダムに入力されるＡＴＭ装置等に使用
しても、競合による情報欠落等が発生しないという効果
が得られる。

【００３８】また、請求項３又は４記載の発明によれ
ば、受信したメインフレーム信号からサブフレームと管
理情報バイトを分離し、請求項１又は２記載のクロスコ
ネクト回路によって方路入れ替えを行い、得られるサブ
フレームからメインフレームを生成するようにしたの
で、ＳＤＨ伝送装置，特に，ＳＴＭ−Ｎフレーム構造を
持つ信号を取り扱う場合に、信号伝搬遅延が少なく回路
規模の小さな端局装置を構成でき、また、不特定多数の
信号がランダムに入力されるＡＴＭ装置等において、競
合による情報欠落等の発生しない端局装置を実現できる
という効果が得られる。

【図面の簡単な説明】

【図１】 本発明の一実施形態による端局装置の構成を
示すブロック図である。

【図２】 ＳＴＭ−１フレームのフレーム構造を表わし
た図である。

【図３】 ＡＵ−３と該ＡＵ−３に対応するＳＯＨバイ
トの構造を表わした図である。

【図４】 同実施形態において、ＡＵ−３フレームをＡ
ＴＭの５３バイトセルへマッピングする方法を説明した
図である。

【図５】 同実施形態において、ＡＵ−３の１列を単位
長とするパケットへのマッピング方法を説明した図であ
る。

【符号の説明】

１-1〜１-n…ＳＴＭ−１受信部、２…データＨＷ交換
部、３-1〜３-m…ＳＴＭ−１送信部、４-1〜４-n…入力
バッファ回路、５-1〜５-n…フレーム同期回路、６-1〜
６-n…ＳＯＨ終端部、７-1〜７-n…デスクランブラ・Ｂ
１バイト検出回路、８-1〜８-n…ポインタ処理・誤り検
出回路、９-1〜９-n…１：３分離回路、１０-1〜１０-n
…パケットアセンプリ回路、１１…スイッチ部、１２…
制御部、１３-1〜１３-m…パケット分解回路、１４-1〜
１４-m…３：１多重化回路、１５-1〜１５-m…ＳＯＨ挿
入部、１６-1〜１６-m…ポインタ挿入部、１７-1〜１７
-m…スクランブラ回路、１８-1〜１８-m…出力バッファ
回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 - 3/26 H04L 12/56

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 所定数のビットを単位としてＳｒ行×Ｓ
   ｃ列で表現されるサブフレームと、該サブフレームを管
   理するＣｍ列の管理情報バイトとを方路入れ替えするク
   ロスコネクト回路であって、 前記Ｓｒ行×Ｓｃ列のサブフレームと前記Ｃｍ列の管理
   情報バイトとを合わせたＳｒ行×（Ｓｃ＋Ｃｍ）列のフ
   レーム構造を、（Ｓｃ＋Ｃｍ）の長さのパケットデータ
   へ変換するパケット生成手段と、 前記パケットデータにアドレスを付与するための制御を
   行う回線制御手段と、 前記回線制御手段により指定された前記アドレスを、前
   記パケット生成手段が生成した前記パケットデータのア
   ドレス部分へ書き込むアドレス付与手段と、 前記パケットデータに付与されたアドレスに基づいて、
   該パケットデータを対応する出力端子へ振り分けるパケ
   ットスイッチ手段と、 前記パケットスイッチ手段で振り分けられたパケットデ
   ータから前記アドレス部分を取り除いて、該パケットデ
   ータの情報部分を抽出するパケット分解手段と、 前記サブフレームを生成するために必要とされる管理情
   報を、前記情報部分に付加して、サブフレームを再生す
   るサブフレーム生成手段と を具備したことを特徴とするクロスコネクト回路。
2. 【請求項２】 前記回線制御手段は、クロスコネクト回
   路の外部から予め一意に設定された方路設定に基づい
   て、前記パケットデータにアドレスを付与するための制
   御を行うことを特徴とする請求項１記載のクロスコネク
   ト回路。
3. 【請求項３】 所定数のビットを単位としてＭｒ行×Ｍ
   ｃ列で表現されるビット配列を持つメインフレームを有
   し、該メインフレームの特定のＣｍ列には管理情報バイ
   ト群を有し、該管理情報バイト群を除いた部分に、Ｓｒ
   行×Ｓｃ列で表現されるサブフレームを複数個収容した
   伝送路符号を送受信する端局装置において、 受信した前記メインフレーム信号から、前記サブフレー
   ムと該サブフレームを管理する管理情報バイトを一つの
   単位として分離するフレーム分離手段と、 前記フレーム分離手段が生成した前記サブフレームと該
   サブフレームを管理する管理情報バイトとを方路入れ替
   えする請求項１又は２に記載されたクロスコネクト回路
   と、 前記クロスコネクト回路から出力されるサブフレームを
   もとにしてメインフレームを生成するフレーム多重化手
   段と を具備し、 入力されたｎ本のメインフレーム信号を、ｍ本のメイン
   フレーム出力信号へサブフレーム単位に方路変更するこ
   とを特徴とする端局装置。
4. 【請求項４】 前記メインフレームとして、ＩＴＵ−Ｔ
   の勧告書Ｇ．７０７，Ｇ．７０８，Ｇ．７０９で規定さ
   れるＳＤＨフレームを用いることを特徴とする請求項３
   記載の端局装置。