JP3447818B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に欠陥メモリセルがある場合に、それを冗長メモ
リセルに切り換えて使用する半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置には、メモリセルに欠陥
がある場合にこれを救済するための冗長メモリセルがチ
ップ内に形成されている。

【０００３】半導体記憶装置に欠陥メモリセルがある場
合には、予め欠陥メモリセルに対応するアドレスと冗長
メモリセルを１対１に対応付けておく。欠陥メモリセル
に対応するアドレスにアクセスがあると、これを検出し
てアクセスがあったアドレスに対応付けられている冗長
メモリセルにアクセスする。

【０００４】欠陥メモリセルの数が、準備されている冗
長メモリセルの数以下であれば、欠陥メモリセルを冗長
メモリセルに置き換えることにより、チップ全体を正常
動作させることができる。

【０００５】欠陥メモリセルを冗長メモリセルに置き換
えるために、欠陥メモリセル救済回路が形成されてい
る。欠陥メモリセル救済回路には、欠陥アドレスが記憶
されている。欠陥メモリセル救済回路は、アクセスがあ
ったアドレスと記憶されているアドレスとを比較する。
アドレスが一致すると、欠陥メモリセルを不使用状態に
し、冗長メモリセルにアクセスする。

【０００６】

【発明が解決しようとする課題】欠陥アドレスは、フュ
ーズと抵抗から構成される回路のフューズを切断するこ
とによって記憶される。フューズを切断しない限り、メ
モリセルを救済するしないに関わらず、この回路に一定
の電流が流れる。

【０００７】また、一旦フューズを切断して欠陥アドレ
スを設定し、欠陥メモリセル救済回路を動作状態にする
と、非動作状態に戻すことは不可能である。このため、
冗長メモリセル自身に欠陥があると、そのチップは不良
品となる。

【０００８】本発明の目的は、低消費電力で、かつ冗長
メモリセル自身に欠陥があったとき、再度他の冗長メモ
リセルを選択することが可能な半導体記憶装置を提供す
ることである。

【０００９】

【課題を解決するための手段】本発明の半導体記憶装置
は、外部から入力されるアドレス情報により特定され、
選択的にアクセスされるメモリセルと、前記メモリセル
に欠陥が発生している場合に、欠陥メモリセルを代替す
るための冗長メモリセルと、前記冗長メモリセルに対応
して形成され、欠陥を有するメモリセルを特定するため
の欠陥アドレス情報が入力され、該欠陥アドレス情報と
前記外部から入力されるアドレス情報とを比較し、一致
する場合は前記メモリセルへのアクセスを中止するとと
もに、前記冗長メモリセルへアクセスするための切換信
号を発生する欠陥メモリセル切換手段と、基準電圧が与
えられる２本の基準電圧供給線と、前記２本の基準電圧
供給線に接続され、該基準電圧供給線に与えられている
基準電圧をもとに、前記欠陥アドレス情報を形成出力す
る欠陥アドレス情報生成手段と、相互に電位差を有する
少なくとも２本の電源配線と、前記電源配線のうちの１
つあるいは２つと前記基準電圧供給線とを電気的に接続
し、または前記基準電圧供給線を前記電源配線から電気
的に切り離すための電源選択接続手段とを有し、前記電
源選択接続手段により、前記基準電圧供給線が前記電源
配線から電気的に切り離されているときに、前記欠陥ア
ドレス情報生成手段は、欠陥アドレス情報を出力せず、
前記欠陥メモリセル切換手段は、欠陥アドレス情報が出
力されていないとき、アドレス情報の比較を行わない非
動作状態になる。

【００１０】

【００１１】

【作用】基準電圧供給線を電源配線から切り離すことに
より、欠陥アドレス情報生成手段への電源の供給を停止
することができる。電源の供給を停止すれば、欠陥アド
レス情報生成手段内の無駄な電力消費が低減する。

【００１２】また、基準電圧供給線を電源配線から切り
離したとき、欠陥メモリセル切換手段を非動作状態にす
ることにより、冗長メモリセル自身に欠陥があったと
き、その冗長メモリセルを使用しないようにすることが
できる。置き換えられた冗長メモリセルを使用しないよ
うにして、他の冗長メモリセルで置き換えることによ
り、半導体記憶装置の歩留まりが向上する。

【００１３】

【実施例】図１を参照して、本発明の実施例による欠陥
メモリセル救済回路の構成及び動作について説明する。

【００１４】図１は、半導体記憶装置の欠陥メモリセル
救済回路のブロック図を示す。欠陥メモリセル救済回路
は、主として電源選択接続手段１０、フューズ回路２０
及び欠陥メモリセル切換回路３０を含んで構成される。

【００１５】電源選択接続手段１０に電源電圧Ｖ_CCと接
地電位Ｖ_SSが供給されている。電源選択接続手段１０に
基準電位供給線１１ａ、１１ｂが接続されており、基準
電圧供給線１１ａ、１１ｂに電源電圧Ｖ_CCと接地電位Ｖ
_SSを供給し、あるいは電源から切り離した状態にするこ
とができる。

【００１６】半導体記憶装置のアドレスのビット数分の
フューズ回路２０ａ、２０ｂ、２０ｃ、・・・が設けら
れており、各フューズ回路２０ａ、２０ｂ、２０ｃ、・
・・に基準電位供給線１１ａ、１１ｂが接続されてい
る。

【００１７】フューズ回路２０ａは、フューズ２１ａと
抵抗２２ａとの直列回路から構成されている。この直列
回路のフューズ２１ａ側の端子は、基準電圧供給線１１
ａに接続され、抵抗２２ａ側の端子は、基準電圧供給線
１１ｂに接続されている。フューズ２１ａと抵抗２２ａ
との相互接続点に、欠陥アドレス情報線２３ａが接続さ
れている。

【００１８】フューズ２１ａが導通状態のときは、欠陥
アドレス情報線２３ａには、基準電圧供給線１１ａの電
圧が供給され、フューズ２１ａが切断されると、基準電
圧供給線１１ｂの電圧が供給される。欠陥アドレス情報
線２３ａの各配線がハイレベルまたはローレベルになる
ことにより、１つの欠陥アドレス情報を表す。

【００１９】他のフューズ回路２０ｂ、２０ｃ、・・・
も同様の構成であり、それぞれに欠陥アドレス情報線２
３ｂ、２３ｃ、・・・が接続されている。以下、フュー
ズ回路２０ａ、２０ｂ、２０ｃ、・・・をフューズ回路
２０と記す。

【００２０】アドレスのビット数分の欠陥アドレス情報
線２３ａ、２３ｂ、２３ｃ、・・・（以下、符号２３で
代表する）は、欠陥メモリセル切換回路３０に接続され
ている。欠陥メモリセル切換回路３０は、現在アクセス
されているアドレスと欠陥アドレス情報線２３から入力
される欠陥アドレス情報とを比較する。

【００２１】比較の結果、両アドレスが一致すれば、欠
陥メモリセル切換回路３０は、欠陥メモリセル切換信号
Ｓ_OUT を出力する。欠陥メモリセル切換信号Ｓ_OUT が出
力されると、該当する欠陥メモリセルは不使用状態にな
り、この欠陥メモリセル切換回路３０に対応して設けら
れた冗長メモリセルがアクセスされる。両アドレス信号
が一致しない場合は、本来のメモリセルがアクセスされ
る。

【００２２】基準電圧供給線１１ａ、１１ｂに電圧が供
給されていない場合、すなわち欠陥アドレス情報線２３
にアドレス信号が出力されていない場合には、欠陥メモ
リセル切換回路３０は非動作状態になり、アドレスの比
較処理を行わない。

【００２３】このように、電源選択接続手段１０で、基
準電圧供給線１１ａ、１１ｂへの電源の供給を停止する
ことによって、欠陥メモリセル切換回路３０を動作状態
あるいは非動作状態に設定することができる。

【００２４】図１に示す欠陥メモリセル救済回路が、１
つの欠陥アドレスを救済することができる。このような
欠陥メモリセル救済回路がチップ上に複数個設けられて
おり、複数の欠陥アドレスを救済できるように設計され
ている。

【００２５】次に、図１の欠陥メモリセル救済回路を使
用した欠陥メモリセル切り換え手順の一例を説明する。
ウエハからチップ毎にダイシングして切り出す前、ある
いはダイシング後ボンディング前に、半導体記憶装置の
全アドレスの正常性の検査を行い、欠陥アドレスを検出
する。

【００２６】次に、切り換え先の冗長メモリセルの検査
を行う。例えば、電源選択接続手段１０により、基準電
圧供給線１１ａ、１１ｂにそれぞれ接地電位Ｖ_SS、電源
電圧Ｖ_CCを供給する。欠陥アドレス情報線２３は、全て
ローレベルになる。すなわち、欠陥アドレス”０”番地
を表す。この状態で半導体記憶装置の”０”番地をアク
セスする。”０”番地のメモリアドレスが供給される
と、欠陥メモリセル切換回路３０は、”０”番地のメモ
リセルへのアクセスを中止し、冗長メモリセルにアクセ
スする信号を発生する。冗長メモリセルからの応答の正
常性を確認することにより、この冗長メモリセルを検査
することができる。

【００２７】検査結果が正常であれば、欠陥アドレス情
報線２３に、予め検査で検出しておいた欠陥アドレスが
発生するように、該当のフューズ回路２０のフューズ２
１を切断する。フューズ２１は、例えば過渡的に大電流
を流す、あるいはレーザで焼き切る等の方法により、切
断することができる。

【００２８】このようにして、欠陥アドレス情報線２３
に欠陥アドレスを発生しておくことにより、以後、該当
の欠陥アドレスにアクセスがあったときは、該当する冗
長メモリセルがアクセスされるようになる。

【００２９】検査結果が異常であれば、電源選択接続手
段１０の接続を切り離して、基準電圧供給線１１ａ、１
１ｂに電源を供給しないようにする。基準電圧供給線１
１ａ、１１ｂに電源が供給されなくなると、欠陥メモリ
セル切換回路３０が非動作状態になり、該当する冗長メ
モリセルが使用されないようになる。このようにして、
欠陥のある冗長メモリセルの使用を防止することができ
る。

【００３０】非動作状態の欠陥メモリセル救済回路の基
準電圧供給線１１には、電源が供給されないため、フュ
ーズ回路２０に電流が流れない。従って、無駄な電力消
費を防止することができる。

【００３１】半導体記憶装置の欠陥メモリセルの救済の
ためには、他の欠陥メモリセル救済回路の正常性試験を
行い、正常であればこの欠陥メモリセル救済回路に欠陥
アドレスを設定する。他の欠陥メモリセル救済回路が無
い場合は、このチップは不良品として処理する。このよ
うに、未使用の欠陥メモリセル救済回路がある限り、何
回でも欠陥アドレスの救済をやり直すことができる。

【００３２】なお、図１では、電源選択接続手段１０に
電源電圧Ｖ_CCと接地電位Ｖ_SSが供給されている場合につ
いて示したが、欠陥メモリセル救済回路内でその他の電
源が使用される場合は、３種類以上の電源を電源選択接
続手段１０に供給しておき、その中から必要な２つの電
源を選択して基準電圧供給線１１に供給すればよい。

【００３３】次に、図２を参照して、電源選択接続手段
の構成例を説明する。図２（Ａ）は、３つの電源が供給
されている電源選択接続手段のＭＯＳトランジスタを用
いた構成例を示す。電源選択接続手段１０は、基準電圧
供給線１１ａに供給する電源を選択するための選択回路
１２ａと、基準電圧供給線１１ｂに供給する電源を選択
するための選択回路１２ｂから構成されている。

【００３４】選択回路１２ａ、１２ｂには、共に電源Ｖ
１、Ｖ２、Ｖ３が供給されている。例えば電源Ｖ１は電
源電圧Ｖ_CC、電源Ｖ３は接地電位Ｖ_SS、電源Ｖ２は電圧
Ｖ_CC／２の電源である。

【００３５】選択回路１２ａにおいては、電源Ｖ１、Ｖ
２、Ｖ３は、それぞれＭＯＳトランジスタ１３ａ１、１
３ａ２、１３ａ３を介して基準電圧供給線１１ａに接続
されている。ＭＯＳトランジスタ１３ａ１、１３ａ２、
１３ａ３の各ゲート電極には、それぞれチップ内の他の
回路から制御信号Ｓａ１、Ｓａ２、Ｓａ３が供給されて
いる。

【００３６】選択回路１２ｂも同様の構成であり、電源
Ｖ１、Ｖ２、Ｖ３は、それぞれＭＯＳトランジスタ１３
ｂ１、１３ｂ２、１３ｂ３を介して基準電圧供給線１１
ｂに接続されている。ＭＯＳトランジスタ１３ｂ１、１
３ｂ２、１３ｂ３の各ゲート電極には、それぞれチップ
内の他の回路から制御信号Ｓｂ１、Ｓｂ２、Ｓｂ３が供
給されている。

【００３７】制御信号Ｓａ１〜Ｓａ３に、ＭＯＳトラン
ジスタ１３ａ１〜１３ａ３のいずれか１つがオン状態に
なるような信号を与えることにより、基準電圧供給線１
１ａに電源Ｖ１〜Ｖ３から選択した１つの電源を供給す
ることができる。また、ＭＯＳトランジスタ１３ａ１〜
１３ａ３がいずれもオフ状態になるようにすると、基準
電圧供給線１１ａを電源から切り離した状態にすること
ができる。

【００３８】選択回路１２ｂについても同様の制御を行
うことにより、基準電圧供給線１１ｂに、電源Ｖ１〜Ｖ
３から選択した１つの電源を供給することができる。ま
た基準電圧供給線１１ｂを電源から切り離した状態にす
ることができる。

【００３９】制御信号Ｓａ１〜Ｓａ３、Ｓｂ１〜Ｓｂ３
は、例えば各信号に対応する配線を、電源線あるいは接
地線等にボンディングすることにより生成することがで
きる。不揮発性メモリに記憶させたデータをデコードし
て生成してもよい。または、フューズで予め各ＭＯＳト
ランジスタがオン状態になるような信号を与えておき、
フューズを切断することによって、オフ状態になるよう
にしてもよい。

【００４０】図２（Ｂ）は、電源選択接続手段１０の他
の構成例を示す。基準電圧供給線１１ａ、１１ｂに、そ
れぞれパッド１５ａ、１５ｂが設けられている。欠陥メ
モリセル切換回路３０（図１）を動作状態にする場合に
は、パッド１５ａと電源電圧配線５ａ、パッド１５ｂと
接地配線５ｂとをそれぞれボンディングすることによ
り、基準電圧供給線１１ａ、１１ｂに電源を供給する。

【００４１】欠陥メモリセル切換回路３０を非動作状態
にする場合には、パッド１５と電源配線５とのボンディ
ングを行わなければよい。図２（Ａ）、（Ｂ）に示すよ
うに、基準電圧供給線１１にＭＯＳトランジスタを介し
て、あるいはパッドと電源配線とをボンディングして電
源を供給することにより、基準電圧供給線１１への電源
の供給を停止することができるようになる。これによ
り、前述のように、無駄な電力消費を防止し、冗長メモ
リセルの再選択をすることが可能になる。

【００４２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
低消費電力で、かつ欠陥メモリセルを代替した冗長メモ
リセルに欠陥があった場合に、冗長メモリセルを再選択
することができる。このため、チップの歩留りが向上す
る。

【図面の簡単な説明】

【図１】本発明の実施例による欠陥メモリセル救済回路
のブロック図である。

【図２】図１の電源選択接続手段の構成例を示す回路
図、及び概略平面図である。

【符号の説明】

５ 電源配線 １０ 電源選択接続手段 １１ 基準電圧供給線 １２ 選択回路 １３ ＭＯＳトランジスタ １５ パッド ２０ フューズ回路 ２１ フューズ ２２ 抵抗 ２３ 欠陥アドレス情報線 ３０ 欠陥メモリセル切換回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−275095（ＪＰ，Ａ) 特開 平６−139796（ＪＰ，Ａ) 特開 平５−234396（ＪＰ，Ａ) 特開 平５−258600（ＪＰ，Ａ) 特開 平３−157897（ＪＰ，Ａ) 特開 昭59−124098（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 603

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 外部から入力されるアドレス情報により
   特定され、選択的にアクセスされるメモリセルと、 前記メモリセルに欠陥が発生している場合に、欠陥メモ
   リセルを代替するための冗長メモリセルと、 前記冗長メモリセルに対応して形成され、欠陥を有する
   メモリセルを特定するための欠陥アドレス情報が入力さ
   れ、該欠陥アドレス情報と前記外部から入力されるアド
   レス情報とを比較し、一致する場合は前記メモリセルへ
   のアクセスを中止するとともに、前記冗長メモリセルへ
   アクセスするための切換信号を発生する欠陥メモリセル
   切換手段と、 基準電圧が与えられる２本の基準電圧供給線と、 前記２本の基準電圧供給線に接続され、該基準電圧供給
   線に与えられている基準電圧をもとに、前記欠陥アドレ
   ス情報を形成出力する欠陥アドレス情報生成手段と、 相互に電位差を有する少なくとも２本の電源配線と、前
   記電源配線のうちの１つあるいは２つと前記基準電圧供
   給線とを電気的に接続し、または前記基準電圧供給線を
   前記電源配線から電気的に切り離すための電源選択接続
   手段とを有し、 前記電源選択接続手段により、前記基準電圧供給線が前
   記電源配線から電気的に切り離されているときに、前記
   欠陥アドレス情報生成手段は、欠陥アドレス情報を出力
   せず、前記欠陥メモリセル切換手段は、欠陥アドレス情
   報が出力されていないとき、アドレス情報の比較を行わ
   ない非動作状態になる半導体記憶装置。
2. 【請求項２】 前記電源選択接続手段は、前記２本の基
   準電圧供給線と前記少なくとも２本の電源配線とを相互
   に、それぞれ接続するトランジスタを含む請求項１記載
   の半導体記憶装置。
3. 【請求項３】 前記電源選択接続手段は、前記基準電圧
   供給線に接続されたパッドと、前記電源配線に接続され
   た他のパッドとを含み、前記パッドと前記他のパッドと
   をワイヤボンディングして電気的に接続する請求項１記
   載の半導体記憶装置。