JP3435246B2 - プレーナゲート構造を有する逆導通サイリスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電力用半導体装置の分野
に関し、特にプレーナゲート構造を有する主サイリスタ
に逆並列に接続されるダイオード部をプレーナ構造の静
電誘導ダイオードとしたことにより、高速の逆回復特性
が得られ、構造が比較的容易な中、小電力用途のプレー
ナゲート構造を有する逆導通サイリスタに関する。

【０００２】

【従来の技術】従来の逆導通サイリスタは、主サイリス
タ部をゲート・ターン・オフ・サイリスタにより形成
し、ダイオード部を通常のｐｎ接合ダイオードもしくは
ｐｉｎ構造のダイオードとして形成した構成が主であ
る。一方、主サイリスタ部を静電誘導サイリスタにより
構成する逆導通静電誘導（ＲＣ−ＳＩ）サイリスタの例
は、例えば、本件出願人により既に特願平５−３４２９
２３号「逆導通サイリスタ」、特願平５−３４４１２５
号「電界緩和分離帯構造を有する逆導通型サイリス
タ」、特願平６−１９４９１８号「自己消弧型逆導通サ
イリスタ」、特願平６−２６４６６３号「逆導通半導体
装置及びその製造方法」において開示されている。

【０００３】更に、本件出願人はＲＣ−ＳＩサイリスタ
の試作を行ない、高耐圧ＲＣ−ＳＩサイリスタを設計製
作するにあたり、従来の逆導通ＧＴＯサイリスタ（以降
ＲＣ−ＧＴＯサイリスタと称す）と同様のサイリスタ部
とダイオード部の分離帯形成技術及びダイオード部形成
技術ではＲＣ−ＳＩサイリスタでは順方向耐圧の確保が
困難であり、あるいは信頼性を確保して安定的に製作出
来ないという事実を見出し、特にＳＩサイリスタ部をノ
ーマリオン特性として設計する場合に上記事実がより顕
著であるという結果を見出した。

【０００４】この問題点を解決するために、サイリスタ
部とダイオード部との間の分離帯領域の抵抗を高め、か
つダイオード部の逆回復特性を改善した「逆導通静電誘
導サイリスタ」を特願平６− 号に開示した。
上記特願平６− 号においても、従来技術の問題
点として指摘されている通り、ＳＩサイリスタの高速ス
イッチング性能に適合可能な高速ダイオードが望まし
く、しかも逆回復特性に優れ、高耐圧化の容易なダイオ
ードが望ましい。一方、ＳＩサイリスタの構造と製造上
の適合性も考慮する必要がある。

【０００５】本件出願人らは既に高耐圧、高速スイッチ
ング性能を有する静電誘導ダイオードについて検討を加
え、「プレーナ構造を有する静電誘導ダイオード」を特
願平４−２０４４３４号に、「埋込み構造もしくは切込
み構造を有する静電誘導ダイオード」を特願平４−２１
０７５１号に開示している。

【０００６】主サイリスタをプレーナ構造のＧＴＯもし
くはＳＩサイリスタとして形成する場合、ダイオード部
の構成は製造上同時プロセスが可能なプレーナ構造が望
ましい。更に、主サイリスタ部をＧＴＯにより形成した
場合にもＧＴＯに比べて高速のスイッチング性能の期待
できるＳＩダイオードをダイオード部に形成し、逆回復
性能を向上することが望ましい。

【０００７】

【発明が解決しようとする課題】本発明の目的は、プレ
ーナゲート構造を有する主サイリスタ部に対して、同時
製造プロセスが可能なプレーナ構造のＳＩダイオードを
逆並列に接続して高速の逆回復特性を得られるプレーナ
ゲート構造を有する逆導通サイリスタを提供することに
ある。

【０００８】本発明の他の目的の１つは、サイリスタ部
をプレーナゲート構造を有するＧＴＯにより形成し、逆
並列ダイオードとしてプレーナ構造を有するＳＩダイオ
ードを形成して、構造が容易で、逆回復特性に優れた中
・小電力用途のプレーナゲート構造を有する逆導通サイ
リスタを提供することにある。

【０００９】本発明の他の目的の１つは、サイリスタ部
をプレーナゲート構造を有するＳＩサイリスタにより形
成し、かつ逆並列ダイオードとしてプレーナゲート構造
を有するＳＩダイオードを形成したことにより、主サイ
リスタ部の高速性に適合したダイオード性能を有するこ
とにより、構造が容易でかつ高速の逆回復性能を有する
プレーナゲート構造を有する逆導通サイリスタを提供す
ることにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明では以下の構成を具体的に採用している。即
ち、サイリスタ部とダイオード部を具える逆導通サイリ
スタであって、サイリスタ部は、半導体基板の第１の主
表面に形成されたサイリスタ・ゲート領域と、前記第１
主表面に形成され前記ゲート領域に囲まれたサイリスタ
・カソード領域と、前記半導体基板の第２の主表面に形
成されたサイリスタ・アノード領域とから形成され、ダ
イオード部は、前記半導体基板の第１の主表面に形成さ
れたダイオード・アノード領域と、前記第１の主表面に
形成され前記ダイオード・アノード領域に囲まれたダイ
オード・アノード短絡領域と、前記半導体基板の第２の
主表面に形成されたダイオード・カソード領域とから形
成され、前記第１の主表面に形成されたダイオード・ア
ノード領域とゲート領域は互いに第１の主表面に形成さ
れた分離帯領域を介して絶縁分離され、前記第２の主表
面に形成されたダイオード・カソード領域とサイリスタ
・アノード領域は互いに第２の主表面上に形成された総
合アノード電極に接触して共通電位となされ、前記サイ
リスタ・カソード領域と前記ダイオード・アノード領域
と前記ダイオード・アノード短絡領域は総合カソード電
極に接触して共通電位となされ、前記ダイオード・アノ
ード短絡領域は前記ダイオード・アノード領域に囲まれ
るとともに前記ダイオード・アノード領域と半導体基板
との間のｐｎ接合の拡散電位によって前記半導体基板中
に広がる空乏層によっても囲まれて前記ダイオード・カ
ソード領域とともにプレーナ構造の静電誘導ダイオード
を形成し、かつ前記ダイオード・アノード領域と前記ダ
イオード・アノード短絡領域と前記サイリスタ・ゲート
領域と前記サイリスタ・カソード領域はいずれも前記第
１の主表面にプレーナ構造に形成されたことを特徴とす
るプレーナゲート構造を有する逆導通サイリスタとして
の構成を有する。

【００１１】或いはまた、前記サイリスタ・カソード領
域は、前記サイリスタ・ゲート領域内に形成され、前記
サイリスタ・アノード領域とともにプレーナゲート構造
のゲート・ターン・オフサイリスタを形成することを特
徴とするプレーナゲート構造を有する逆導通サイリスタ
としての構成を有する。

【００１２】或いはまた、前記サイリスタ・カソード領
域は前記サイリスタ・ゲート領域によって取り囲まれる
とともに、前記サイリスタ・ゲート領域と前記半導体基
板との間のｐｎ接合の拡散電位によって前記半導体基板
中に広がる空乏層によっても取り囲まれて、前記サイリ
スタ・アノード領域とともにプレーナゲート構造の静電
誘導サイリスタを形成することを特徴とするプレーナゲ
ート構造を有する逆導通サイリスタとしての構成を有す
る。

【００１３】

【作用】本発明のプレーナゲート構造を有する逆導通サ
イリスタはプレーナゲート構造を有するサイリスタ部１
とプレーナ構造を有するダイオード部３の逆並列構成に
よるスイッチング素子としての動作を行なう。サイリス
タ部の高速性に対応してダイオード部を高速スイッチン
グ性能を有するＳＩダイオードとすることにより、逆回
復性能に優れ、高速のスイッチングが可能となる。

【００１４】

【実施例】

（実施例１）図１は本発明の第１の実施例としてのプレ
ーナゲート構造を有する逆導通サイリスタの模式的断面
構造図を示す。図１においてサイリスタ部１はプレーナ
ゲート構造の静電誘導サイリスタからなり、ダイオード
部３はプレーナ構造の静電誘導（ＳＩ）ダイオードから
なる。

【００１５】図１において、１は高抵抗半導体基板３１
内に形成されたサイリスタ部、３はダイオード部、４は
分離帯部を示す。各部を説明する。高抵抗半導体基板３
１（ｎベース層）の第１の主表面上にはサイリスタ部１
のｐベース（ゲート）層１６、ｎエミッタ（カソード）
層１４、ダイオード部３のｐエミッタ（アノード）層１
５、ダイオード・アノード短絡領域２及び分離帯部４の
ｐ⁺ 層２７が形成されている。高抵抗半導体基板３１の
第２の主表面上にはサイリスタ部１のｐエミッタ（アノ
ード）層１８、ダイオード部３のｎエミッタ（カソー
ド）層１９が形成され、分離帯部４には分離帯ショット
キー接合２６が形成されている。ダイオード部３のｎエ
ミッタ層１９間には図１の実施例ではｎエミッタ間ショ
ットキー接合２５が形成されている。ｎエミッタ間ショ
ットキー接合２５の役割は、ダイオード・カソードから
の電子の注入量を抑制し、かつダイオード・アノード領
域（ｐエミッタ層１５）から注入された正孔をダイオー
ド・カソード電極１２（総合アノード電極）へ吸収する
効果を高めることにある。分離帯ショットキー接合２６
の役割は分離帯部４におけるラッチ・アップを抑制し、
かつダイオード部３への余分な電子の注入を抑制する点
にある。

【００１６】逆導通サイリスタの場合、ダイオード・ア
ノード電極１０はサイリスタ・カソード電極１１と総合
カソード電極７により共通電位となされ、ダイオード・
カソード電極はサイリスタ・アノード電極１２と総合ア
ノード電極６により共通電位となされる。更に、本発明
の逆導通サイリスタの特徴であるダイオード・アノード
短絡領域２はダイオード・アノード領域１５とダイオー
ド・アノード電極１０を介して短絡されている。このダ
イオード・アノード短絡領域２の短絡効果によって、ダ
イオード部３のアノード領域１５近傍に分布する電子を
ダイオード・アノード短絡領域２を介してダイオード・
アノード電極１０へ吸収することができる。ダイオード
・アノード領域１５から高抵抗層（ｎ^- ）３１中に広が
る空乏層によって取り囲まれたｎ⁺ ダイオード・アノー
ド短絡領域２近傍のｎ^- 層（３１）中の電子は、ダイオ
ードのスイッチングにおける逆回復時において電位障壁
に囲まれているため、ダイオード・カソード側に注入さ
れることなく、むしろ表面側のダイオード・アノード電
極１０に吸収される。このため、逆回復電荷量は低減さ
れ、ダイオードの逆回復性能が向上し、高速なスイッチ
ング特性が得られる。主サイリスタをＳＩサイリスタの
如く高速性能のサイリスタを使用する場合、逆回復電荷
量が小さく発熱量が抑制され、かつ高速ターンオフの可
能なダイオードが望ましい。

【００１７】図１に示した実施例ではダイオード部３に
プレーナ構造のＳＩダイオードが形成され、主サイリス
タ部１にはプレーナゲート構造のＳＩサイリスタが形成
され製造上極めて容易な構成を示している。更に重要な
点は、プレーナゲート構造のサイリスタのゲート製造プ
ロセス上可能なパターンピッチと同程度に微細化したパ
ターンピッチをダイオード部３にも適用可能となるた
め、サイリスタ部の入力側ゲート・カソード間のＲＣ時
定数で決まるスイッチング性能と同程度のスイッチング
性能をＳＩダイオードに期待することができる。ＳＩダ
イオードの動作上、前述の如くｎ⁺ ダイオード・アノー
ド短絡領域２からの電子の吸収は逆回復特性に大きな影
響を与えるが、ＳＩサイリスタと同じピッチで製造され
たＳＩダイオードにおいてはＳＩサイリスタにおけるＳ
Ｉ効果と同じＳＩ効果を期待することができる。これは
ダイオード・アノード領域１５から高抵抗層３１中に広
がる空乏層の広がる速度に関係するが、ダイオードの逆
回復時においてｐ⁺ 層（１５）からｎ^- 層（３１）へ広
がる空乏層によりｎ⁺ 短絡層２が即座にシールドされる
ことが望ましい。そのためには、プレーナゲート構造の
ＳＩサイリスタのゲート・カソード間近傍と同様にダイ
オード部のｐ⁺ ダイオード・アノード領域１５及びｎ⁺
ダイオード・アノード短絡領域２も製造されるべきこと
を意味している。

【００１８】図１の実施例においてはサイリスタ部１の
アノード側はｐエミッタ層１８が配置されている。サイ
リスタのターンオフ時のテイル電流の抑制はスイッチン
グ特性を向上させるために重要なパラメータである。逆
導通ＳＩサイリスタにおいても同様にテイル電流を抑制
する必要があり、電子線照射等によるライフタイム制御
が図１の実施例１においても必要である。

【００１９】またダイオード部３のカソード側にはダイ
オード・カソード領域としてのｎエミッタ層１９がスト
ライプ状もしくは、島状に配置されている。前述の如く
ダイオード・カソード側からの電子の注入量の抑制と、
正孔の吸収効率を高めるための構成となっている。

【００２０】また分離帯部４では、第１の主表面上には
ｐ⁺ 層２７が複数、主サイリスタ部１の外周を取り囲む
ようにリング状に配置されている。複数個のｐ⁺ 層２７
は、一定の間隔を置いて形成されている。更に電位的な
安定を保つために、金属電極２８がｐ⁺ 層２７上に形成
されている。

【００２１】図１の実施例１の構造はプレーナプロセス
により製造可能のため、各部のｐ⁺領域（１５，２７，
１６）は同時製造が可能である。ＳｉＯ₂ 等の絶縁膜５
に対するパターニングによる窓開け、拡散工程によって
形成することができる。或いはボロン（Ｂ）のイオン注
入プロセス等を適用することができる。同様に各部のｎ
⁺ 領域（２，１４）も同時製造が可能であり、ドープド
ポリシリコンからの熱拡散工程、或いはＰ，Ａｓ等のイ
オン注入プロセスにより形成可能である。尚、分離帯部
４については、図１の実施例１ではｐ⁺ 層２７を複数配
置する例を示したが、図示の如く３個に限ることなく、
例えば特願平６− 号「逆導通静電誘導サイリ
スタ」において開示された連続接合構造（ＳＩＳＡ構
造）と称する構成を適用することができる。更にまた主
サイリスタ部１とダイオード部３とのプロセス上の互換
性のある分離帯構造であれば、他の簡易な構成を採用し
てもよい。

【００２２】（実施例２）図２は本発明の第２の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図である。高抵抗半導体基板３１の第
１の主表面側の構造は図１の実施例１と同様であるが、
第２の主表面側（アノード側）の構成が異なっている。
即ち、サイリスタ部１のアノード側は、ｐエミッタ層１
８が一定の間隔を置いて波形に配置されている。ｐエミ
ッタ層１８のパターンピッチはサイリスタのｐベース層
（ゲート層）１６のパターンピッチと同程度もしくは多
少微細化して配置されている。波形形状とすることによ
り、ｐ⁺ エミッタ層１８に挟まれたｎ^- 層３１からサイ
リスタ・アノード電極１２への電子の吸収効率を高めて
いる。

【００２３】一方、ダイオード部３のカソード側にはｎ
エミッタ層１９が一定の間隔を置いて配置され、更にｎ
エミッタ層１９間にはｐ⁺ ダイオード・カソード短絡領
域１３が配置されている。ｐ⁺ ダイオード・カソード短
絡領域１３はダイオード部３のカソード側近傍の正孔を
ダイオードの逆回復時において有効にダイオード・カソ
ード電極（総合アノード電極）１２に吸収するための領
域となっている。ｎエミッタ層１９と高抵抗半導体基板
３１との間の拡散電位によって高抵抗半導体基板３１側
に広がる空乏層によってｐ⁺ ダイオード・カソード短絡
領域１３はシールドされている。逆回復時において、ダ
イオード・カソード側近傍の正孔をｐ⁺ダイオード・カ
ソード短絡領域１３から吸収し、一方、ダイオード・ア
ノード側近傍の電子をｎ⁺ ダイオード・アノード短絡領
域２から吸収することにより、逆回復電荷量Ｑｒｒを低
減化することができる構成となっている。高抵抗半導体
基板３１の中央部に残留する電荷に対してはライフタイ
ム制御技術によるライフタイムキラーによって低減化を
図ることもできる。

【００２４】また図２の構造上ｐ⁺ 領域１３とｐ⁺ 領域
１８は同時に製造可能である。

【００２５】（実施例３）図３は本発明の第３の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図である。高抵抗半導体基板３１の第
１の主表面側の構成は図１，２と同様である。図３の特
徴は高抵抗半導体基板３１の第２の主表面側にある。即
ち、サイリスタ部１のアノード側においては静電誘導
（ＳＩ）アノードショート構造を導入してターンオフ時
のゲート引出し電荷量を低減化しスイッチング性能を向
上させている。ｐエミッタ層１８と高抵抗半導体基板３
１との間の拡散電位によって高抵抗半導体基板３１中に
広がる空乏層によって、アノードｎ⁺ 層（ＳＩアノード
短絡領域）２１はシールドされている。サイリスタのタ
ーンオフスイッチング時においてアノードｎ⁺ 層２１か
ら有効に電子がアノード電極１２に吸収されやすい構造
となっている。

【００２６】一方、ダイオード部３のカソード側おいて
はｎ⁺ ダイオード・カソード領域（ｎエミッタ層）１９
が一定の間隔を置いて配置されている。またｎエミッタ
層１９間にはｎエミッタ間ショットキー接合２５が形成
され、分離帯部４においても分離帯ショットキー接合２
６が形成されている。

【００２７】図３の構造上、ｎ⁺ 領域１９及び２１は同
時製造が可能である。

【００２８】（実施例４）図４は本発明の第４の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図である。図４の実施例ではサイリス
タ部１のアノード側にｐエミッタ層１８を波形に配置
し、ダイオード部３のカソード側にｎエミッタ層１９を
ｎエミッタ間ショットキー接合２５を挟んで配置した点
に特徴を有する。

【００２９】（実施例５）図５は本発明の第５の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図を示す。図５の第５の実施例では、
サイリスタ部１のアノード側は図１と同様に一様に拡散
されたｐエミッタ層１８を有するが、ダイオード部３の
カソード側においてはｎエミッタ層１９に挟まれた領域
において拡張されたダイオード・カソード短絡領域１３
０を形成している。この拡張されたダイオード・カソー
ド短絡領域１３０の役割は図２に示したダイオード・カ
ソード短絡領域１３に比べてダイオード部３のカソード
側近傍の正孔をより広い領域にわたって有効に短絡領域
１３０に吸収する点にある。この短絡領域１３０も、ｎ
⁺ （１９）ｎ^- （３１）間の拡散電位によりｎ^- （３
１）層中に広がる空乏層によってシールドされている点
は図２の例と同様である。この拡張されたダイオード・
カソード短絡領域１３０へ吸収される正孔量が増大する
ことから、ダイオードの逆回復時の電荷量を更に低減化
できる構成である。

【００３０】また図５の構成上ｐ⁺ 領域１３０及び１８
は同時製造が可能である。

【００３１】（実施例６）図６は本発明の第６の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図を示す。図６の実施例６ではダイオ
ード部３のカソード側は図５の実施例５と同様の構成を
有するが、サイリスタ部１のアノード側においては、図
３の実施例３において説明した構成と同様のＳＩアノー
ドショート構造が形成されている点に特徴を有する。

【００３２】（実施例７）図７は本発明の第７の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図を示す。図７の実施例７において
は、高抵抗半導体基板３１に対してサイリスタ部１のア
ノード側、ダイオード部３のカソード側及び分離帯部４
においてエピタキシャル成長もしくは拡散によりｎバッ
ファ層３０を形成してサイリスタ部１、ダイオード部３
ともにＰＩＮ構造を実現して高耐圧化，ｎ^- 層３１の薄
層化による高速化を実現した構成である。ｎバッファ層
３０に対しては、サイリスタ部１のアノード側において
はアノードｎ⁺ 層２１、ｐエミッタ層（サイリスタ・ア
ノード領域）１８を形成しており、ダイオード部３のカ
ソード側においてはｎエミッタ層（ダイオード・カソー
ド領域）１９及びダイオード・カソード短絡領域１３を
形成している。ダイオード・カソード短絡領域１３の役
割は前述の実施例２（図２）、実施例５（図５）、実施
例６（図６）と同様にダイオード部３のカソード側近傍
の正孔を逆回復時に有効にダイオード・カソード電極１
２側に吸収する点にある。

【００３３】サイリスタ部１のアノード側におけるアノ
ードｎ⁺ 層２１はバッファ層３０に対する短絡領域とな
っている。この短絡率を上昇するとサイリスタがラッチ
アップしなくなるため、適当な短絡率例えば３０％以下
が要求される。ｐエミッタ層（サイリスタ・アノード領
域）１８の拡散深さはアノードｎ⁺ 層２１に比べ浅く形
成されている例を図７は示している。ｐエミッタ層１８
の深さを変化することによってｎバッファ層３０の正孔
に対する実効的なベース長が変化する。従って、ｎバッ
ファ層３０の厚さ、ｐエミッタ層１８の濃度及び拡散深
さを調整することによって、ｎ^- 層３１中への正孔の注
入効率を調整することができる。ｎバッファ層３０の濃
度も正孔の注入効率に影響を与えるためあまり高く設定
することはできない。例えば１０¹⁵cm^-3〜１０¹⁷cm^-3程
度の範囲に設定される。

【００３４】図７の構成上ｎ⁺ 領域１９，２１は同時製
造が可能であり、ｐ⁺ 領域１３，１８も同時製造が可能
である。

【００３５】（実施例８）図８は本発明の第８の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図を示す。図８において高抵抗半導体
基板３１の第１の主表面側は実施例１〜７と同様にサイ
リスタ部１、ダイオード部３いずれもプレーナ構造を有
するが、ダイオード部３のカソード側は埋込みゲート構
造を有する。ｎバッファ層３０と同時に形成されたｎエ
ミッタ層（ダイオード・カソード領域）１９が埋込み層
として形成され、しかも一定の短絡ピッチにより、ダイ
オード・カソード電極１２に短絡されている。エピタキ
シャル層２３の形成後、ｐエミッタ層（サイリスタ・ア
ノード領域）１８及びダイオード・カソード短絡領域１
３を形成している。図８の実施例ではダイオード部３
は、アノード側にプレーナ構造を有し、カソード側に埋
込み構造を有するＳＩダイオードが形成されており、サ
イリスタ部１にはｎバッファ３０を有するＳＩサイリス
タが形成されている。埋込み構造を有するｎエミッタ層
（ダイオード・カソード領域）１９によって、ダイオー
ド部３においては高耐圧化が容易となる。またダイオー
ドカソード短絡領域１３を広い領域に形成できることか
ら、ダイオード・カソード電極１２への正孔の吸収効率
も良好となる。

【００３６】（実施例９）図９は本発明の第９の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図を示す。図９の特徴はサイリスタ部
１に対してＳＩバッファ構造を導入した点にある。ＳＩ
バッファ構造については特願平４−１１４１４０号「静
電誘導バッファ構造を有する半導体素子」において既に
開示されている。図９においてサイリスタ部１のアノー
ド側に形成されるアノードｎ⁺ 層２１の短絡ピッチＬ2
は電子の拡散長Ｌｎの２倍以内とする。埋込み構造とし
て形成されるｎバッファ層３０の形成ピッチはサイリス
タ・ゲート領域１６の形成ピッチと同程度でよい。同様
に、ダイオード部３においてｎエミッタ層（ダイオード
・カソード領域）１９の形成ピッチはダイオード・アノ
ード領域１５の形成ピッチと同程度でよい。ダイオード
・カソード領域１９のダイオード・カソード電極１２に
対する短絡ピッチＬ1 は電子に対する拡散長Ｌｎの２倍
よりも充分に短く設定してよい。ダイオード・カソード
領域１９に対するコンタクトを形成しており、サイリス
タ構造によるラッチアップを防止する必要があるからで
ある。

【００３７】（実施例１０〜１３）図１０乃至図１３は
それぞれ本発明の第１０乃至第１３の実施例としてのプ
レーナゲート構造を有する逆導通サイリスタの模式的断
面構造図を示す。いずれもｎバッファ層３０を有する構
造であり、実施例７（図７）の変形例となっている。図
１０の実施例１０では共通に形成されたｎバッファ層３
０に対してサイリスタ部１では拡散によりｐエミッタ層
（サイリスタ・アノード領域）１８を形成しており、同
時にダイオード部３においてダイオード・カソード短絡
領域１３を形成している。ｎバッファ層３０がダイオー
ド部３のダイオード・カソード領域１９と共通領域とし
て形成されている。

【００３８】図１１の実施例ではサイリスタ部１におい
てｐエミッタ層（サイリスタ・アノード領域）１８が波
形に形成された例である。図１２の実施例ではサイリス
タ部１のアノード側においては、ｐエミッタ層（サイリ
スタ・アノード領域）１８が波形に形成され、一方、ダ
イオード部３においてはｎエミッタ層（ダイオード・カ
ソード領域）１９が一定の間隔を置いて形成され、更に
ｎエミッタ層１９の間にｎエミッタ間ショットキー接合
が形成された例である。図１３の実施例１３では、共通
に形成されたｎバッファ層３０に対して実施例１２（図
１２）の構造に加えて、サイリスタ部１においては、更
にアノードｎ⁺ 層２１が形成され、ダイオード部１にお
いてはダイオード・カソード短絡領域１３が形成された
構造を有する。サイリスタ部１のアノード側においては
ｎバッファ層３０内の電子を有効にアノードｎ⁺ 層２１
を介してサイリスタ・アノード電極１２に吸収すること
ができ、またダイオード部３のカソード側においてはダ
イオード部３のカソード側近傍の正孔を有効にダイオー
ド・カソード電極に吸収することができる。

【００３９】図１０乃至図１３に示した構造はいずれも
ｎバッファ層３０の効果によりダイオード部３、サイリ
スタ部１において高抵抗半導体基板３１の厚さを薄層化
可能であり、しかもサイリスタ部、ダイオード部ともに
ＰＩＮ構造としたことにより高耐圧を図ることが容易な
構造である。またダイオード部３、サイリスタ部１とも
に高速のスイッチングが可能となる。

【００４０】（実施例１４）図１４は本発明の第１４の
実施例としてのプレーナゲート構造を有する逆導通サイ
リスタの模式的断面構造図を示す。図１４の構成ではサ
イリスタ部１においては、アノードｎ⁺ 層２１とｐエミ
ッタ層１８に従来型のアノードショート構造を形成され
ており、一方、ダイオード部３においては一定の間隔を
置いてダイオード・カソード領域１９が形成されてい
る。図１４の構造上、ｎ⁺ 層１９及び２１は同時に形成
可能である。

【００４１】（実施例１５）図１５は本発明の第１５の
実施例としてのプレーナゲート構造を有する逆導通サイ
リスタの模式的断面構造図を示す。図１５の実施例１５
においてはサイリスタ部１に微細化されたプレーナゲー
ト構造のＧＴＯを有し、ダイオード部にプレーナ構造の
ＳＩダイオードを有する。サイリスタ部１のアノード側
及びダイオード部３のカソード側は実施例１（図１）と
同様の構成を有する例を示す。図１５の変形例としては
既に述べた実施例２乃至実施例１４（図２乃至図１４）
に示すサイリスタ部１のアノード側、ダイオード部３の
カソード側の構成が適用できることはもちろんである。
分離帯部４についても上記実施例１と同様の構成を有す
るが他の簡易な構成を採用してもよい。

【００４２】図１５（実施例１５）の特徴はサイリスタ
部１として微細化されたＧＴＯを形成した点にある。ゲ
ート電極９とｐベース層１６とのコンタクト部のピッチ
をプレーナゲート構造を有するＳＩサイリスタと同程度
まで微細化することによって、ノーマリオフ特性の高速
ＧＴＯが形成される。図１５の例ではサイリスタ部１の
ｐベース層１６と分離帯部４のｐ⁺ 層及びダイオード部
３のｐ⁺ ダイオード・アノード領域１５とでは、不純物
密度に差を設けているが、ｐ⁺ 層２７及びｐ⁺ダイオー
ド・アノード領域１５の不純物密度をＧＴＯのｐベース
層１６の不純物密度と同程度まで下げて形成してもよ
い。即ち、ｐ⁺ 層１５、２７及びｐベース層１６はいず
れも同時形成が可能である。同様に図１５から明らかな
ようにｎ⁺ダイオード・アノード短絡領域２とＧＴＯサ
イリスタ部１のｎ⁺ カソード領域１４も同時形成が可能
である。

【００４３】ｐ⁺ 層１５の不純物密度を下げた場合、ダ
イオード部３のアノード側でノーマリオフ特性を維持す
る必要がある。従って、ｐ⁺ 層１５の形成ピッチをより
微細化する必要がある。或いはまた、ノーマリオフ特性
を維持するためにダイオード部３のアノード側表面近傍
にボロン（Ｂ）のイオン注入等を行ない、ｎ⁺ ダイオー
ド・アノード短絡領域２の前面に実効的なｐベース層を
形成してもよい。

【００４４】分離帯部４に関しては、サイリスタ部１が
ＧＴＯとして形成されていることから、特にノーマリオ
ン型のＳＩサイリスタとして形成されている場合に比
べ、分離抵抗は低くてよい。従って、ｐ⁺ 層２７の不純
物密度をＧＴＯのｐベース層１６と同程度の不純物密度
として形成しても分離特性上の問題はない。

【００４５】

【発明の効果】本発明のプレーナゲート構造を有する逆
導通サイリスタによれば、プレーナ構造を有するため製
造が容易である。サイリスタ部にプレーナゲート構造の
ＳＩサイリスタ、ダイオード部にプレーナ構造のＳＩダ
イオードを有するため高速のスイッチング性能、及び逆
回復特性を有する。アノード側に共通に形成されたバッ
ファ構造を導入することによりサイリスタ部、ダイオー
ド部の高耐圧、高速化をともに達成することができる。
尚、上記に述べた実施例は例示であって、各種の変形、
拡張が可能である。主サイリスタ部をプレーナゲート構
造のＳＩサイリスタを主要な例として述べたが、他の電
力用スイッチング素子としてプレーナ構造を有するＩＧ
ＢＴ，ＭＯＳ制御サイリスタ、或いはＭＯＳ制御ＳＩサ
イリスタを使用することも可能である。

【００４６】プレーナ構造のＭＯＳ制御サイリスタ或い
はＭＯＳ制御ＳＩサイリスタについては、特願平４−１
１４１３９号に開示されており、同様の素子構造を採用
することもできる。ＭＯＳ制御サイリスタ等を使用する
とゲート駆動の容易さとともに内蔵のｐチャンネルＭＯ
ＳＦＥＴによっても主サイリスタのターンオフが行なわ
れることから、逆並列接続されたＳＩダイオードの働き
を助けるという利点がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図

【図２】本発明の第２の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図

【図３】本発明の第３の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図

【図４】本発明の第４の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図

【図５】本発明の第５の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図

【図６】本発明の第６の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図

【図７】本発明の第７の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図

【図８】本発明の第８の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図

【図９】本発明の第９の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図

【図１０】本発明の第１０の実施例としてのプレーナゲ
ート構造を有する逆導通サイリスタの模式的断面構造図

【図１１】本発明の第１１の実施例としてのプレーナゲ
ート構造を有する逆導通サイリスタの模式的断面構造図

【図１２】本発明の第１２の実施例としてのプレーナゲ
ート構造を有する逆導通サイリスタの模式的断面構造図

【図１３】本発明の第１３の実施例としてのプレーナゲ
ート構造を有する逆導通サイリスタの模式的断面構造図

【図１４】本発明の第１４の実施例としてのプレーナゲ
ート構造を有する逆導通サイリスタの模式的断面構造図

【図１５】本発明の第１５の実施例としてのプレーナゲ
ート構造を有する逆導通サイリスタの模式的断面構造図

【符号の説明】

１ サイリスタ部 ２ ダイオード・アノード短絡領域 ３ ダイオード部 ４ 分離帯部 ５ 絶縁層 ６ 総合アノード電極 ７ 総合カソード電極 ９ ゲート電極 １０ ダイオード・アノード電極 １１ サイリスタ・カソード電極 １２ サイリスタ・アノード電極（ダイオード・カソー
ド電極） １３ ダイオード・カソード短絡領域 １４ ｎエミッタ層（サイリスタ・カソード領域） １５ ｐエミッタ層（ダイオード・アノード領域） １６ ｐベース層（サイリスタ・ゲート領域） １８ ｐエミッタ層（サイリスタ・アノード領域） １９ ｎエミッタ層（ダイオード・カソード領域） ２１ アノードｎ⁺ 層 ２３ ｎエピタキシャル層 ２５ ｎエミッタ間ショットキー接合 ２６ 分離帯ショットキー接合 ２７ ｐ⁺ 層 ２８ 金属電極 ３０ ｎバッファ層 ３１ ｎベース層 ３５ 空乏層 １３０ 拡張されたダイオード・カソード短絡領域 １３１ 拡張されたダイオード・アノード短絡領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉岡 忻治 神奈川県大和市上草柳字扇野338番地１ 東洋電機製造株式会社技術研究所内 (72)発明者 玉蟲 尚茂 東京都新宿区下落合２丁目18番７号 (56)参考文献 特開 昭57−147276（ＪＰ，Ａ) 特開 昭56−104467（ＪＰ，Ａ) 特開 平７−176720（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/74

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 サイリスタ部とダイオード部を具える逆
   導通サイリスタであって、 サイリスタ部は、 半導体基板の第１の主表面に形成されたサイリスタ・ゲ
   ート領域と、 前記第１主表面に形成され前記ゲート領域に囲まれたサ
   イリスタ・カソード領域と、 前記半導体基板の第２の主表面に形成されたサイリスタ
   ・アノード領域とから形成され、 ダイオード部は、 前記半導体基板の第１の主表面に形成されたダイオード
   ・アノード領域と、 前記第１の主表面に形成され前記ダイオード・アノード
   領域に囲まれたダイオード・アノード短絡領域と、 前記半導体基板の第２の主表面に形成されたダイオード
   ・カソード領域とから形成され、 前記第１の主表面に形成されたダイオード・アノード領
   域とゲート領域は互いに第１の主表面に形成された分離
   帯領域を介して絶縁分離され、 前記第２の主表面に形成されたダイオード・カソード領
   域とサイリスタ・アノード領域は互いに第２の主表面上
   に形成された総合アノード電極に接触して共通電位とな
   され、前記サイリスタ・カソード領域 と前記ダイオード・アノ
   ード領域と前記ダイオード・アノード短絡領域は総合カ
   ソード電極に接触して共通電位となされ、 前記ダイオード・アノード短絡領域は前記ダイオード・
   アノード領域に囲まれるとともに前記ダイオード・アノ
   ード領域と半導体基板との間のｐｎ接合の拡散電位によ
   って前記半導体基板中に広がる空乏層によっても囲まれ
   て前記ダイオード・カソード領域とともにプレーナ構造
   の静電誘導ダイオードを形成し、かつ前記ダイオード・
   アノード領域と前記ダイオード・アノード短絡領域と前
   記サイリスタ・ゲート領域と前記サイリスタ・カソード
   領域はいずれも前記第１の主表面にプレーナ構造に形成
   されたことを特徴とするプレーナゲート構造を有する逆
   導通サイリスタ。
2. 【請求項２】 前記サイリスタ・カソード領域は、前記
   サイリスタ・ゲート領域内に形成され、前記サイリスタ
   ・アノード領域とともにプレーナゲート構造のゲート・
   ターン・オフ・サイリスタを形成することを特徴とする
   請求項１記載のプレーナゲート構造を有する逆導通サイ
   リスタ。
3. 【請求項３】 前記サイリスタ・カソード領域は前記サ
   イリスタ・ゲート領域によって取り囲まれるとともに、
   前記サイリスタ・ゲート領域と前記半導体基板との間の
   ｐｎ接合の拡散電位によって前記半導体基板中に広がる
   空乏層によっても取り囲まれて、前記サイリスタ・アノ
   ード領域とともにプレーナゲート構造の静電誘導サイリ
   スタを形成することを特徴とする請求項１記載のプレー
   ナゲート構造を有する逆導通サイリスタ。