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JP3435246B2 - Reverse conducting thyristor with planar gate structure - Google Patents

Reverse conducting thyristor with planar gate structure

Info

Publication number
JP3435246B2
JP3435246B2 JP03438995A JP3438995A JP3435246B2 JP 3435246 B2 JP3435246 B2 JP 3435246B2 JP 03438995 A JP03438995 A JP 03438995A JP 3438995 A JP3438995 A JP 3438995A JP 3435246 B2 JP3435246 B2 JP 3435246B2
Authority
JP
Japan
Prior art keywords
thyristor
diode
region
anode
cathode
Prior art date
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Application number
JP03438995A
Other languages
Japanese (ja)
Other versions
JPH08213592A (en
Inventor
尚博 清水
昌士 由良
忻治 吉岡
尚茂 玉蟲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NGK Insulators Ltd
Original Assignee
NGK Insulators Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by NGK Insulators Ltd filed Critical NGK Insulators Ltd
Priority to JP03438995A priority Critical patent/JP3435246B2/en
Priority to US08/591,420 priority patent/US5682044A/en
Publication of JPH08213592A publication Critical patent/JPH08213592A/en
Application granted granted Critical
Publication of JP3435246B2 publication Critical patent/JP3435246B2/en
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は電力用半導体装置の分野
に関し、特にプレーナゲート構造を有する主サイリスタ
に逆並列に接続されるダイオード部をプレーナ構造の静
電誘導ダイオードとしたことにより、高速の逆回復特性
が得られ、構造が比較的容易な中、小電力用途のプレー
ナゲート構造を有する逆導通サイリスタに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of power semiconductor devices, and in particular, the electrostatic induction diode having a planar structure is used as a diode portion connected in antiparallel to a main thyristor having a planar gate structure. The present invention relates to a reverse conducting thyristor having a planar gate structure for small power applications, which has a reverse recovery characteristic and is relatively easy to structure.

【0002】[0002]

【従来の技術】従来の逆導通サイリスタは、主サイリス
タ部をゲート・ターン・オフ・サイリスタにより形成
し、ダイオード部を通常のpn接合ダイオードもしくは
pin構造のダイオードとして形成した構成が主であ
る。一方、主サイリスタ部を静電誘導サイリスタにより
構成する逆導通静電誘導(RC−SI)サイリスタの例
は、例えば、本件出願人により既に特願平5−3429
23号「逆導通サイリスタ」、特願平5−344125
号「電界緩和分離帯構造を有する逆導通型サイリス
タ」、特願平6−194918号「自己消弧型逆導通サ
イリスタ」、特願平6−264663号「逆導通半導体
装置及びその製造方法」において開示されている。
2. Description of the Related Art In a conventional reverse conducting thyristor, a main thyristor portion is formed by a gate turn-off thyristor, and a diode portion is formed as a normal pn junction diode or a diode having a pin structure. On the other hand, an example of a reverse conduction electrostatic induction (RC-SI) thyristor in which the main thyristor portion is composed of an electrostatic induction thyristor is disclosed in, for example, Japanese Patent Application No. 5-3429 filed by the present applicant.
No. 23 "Reverse Conducting Thyristor", Japanese Patent Application No. 5-344125
No. “Reverse conducting thyristor having electric field relaxation separator structure”, Japanese Patent Application No. 6-194918 “Self-extinguishing reverse conducting thyristor”, Japanese Patent Application No. 6-264663 “Reverse conducting semiconductor device and its manufacturing method”. It is disclosed.

【0003】更に、本件出願人はRC−SIサイリスタ
の試作を行ない、高耐圧RC−SIサイリスタを設計製
作するにあたり、従来の逆導通GTOサイリスタ(以降
RC−GTOサイリスタと称す)と同様のサイリスタ部
とダイオード部の分離帯形成技術及びダイオード部形成
技術ではRC−SIサイリスタでは順方向耐圧の確保が
困難であり、あるいは信頼性を確保して安定的に製作出
来ないという事実を見出し、特にSIサイリスタ部をノ
ーマリオン特性として設計する場合に上記事実がより顕
著であるという結果を見出した。
Further, the applicant of the present invention prototyped an RC-SI thyristor and designed and manufactured a high withstand voltage RC-SI thyristor. With the technology for forming the separation band of the diode part and the technology for forming the diode part, it has been found that it is difficult to secure the forward breakdown voltage in the RC-SI thyristor, or the reliability cannot be secured and stable fabrication is possible. It was found that the above fact is more remarkable when the part is designed as a normally-on characteristic.

【0004】この問題点を解決するために、サイリスタ
部とダイオード部との間の分離帯領域の抵抗を高め、か
つダイオード部の逆回復特性を改善した「逆導通静電誘
導サイリスタ」を特願平6− 号に開示した。
上記特願平6− 号においても、従来技術の問題
点として指摘されている通り、SIサイリスタの高速ス
イッチング性能に適合可能な高速ダイオードが望まし
く、しかも逆回復特性に優れ、高耐圧化の容易なダイオ
ードが望ましい。一方、SIサイリスタの構造と製造上
の適合性も考慮する必要がある。
In order to solve this problem, a patent application for a "reverse conduction electrostatic induction thyristor" in which the resistance of the separation band region between the thyristor section and the diode section is increased and the reverse recovery characteristic of the diode section is improved is proposed. It was disclosed in No. 6-.
Also in the above-mentioned Japanese Patent Application No. 6-, as pointed out as a problem of the prior art, a high speed diode suitable for the high speed switching performance of the SI thyristor is desirable, and the reverse recovery characteristic is excellent, and the high breakdown voltage can be easily achieved. Diodes are preferred. On the other hand, it is necessary to consider the structure and manufacturing compatibility of the SI thyristor.

【0005】本件出願人らは既に高耐圧、高速スイッチ
ング性能を有する静電誘導ダイオードについて検討を加
え、「プレーナ構造を有する静電誘導ダイオード」を特
願平4−204434号に、「埋込み構造もしくは切込
み構造を有する静電誘導ダイオード」を特願平4−21
0751号に開示している。
The present applicants have already examined the electrostatic induction diode having a high withstand voltage and high-speed switching performance, and described the "static induction diode having a planar structure" in Japanese Patent Application No. 4-204434 as "embedded structure or Japanese Patent Application No. 4-21
No. 0751.

【0006】主サイリスタをプレーナ構造のGTOもし
くはSIサイリスタとして形成する場合、ダイオード部
の構成は製造上同時プロセスが可能なプレーナ構造が望
ましい。更に、主サイリスタ部をGTOにより形成した
場合にもGTOに比べて高速のスイッチング性能の期待
できるSIダイオードをダイオード部に形成し、逆回復
性能を向上することが望ましい。
When the main thyristor is formed as a planar structure GTO or SI thyristor, the structure of the diode portion is preferably a planar structure capable of simultaneous processes in manufacturing. Further, even when the main thyristor section is formed of GTO, it is desirable to form an SI diode, which can be expected to have higher switching performance than GTO, in the diode section to improve the reverse recovery performance.

【0007】[0007]

【発明が解決しようとする課題】本発明の目的は、プレ
ーナゲート構造を有する主サイリスタ部に対して、同時
製造プロセスが可能なプレーナ構造のSIダイオードを
逆並列に接続して高速の逆回復特性を得られるプレーナ
ゲート構造を有する逆導通サイリスタを提供することに
ある。
SUMMARY OF THE INVENTION It is an object of the present invention to connect a main structure thyristor portion having a planar gate structure with an SI diode having a planar structure capable of simultaneous manufacturing process in anti-parallel to achieve a high speed reverse recovery characteristic. A reverse conduction thyristor having a planar gate structure is obtained.

【0008】本発明の他の目的の1つは、サイリスタ部
をプレーナゲート構造を有するGTOにより形成し、逆
並列ダイオードとしてプレーナ構造を有するSIダイオ
ードを形成して、構造が容易で、逆回復特性に優れた中
・小電力用途のプレーナゲート構造を有する逆導通サイ
リスタを提供することにある。
Another object of the present invention is to form a thyristor portion by a GTO having a planar gate structure and to form an SI diode having a planar structure as an antiparallel diode so that the structure is easy and the reverse recovery characteristic is obtained. Another object of the present invention is to provide a reverse conducting thyristor having an excellent planar gate structure for medium and small power applications.

【0009】本発明の他の目的の1つは、サイリスタ部
をプレーナゲート構造を有するSIサイリスタにより形
成し、かつ逆並列ダイオードとしてプレーナゲート構造
を有するSIダイオードを形成したことにより、主サイ
リスタ部の高速性に適合したダイオード性能を有するこ
とにより、構造が容易でかつ高速の逆回復性能を有する
プレーナゲート構造を有する逆導通サイリスタを提供す
ることにある。
Another object of the present invention is that the thyristor portion is formed of an SI thyristor having a planar gate structure, and the SI diode having a planar gate structure is formed as an antiparallel diode. It is an object of the present invention to provide a reverse conducting thyristor having a planar gate structure which has a diode structure adapted to high speed and has a simple structure and a high speed reverse recovery performance.

【0010】[0010]

【課題を解決するための手段】上記目的を達成するため
に、本発明では以下の構成を具体的に採用している。即
ち、サイリスタ部とダイオード部を具える逆導通サイリ
スタであって、サイリスタ部は、半導体基板の第1の主
表面に形成されたサイリスタ・ゲート領域と、前記第1
主表面に形成され前記ゲート領域に囲まれたサイリスタ
・カソード領域と、前記半導体基板の第2の主表面に形
成されたサイリスタ・アノード領域とから形成され、ダ
イオード部は、前記半導体基板の第1の主表面に形成さ
れたダイオード・アノード領域と、前記第1の主表面に
形成され前記ダイオード・アノード領域に囲まれたダイ
オード・アノード短絡領域と、前記半導体基板の第2の
主表面に形成されたダイオード・カソード領域とから形
成され、前記第1の主表面に形成されたダイオード・ア
ノード領域とゲート領域は互いに第1の主表面に形成さ
れた分離帯領域を介して絶縁分離され、前記第2の主表
面に形成されたダイオード・カソード領域とサイリスタ
・アノード領域は互いに第2の主表面上に形成された総
合アノード電極に接触して共通電位となされ、前記サイ
リスタ・カソード領域と前記ダイオード・アノード領域
と前記ダイオード・アノード短絡領域は総合カソード電
極に接触して共通電位となされ、前記ダイオード・アノ
ード短絡領域は前記ダイオード・アノード領域に囲まれ
るとともに前記ダイオード・アノード領域と半導体基板
との間のpn接合の拡散電位によって前記半導体基板中
に広がる空乏層によっても囲まれて前記ダイオード・カ
ソード領域とともにプレーナ構造の静電誘導ダイオード
を形成し、かつ前記ダイオード・アノード領域と前記ダ
イオード・アノード短絡領域と前記サイリスタ・ゲート
領域と前記サイリスタ・カソード領域はいずれも前記第
1の主表面にプレーナ構造に形成されたことを特徴とす
るプレーナゲート構造を有する逆導通サイリスタとして
の構成を有する。
In order to achieve the above object, the present invention specifically employs the following configurations. That is, a reverse conducting thyristor including a thyristor portion and a diode portion, the thyristor portion including a thyristor gate region formed on a first main surface of a semiconductor substrate, and the first thyristor gate region .
Thyristor formed on the main surface and surrounded by the gate region
A cathode region and a thyristor-anode region formed on the second main surface of the semiconductor substrate, and a diode portion includes a diode-anode region formed on the first main surface of the semiconductor substrate; A diode / anode short-circuit region formed on the first main surface and surrounded by the diode / anode region; and a diode / cathode region formed on the second main surface of the semiconductor substrate. The diode anode region and the gate region formed on the main surface of the gate electrode are insulated and separated from each other through the separation band region formed on the first main surface, and the diode cathode region formed on the second main surface. thyristor anode region is made to a common potential in contact with the overall anode electrode formed on the second main surface on one another, the rhino
The lister / cathode region , the diode / anode region, and the diode / anode short-circuit region are in contact with the general cathode electrode to have a common potential, and the diode / anode short-circuit region is surrounded by the diode / anode region and the diode / anode A pn junction diffusion region between the region and the semiconductor substrate is also surrounded by a depletion layer extending into the semiconductor substrate to form a planar static induction diode with the diode cathode region, and the diode anode region. And a diode-anode short-circuit region, the thyristor gate region, and the thyristor cathode region are all formed in a planar structure on the first main surface as a reverse conducting thyristor having a planar gate structure. Have a configuration.

【0011】或いはまた、前記サイリスタ・カソード領
域は、前記サイリスタ・ゲート領域内に形成され、前記
サイリスタ・アノード領域とともにプレーナゲート構造
のゲート・ターン・オフサイリスタを形成することを特
徴とするプレーナゲート構造を有する逆導通サイリスタ
としての構成を有する。
Alternatively, the thyristor cathode region is formed in the thyristor gate region, and forms a gate turn-off thyristor of a planar gate structure together with the thyristor anode region. It has a structure as a reverse conducting thyristor having.

【0012】或いはまた、前記サイリスタ・カソード領
域は前記サイリスタ・ゲート領域によって取り囲まれる
とともに、前記サイリスタ・ゲート領域と前記半導体基
板との間のpn接合の拡散電位によって前記半導体基板
中に広がる空乏層によっても取り囲まれて、前記サイリ
スタ・アノード領域とともにプレーナゲート構造の静電
誘導サイリスタを形成することを特徴とするプレーナゲ
ート構造を有する逆導通サイリスタとしての構成を有す
る。
Alternatively, the thyristor cathode region is surrounded by the thyristor gate region and a depletion layer spreading in the semiconductor substrate due to a diffusion potential of a pn junction between the thyristor gate region and the semiconductor substrate. It also has a structure as a reverse conducting thyristor having a planar gate structure, characterized in that it forms an electrostatic induction thyristor having a planar gate structure together with the thyristor-anode region.

【0013】[0013]

【作用】本発明のプレーナゲート構造を有する逆導通サ
イリスタはプレーナゲート構造を有するサイリスタ部1
とプレーナ構造を有するダイオード部3の逆並列構成に
よるスイッチング素子としての動作を行なう。サイリス
タ部の高速性に対応してダイオード部を高速スイッチン
グ性能を有するSIダイオードとすることにより、逆回
復性能に優れ、高速のスイッチングが可能となる。
The reverse conducting thyristor having a planar gate structure of the present invention is a thyristor portion 1 having a planar gate structure.
And the diode section 3 having a planar structure operates as a switching element by the anti-parallel configuration. By making the diode part an SI diode having a high-speed switching performance corresponding to the high speed of the thyristor part, the reverse recovery performance is excellent and high-speed switching is possible.

【0014】[0014]

【実施例】【Example】

(実施例1)図1は本発明の第1の実施例としてのプレ
ーナゲート構造を有する逆導通サイリスタの模式的断面
構造図を示す。図1においてサイリスタ部1はプレーナ
ゲート構造の静電誘導サイリスタからなり、ダイオード
部3はプレーナ構造の静電誘導(SI)ダイオードから
なる。
(Embodiment 1) FIG. 1 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a first embodiment of the present invention. In FIG. 1, the thyristor section 1 is composed of a static induction thyristor having a planar gate structure, and the diode section 3 is composed of a static induction (SI) diode having a planar structure.

【0015】図1において、1は高抵抗半導体基板31
内に形成されたサイリスタ部、3はダイオード部、4は
分離帯部を示す。各部を説明する。高抵抗半導体基板3
1(nベース層)の第1の主表面上にはサイリスタ部1
のpベース(ゲート)層16、nエミッタ(カソード)
層14、ダイオード部3のpエミッタ(アノード)層1
5、ダイオード・アノード短絡領域2及び分離帯部4の
+ 層27が形成されている。高抵抗半導体基板31の
第2の主表面上にはサイリスタ部1のpエミッタ(アノ
ード)層18、ダイオード部3のnエミッタ(カソー
ド)層19が形成され、分離帯部4には分離帯ショット
キー接合26が形成されている。ダイオード部3のnエ
ミッタ層19間には図1の実施例ではnエミッタ間ショ
ットキー接合25が形成されている。nエミッタ間ショ
ットキー接合25の役割は、ダイオード・カソードから
の電子の注入量を抑制し、かつダイオード・アノード領
域(pエミッタ層15)から注入された正孔をダイオー
ド・カソード電極12(総合アノード電極)へ吸収する
効果を高めることにある。分離帯ショットキー接合26
の役割は分離帯部4におけるラッチ・アップを抑制し、
かつダイオード部3への余分な電子の注入を抑制する点
にある。
In FIG. 1, 1 is a high resistance semiconductor substrate 31.
A thyristor portion, 3 is a diode portion and 4 is a separation band portion formed inside. Each part will be described. High resistance semiconductor substrate 3
1 (n base layer) on the first main surface of the thyristor part 1
P base (gate) layer 16, n emitter (cathode)
Layer 14, p-emitter (anode) layer 1 of diode section 3
5, the diode / anode short-circuit region 2 and the p + layer 27 of the separation band portion 4 are formed. A p-emitter (anode) layer 18 of the thyristor section 1 and an n-emitter (cathode) layer 19 of the diode section 3 are formed on the second main surface of the high-resistance semiconductor substrate 31, and a separation zone shot is formed in the separation zone section 4. A key joint 26 is formed. In the embodiment of FIG. 1, an n-emitter Schottky junction 25 is formed between the n-emitter layers 19 of the diode portion 3. The role of the Schottky junction 25 between the n-emitters is to suppress the injection amount of electrons from the diode / cathode and to prevent the holes injected from the diode / anode region (p-emitter layer 15) from being injected into the diode / cathode electrode 12 (total anode). It is to enhance the effect of absorbing into the electrode). Separator Schottky junction 26
The role of suppresses the latch-up in the separator 4,
In addition, the point is that the injection of extra electrons into the diode portion 3 is suppressed.

【0016】逆導通サイリスタの場合、ダイオード・ア
ノード電極10はサイリスタ・カソード電極11と総合
カソード電極7により共通電位となされ、ダイオード・
カソード電極はサイリスタ・アノード電極12と総合ア
ノード電極6により共通電位となされる。更に、本発明
の逆導通サイリスタの特徴であるダイオード・アノード
短絡領域2はダイオード・アノード領域15とダイオー
ド・アノード電極10を介して短絡されている。このダ
イオード・アノード短絡領域2の短絡効果によって、ダ
イオード部3のアノード領域15近傍に分布する電子を
ダイオード・アノード短絡領域2を介してダイオード・
アノード電極10へ吸収することができる。ダイオード
・アノード領域15から高抵抗層(n- )31中に広が
る空乏層によって取り囲まれたn+ ダイオード・アノー
ド短絡領域2近傍のn- 層(31)中の電子は、ダイオ
ードのスイッチングにおける逆回復時において電位障壁
に囲まれているため、ダイオード・カソード側に注入さ
れることなく、むしろ表面側のダイオード・アノード電
極10に吸収される。このため、逆回復電荷量は低減さ
れ、ダイオードの逆回復性能が向上し、高速なスイッチ
ング特性が得られる。主サイリスタをSIサイリスタの
如く高速性能のサイリスタを使用する場合、逆回復電荷
量が小さく発熱量が抑制され、かつ高速ターンオフの可
能なダイオードが望ましい。
In the case of a reverse conducting thyristor, the diode / anode electrode 10 is made to have a common potential by the thyristor / cathode electrode 11 and the general cathode electrode 7,
The cathode electrode is made to have a common potential by the thyristor / anode electrode 12 and the general anode electrode 6. Further, the diode / anode short-circuit region 2, which is a feature of the reverse conducting thyristor of the present invention, is short-circuited via the diode / anode region 15 and the diode / anode electrode 10. Due to the short-circuit effect of the diode / anode short-circuit region 2, electrons distributed in the vicinity of the anode region 15 of the diode unit 3 are transferred to the diode / anode short-circuit region 2 through the diode / anode short-circuit region 2.
It can be absorbed by the anode electrode 10. High resistance layer from the diode anode region 15 (n -) n of n + diode anode short-circuit regions 2 vicinity surrounded by the depletion layer spreading in 31 - electrons in the layer (31), reverse recovery in the switching diode Since it is sometimes surrounded by the potential barrier, it is not injected into the diode cathode side, but rather is absorbed into the diode anode electrode 10 on the surface side. Therefore, the amount of reverse recovery charge is reduced, the reverse recovery performance of the diode is improved, and high-speed switching characteristics are obtained. When a high-speed thyristor such as an SI thyristor is used as the main thyristor, a diode that has a small amount of reverse recovery charge, suppresses heat generation, and is capable of high-speed turn-off is desirable.

【0017】図1に示した実施例ではダイオード部3に
プレーナ構造のSIダイオードが形成され、主サイリス
タ部1にはプレーナゲート構造のSIサイリスタが形成
され製造上極めて容易な構成を示している。更に重要な
点は、プレーナゲート構造のサイリスタのゲート製造プ
ロセス上可能なパターンピッチと同程度に微細化したパ
ターンピッチをダイオード部3にも適用可能となるた
め、サイリスタ部の入力側ゲート・カソード間のRC時
定数で決まるスイッチング性能と同程度のスイッチング
性能をSIダイオードに期待することができる。SIダ
イオードの動作上、前述の如くn+ ダイオード・アノー
ド短絡領域2からの電子の吸収は逆回復特性に大きな影
響を与えるが、SIサイリスタと同じピッチで製造され
たSIダイオードにおいてはSIサイリスタにおけるS
I効果と同じSI効果を期待することができる。これは
ダイオード・アノード領域15から高抵抗層31中に広
がる空乏層の広がる速度に関係するが、ダイオードの逆
回復時においてp+ 層(15)からn- 層(31)へ広
がる空乏層によりn+ 短絡層2が即座にシールドされる
ことが望ましい。そのためには、プレーナゲート構造の
SIサイリスタのゲート・カソード間近傍と同様にダイ
オード部のp+ ダイオード・アノード領域15及びn+
ダイオード・アノード短絡領域2も製造されるべきこと
を意味している。
In the embodiment shown in FIG. 1, an SI diode having a planar structure is formed in the diode portion 3 and an SI thyristor having a planar gate structure is formed in the main thyristor portion 1, which is extremely easy to manufacture. More importantly, a pattern pitch that is as fine as the pattern pitch that is possible in the gate manufacturing process of a planar gate thyristor can be applied to the diode section 3 as well, so that the gate-cathode between the input side gate and cathode of the thyristor section can be applied. It is possible to expect the SI diode to have the same switching performance as the switching performance determined by the RC time constant of. In the operation of the SI diode, the absorption of electrons from the n + diode / anode short-circuit region 2 has a great influence on the reverse recovery characteristic as described above, but in the SI diode manufactured at the same pitch as the SI thyristor, the S in the SI thyristor is
The same SI effect as the I effect can be expected. This is related to the speed at which the depletion layer that spreads from the diode / anode region 15 into the high resistance layer 31 is spread by the depletion layer that spreads from the p + layer (15) to the n layer (31) during reverse recovery of the diode. + It is desirable that the short-circuit layer 2 be shielded immediately. For that purpose, the p + diode / anode region 15 and n + of the diode portion are formed in the same manner as in the vicinity of the gate and cathode of the SI thyristor having the planar gate structure.
It means that the diode-anode short-circuit region 2 should also be manufactured.

【0018】図1の実施例においてはサイリスタ部1の
アノード側はpエミッタ層18が配置されている。サイ
リスタのターンオフ時のテイル電流の抑制はスイッチン
グ特性を向上させるために重要なパラメータである。逆
導通SIサイリスタにおいても同様にテイル電流を抑制
する必要があり、電子線照射等によるライフタイム制御
が図1の実施例1においても必要である。
In the embodiment of FIG. 1, a p-emitter layer 18 is arranged on the anode side of the thyristor portion 1. Suppression of tail current at turn-off of thyristor is an important parameter for improving switching characteristics. In the reverse conducting SI thyristor as well, it is necessary to similarly suppress the tail current, and lifetime control by electron beam irradiation or the like is also necessary in the first embodiment of FIG.

【0019】またダイオード部3のカソード側にはダイ
オード・カソード領域としてのnエミッタ層19がスト
ライプ状もしくは、島状に配置されている。前述の如く
ダイオード・カソード側からの電子の注入量の抑制と、
正孔の吸収効率を高めるための構成となっている。
On the cathode side of the diode portion 3, an n emitter layer 19 as a diode / cathode region is arranged in a stripe shape or an island shape. As described above, suppressing the injection amount of electrons from the diode / cathode side,
It is configured to enhance the hole absorption efficiency.

【0020】また分離帯部4では、第1の主表面上には
+ 層27が複数、主サイリスタ部1の外周を取り囲む
ようにリング状に配置されている。複数個のp+ 層27
は、一定の間隔を置いて形成されている。更に電位的な
安定を保つために、金属電極28がp+ 層27上に形成
されている。
In the separation zone portion 4, a plurality of p + layers 27 are arranged in a ring shape on the first main surface so as to surround the outer periphery of the main thyristor portion 1. A plurality of p + layers 27
Are formed at regular intervals. Further, a metal electrode 28 is formed on the p + layer 27 in order to keep potential stability.

【0021】図1の実施例1の構造はプレーナプロセス
により製造可能のため、各部のp+領域(15,27,
16)は同時製造が可能である。SiO2 等の絶縁膜5
に対するパターニングによる窓開け、拡散工程によって
形成することができる。或いはボロン(B)のイオン注
入プロセス等を適用することができる。同様に各部のn
+ 領域(2,14)も同時製造が可能であり、ドープド
ポリシリコンからの熱拡散工程、或いはP,As等のイ
オン注入プロセスにより形成可能である。尚、分離帯部
4については、図1の実施例1ではp+ 層27を複数配
置する例を示したが、図示の如く3個に限ることなく、
例えば特願平6− 号「逆導通静電誘導サイリ
スタ」において開示された連続接合構造(SISA構
造)と称する構成を適用することができる。更にまた主
サイリスタ部1とダイオード部3とのプロセス上の互換
性のある分離帯構造であれば、他の簡易な構成を採用し
てもよい。
Since the structure of the first embodiment shown in FIG. 1 can be manufactured by the planar process, the p + regions (15, 27,
16) can be manufactured simultaneously. Insulating film 5 such as SiO 2
It can be formed by a window opening by patterning and a diffusion process. Alternatively, a boron (B) ion implantation process or the like can be applied. Similarly, n of each part
The + regions (2, 14) can also be manufactured at the same time, and can be formed by a thermal diffusion process from doped polysilicon or an ion implantation process of P, As or the like. In the first embodiment of FIG. 1, an example of arranging a plurality of p + layers 27 is shown for the separation band portion 4, but the number is not limited to three as shown in the figure.
For example, it is possible to apply a structure called a continuous junction structure (SISA structure) disclosed in Japanese Patent Application No. 6- “Reverse Conduction Electrostatic Induction Thyristor”. Furthermore, another simple structure may be adopted as long as the structure of the main thyristor unit 1 and the diode unit 3 is compatible with each other in terms of process.

【0022】(実施例2)図2は本発明の第2の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図である。高抵抗半導体基板31の第
1の主表面側の構造は図1の実施例1と同様であるが、
第2の主表面側(アノード側)の構成が異なっている。
即ち、サイリスタ部1のアノード側は、pエミッタ層1
8が一定の間隔を置いて波形に配置されている。pエミ
ッタ層18のパターンピッチはサイリスタのpベース層
(ゲート層)16のパターンピッチと同程度もしくは多
少微細化して配置されている。波形形状とすることによ
り、p+ エミッタ層18に挟まれたn- 層31からサイ
リスタ・アノード電極12への電子の吸収効率を高めて
いる。
(Embodiment 2) FIG. 2 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a second embodiment of the present invention. The structure of the high-resistance semiconductor substrate 31 on the first main surface side is the same as that of the first embodiment shown in FIG.
The configuration of the second main surface side (anode side) is different.
That is, the anode side of the thyristor portion 1 is the p-emitter layer 1
8 are arranged in a waveform at regular intervals. The pattern pitch of the p-emitter layer 18 is arranged at the same level as or slightly smaller than the pattern pitch of the p-base layer (gate layer) 16 of the thyristor. The wavy shape enhances the efficiency of absorbing electrons from the n layer 31 sandwiched between the p + emitter layers 18 to the thyristor / anode electrode 12.

【0023】一方、ダイオード部3のカソード側にはn
エミッタ層19が一定の間隔を置いて配置され、更にn
エミッタ層19間にはp+ ダイオード・カソード短絡領
域13が配置されている。p+ ダイオード・カソード短
絡領域13はダイオード部3のカソード側近傍の正孔を
ダイオードの逆回復時において有効にダイオード・カソ
ード電極(総合アノード電極)12に吸収するための領
域となっている。nエミッタ層19と高抵抗半導体基板
31との間の拡散電位によって高抵抗半導体基板31側
に広がる空乏層によってp+ ダイオード・カソード短絡
領域13はシールドされている。逆回復時において、ダ
イオード・カソード側近傍の正孔をp+ダイオード・カ
ソード短絡領域13から吸収し、一方、ダイオード・ア
ノード側近傍の電子をn+ ダイオード・アノード短絡領
域2から吸収することにより、逆回復電荷量Qrrを低
減化することができる構成となっている。高抵抗半導体
基板31の中央部に残留する電荷に対してはライフタイ
ム制御技術によるライフタイムキラーによって低減化を
図ることもできる。
On the other hand, the cathode side of the diode section 3 has n
The emitter layers 19 are arranged at regular intervals, and n
A p + diode / cathode short-circuit region 13 is arranged between the emitter layers 19. The p + diode / cathode short-circuit region 13 is a region for effectively absorbing holes near the cathode side of the diode portion 3 into the diode / cathode electrode (general anode electrode) 12 during reverse recovery of the diode. The p + diode / cathode short-circuit region 13 is shielded by the depletion layer spreading to the high resistance semiconductor substrate 31 side due to the diffusion potential between the n emitter layer 19 and the high resistance semiconductor substrate 31. At the time of reverse recovery, holes near the diode / cathode side are absorbed from the p + diode / cathode short-circuit region 13, while electrons near the diode / anode side are absorbed from the n + diode / anode short-circuit region 2. The reverse recovery charge amount Qrr can be reduced. The electric charge remaining in the central portion of the high resistance semiconductor substrate 31 can be reduced by a lifetime killer by a lifetime control technique.

【0024】また図2の構造上p+ 領域13とp+ 領域
18は同時に製造可能である。
In the structure shown in FIG. 2, the p + region 13 and the p + region 18 can be manufactured simultaneously.

【0025】(実施例3)図3は本発明の第3の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図である。高抵抗半導体基板31の第
1の主表面側の構成は図1,2と同様である。図3の特
徴は高抵抗半導体基板31の第2の主表面側にある。即
ち、サイリスタ部1のアノード側においては静電誘導
(SI)アノードショート構造を導入してターンオフ時
のゲート引出し電荷量を低減化しスイッチング性能を向
上させている。pエミッタ層18と高抵抗半導体基板3
1との間の拡散電位によって高抵抗半導体基板31中に
広がる空乏層によって、アノードn+ 層(SIアノード
短絡領域)21はシールドされている。サイリスタのタ
ーンオフスイッチング時においてアノードn+ 層21か
ら有効に電子がアノード電極12に吸収されやすい構造
となっている。
(Embodiment 3) FIG. 3 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a third embodiment of the present invention. The structure of the high-resistance semiconductor substrate 31 on the first main surface side is the same as in FIGS. The feature of FIG. 3 lies in the second main surface side of the high resistance semiconductor substrate 31. That is, on the anode side of the thyristor portion 1, an electrostatic induction (SI) anode short structure is introduced to reduce the amount of gate extraction charge at turn-off and improve the switching performance. p emitter layer 18 and high resistance semiconductor substrate 3
The anode n + layer (SI anode short-circuit region) 21 is shielded by a depletion layer that spreads in the high resistance semiconductor substrate 31 due to the diffusion potential between the anode n + layer 1 and the anode 1. At the time of turn-off switching of the thyristor, the structure is such that electrons are effectively absorbed by the anode electrode 12 from the anode n + layer 21.

【0026】一方、ダイオード部3のカソード側おいて
はn+ ダイオード・カソード領域(nエミッタ層)19
が一定の間隔を置いて配置されている。またnエミッタ
層19間にはnエミッタ間ショットキー接合25が形成
され、分離帯部4においても分離帯ショットキー接合2
6が形成されている。
On the other hand, on the cathode side of the diode portion 3, n + diode / cathode region (n emitter layer) 19
Are placed at regular intervals. An n-emitter Schottky junction 25 is formed between the n-emitter layers 19, and the isolation band Schottky junction 2 is also formed in the isolation band portion 4.
6 is formed.

【0027】図3の構造上、n+ 領域19及び21は同
時製造が可能である。
Due to the structure of FIG. 3, n + regions 19 and 21 can be manufactured simultaneously.

【0028】(実施例4)図4は本発明の第4の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図である。図4の実施例ではサイリス
タ部1のアノード側にpエミッタ層18を波形に配置
し、ダイオード部3のカソード側にnエミッタ層19を
nエミッタ間ショットキー接合25を挟んで配置した点
に特徴を有する。
(Embodiment 4) FIG. 4 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a fourth embodiment of the present invention. The embodiment of FIG. 4 is characterized in that the p-emitter layer 18 is arranged in a waveform on the anode side of the thyristor portion 1 and the n-emitter layer 19 is arranged on the cathode side of the diode portion 3 with the n-emitter Schottky junction 25 interposed therebetween. Have.

【0029】(実施例5)図5は本発明の第5の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図を示す。図5の第5の実施例では、
サイリスタ部1のアノード側は図1と同様に一様に拡散
されたpエミッタ層18を有するが、ダイオード部3の
カソード側においてはnエミッタ層19に挟まれた領域
において拡張されたダイオード・カソード短絡領域13
0を形成している。この拡張されたダイオード・カソー
ド短絡領域130の役割は図2に示したダイオード・カ
ソード短絡領域13に比べてダイオード部3のカソード
側近傍の正孔をより広い領域にわたって有効に短絡領域
130に吸収する点にある。この短絡領域130も、n
+ (19)n- (31)間の拡散電位によりn- (3
1)層中に広がる空乏層によってシールドされている点
は図2の例と同様である。この拡張されたダイオード・
カソード短絡領域130へ吸収される正孔量が増大する
ことから、ダイオードの逆回復時の電荷量を更に低減化
できる構成である。
(Embodiment 5) FIG. 5 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a fifth embodiment of the present invention. In the fifth embodiment of FIG. 5,
The anode side of the thyristor part 1 has a p-emitter layer 18 uniformly diffused as in FIG. 1, but the cathode side of the diode part 3 has a diode cathode expanded in a region sandwiched by n-emitter layers 19. Short circuit area 13
Forming 0. The expanded role of the diode / cathode short-circuiting region 130 effectively absorbs holes near the cathode side of the diode part 3 into the short-circuiting region 130 over a wider region than the diode / cathode short-circuiting region 13 shown in FIG. In point. This short circuit area 130 is also n
+ (19) n - (31 ) by diffusion potential between n - (3
The point 1) is shielded by a depletion layer extending in the layer, as in the example of FIG. This expanded diode
Since the amount of holes absorbed in the cathode short-circuit region 130 increases, the amount of charge at the time of reverse recovery of the diode can be further reduced.

【0030】また図5の構成上p+ 領域130及び18
は同時製造が可能である。
In the structure of FIG. 5, p + regions 130 and 18 are also provided.
Can be manufactured simultaneously.

【0031】(実施例6)図6は本発明の第6の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図を示す。図6の実施例6ではダイオ
ード部3のカソード側は図5の実施例5と同様の構成を
有するが、サイリスタ部1のアノード側においては、図
3の実施例3において説明した構成と同様のSIアノー
ドショート構造が形成されている点に特徴を有する。
(Embodiment 6) FIG. 6 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a sixth embodiment of the present invention. In Example 6 of FIG. 6, the cathode side of the diode section 3 has the same configuration as that of Example 5 in FIG. 5, but the anode side of the thyristor section 1 has the same configuration as that described in Example 3 of FIG. The feature is that the SI anode short structure is formed.

【0032】(実施例7)図7は本発明の第7の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図を示す。図7の実施例7において
は、高抵抗半導体基板31に対してサイリスタ部1のア
ノード側、ダイオード部3のカソード側及び分離帯部4
においてエピタキシャル成長もしくは拡散によりnバッ
ファ層30を形成してサイリスタ部1、ダイオード部3
ともにPIN構造を実現して高耐圧化,n- 層31の薄
層化による高速化を実現した構成である。nバッファ層
30に対しては、サイリスタ部1のアノード側において
はアノードn+ 層21、pエミッタ層(サイリスタ・ア
ノード領域)18を形成しており、ダイオード部3のカ
ソード側においてはnエミッタ層(ダイオード・カソー
ド領域)19及びダイオード・カソード短絡領域13を
形成している。ダイオード・カソード短絡領域13の役
割は前述の実施例2(図2)、実施例5(図5)、実施
例6(図6)と同様にダイオード部3のカソード側近傍
の正孔を逆回復時に有効にダイオード・カソード電極1
2側に吸収する点にある。
(Embodiment 7) FIG. 7 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a seventh embodiment of the present invention. In Example 7 of FIG. 7, the anode side of the thyristor part 1, the cathode side of the diode part 3 and the separation band part 4 with respect to the high resistance semiconductor substrate 31.
To form the n buffer layer 30 by epitaxial growth or diffusion, and the thyristor portion 1 and the diode portion 3 are formed.
Both have a PIN structure to realize a high breakdown voltage and a thin n - layer 31 to achieve high speed. For the n buffer layer 30, the anode n + layer 21 and the p emitter layer (thyristor / anode region) 18 are formed on the anode side of the thyristor portion 1, and the n emitter layer is formed on the cathode side of the diode portion 3. (Diode / cathode region) 19 and diode / cathode short-circuit region 13 are formed. The role of the diode / cathode short-circuited region 13 is to reverse-recover holes near the cathode side of the diode portion 3 as in the above-described Embodiment 2 (FIG. 2), Embodiment 5 (FIG. 5) and Embodiment 6 (FIG. 6). Sometimes effective diode / cathode electrode 1
There is a point to absorb on the 2 side.

【0033】サイリスタ部1のアノード側におけるアノ
ードn+ 層21はバッファ層30に対する短絡領域とな
っている。この短絡率を上昇するとサイリスタがラッチ
アップしなくなるため、適当な短絡率例えば30%以下
が要求される。pエミッタ層(サイリスタ・アノード領
域)18の拡散深さはアノードn+ 層21に比べ浅く形
成されている例を図7は示している。pエミッタ層18
の深さを変化することによってnバッファ層30の正孔
に対する実効的なベース長が変化する。従って、nバッ
ファ層30の厚さ、pエミッタ層18の濃度及び拡散深
さを調整することによって、n- 層31中への正孔の注
入効率を調整することができる。nバッファ層30の濃
度も正孔の注入効率に影響を与えるためあまり高く設定
することはできない。例えば1015cm-3〜1017cm-3
度の範囲に設定される。
The anode n + layer 21 on the anode side of the thyristor portion 1 is a short circuit area for the buffer layer 30. If the short-circuit rate is increased, the thyristor will not latch up, so an appropriate short-circuit rate, for example, 30% or less is required. FIG. 7 shows an example in which the diffusion depth of the p emitter layer (thyristor / anode region) 18 is shallower than that of the anode n + layer 21. p emitter layer 18
The effective base length of the n buffer layer 30 for holes changes by changing the depth of the n buffer layer 30. Therefore, by adjusting the thickness of the n buffer layer 30, the concentration of the p emitter layer 18, and the diffusion depth, the injection efficiency of holes into the n layer 31 can be adjusted. The concentration of the n-buffer layer 30 also affects the hole injection efficiency and cannot be set too high. For example, it is set in the range of about 10 15 cm -3 to 10 17 cm -3 .

【0034】図7の構成上n+ 領域19,21は同時製
造が可能であり、p+ 領域13,18も同時製造が可能
である。
In the structure of FIG. 7, the n + regions 19 and 21 can be manufactured simultaneously, and the p + regions 13 and 18 can be manufactured simultaneously.

【0035】(実施例8)図8は本発明の第8の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図を示す。図8において高抵抗半導体
基板31の第1の主表面側は実施例1〜7と同様にサイ
リスタ部1、ダイオード部3いずれもプレーナ構造を有
するが、ダイオード部3のカソード側は埋込みゲート構
造を有する。nバッファ層30と同時に形成されたnエ
ミッタ層(ダイオード・カソード領域)19が埋込み層
として形成され、しかも一定の短絡ピッチにより、ダイ
オード・カソード電極12に短絡されている。エピタキ
シャル層23の形成後、pエミッタ層(サイリスタ・ア
ノード領域)18及びダイオード・カソード短絡領域1
3を形成している。図8の実施例ではダイオード部3
は、アノード側にプレーナ構造を有し、カソード側に埋
込み構造を有するSIダイオードが形成されており、サ
イリスタ部1にはnバッファ30を有するSIサイリス
タが形成されている。埋込み構造を有するnエミッタ層
(ダイオード・カソード領域)19によって、ダイオー
ド部3においては高耐圧化が容易となる。またダイオー
ドカソード短絡領域13を広い領域に形成できることか
ら、ダイオード・カソード電極12への正孔の吸収効率
も良好となる。
(Embodiment 8) FIG. 8 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as an eighth embodiment of the present invention. In FIG. 8, the first main surface side of the high resistance semiconductor substrate 31 has a planar structure in both the thyristor section 1 and the diode section 3 as in the first to seventh embodiments, but the cathode side of the diode section 3 has a buried gate structure. Have. An n emitter layer (diode / cathode region) 19 formed simultaneously with the n buffer layer 30 is formed as a buried layer, and is short-circuited to the diode / cathode electrode 12 at a constant shorting pitch. After forming the epitaxial layer 23, the p-emitter layer (thyristor / anode region) 18 and the diode / cathode short-circuit region 1 are formed.
3 is formed. In the embodiment of FIG. 8, the diode section 3
Has an SI diode having a planar structure on the anode side and a buried structure on the cathode side, and an SI thyristor having an n buffer 30 is formed in the thyristor portion 1. The n-emitter layer (diode / cathode region) 19 having a buried structure facilitates increasing the breakdown voltage in the diode section 3. Moreover, since the diode cathode short-circuit region 13 can be formed in a wide region, the efficiency of absorbing holes into the diode / cathode electrode 12 is also improved.

【0036】(実施例9)図9は本発明の第9の実施例
としてのプレーナゲート構造を有する逆導通サイリスタ
の模式的断面構造図を示す。図9の特徴はサイリスタ部
1に対してSIバッファ構造を導入した点にある。SI
バッファ構造については特願平4−114140号「静
電誘導バッファ構造を有する半導体素子」において既に
開示されている。図9においてサイリスタ部1のアノー
ド側に形成されるアノードn+ 層21の短絡ピッチL2
は電子の拡散長Lnの2倍以内とする。埋込み構造とし
て形成されるnバッファ層30の形成ピッチはサイリス
タ・ゲート領域16の形成ピッチと同程度でよい。同様
に、ダイオード部3においてnエミッタ層(ダイオード
・カソード領域)19の形成ピッチはダイオード・アノ
ード領域15の形成ピッチと同程度でよい。ダイオード
・カソード領域19のダイオード・カソード電極12に
対する短絡ピッチL1 は電子に対する拡散長Lnの2倍
よりも充分に短く設定してよい。ダイオード・カソード
領域19に対するコンタクトを形成しており、サイリス
タ構造によるラッチアップを防止する必要があるからで
ある。
(Embodiment 9) FIG. 9 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a ninth embodiment of the present invention. The feature of FIG. 9 is that an SI buffer structure is introduced into the thyristor unit 1. SI
The buffer structure has already been disclosed in Japanese Patent Application No. 4-114140 “Semiconductor device having electrostatic induction buffer structure”. In FIG. 9, the short-circuit pitch L2 of the anode n + layer 21 formed on the anode side of the thyristor portion 1
Is within twice the diffusion length Ln of electrons. The formation pitch of the n buffer layer 30 formed as a buried structure may be approximately the same as the formation pitch of the thyristor gate region 16. Similarly, the formation pitch of the n emitter layer (diode / cathode region) 19 in the diode portion 3 may be approximately the same as the formation pitch of the diode / anode region 15. The short circuit pitch L1 of the diode / cathode region 19 with respect to the diode / cathode electrode 12 may be set sufficiently shorter than twice the diffusion length Ln for electrons. This is because the contact with the diode / cathode region 19 is formed and it is necessary to prevent the latch-up due to the thyristor structure.

【0037】(実施例10〜13)図10乃至図13は
それぞれ本発明の第10乃至第13の実施例としてのプ
レーナゲート構造を有する逆導通サイリスタの模式的断
面構造図を示す。いずれもnバッファ層30を有する構
造であり、実施例7(図7)の変形例となっている。図
10の実施例10では共通に形成されたnバッファ層3
0に対してサイリスタ部1では拡散によりpエミッタ層
(サイリスタ・アノード領域)18を形成しており、同
時にダイオード部3においてダイオード・カソード短絡
領域13を形成している。nバッファ層30がダイオー
ド部3のダイオード・カソード領域19と共通領域とし
て形成されている。
(Embodiments 10 to 13) FIGS. 10 to 13 are schematic sectional structural views of a reverse conducting thyristor having a planar gate structure as a tenth to thirteenth embodiment of the present invention. Both of them have a structure having the n buffer layer 30, which is a modification of the seventh embodiment (FIG. 7). In Example 10 of FIG. 10, the n buffer layer 3 formed in common
In contrast to 0, the p-type emitter layer (thyristor / anode region) 18 is formed in the thyristor portion 1 by diffusion, and at the same time, the diode / cathode short-circuit region 13 is formed in the diode portion 3. The n buffer layer 30 is formed as a common region with the diode / cathode region 19 of the diode portion 3.

【0038】図11の実施例ではサイリスタ部1におい
てpエミッタ層(サイリスタ・アノード領域)18が波
形に形成された例である。図12の実施例ではサイリス
タ部1のアノード側においては、pエミッタ層(サイリ
スタ・アノード領域)18が波形に形成され、一方、ダ
イオード部3においてはnエミッタ層(ダイオード・カ
ソード領域)19が一定の間隔を置いて形成され、更に
nエミッタ層19の間にnエミッタ間ショットキー接合
が形成された例である。図13の実施例13では、共通
に形成されたnバッファ層30に対して実施例12(図
12)の構造に加えて、サイリスタ部1においては、更
にアノードn+ 層21が形成され、ダイオード部1にお
いてはダイオード・カソード短絡領域13が形成された
構造を有する。サイリスタ部1のアノード側においては
nバッファ層30内の電子を有効にアノードn+ 層21
を介してサイリスタ・アノード電極12に吸収すること
ができ、またダイオード部3のカソード側においてはダ
イオード部3のカソード側近傍の正孔を有効にダイオー
ド・カソード電極に吸収することができる。
The embodiment shown in FIG. 11 is an example in which the p emitter layer (thyristor / anode region) 18 is formed in a corrugated shape in the thyristor portion 1. In the embodiment of FIG. 12, the p emitter layer (thyristor / anode region) 18 is formed in a wavy shape on the anode side of the thyristor part 1, while the n emitter layer (diode / cathode region) 19 is constant in the diode part 3. Is an example in which an n-emitter Schottky junction is formed between the n-emitter layers 19 at intervals. In Example 13 of FIG. 13, in addition to the structure of Example 12 (FIG. 12) with respect to the commonly formed n buffer layer 30, in the thyristor portion 1, an anode n + layer 21 is further formed, and The part 1 has a structure in which the diode / cathode short-circuit region 13 is formed. On the anode side of the thyristor portion 1, the electrons in the n buffer layer 30 are effectively used to form the anode n + layer 21.
The thyristor / anode electrode 12 can be absorbed by the thyristor / anode electrode, and holes on the cathode side of the diode part 3 can be effectively absorbed by the diode / cathode electrode.

【0039】図10乃至図13に示した構造はいずれも
nバッファ層30の効果によりダイオード部3、サイリ
スタ部1において高抵抗半導体基板31の厚さを薄層化
可能であり、しかもサイリスタ部、ダイオード部ともに
PIN構造としたことにより高耐圧を図ることが容易な
構造である。またダイオード部3、サイリスタ部1とも
に高速のスイッチングが可能となる。
In any of the structures shown in FIGS. 10 to 13, the thickness of the high resistance semiconductor substrate 31 in the diode portion 3 and the thyristor portion 1 can be reduced by the effect of the n buffer layer 30, and the thyristor portion, Since both the diode portions have the PIN structure, it is a structure that can easily achieve a high breakdown voltage. Further, both the diode section 3 and the thyristor section 1 can perform high-speed switching.

【0040】(実施例14)図14は本発明の第14の
実施例としてのプレーナゲート構造を有する逆導通サイ
リスタの模式的断面構造図を示す。図14の構成ではサ
イリスタ部1においては、アノードn+ 層21とpエミ
ッタ層18に従来型のアノードショート構造を形成され
ており、一方、ダイオード部3においては一定の間隔を
置いてダイオード・カソード領域19が形成されてい
る。図14の構造上、n+ 層19及び21は同時に形成
可能である。
(Embodiment 14) FIG. 14 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a 14th embodiment of the present invention. In the configuration of FIG. 14, in the thyristor portion 1, a conventional anode short structure is formed in the anode n + layer 21 and the p emitter layer 18, while in the diode portion 3, a diode cathode is formed at regular intervals. A region 19 is formed. Due to the structure of FIG. 14, the n + layers 19 and 21 can be formed simultaneously.

【0041】(実施例15)図15は本発明の第15の
実施例としてのプレーナゲート構造を有する逆導通サイ
リスタの模式的断面構造図を示す。図15の実施例15
においてはサイリスタ部1に微細化されたプレーナゲー
ト構造のGTOを有し、ダイオード部にプレーナ構造の
SIダイオードを有する。サイリスタ部1のアノード側
及びダイオード部3のカソード側は実施例1(図1)と
同様の構成を有する例を示す。図15の変形例としては
既に述べた実施例2乃至実施例14(図2乃至図14)
に示すサイリスタ部1のアノード側、ダイオード部3の
カソード側の構成が適用できることはもちろんである。
分離帯部4についても上記実施例1と同様の構成を有す
るが他の簡易な構成を採用してもよい。
(Embodiment 15) FIG. 15 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a 15th embodiment of the present invention. Example 15 of FIG.
2 has a miniaturized planar gate structure GTO in the thyristor portion 1 and a planar structure SI diode in the diode portion. An example in which the anode side of the thyristor section 1 and the cathode side of the diode section 3 have the same configuration as that of the first embodiment (FIG. 1) is shown. As a modified example of FIG. 15, the above-described Embodiments 2 to 14 (FIGS. 2 to 14)
Needless to say, the configurations of the anode side of the thyristor section 1 and the cathode side of the diode section 3 shown in FIG.
The separation band portion 4 has the same configuration as that of the first embodiment, but another simple configuration may be adopted.

【0042】図15(実施例15)の特徴はサイリスタ
部1として微細化されたGTOを形成した点にある。ゲ
ート電極9とpベース層16とのコンタクト部のピッチ
をプレーナゲート構造を有するSIサイリスタと同程度
まで微細化することによって、ノーマリオフ特性の高速
GTOが形成される。図15の例ではサイリスタ部1の
pベース層16と分離帯部4のp+ 層及びダイオード部
3のp+ ダイオード・アノード領域15とでは、不純物
密度に差を設けているが、p+ 層27及びp+ダイオー
ド・アノード領域15の不純物密度をGTOのpベース
層16の不純物密度と同程度まで下げて形成してもよ
い。即ち、p+ 層15、27及びpベース層16はいず
れも同時形成が可能である。同様に図15から明らかな
ようにn+ダイオード・アノード短絡領域2とGTOサ
イリスタ部1のn+ カソード領域14も同時形成が可能
である。
The feature of FIG. 15 (Embodiment 15) is that a miniaturized GTO is formed as the thyristor portion 1. By making the pitch of the contact portion between the gate electrode 9 and the p base layer 16 as fine as that of an SI thyristor having a planar gate structure, a normally-off high-speed GTO is formed. In the thyristor unit 1 of the p base layer 16 and the p + layer and the diode portion 3 of the p + diode anode region 15 of the separator unit 4 the example of FIG. 15, is provided with the difference in impurity concentration, the p + layer 27 and the p + diode / anode region 15 may be formed with the impurity density lowered to the same level as the impurity density of the p base layer 16 of GTO. That is, the p + layers 15 and 27 and the p base layer 16 can be simultaneously formed. Similarly, as is apparent from FIG. 15, the n + diode / anode short-circuit region 2 and the n + cathode region 14 of the GTO thyristor portion 1 can be simultaneously formed.

【0043】p+ 層15の不純物密度を下げた場合、ダ
イオード部3のアノード側でノーマリオフ特性を維持す
る必要がある。従って、p+ 層15の形成ピッチをより
微細化する必要がある。或いはまた、ノーマリオフ特性
を維持するためにダイオード部3のアノード側表面近傍
にボロン(B)のイオン注入等を行ない、n+ ダイオー
ド・アノード短絡領域2の前面に実効的なpベース層を
形成してもよい。
When the impurity density of p + layer 15 is lowered, it is necessary to maintain the normally-off characteristic on the anode side of diode portion 3. Therefore, it is necessary to make the formation pitch of the p + layers 15 finer. Alternatively, in order to maintain the normally-off characteristic, ion implantation of boron (B) or the like is performed in the vicinity of the surface of the diode portion 3 on the anode side to form an effective p base layer on the front surface of the n + diode-anode short region 2. May be.

【0044】分離帯部4に関しては、サイリスタ部1が
GTOとして形成されていることから、特にノーマリオ
ン型のSIサイリスタとして形成されている場合に比
べ、分離抵抗は低くてよい。従って、p+ 層27の不純
物密度をGTOのpベース層16と同程度の不純物密度
として形成しても分離特性上の問題はない。
Regarding the separation band portion 4, since the thyristor portion 1 is formed as a GTO, the separation resistance may be lower than that in the case where it is formed as a normally-on type SI thyristor. Therefore, even if the impurity density of the p + layer 27 is made to be approximately the same as that of the p base layer 16 of GTO, there is no problem in terms of separation characteristics.

【0045】[0045]

【発明の効果】本発明のプレーナゲート構造を有する逆
導通サイリスタによれば、プレーナ構造を有するため製
造が容易である。サイリスタ部にプレーナゲート構造の
SIサイリスタ、ダイオード部にプレーナ構造のSIダ
イオードを有するため高速のスイッチング性能、及び逆
回復特性を有する。アノード側に共通に形成されたバッ
ファ構造を導入することによりサイリスタ部、ダイオー
ド部の高耐圧、高速化をともに達成することができる。
尚、上記に述べた実施例は例示であって、各種の変形、
拡張が可能である。主サイリスタ部をプレーナゲート構
造のSIサイリスタを主要な例として述べたが、他の電
力用スイッチング素子としてプレーナ構造を有するIG
BT,MOS制御サイリスタ、或いはMOS制御SIサ
イリスタを使用することも可能である。
The reverse conducting thyristor having the planar gate structure of the present invention is easy to manufacture because it has the planar structure. Since the thyristor part has a planar gate structure SI thyristor and the diode part has a planar structure SI diode, it has high-speed switching performance and reverse recovery characteristics. By introducing a common buffer structure on the anode side, both high breakdown voltage and high speed of the thyristor portion and the diode portion can be achieved.
The above-described embodiment is merely an example, and various modifications,
It can be expanded. Although the main thyristor section has been described by taking the SI thyristor having a planar gate structure as a main example, an IG having a planar structure as another power switching element.
It is also possible to use BT, MOS control thyristor, or MOS control SI thyristor.

【0046】プレーナ構造のMOS制御サイリスタ或い
はMOS制御SIサイリスタについては、特願平4−1
14139号に開示されており、同様の素子構造を採用
することもできる。MOS制御サイリスタ等を使用する
とゲート駆動の容易さとともに内蔵のpチャンネルMO
SFETによっても主サイリスタのターンオフが行なわ
れることから、逆並列接続されたSIダイオードの働き
を助けるという利点がある。
Regarding the MOS-controlled thyristor having a planar structure or the MOS-controlled SI thyristor, Japanese Patent Application No. 4-1
No. 14139, a similar element structure can be adopted. When a MOS control thyristor is used, the gate drive is easy and the built-in p-channel MO
Since the main thyristor is also turned off by the SFET, there is an advantage that the function of the SI diode connected in antiparallel is assisted.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図
FIG. 1 is a schematic cross-sectional structural diagram of a reverse conducting thyristor having a planar gate structure as a first embodiment of the present invention.

【図2】本発明の第2の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図
FIG. 2 is a schematic cross-sectional structural diagram of a reverse conducting thyristor having a planar gate structure as a second embodiment of the present invention.

【図3】本発明の第3の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図
FIG. 3 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a third embodiment of the present invention.

【図4】本発明の第4の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図
FIG. 4 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a fourth embodiment of the present invention.

【図5】本発明の第5の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図
FIG. 5 is a schematic cross-sectional structure diagram of a reverse conducting thyristor having a planar gate structure as a fifth embodiment of the present invention.

【図6】本発明の第6の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図
FIG. 6 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a sixth embodiment of the present invention.

【図7】本発明の第7の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図
FIG. 7 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a seventh embodiment of the present invention.

【図8】本発明の第8の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図
FIG. 8 is a schematic cross-sectional structure diagram of a reverse conducting thyristor having a planar gate structure as an eighth embodiment of the present invention.

【図9】本発明の第9の実施例としてのプレーナゲート
構造を有する逆導通サイリスタの模式的断面構造図
FIG. 9 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a ninth embodiment of the present invention.

【図10】本発明の第10の実施例としてのプレーナゲ
ート構造を有する逆導通サイリスタの模式的断面構造図
FIG. 10 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a tenth embodiment of the present invention.

【図11】本発明の第11の実施例としてのプレーナゲ
ート構造を有する逆導通サイリスタの模式的断面構造図
FIG. 11 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as an eleventh embodiment of the present invention.

【図12】本発明の第12の実施例としてのプレーナゲ
ート構造を有する逆導通サイリスタの模式的断面構造図
FIG. 12 is a schematic cross-sectional structure diagram of a reverse conducting thyristor having a planar gate structure as a twelfth embodiment of the present invention.

【図13】本発明の第13の実施例としてのプレーナゲ
ート構造を有する逆導通サイリスタの模式的断面構造図
FIG. 13 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a thirteenth embodiment of the present invention.

【図14】本発明の第14の実施例としてのプレーナゲ
ート構造を有する逆導通サイリスタの模式的断面構造図
FIG. 14 is a schematic cross-sectional structure diagram of a reverse conducting thyristor having a planar gate structure as a 14th embodiment of the present invention.

【図15】本発明の第15の実施例としてのプレーナゲ
ート構造を有する逆導通サイリスタの模式的断面構造図
FIG. 15 is a schematic sectional structural view of a reverse conducting thyristor having a planar gate structure as a 15th embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1 サイリスタ部 2 ダイオード・アノード短絡領域 3 ダイオード部 4 分離帯部 5 絶縁層 6 総合アノード電極 7 総合カソード電極 9 ゲート電極 10 ダイオード・アノード電極 11 サイリスタ・カソード電極 12 サイリスタ・アノード電極(ダイオード・カソー
ド電極) 13 ダイオード・カソード短絡領域 14 nエミッタ層(サイリスタ・カソード領域) 15 pエミッタ層(ダイオード・アノード領域) 16 pベース層(サイリスタ・ゲート領域) 18 pエミッタ層(サイリスタ・アノード領域) 19 nエミッタ層(ダイオード・カソード領域) 21 アノードn+ 層 23 nエピタキシャル層 25 nエミッタ間ショットキー接合 26 分離帯ショットキー接合 27 p+ 層 28 金属電極 30 nバッファ層 31 nベース層 35 空乏層 130 拡張されたダイオード・カソード短絡領域 131 拡張されたダイオード・アノード短絡領域
1 thyristor part 2 diode / anode short-circuit region 3 diode part 4 separation band part 5 insulating layer 6 general anode electrode 7 general cathode electrode 9 gate electrode 10 diode / anode electrode 11 thyristor / cathode electrode 12 thyristor / anode electrode (diode / cathode electrode) ) 13 diode / cathode short-circuit region 14 n emitter layer (thyristor / cathode region) 15 p emitter layer (diode / anode region) 16 p base layer (thyristor / gate region) 18 p emitter layer (thyristor / anode region) 19 n emitter layer (diode cathode region) 21 anode n + layer 23 n epitaxial layer 25 n-emitter Schottky junction 26 separator Schottky junction 27 p + layer 28 metallic electrode 30 n buffer layer 31 n base layer 35 depletion 1 0 Enhanced diode cathode short-circuit regions 131 extended diode anode short-circuit regions

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉岡 忻治 神奈川県大和市上草柳字扇野338番地1 東洋電機製造株式会社技術研究所内 (72)発明者 玉蟲 尚茂 東京都新宿区下落合2丁目18番7号 (56)参考文献 特開 昭57−147276(JP,A) 特開 昭56−104467(JP,A) 特開 平7−176720(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/74 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor, Yoshiharu Yoshioka, 338, Ogino, Kamisakuyanagi, Yamato-shi, Kanagawa Toyo Denki Seizo Co., Ltd. Technical Research Laboratory (72) Inventor, Naoshige Tamamushi 2-chome, Shimochiai, Shinjuku-ku, Tokyo 18 No. 7 (56) Reference JP-A-57-147276 (JP, A) JP-A-56-104467 (JP, A) JP-A-7-176720 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 29/74

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 サイリスタ部とダイオード部を具える逆
導通サイリスタであって、 サイリスタ部は、 半導体基板の第1の主表面に形成されたサイリスタ・ゲ
ート領域と、 前記第1主表面に形成され前記ゲート領域に囲まれた
イリスタ・カソード領域と、 前記半導体基板の第2の主表面に形成されたサイリスタ
・アノード領域とから形成され、 ダイオード部は、 前記半導体基板の第1の主表面に形成されたダイオード
・アノード領域と、 前記第1の主表面に形成され前記ダイオード・アノード
領域に囲まれたダイオード・アノード短絡領域と、 前記半導体基板の第2の主表面に形成されたダイオード
・カソード領域とから形成され、 前記第1の主表面に形成されたダイオード・アノード領
域とゲート領域は互いに第1の主表面に形成された分離
帯領域を介して絶縁分離され、 前記第2の主表面に形成されたダイオード・カソード領
域とサイリスタ・アノード領域は互いに第2の主表面上
に形成された総合アノード電極に接触して共通電位とな
され、前記サイリスタ・カソード領域 と前記ダイオード・アノ
ード領域と前記ダイオード・アノード短絡領域は総合カ
ソード電極に接触して共通電位となされ、 前記ダイオード・アノード短絡領域は前記ダイオード・
アノード領域に囲まれるとともに前記ダイオード・アノ
ード領域と半導体基板との間のpn接合の拡散電位によ
って前記半導体基板中に広がる空乏層によっても囲まれ
て前記ダイオード・カソード領域とともにプレーナ構造
の静電誘導ダイオードを形成し、かつ前記ダイオード・
アノード領域と前記ダイオード・アノード短絡領域と前
記サイリスタ・ゲート領域と前記サイリスタ・カソード
領域はいずれも前記第1の主表面にプレーナ構造に形成
されたことを特徴とするプレーナゲート構造を有する逆
導通サイリスタ。
1. A reverse conducting thyristor comprising a thyristor and a diode section, thyristor unit, thyristor gate formed on the first major surface of the semiconductor substrate
A gate region and a support region formed on the first main surface and surrounded by the gate region.
The thyristor / cathode region is formed of a thyristor / anode region formed on the second main surface of the semiconductor substrate, and the diode portion is formed of a diode / anode region formed on the first main surface of the semiconductor substrate. A diode / anode short-circuit region formed on the first main surface and surrounded by the diode / anode region, and a diode / cathode region formed on the second main surface of the semiconductor substrate, The diode anode region and the gate region formed on the first main surface are insulated and separated from each other through the separation band region formed on the first main surface, and the diode cathode region formed on the second main surface. a thyristor anode region made to a common potential in contact with the overall anode electrode formed on the second main surface on one another, the thyristor The cathode / cathode region , the diode / anode region, and the diode / anode short-circuit region are in contact with the general cathode electrode to have a common potential, and the diode / anode short-circuit region is the diode / anode short-circuit region.
A planar static induction diode with the diode / cathode region is surrounded by the anode region and is also surrounded by a depletion layer spreading in the semiconductor substrate due to a diffusion potential of a pn junction between the diode / anode region and the semiconductor substrate. And the diode
A reverse conducting thyristor having a planar gate structure, wherein the anode region, the diode / anode short-circuit region, the thyristor gate region and the thyristor cathode region are all formed in a planar structure on the first main surface. .
【請求項2】 前記サイリスタ・カソード領域は、前記
サイリスタ・ゲート領域内に形成され、前記サイリスタ
・アノード領域とともにプレーナゲート構造のゲート・
ターン・オフ・サイリスタを形成することを特徴とする
請求項1記載のプレーナゲート構造を有する逆導通サイ
リスタ。
2. The thyristor cathode region is formed in the thyristor gate region, and the thyristor anode region, together with the thyristor anode region, has a planar gate structure.
The reverse conducting thyristor with a planar gate structure according to claim 1, characterized in that it forms a turn-off thyristor.
【請求項3】 前記サイリスタ・カソード領域は前記サ
イリスタ・ゲート領域によって取り囲まれるとともに、
前記サイリスタ・ゲート領域と前記半導体基板との間の
pn接合の拡散電位によって前記半導体基板中に広がる
空乏層によっても取り囲まれて、前記サイリスタ・アノ
ード領域とともにプレーナゲート構造の静電誘導サイリ
スタを形成することを特徴とする請求項1記載のプレー
ナゲート構造を有する逆導通サイリスタ。
3. The thyristor cathode region is surrounded by the thyristor gate region, and
It is also surrounded by a depletion layer spreading in the semiconductor substrate by the diffusion potential of the pn junction between the thyristor gate region and the semiconductor substrate, and together with the thyristor anode region forms a static induction thyristor of planar gate structure. A reverse conducting thyristor having a planar gate structure according to claim 1.
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