JP3434485B2 - ２トランジスタ単一キャパシタ強誘電性メモリ - Google Patents
２トランジスタ単一キャパシタ強誘電性メモリInfo
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Description
【０００１】
【発明の属する技術分野】本発明は、強誘電性メモリ構
造に関し、より詳細には、トランジスタ・スイッチと強
誘電性キャパシタを記憶素子として使用する強誘電性メ
モリ装置に関する。
造に関し、より詳細には、トランジスタ・スイッチと強
誘電性キャパシタを記憶素子として使用する強誘電性メ
モリ装置に関する。
【０００２】
【従来の技術】３０年以上の間、強誘電体技術をメモリ
構造に取り入れる試みが行われてきた。強誘電性メモリ
は通常、単一トランジスタとスタック・キャパシタとの
直列接続の形を取る。トランジスタは、キャパシタに書
き込みかつキャパシタを読み取るために使用する。スイ
ッチとしてトランジスタを使用し、記憶媒体として強誘
電性キャパシタを使用するメモリ構造で強誘電体技術を
使用すると、通常、読取りじょう乱問題が発生する。読
取りには、通常、記憶したビットを反転させたり、また
は少なくともその状態から乱しうるプロセスが必要にな
るので、この問題が発生する。乱されたビットを書き直
さなければならないことは重大なハンディであり、高密
度、不揮発性および高速性の潜在能力をもつとしても、
メモリで強誘電体技術を採用することを妨げ続ける理由
の１つである。
構造に取り入れる試みが行われてきた。強誘電性メモリ
は通常、単一トランジスタとスタック・キャパシタとの
直列接続の形を取る。トランジスタは、キャパシタに書
き込みかつキャパシタを読み取るために使用する。スイ
ッチとしてトランジスタを使用し、記憶媒体として強誘
電性キャパシタを使用するメモリ構造で強誘電体技術を
使用すると、通常、読取りじょう乱問題が発生する。読
取りには、通常、記憶したビットを反転させたり、また
は少なくともその状態から乱しうるプロセスが必要にな
るので、この問題が発生する。乱されたビットを書き直
さなければならないことは重大なハンディであり、高密
度、不揮発性および高速性の潜在能力をもつとしても、
メモリで強誘電体技術を採用することを妨げ続ける理由
の１つである。
【０００３】
【発明が解決しようとする課題】本発明の一目的は、バ
ックプレーン構造を使用する強誘電性メモリ装置を提供
することにある。
ックプレーン構造を使用する強誘電性メモリ装置を提供
することにある。
【０００４】本発明の他の目的は、２つのトランジスタ
と１つの強誘電性キャパシタ記憶手段とを使用するバッ
クプレーン強誘電性メモリ装置を提供することにある。
と１つの強誘電性キャパシタ記憶手段とを使用するバッ
クプレーン強誘電性メモリ装置を提供することにある。
【０００５】本発明のさらに他の目的は、バックプレー
ンが読取りトランジスタの下にゲート領域を形成し、バ
ックプレーンの電位が強誘電性キャパシタの分極の影響
を受ける、強誘電性メモリ装置を提供することにある。
ンが読取りトランジスタの下にゲート領域を形成し、バ
ックプレーンの電位が強誘電性キャパシタの分極の影響
を受ける、強誘電性メモリ装置を提供することにある。
【０００６】本発明のさらに他の目的は、書込みトラン
ジスタと読取りトランジスタが異なる強誘電性メモリを
提供することにある。
ジスタと読取りトランジスタが異なる強誘電性メモリを
提供することにある。
【０００７】本発明のさらに他の目的は、書込みトラン
ジスタの１つのノードが読取りトランジスタのバックプ
レーンおよび強誘電性キャパシタのプレートに接続され
ている強誘電性メモリを提供することにある。
ジスタの１つのノードが読取りトランジスタのバックプ
レーンおよび強誘電性キャパシタのプレートに接続され
ている強誘電性メモリを提供することにある。
【０００８】本発明のさらに他の目的は、バックプレー
ンがシリコン（単結晶シリコンまたはポリシリコン）、
またはＷ、ＷＮ、ＴｉＮなどの電子親和力がより高い材
料、およびシリコンと適合する非反応性の他の高温材料
である、強誘電性メモリを提供することにある。
ンがシリコン（単結晶シリコンまたはポリシリコン）、
またはＷ、ＷＮ、ＴｉＮなどの電子親和力がより高い材
料、およびシリコンと適合する非反応性の他の高温材料
である、強誘電性メモリを提供することにある。
【０００９】本発明のさらに他の目的は、バックプレー
ン領域がランダム・アクセスＮＡＮＤまたはＮＯＲセル
である強誘電性メモリを提供することにある。
ン領域がランダム・アクセスＮＡＮＤまたはＮＯＲセル
である強誘電性メモリを提供することにある。
【００１０】本発明のさらに他の目的は、書込みトラン
ジスタが縦型構造であり、読取りトランジスタがバック
プレーン・プレーナ構造である、強誘電性メモリを提供
することにある。
ジスタが縦型構造であり、読取りトランジスタがバック
プレーン・プレーナ構造である、強誘電性メモリを提供
することにある。
【００１１】
【課題を解決するための手段】本発明は、埋込みフロー
ティング・ゲートを使用する先進のデバイスと適合性の
あるフローティング・ゲート・メモリ構造を提供する。
このフローティング・ゲートは、半導体または金属から
なり、薄いトランジスタ・チャネルの下に埋め込まれ
る。フローティング・ゲート上の電荷はデバイスのしき
い電圧を決定し、ソース、ドレイン、およびゲートにお
けるバイアス電圧によって読取り可能なトランジスタの
伝導性はデバイスの記憶状態を記述する。フローティン
グ・ゲートの酸化物の厚さをトランジスタのスケーリン
グから切り離すことにより、現代のメモリ構造より大幅
に小さい寸法にスケーリング可能なデバイスが達成され
る。
ティング・ゲートを使用する先進のデバイスと適合性の
あるフローティング・ゲート・メモリ構造を提供する。
このフローティング・ゲートは、半導体または金属から
なり、薄いトランジスタ・チャネルの下に埋め込まれ
る。フローティング・ゲート上の電荷はデバイスのしき
い電圧を決定し、ソース、ドレイン、およびゲートにお
けるバイアス電圧によって読取り可能なトランジスタの
伝導性はデバイスの記憶状態を記述する。フローティン
グ・ゲートの酸化物の厚さをトランジスタのスケーリン
グから切り離すことにより、現代のメモリ構造より大幅
に小さい寸法にスケーリング可能なデバイスが達成され
る。
【００１２】
【発明の実施の形態】メモリ内の強誘電性キャパシタを
読み取るプロセスは、それを乱れた状態にする可能性が
ある。図１に示すヒステリシス・ループについて検討す
る。読取りとは、キャパシタをチェックして、分極電荷
の量が少ないかまたは多いかを判定することを意味す
る。通常、これは、キャパシタに電圧を印加し、ビット
線上の電荷の量をチェックすることによって実施され
る。電荷が少ない場合は一方の状態（図１のＰＨ）を意
味し、電荷が多い場合はもう一方の状態（図１のＰＬ）
を意味する。しかし、電荷の量をチェックするこのプロ
セスは、キャパシタを同じ状態にし、不揮発性記憶を維
持しなければならない場合にセルの元の状態を書き直す
ことが必要になる。
読み取るプロセスは、それを乱れた状態にする可能性が
ある。図１に示すヒステリシス・ループについて検討す
る。読取りとは、キャパシタをチェックして、分極電荷
の量が少ないかまたは多いかを判定することを意味す
る。通常、これは、キャパシタに電圧を印加し、ビット
線上の電荷の量をチェックすることによって実施され
る。電荷が少ない場合は一方の状態（図１のＰＨ）を意
味し、電荷が多い場合はもう一方の状態（図１のＰＬ）
を意味する。しかし、電荷の量をチェックするこのプロ
セスは、キャパシタを同じ状態にし、不揮発性記憶を維
持しなければならない場合にセルの元の状態を書き直す
ことが必要になる。
【００１３】図２および図３はメモリ構造の実施形態の
概略回路図を示し、図２では書込み線ＷＬ１０と、読取
り線ＲＬ１２と、書込みビット線ＢＬｗ１４と、センス
・ビット線ＢＬｓ１６と、書込みトランジスタ１８と、
読取りトランジスタ２０と、キャパシタ２２とを含む。
図３は同様の構造を示しているが、単一ビット線２４が
トランジスタ１８とトランジスタ２０の両方に接続され
ている。図２および図３では、トランジスタ２０は、ト
ランジスタ１８およびキャパシタ２２に接続されたバッ
クゲート・プレーン２６を含む。
概略回路図を示し、図２では書込み線ＷＬ１０と、読取
り線ＲＬ１２と、書込みビット線ＢＬｗ１４と、センス
・ビット線ＢＬｓ１６と、書込みトランジスタ１８と、
読取りトランジスタ２０と、キャパシタ２２とを含む。
図３は同様の構造を示しているが、単一ビット線２４が
トランジスタ１８とトランジスタ２０の両方に接続され
ている。図２および図３では、トランジスタ２０は、ト
ランジスタ１８およびキャパシタ２２に接続されたバッ
クゲート・プレーン２６を含む。
【００１４】図４は、書込み線ＷＬ信号、ビット線ＢＬ
信号、キャパシタの分極を含む、強誘電性キャパシタ２
２へのハイ状態の書込みに関連する信号の一例を示す。
図５は、電流がビット線ＢＬ上を流れるようにする読取
り（センス）信号の印加によるこのハイ状態に関連する
曲線の読取りを示す。電圧は小さいので、下にあるバッ
クプレーンへの電圧の結合が小さくなる。図６および図
７は、構造体の書込みおよび感知のロー状態サイクルを
示す曲線を示す。
信号、キャパシタの分極を含む、強誘電性キャパシタ２
２へのハイ状態の書込みに関連する信号の一例を示す。
図５は、電流がビット線ＢＬ上を流れるようにする読取
り（センス）信号の印加によるこのハイ状態に関連する
曲線の読取りを示す。電圧は小さいので、下にあるバッ
クプレーンへの電圧の結合が小さくなる。図６および図
７は、構造体の書込みおよび感知のロー状態サイクルを
示す曲線を示す。
【００１５】本発明では、読取り／センス・トランジス
タ２０上に新規なバックプレーン２６を使用することに
よりじょう乱のない読取り動作を可能にする、２トラン
ジスタ（書込み用のデバイス１８と読取り／感知用のデ
バイス２０）と１キャパシタ２２の構造について説明す
る。
タ２０上に新規なバックプレーン２６を使用することに
よりじょう乱のない読取り動作を可能にする、２トラン
ジスタ（書込み用のデバイス１８と読取り／感知用のデ
バイス２０）と１キャパシタ２２の構造について説明す
る。
【００１６】トランジスタ２０などのバックプレーンを
備えたトランジスタは、バックプレーン２６上で起こる
変化に対して非常に敏感なツールであるデバイスであ
る。このような変化の一例は、バックプレーン２６の電
位の変動である。バックプレーン２６上のこの電位の変
動は、デバイス２０のしきい電圧に直接影響し、このた
め、デバイス２０を流れる電流にも影響する。このステ
ップ中にバックプレーン２６とトランジスタ２０の間で
はいかなる粒子伝導も発生せず、このため、バックプレ
ーン・トランジスタ２０はバックプレーン２６の強容量
性プローブになり、出力信号はバックプレーン２６を使
用するトランジスタ２０の伝導の状態または電流にな
る。強誘電性キャパシタの分極は、たとえば、その状態
に影響せずにそのプレートをバックプレーンに接続する
ことにより、この手法によってテストすることができ
る。
備えたトランジスタは、バックプレーン２６上で起こる
変化に対して非常に敏感なツールであるデバイスであ
る。このような変化の一例は、バックプレーン２６の電
位の変動である。バックプレーン２６上のこの電位の変
動は、デバイス２０のしきい電圧に直接影響し、このた
め、デバイス２０を流れる電流にも影響する。このステ
ップ中にバックプレーン２６とトランジスタ２０の間で
はいかなる粒子伝導も発生せず、このため、バックプレ
ーン・トランジスタ２０はバックプレーン２６の強容量
性プローブになり、出力信号はバックプレーン２６を使
用するトランジスタ２０の伝導の状態または電流にな
る。強誘電性キャパシタの分極は、たとえば、その状態
に影響せずにそのプレートをバックプレーンに接続する
ことにより、この手法によってテストすることができ
る。
【００１７】図３の本発明の好ましい実施形態の製作ス
テップを図８、図９、図１０、図１１、図１２、図１
３、図１４、図１５に示す。図８のステップでは、基板
３０はその上に形成された埋込み酸化物層３２を有す
る。バックプレーン層３４、バック酸化物層３６、シリ
コン層３８も形成される。製作すべき２つのトランジス
タは、チャネル内で同じドーピングを使用する場合もあ
れば、異なるドーピングを使用することもできる（これ
は、読取りトランジスタのキャパシタ分極によってそれ
自体が変調されるしきい電圧に影響する）。シリコン層
３８はマスクしパターン形成して２つのトランジスタを
形成し、デバイスのソース、ドレイン、チャネル領域に
使用するシリコン３８の各部分にドーピングを施し、図
９に示すように酸化物絶縁領域４０によって分離する。
第２のコントロール酸化物４２および４４は図１０に示
すように基板上に成長させる。図１１は、コントロール
酸化物の成長、ゲート材料の付着、パターン形成、側壁
酸化後のドーピングによって形成されたトランジスタを
示す。ゲート材料は、ポリシリコンまたは非反応性金属
にすることができる。ゲートは図１１に示すようにパタ
ーン形成する。薄い側壁酸化物４８を成長させ、イオン
注入およびアニーリングまたは他の同等の技法によりド
ーピングを施したリンク領域５０を形成する。図１２に
示すように、より厚い酸化物または他の誘電体を付着さ
せ、エッチングを施して側壁を形成し、注入およびアニ
ーリングまたは隆起したソースおよびドレイン領域を形
成するエピタキシによってより重度のドーピングを達成
する。ソース、ゲート、ドレイン領域上の残留酸化物の
除去後にケイ化することにより、接点５４を形成する。
図１４に示すように強誘電性キャパシタを形成するため
に、一方のトランジスタの下にあるバックプレーン３４
をソース１６および一方のプレート２６に接続する。次
にキャパシタの最下部電極２６を形成する。強誘電体５
８を付着させ、最上部電極を形成する。Ｐｔ、Ｔｉ、Ａ
ｌ、ＲｕＯ２、ＩｒＯ２などの電極を使用し、その構造
を回路の残りの部分と相互接続して、図１５に示すデバ
イスを提供することができるが、同図では図２の要素に
対応する参照番号がそのデバイスの要素に付けられてい
る。図２に示す本発明の実施形態では、ビット線は別々
に保持されている。図３の実施形態では、ビット線は図
３に示すように共通のものである。図１６、図１７、図
１８、図１９、図２０、図２１、図２２、図２３は図３
の構造を形成するための製作プロセスの諸ステップを示
す。
テップを図８、図９、図１０、図１１、図１２、図１
３、図１４、図１５に示す。図８のステップでは、基板
３０はその上に形成された埋込み酸化物層３２を有す
る。バックプレーン層３４、バック酸化物層３６、シリ
コン層３８も形成される。製作すべき２つのトランジス
タは、チャネル内で同じドーピングを使用する場合もあ
れば、異なるドーピングを使用することもできる（これ
は、読取りトランジスタのキャパシタ分極によってそれ
自体が変調されるしきい電圧に影響する）。シリコン層
３８はマスクしパターン形成して２つのトランジスタを
形成し、デバイスのソース、ドレイン、チャネル領域に
使用するシリコン３８の各部分にドーピングを施し、図
９に示すように酸化物絶縁領域４０によって分離する。
第２のコントロール酸化物４２および４４は図１０に示
すように基板上に成長させる。図１１は、コントロール
酸化物の成長、ゲート材料の付着、パターン形成、側壁
酸化後のドーピングによって形成されたトランジスタを
示す。ゲート材料は、ポリシリコンまたは非反応性金属
にすることができる。ゲートは図１１に示すようにパタ
ーン形成する。薄い側壁酸化物４８を成長させ、イオン
注入およびアニーリングまたは他の同等の技法によりド
ーピングを施したリンク領域５０を形成する。図１２に
示すように、より厚い酸化物または他の誘電体を付着さ
せ、エッチングを施して側壁を形成し、注入およびアニ
ーリングまたは隆起したソースおよびドレイン領域を形
成するエピタキシによってより重度のドーピングを達成
する。ソース、ゲート、ドレイン領域上の残留酸化物の
除去後にケイ化することにより、接点５４を形成する。
図１４に示すように強誘電性キャパシタを形成するため
に、一方のトランジスタの下にあるバックプレーン３４
をソース１６および一方のプレート２６に接続する。次
にキャパシタの最下部電極２６を形成する。強誘電体５
８を付着させ、最上部電極を形成する。Ｐｔ、Ｔｉ、Ａ
ｌ、ＲｕＯ２、ＩｒＯ２などの電極を使用し、その構造
を回路の残りの部分と相互接続して、図１５に示すデバ
イスを提供することができるが、同図では図２の要素に
対応する参照番号がそのデバイスの要素に付けられてい
る。図２に示す本発明の実施形態では、ビット線は別々
に保持されている。図３の実施形態では、ビット線は図
３に示すように共通のものである。図１６、図１７、図
１８、図１９、図２０、図２１、図２２、図２３は図３
の構造を形成するための製作プロセスの諸ステップを示
す。
【００１８】図１６では、図８に示すように同じ基板３
０、埋込み酸化物３２、バックプレーン層、バック酸化
物３６、シリコン層３８の構造が示されている。
０、埋込み酸化物３２、バックプレーン層、バック酸化
物３６、シリコン層３８の構造が示されている。
【００１９】図１７および図１８では、図９および図１
０のものとは異なる第１および第２の領域が形成され
る。
０のものとは異なる第１および第２の領域が形成され
る。
【００２０】これまでに説明したものは、バックプレー
ンが読取りトランジスタの下にゲート領域を形成し、バ
ックプレーンの電位が強誘電性キャパシタの分極の影響
を受ける、強誘電性メモリの実施形態である。
ンが読取りトランジスタの下にゲート領域を形成し、バ
ックプレーンの電位が強誘電性キャパシタの分極の影響
を受ける、強誘電性メモリの実施形態である。
【００２１】バックプレーン・トランジスタは、メモリ
・キャパシタ（たとえば、強誘電体）上の電荷を感知す
るために使用する。間接的に、それにより、キャパシタ
の電荷の望ましくない乱れを防止する。ここに記載した
メモリでは、書込みトランジスタと読取りトランジスタ
が異なっており、書込みトランジスタのドレインが読取
りトランジスタのバックプレーンおよび強誘電性キャパ
シタのプレートに接続される。
・キャパシタ（たとえば、強誘電体）上の電荷を感知す
るために使用する。間接的に、それにより、キャパシタ
の電荷の望ましくない乱れを防止する。ここに記載した
メモリでは、書込みトランジスタと読取りトランジスタ
が異なっており、書込みトランジスタのドレインが読取
りトランジスタのバックプレーンおよび強誘電性キャパ
シタのプレートに接続される。
【００２２】バックプレーンは、シリコン、またはＷ、
ＷＮ、ＴｉＮなどの材料、およびシリコンと適合する非
反応性の他の高温材料にすることができる。バックプレ
ーン領域を使用する強誘電性メモリはランダム・アクセ
スＮＡＮＤまたはＮＯＲセルとして設計することがで
き、書込みトランジスタは縦型構造とすることができ、
読取りトランジスタはバックプレーン・プレーナ構造と
することができる。
ＷＮ、ＴｉＮなどの材料、およびシリコンと適合する非
反応性の他の高温材料にすることができる。バックプレ
ーン領域を使用する強誘電性メモリはランダム・アクセ
スＮＡＮＤまたはＮＯＲセルとして設計することがで
き、書込みトランジスタは縦型構造とすることができ、
読取りトランジスタはバックプレーン・プレーナ構造と
することができる。
【図１】強誘電性キャパシタのヒステリシス・ループを
示す図である。
示す図である。
【図２】別々の書込みビット線とセンス・ビット線を使
用して強誘電性キャパシタを効率よく乱れずに読み取る
ためにバックプレーン・ゲート・トランジスタを使用す
る、２トランジスタ単一キャパシタ配置の一般的な実施
形態の概略回路図である。
用して強誘電性キャパシタを効率よく乱れずに読み取る
ためにバックプレーン・ゲート・トランジスタを使用す
る、２トランジスタ単一キャパシタ配置の一般的な実施
形態の概略回路図である。
【図３】共通ビット線を備えた図２の回路の特定の小型
形式実施形態を示す概略回路図である。
形式実施形態を示す概略回路図である。
【図４】強誘電性キャパシタ上のハイ状態の書込みの一
例を示す波形図である。
例を示す波形図である。
【図５】電流がビット線上を流れるようにするセンス信
号の印加によるハイ状態の読取りを示す波形図である。
号の印加によるハイ状態の読取りを示す波形図である。
【図６】構造の書込みおよび感知のロー状態サイクルを
示す波形図である。
示す波形図である。
【図７】構造の書込みおよび感知のロー状態サイクルを
示す波形図である。
示す波形図である。
【図８】本発明の原理による２トランジスタ単一強誘電
性キャパシタ・メモリ構造の一実施形態の製作の一段階
を示す断面図である。
性キャパシタ・メモリ構造の一実施形態の製作の一段階
を示す断面図である。
【図９】本発明の原理による２トランジスタ単一強誘電
性キャパシタ・メモリ構造の一実施形態の製作の一段階
を示す断面図である。
性キャパシタ・メモリ構造の一実施形態の製作の一段階
を示す断面図である。
【図１０】本発明の原理による２トランジスタ単一強誘
電性キャパシタ・メモリ構造の一実施形態の製作の一段
階を示す断面図である。
電性キャパシタ・メモリ構造の一実施形態の製作の一段
階を示す断面図である。
【図１１】本発明の原理による２トランジスタ単一強誘
電性キャパシタ・メモリ構造の一実施形態の製作の一段
階を示す断面図である。
電性キャパシタ・メモリ構造の一実施形態の製作の一段
階を示す断面図である。
【図１２】本発明の原理による２トランジスタ単一強誘
電性キャパシタ・メモリ構造の一実施形態の製作の一段
階を示す断面図である。
電性キャパシタ・メモリ構造の一実施形態の製作の一段
階を示す断面図である。
【図１３】本発明の原理による２トランジスタ単一強誘
電性キャパシタ・メモリ構造の一実施形態の製作の一段
階を示す断面図である。
電性キャパシタ・メモリ構造の一実施形態の製作の一段
階を示す断面図である。
【図１４】本発明の原理による２トランジスタ単一強誘
電性キャパシタ・メモリ構造の一実施形態の製作の一段
階を示す断面図である。
電性キャパシタ・メモリ構造の一実施形態の製作の一段
階を示す断面図である。
【図１５】本発明の原理による２トランジスタ単一強誘
電性キャパシタ・メモリ構造の一実施形態の製作の一段
階を示す断面図である。
電性キャパシタ・メモリ構造の一実施形態の製作の一段
階を示す断面図である。
【図１６】本発明の原理による共通ビット線を備えた２
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
【図１７】本発明の原理による共通ビット線を備えた２
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
【図１８】本発明の原理による共通ビット線を備えた２
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
【図１９】本発明の原理による共通ビット線を備えた２
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
【図２０】本発明の原理による共通ビット線を備えた２
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
【図２１】本発明の原理による共通ビット線を備えた２
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
【図２２】本発明の原理による共通ビット線を備えた２
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
【図２３】本発明の原理による共通ビット線を備えた２
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
トランジスタ単一強誘電性キャパシタ・メモリ構造の一
実施形態の製作の一段階を示す断面図である。
１０ 書込み線
１２ 読取り線
１４ 書込みビット線
１６ センス・ビット線
１８ 書込みトランジスタ
２０ 読取りトランジスタ
２２ キャパシタ
２６ バックゲート・プレーン
フロントページの続き
(56)参考文献 米国特許5737261（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/105
G11C 11/22
ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (6)
- 【請求項１】トランジスタと強誘電性キャパシタとを使
用する強誘電性メモリであって、 基板に設けられ、ソース、チャネル、ドレイン及びゲー
トを有する書込みトランジスタと、 前記基板に設けられ、ソース、チャネル、ドレイン及び
ゲートを有する読取りトランジスタと、 前記基板に設けられた強誘電性キャパシタと、 前記読取りトランジスタのソース、チャネル及びドレイ
ンの下側に酸化物層を介して設けられたバックゲート・
プレーンとを備え、 前記書込みトランジスタのソース及びドレインの一方は
書込みビット線に接続され、 前記書込みトランジスタのソース及びドレインの他方は
前記バックゲート・プレーンと前記強誘電性キャパシタ
の一方の電極とに接続され、 前記書込みトランジスタのゲートは書込み線に接続さ
れ、 前記読取りトランジスタのソース及びドレインの一方は
センス・ビット線に接続され、 前記読取りトランジスタのソース及びドレインの他方は
前記強誘電性キャパシタの他方の電極に接続され、 前記読取りトランジスタのゲートは読取り線に接続され
ていることを特徴とする強誘電性メモリ。 - 【請求項２】前記読取りトランジスタのソース及びドレ
インの他方と前記強誘電性キャパシタの他方の電極とは
接地電位に接続されていることを特徴とする請求項１に
記載の強誘電性メモリ。 - 【請求項３】前記バックゲート・プレーンの材料が、シ
リコン、Ｗ、ＷＮ及びＴｉＮからなる群から選択された
材料であることを特徴とする請求項１に記載の強誘電性
メモリ。 - 【請求項４】トランジスタと強誘電性キャパシタとを使
用する強誘電性メモリであって、 基板に設けられ、ソース、チャネル、ドレイン及びゲー
トを有する書込みトランジスタと、 前記基板に設けられ、ソース、チャネル、ドレイン及び
ゲートを有する読取りトランジスタと、 前記基板に設けられた強誘電性キャパシタと、 前記読取りトランジスタのソース、チャネル及びドレイ
ンの下側に酸化物層を介して設けられたバックゲート・
プレーンとを備え、 前記書込みトランジスタのソース及びドレインの一方は
ビット線に接続され、 前記書込みトランジスタのソース及びドレインの他方は
前記バックゲート・プレーンと前記強誘電性キャパシタ
の一方の電極とに接続され、 前記書込みトランジスタのゲートは書込み線に接続さ
れ、 前記読取りトランジスタのソース及びドレインの一方は
前記ビット線に接続され、 前記読取りトランジスタのソース及びドレインの他方は
前記強誘電性キャパシタの他方の電極に接続され、 前記読取りトランジスタのゲートは読取り線に接続され
ていることを特徴とする強誘電性メモリ。 - 【請求項５】前記読取りトランジスタのソース及びドレ
インの他方と前記強誘電性キャパシタの他方の電極とは
接地電位に接続されていることを特徴とする請求項４に
記載の強誘電性メモリ。 - 【請求項６】前記バックゲート・プレーンの材料が、シ
リコン、Ｗ、ＷＮ及びＴｉＮからなる群から選択された
材料であることを特徴とする請求項４に記載の強誘電性
メモリ。
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|---|---|---|---|
| US09/273,795 US6101117A (en) | 1999-03-22 | 1999-03-22 | Two transistor single capacitor ferroelectric memory |
| US09/273795 | 1999-03-22 |
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|---|---|
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| JP3434485B2 true JP3434485B2 (ja) | 2003-08-11 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000077995A Expired - Fee Related JP3434485B2 (ja) | 1999-03-22 | 2000-03-21 | ２トランジスタ単一キャパシタ強誘電性メモリ |
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|---|---|
| US (1) | US6101117A (ja) |
| JP (1) | JP3434485B2 (ja) |
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| US8009459B2 (en) * | 2008-12-30 | 2011-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuit for high speed dynamic memory |
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-
1999
- 1999-03-22 US US09/273,795 patent/US6101117A/en not_active Expired - Fee Related
-
2000
- 2000-03-21 JP JP2000077995A patent/JP3434485B2/ja not_active Expired - Fee Related
- 2000-03-21 KR KR1020000014199A patent/KR100335298B1/ko not_active IP Right Cessation
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|---|---|
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| KR100335298B1 (ko) | 2002-05-03 |
| JP2000323670A (ja) | 2000-11-24 |
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