JP3432229B2 - 出力回路 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は半導体集積回路に関するものであり特にMOS
トランジスタを利用した出力回路に関するものである。

背景技術 従来、半導体集積回路の出力回路には第８図に示すよ
うなものがあった。以下、第８図を用いて従来の出力回
路について説明する。

従来の出力回路は信号入力端子１、イネーブル信号入
力端子２、インバータ３、２入力NAND回路４、２入力NO
R回路５、PMOSトランジスタP1、NMOSトランジスタN1、3
Vの電源電位が与えられた電源端子６、接地電位が与え
られた接地端子７、及び出力端子８から構成されてい
る。

信号入力端子１は２入力NAND回路４、２入力NOR回路
５のそれぞれ一方の入力端子に接続される。イネーブル
信号入力端子２は２入力NAND回路４の他方の入力端子及
びインバータ回路３の入力端子に接続されている。イン
バータ回路３の出力端子は２入力NOR回路５の他方の入
力端子に接続されている。２入力NAND回路４の出力端子
はPMOSトランジスタP1のゲート電極に接続され、２入力
NOR回路５の出力端子はNMOSトランジスタN1のゲート電
極に接続されている。PMOSトランジスタP1は電源端子６
（3V）と出力端子８の間に接続されている。PMOSトラン
ジスタP1の基板であるＮウェルは3Vの電源端子６に接続
されている。NMOSトランジスタN1は接地端子７と出力端
子８の間に接続されている。NMOSトランジスタN1の基板
（Ｐウェル）は接地端子７に接続されている。

つぎにこの回路の動作を説明する。まずイネーブル信
号入力端子２に入力信号として“L"レベル（0V）の信号
が入力された場合、２入力NAND回路４の出力が“H"レベ
ル、２入力NOR回路５の出力が“L"レベルとなる。した
がってPMOSトランジスタP1、NMOSトランジスタN1はオフ
状態となる。この結果出力端子８は信号入力端子１への
入力信号に係わらずフローティングの状態となる。

つぎにイネーブル信号入力端子２に入力信号として
“H"レベルの信号が入力された場合、信号入力端子１に
“L"レベルの信号が入力されるとPMOSトランジスタP1は
オフ状態、NMOSトランジスタN1はオン状態となる。その
結果出力端子８は“L"レベルの信号を出力する。一方信
号入力端子１に“H"レベルの信号が入力されるとPMOSト
ランジスタP1はオン状態、NMOSトランジスタN1はオフ状
態となる。その結果出力端子８は“H"レベルの信号を出
力する。

しかしながら第８図の様な従来の出力回路では、出力
端子８に3Vよりも高い電源電圧の外部素子、例えば5Vの
信号が与えられるバスなどを接続した場合、出力端子８
がフローティング状態となっているときに出力端子８に
バスに与えられた5Vの電圧が加わる場合がある。出力端
子８に5Vの電圧が加えられるとPMOSトランジスタP1のド
レイン（Ｐアクティブ）が5Vとなる。このPMOSトランジ
スタP1の基板（Ｎウェル）は3Vの電源端子６に接続され
ているため、ドレイン（Ｐアクティブ）−基板（Ｎウェ
ル）間のダイオードに順方向の電圧が加わることとな
る。よってこのドレイン−基板間ダイオードに電流が流
れてしまう。このように出力端子８に、5Vの信号が与え
られるバス等の影響により5Vの電圧が印加されると、5V
の信号が与えられるバス→出力端子８→PMOSトランジス
タP1のドレイン→PMOSトランジスタP1の基板→出力回路
の電源端子６という経路で数mAという単位のリーク電流
が流れてしまうという可能性がある。本発明はこのよう
な点を改善することを目的としたものである。

発明の開示 本発明の代表的なものは第１のノードに接続されたゲ
ートと、第１の電位を持つ第１の電源端子に接続された
一方の端子と、第２のノードに接続された他方の端子を
有する第１のMOSトランジスタと、第１のノードに接続
されたゲートと、第２のノードに接続された一方の端子
と、出力端子に接続された他方の端子とを有するフロー
ティング状態のウェル内に形成された第２のMOSトラン
ジスタと、第１の電位を持つ第１の電源端子に接続され
たゲートと、第１のノードに接続された一方の端子と、
出力端子に接続された他方の端子を有するフローティン
グ状態のウェル内に形成された第３のMOSトランジスタ
とを有することを特徴としている。

このことにより出力端子に電源端子の電位（例えば3
V）よりも高い電位（例えば5V）が外部回路などより入
力された場合、フローティング状態のウェルが外部回路
などより入力された高い電位付近まで上昇する。その結
果、このウェル内に形成された第２のトランジスタがオ
フ状態となり第１のトランジスタに対して外部回路など
より入力された高い電位が加わることはない。また第２
のトランジスタの基板であるフローティング状態のウェ
ル自体は電源端子に接続されていないので出力端子から
電源端子へリーク電流が流れてしまうことを防ぐことが
できる。

図面の簡単な説明 第１図は、本発明第１の実施の形態の出力回路を示す
回路図である。

第２図は、本発明第２の実施の形態の出力回路を示す
回路図である。

第３図は、本発明第１の実施の形態における出力端子
８に与えられる電圧とリーク電流の関係を示す図であ
る。

第４図は、本発明第１の実施の形態における信号入力
端子に与えられる電圧と各部の電圧の関係を示す図であ
る。

第５図は、本発明第２の実施の形態における出力端子
８に与えられる電圧とリーク電流の関係を示す図であ
る。

第６図は、本発明第２の実施の形態における信号入力
端子に与えられる電圧と各部の電圧の関係を示す図であ
る。

第７図は、本発明第３の実施の形態の出力回路を示す
回路図である。

第８図は、従来の出力回路を示す図である。

発明を実施するための最良の形態 第１図は本発明第１の実施の形態の出力回路を示す回
路図である。なお第８図と共通する部分には同一の符号
を付してある。以下、第１図を用いて本発明の出力回路
について説明する。

信号入力端子１は２入力NAND回路４、２入力NOR回路
５のそれぞれ一方の入力端子に接続され、イネーブル信
号入力端子２は２入力NAND回路４の他方の入力端子、イ
ンバータ回路３の入力端子に接続されている。インバー
タ回路３の出力端子は２入力NOR回路５の他方の入力端
子に接続されている。２入力NAND回路４の出力端子はPM
OSトランジスタP1のゲート電極、NMOSトランジスタN11
のソースに接続されている。PMOSトランジスタP1のソー
スは電源端子６（3V）に、ドレインはPMOSトランジスタ
P12のソース及びPMOSトランジスタP13のソースに接続さ
れている。NMOSトランジスタN11のゲート電極は電源端
子６（3V）、ドレインはPMOSトランジスタP12及びP13の
ゲート電極及びPMOSトランジスタP14のソースへと接続
されている。PMOSトランジスタP12のドレインはPMOSト
ランジスタP12、P13及びP14の基板であるＮウェルB1に
接続されている。このPMOSトランジスタP12、P13及びP1
4の基板であるＮウェルB1は電源端子６（3V）には接続
されておらず、ウェル全体がフローティング状態となっ
ている。言い換えればPMOSトランジスタP12、P13、P14
はフローティング状態のＮウェルB1内に形成されている
トランジスタである。PMOSトランジスタP13のドレイン
及びPMOSトランジスタP14のドレインは出力端子８に接
続されている。PMOSトランジスタP14のゲート電極は電
源端子６（3V）に接続されている。２入力NOR回路５の
出力端子はNMOSトランジスタN1のゲート電極に接続さ
れ、NMOSトランジスタN1のソースは接地端子７とドレイ
ンはNMOSトランジスタN12のソースと接続されている。N
MOSトランジスタN12のドレインは出力端子８、ゲート電
極は電源端子６（3V）に接続されている。なおPMOSトラ
ンジスタP1の基板は電源端子６に接続されている。

次にこの回路の動作について説明する。

まずイネーブル信号入力端子２に入力信号として“L"
レベル（0V）の信号が入力された場合、２入力NAND回路
４の出力は“H"レベル（3V）となりPMOSトランジスタP1
はオフ状態となる。またインバータ回路３を介して“H"
レベルの信号が２入力NOR回路５に入力されるため２入
力NOR回路５の出力は“L"レベルとなる。従ってNMOSト
ランジスタN1はオフ状態となる。

このようにイネーブル信号入力端子２への入力信号が
“L"レベルの場合、PMOSトランジスタP1、NMOSトランジ
スタN1がともにオフ状態となる。つまり信号入力端子１
への入力信号に係わらず出力端子８はフローティングな
状態となる。

この状態で出力端子８に対して外部の電源端子等より
5Vが印加された場合、（例えば出力端子８が接続されて
いるバスが5Vになった場合など）PMOSトランジスタP1
3、P14のドレイン−基板間のダイオードに順方向の電圧
がバイアスされる。よってドレインのＰアクティブから
基板のＮウェルB1へと電流が流れ、フローティング状態
であるＮウェルB1は5V付近まで電位が上昇する。

ＮウェルB1が5V付近まで上昇するため、基板電位の方
がPMOSトランジスタP14のゲート電位（3V）よりも高く
なる。従ってPMOSトランジスタP14はチャネルが形成さ
れオン状態になる。PMOSトランジスタP14がオン状態に
なるためPMOSトランジスタP14はソースも出力端子８に
印加された電圧（5V）となる。

このPMOSトランジスタP14のソースに接続されているP
MOSトランジスタP12、P13のゲート電位も5Vとなる。こ
のためPMOSトランジスタP12、P13は基板であるＮウェル
B1とゲート電位に差がなくなる。従ってPMOSトランジス
タP12、P13にはチャネルが形成されずオフ状態となる。

PMOSトランジスタP12、P13がオフ状態となることによ
り出力端子８に与えられた5VがPMOSトランジスタP1に伝
わることはない。よってPMOSトランジスタP1の基板を通
してリーク電流が流れてしまうことはない。

またこのPMOSトランジスタP12、P13の基板であるＮウ
ェルB1はフローティング状態であり、3Vの電源端子６に
は接続されていない。つまりPMOSトランジスタP12、P13
のドレイン−基板間ダイオードにより電源端子６にリー
ク電流が流れてしまう心配もない。

またPMOSトランジスタP14のソース部分と２入力NAND
回路４の出力の間にはNMOSトランジスタN11が存在す
る。出力端子８がフローティングとなる場合は２入力NA
ND回路４の出力は“H"レベルであるため、NMOSトランジ
スタN11はそのゲート電位とソース電位が同一となるオ
フ状態になる。よって出力端子８に与えられた5VがPMOS
トランジスタN14を介して２入力NAND回路４の出力端子
に与えられてしまうこともない。つまり２入力NAND回路
４の内部に含まれるトランジスタを通してリーク電流が
流れてしまう恐れもなくなる。

第３図の上図は出力端子８に加えられる電圧をOUTと
してOUTを０→5.5Vと変化させた場合のフローティング
状態のＮウェルB1の電位変化、PMOSトランジスタP12、P
13のゲート電極に与えられる電位（S13）の変化を表し
たものである。第３図の下図はこの回路の電源端子６
（3V）側からみた電流をIM1としてIM1を示したものであ
る。前述で説明したとおりフローティング状態のＮウェ
ルB1は出力端子８に5Vが加えられた場合、5V付近まで上
昇する。またPMOSトランジスタP12、P13のゲート電極に
与えられるS13は5Vとなっている。回路に流れる電流IM1
は8nA程度である。よって従来の数mAというリーク電流
に比べはるかに小さくなっていることが分かる。

つぎにイネーブル信号入力端子２に入力信号として
“H"レベルの信号が入力されている場合、信号入力端子
１に入力信号として“L"レベルの信号が入力されると２
入力NAND回路４の出力は“H"レベルとなる。したがって
PMOSトランジスタP1はオフ状態となる。２入力NOR回路
５はどちらの入力端子にも“L"レベルの信号が入力され
るため、出力は“H"レベルとなる。したがってNMOSトラ
ンジスタN1はオン状態となる。その結果出力端子８は
“L"レベルの信号を出力する。

信号入力端子１に入力信号として“H"レベルの信号が
入力されると２入力NAND回路４の出力は“L"レベルとな
りPMOSトランジスタP1はオン状態となる。２入力NOR回
路５の出力は“L"レベルとなりNMOSトランジスタN1はオ
フ状態となる。またNMOSトランジスタN11もオン状態と
なる。よってPMOSトランジスタP12、P13のゲート電極に
は２入力NAND回路４の出力である“L"レベルの信号が与
えられる。PMOSトランジスタP12、P13にはソース−基板
間のダイオードが存在するの。よって基板のＮウェルB1
の電位が3Vよりも低い場合はこのダイオードに順方向の
電圧が加わることになり、このソース−基板間のダイオ
ードに電流が流れる。この電流によりPMOSトランジスタ
P12、P13、P14の基板であるＮウェルB1は3V付近まで上
昇している。したがってPMOSトランジスタP12、P13のゲ
ート電位よりも基板電位の方が相対的に高くなる。PMOS
トランジスタP12、P13にはチャネルが形成されがオン状
態となる。PMOSトランジスタP12はオン状態になること
によりフローティング状態のＮウェルB1の電位を3Vまで
確実に上昇させPMOSトランジスタP13の動作をより安定
させる効果がある。以上の動作の結果出力端子８は“H"
レベル（3V）の信号を出力する。

第４図はイネーブル信号入力端子２に“H"レベルの信
号が入力されている場合の信号入力端子１に与える電位
をINとしてINを０→3V（Ｌ→Ｈ）と変化させた場合の出
力端子８の電位OUT、PMOSトランジスタP1のゲート電位S
11、NMOSトランジスタN1のゲート電位S12、PMOSトラン
ジスタP12、P13のゲート電位S13、フローティング状態
のＮウェルB1の電位である。図のように信号入力端子１
に与えられる信号INが“L"レベルで出力端子８はOUTと
して“L"レベル、信号INが“H"レベルで出力端子８はOU
Tとして“H"レベルの信号を出力している。

なおこの回路においてNMOSトランジスタN12は出力端
子８に5Vの電圧が印加された場合、その5Vが直接NMOSト
ランジスタN1等にかかってNMOSトランジスタN1等が破壊
されてしまうおそれを防ぐ役割をはたしている。

以上本発明第１の実施の形態による出力回路によれ
ば、各入力端子に与えられる入力信号に対しては従来の
出力回路と同様の出力信号を出力端子８から出力する。
一方出力端子８に電源端子６の電位（3V）よりも高い電
位（5V）が外部回路などより入力された場合、PMOSトラ
ンジスタP12、P13、P14の基板であるフローティング状
態のＮウェルB1が5V付近まで上昇することによりPMOSト
ランジスタP12、P13がオフ状態となる。このようにPMOS
トランジスタP12、P13がオフ状態となればPMOSトランジ
スタP1に対して5Vの電位が加わりPMOSトランジスタP1の
ドレイン→基板を通して電源端子６にリーク電流が流れ
てしまうことはない。またPMOSトランジスタP12、P13、
P14の基板であるフローティング状態のＮウェルB1自体
は3Vの電源端子６には接続されていないので出力端子８
から電源端子６へリーク電流が流れてしまうことを防ぐ
ことができる。またNMOSトランジスタN11がオフ状態と
なることにより２入力NAND回路４を介してリーク電流が
流れてしまうのを防ぐことができる。

第２図は本発明第２の実施の形態の出力回路を示す回
路図である。なお第１図と共通する部分には同一の符号
を付してある。以下、第２図を用いて本発明第２の実施
の形態の出力回路について説明する。

信号入力端子１は２入力NAND回路４、２入力NOR回路
５のそれぞれ一方の入力端子に接続され、イネーブル信
号入力端子２は２入力NAND回路４の他方の入力端子、イ
ンバータ回路３の入力端子に接続されている。インバー
タ回路３の出力端子は２入力NOR回路５の他方の入力端
子に接続されている。２入力NAND回路４の出力端子はPM
OSトランジスタP1のゲート電極、NMOSトランジスタN11
のソースに接続されている。PMOSトランジスタP1のソー
スは電源端子６（3V）に、ドレインはPMOSトランジスタ
P12のソース及びPMOSトランジスタP13のソースに接続さ
れている。NMOSトランジスタN11のゲート電極は電源端
子６（3V）に、ドレインはPMOSトランジスタP12及びP13
のゲート電極及びPMOSトランジスタP14のソースへと接
続されている。PMOSトランジスタP12のドレインはPMOS
トランジスタP12、P13、P14及びP25の基板であるＮウェ
ルB1に接続され、このＮウェルは第１の実施の形態と同
様にフローティングの状態である。つまり第２の実施の
形態ではPMOSトランジスタP12、P13、P14及びP25がフロ
ーティング状態のＮウェルB1内に形成されている。PMOS
トランジスタP25のソースはこのフローティング状態の
ＮウェルB1に接続されている。PMOSトランジスタP13、P
14及びP25のドレインは出力端子８に接続されている。P
MOSトランジスタP14及びP25のゲート電極は電源端子６
（3V）に接続されている。２入力NOR回路５の出力端子
はNMOSトランジスタN1のゲート電極に接続され、NMOSト
ランジスタN1のソースは接地端子７とドレインはNMOSト
ランジスタN12のソースと接続されている。NMOSトラン
ジスタN12のドレインは出力端子８、ゲート電極は電源
端子６（3V）に接続されている。なおPMOSトランジスタ
P1の基板は電源端子６に接続されている。

次にこの回路の動作について説明する。

まずイネーブル信号入力端子２に入力信号として“L"
レベル（0V）の信号が入力された場合、２入力NAND回路
４の出力は“H"レベル（3V）となりPMOSトランジスタP1
はオフ状態となる。またインバータ回路３を介して“H"
レベルの信号が２入力NOR回路５に入力されるため２入
力NOR回路５の出力は“L"レベルとなりNMOSトランジス
タN1はオフ状態となる。このようにイネーブル信号入力
端子２への入力信号が“L"レベルの場合、PMOSトランジ
スタP1、NMOSトランジスタN1がともにオフ状態となり出
力端子８は信号入力端子１への入力信号に係わらずフロ
ーティングの状態となる。

この状態で出力端子８に対して外部の電源端子等より
5Vが印加された場合（例えば出力端子８が接続されてい
るバスが5Vになった場合など）、PMOSトランジスタP1
3、P14、P25のドレイン−基板間のダイオードに順方向
の電圧が加わることになり、これらのダイオードに電流
が流れる。この結果、基板であるＮウェルB1が5V付近ま
で上昇する。ＮウェルB1が5V付近まで上昇した結果PMOS
トランジスタP14及びP25はゲート電位が3Vであるため基
板電位の方が相対的に高くなりオン状態になる。PMOSト
ランジスタP14がオン状態になるため出力端子に印加さ
れた5VはPMOSトランジスタP14のソースに現れた、このP
MOSトランジスタP14のソースに接続されているPMOSトラ
ンジスタP12、P13のゲート電極が5Vとなる。またPMOSト
ランジスタP25もオン状態となるためＮウェルB1の電位
は第１の実施の形態のように5V付近（５−α）ではなく
5Vとなっており基板のＮウェルB1とPMOSトランジスタP1
2、P13のゲート電位が全く同じ電位となる。このためPM
OSトランジスタP12、P13は第１の実施の形態よりも安定
した動作でオフ状態となる。PMOSトランジスタP12、P13
がオフ状態になれば出力端子８に与えられた5VがPMOSト
ランジスタP1に伝わりPMOSトランジスタP1の基板を通し
てリーク電流が流れてしまうことはない。なおこの第２
の実施の形態においてPMOSトランジスタP12、P13、P25
の基板であるＮウェルB1は第１の実施の形態同様フロー
ティング状態であるためPMOSトランジスタP12、P13、P2
5のドレイン−基板間ダイオードにより基板ＮウェルB1
を通して電源端子６にリーク電流が流れてしまう心配も
ない。

またPMOSトランジスタP14のソース部分と２入力NAND
回路４の出力の間にはNMOSトランジスタN11が存在す
る。出力端子８がフローティングとなる場合は２入力NA
ND回路４の出力は“H"レベルであるため、NMOSトランジ
スタN11はそのゲート電位とソース電位が同一となりオ
フ状態になる。よって出力端子８に与えられた5VがPMOS
トランジスタN14を介して２入力NAND回路４の出力端子
に与えられてしまうこともない。つまり２入力NAND回路
４の内部に含まれるトランジスタを通してリーク電流が
流れてしまう恐れもなくなる。

第５の上図は出力端子８に加える電圧をOUTとしてOUT
を０→5.5Vと変化させた場合のフローティング状態のＮ
ウェルB1の電位変化、PMOSトランジスタP12、P13のゲー
ト電極に与えられる電位（S23）の変化を示した物であ
る。第５図の下図はこの回路の電源端子（3V）側からみ
た電流をIM2としてIM2を示したものである。前述で説明
したとおりフローティング状態のＮウェルB1は出力端子
８に5Vが加えられた場合、5Vまで上昇しておりPMOSトラ
ンジスタP12、P13のゲート電極には同じ5Vの電圧が加え
られている。このように基板とゲートに与えられる電位
が完全に一致した結果回路の動作はさらに安定し回路に
流れる電流IM2は3nA程度であり第１の実施の形態に比べ
さらに小さくなっていることが分かる。

つぎにイネーブル信号入力端子２に入力信号として
“H"レベルの信号が入力された場合、信号入力端子１に
入力信号として“L"レベルの信号が入力されると２入力
NAND回路４の出力は“H"レベルとなりPMOSトランジスタ
P1はオフ状態となる。２入力NOR回路５はどちらの入力
端子にも“L"レベルの信号が入力されるため、出力は
“H"レベルとなりNMOSトランジスタN1はオン状態とな
る。その結果出力端子８は“L"レベル（0V）の信号を出
力する。

信号入力端子１に入力信号として“H"レベルの信号が
入力されると２入力NAND回路４の出力は“L"レベルとな
りPMOSトランジスタP1はオン状態となる。２入力NOR回
路５の出力は“L"レベルとなりNMOSトランジスタN1はオ
フ状態となる。またNMOSトランジスタN11はオン状態で
あるためPMOSトランジスタP12、P13のゲート電極には２
入力NAND回路４の出力である“L"レベルの信号が与えら
れている。PMOSトランジスタP12、P13はソース−基板間
のダイオードによりPMOSトランジスタP12、P13、P14の
基板であるＮウェルB1は3V付近まで上昇しているため、
PMOSトランジスタP12、P13は相対的に基板の方が高い電
位となり共にオン状態となる。その結果出力端子８は
“H"レベル（3V）の信号を出力する。

第６図はイネーブル信号入力端子２に“H"レベルの信
号が入力されている場合の信号入力端子１に与える電位
をINとしてINを０→3V（Ｌ→Ｈ）と変化させた場合の出
力端子８の電位OUT、PMOSトランジスタP1のゲート電位S
21、NMOSトランジスタN1のゲート電位S22、PMOSトラン
ジスタP12、P13のゲート電位S23、フローティング状態
のＮウェルB1の電位である。図のように信号入力端子１
に与えられる信号INが“L"レベルで出力端子８はOUTと
して“L"レベル、信号INが“H"レベルで出力端子８はOU
Tとして“H"レベルの信号を出力している。

以上本発明第２の実施の形態による出力回路によれ
ば、各信号入力端子に加えられる入力信号に対しては従
来の出力回路と同様の出力信号を出力端子８に出力す
る。また出力端子８に電源端子６の電位（3V）よりも高
い電位（5V）が外部回路などより入力されてもPMOSトラ
ンジスタP25の働きによりPMOSトランジスタP12、P13等
の基板であるのＮウェルB1がPMOSトランジスタP12、P13
のゲート電位と同電位である5Vまで上昇する。このこと
によりPMOSトランジスタP12、P13は第１の実施の形態よ
りさらに安定した動作を行ない出力端子８から電源端子
６へリーク電流が流れてしまうことをより確実に防ぐこ
とができる。またNMOSトランジスタN11によって２入力N
AND回路４を通してリーク電流が流れてしまう恐れもな
くなる。

第７図は本発明第３の実施の形態の出力回路を示す回
路図である。なお第１図、第２図と共通する部分には同
一の符号を付してある。以下、第３図を用いて本発明の
出力回路について説明する。

信号入力端子１は２入力NAND回路４、２入力NOR回路
５のそれぞれ一方の入力端子及びNMOSトランジスタN75
のゲート電極に接続され、イネーブル信号入力端子２は
２入力NAND回路４の他方の入力端子、インバータ回路３
の入力端子及びNMOSトランジスタN76のゲート電極に接
続されている。インバータ回路３の出力端子は２入力NO
R回路５の他方の入力端子に接続されている。２入力NAN
D回路４の出力端子はPMOSトランジスタ６のゲート電
極、NMOSトランジスタN11のソースに接続されている。P
MOSトランジスタP1のソースは電源端子６（3V）に、ド
レインはPMOSトランジスタP12のソース及びPMOSトラン
ジスタP13のソースに接続されている。NMOSトランジス
タN11のドレインはPMOSトランジスタP12及びP13のゲー
ト電極、及びPMOSトランジスタP14のソース、NMOSトラ
ンジスタN74のドレインと接続されている。NMOSトラン
ジスタN74のソースはNMOSトランジスタN75のドレインと
接続されている。NMOSトランジスタN75のソースはNMOS
トランジスタN76のドレインと、NMOSトランジスタN76の
ソースは接地端子７と接続されている。PMOSトランジス
タP12のドレインはPMOSトランジスタP12、P13及びP14の
基板であるフローティング状態のＮウェルB1に接続さ
れ、PMOSトランジスタP13のドレイン及びPMOSトランジ
スタP14のドレインは出力端子８に接続されている。PMO
SトランジスタP14のゲート電極は電源端子６（3V）に接
続されている。２入力NOR回路５の出力端子はNMOSトラ
ンジスタN1のゲート電極に接続され、NMOSトランジスタ
N1のソースは接地端子７とドレインはNMOSトランジスタ
N12のソースと接続されている。NMOSトランジスタN12の
ドレインは出力端子８、ゲート電極は電源端子６（3V）
に接続されている。なおPMOSトランジスタP1の基板は電
源端子６に接続されている。

次にこの回路の動作について説明する。

まずイネーブル信号入力端子２に入力信号として“L"
レベルの信号が入力された場合、２入力NAND回路４の出
力は“H"レベルとなりPMOSトランジスタP1はオフ状態と
なる。またインバータ回路３を介して“H"レベルの信号
が２入力NOR回路５に入力されるため２入力NOR回路５の
出力は“L"レベルとなりNMOSトランジスタN1はオフ状態
となる。このようにイネーブル信号入力端子２への入力
信号が“L"レベルの場合、PMOSトランジスタP1、NMOSト
ランジスタN1がともにオフ状態となり出力端子８は信号
入力端子１への入力信号に係わらずフローティングの状
態となる。

この状態で出力端子８に対して外部の電源端子等より
5Vが印加された場合（例えば出力端子８が接続されてい
るバスが5Vになった場合など）、PMOSトランジスタP1
3、P14のドレイン−基板間のダイオードに順方向の電圧
が加わることになり、このダイオードに電流が流れるこ
とによりPMOSトランジスタP13、P14の基板であるＮウェ
ルB1が5V付近まで上昇する。ＮウェルB1が5V付近まで上
昇した結果、PMOSトランジスタP14のゲート電位は3Vで
あるため基板電位の方が相対的に高くなりPMOSトランジ
スタP14がオン状態になる。PMOSトランジスタP14がオン
状態になるためPMOSトランジスタP14はソースも出力端
子８に印加された電圧（5V）となり、このPMOSトランジ
スタP14のソースに接続されているPMOSトランジスタP1
2、P13のゲート電位も5Vとなる。PMOSトランジスタP1
2、P13のゲート電位が5VとなるとPMOSトランジスタP1
2、P13はオフ状態となる。そのため出力端子８に与えら
れた5VがPMOSトランジスタP1に伝わりP1の基板を通して
リーク電流が流れてしまうことはない。またこのPMOSト
ランジスタP12、P13の基板であるＮウェルB1はフローテ
ィング状態であるためPMOSトランジスタP12、P13のドレ
イン−基板間のダイオードにより電源端子６にリーク電
流が流れてしまう心配もない。

またPMOSトランジスタP14のソース部分と２入力NAND
回路４の出力の間にはNMOSトランジスタN11が存在す
る。出力端子８がフローティングとなる場合は２入力NA
ND回路４の出力は“H"レベルであるため、NMOSトランジ
スタN11はそのゲート電位とソース電位が同一となりオ
フ状態になる。よって出力端子８に与えられた5VがPMOS
トランジスタN14を介して２入力NAND回路４の出力端子
に与えられてしまうこともない。つまり２入力NAND回路
４の内部に含まれるトランジスタを通してリーク電流が
流れてしまう恐れもなくなる。

またこの回路構成ではPMOSトランジスタP14のソース
つまり出力端子に5Vが加えられた場合に5Vとなる部分に
NMOSトランジスタN74、N75、N76が接続されている。こ
の場合出力端子８から接地端子７へのリーク電流が考え
られる。しかしイネーブル信号入力端子２に与えられる
信号が“L"レベルの場合、NMOSトランジスタN76は常に
オフ状態となっている。そのため信号入力端子１に与え
られる信号が“H"レベルに変化してNMOSトランジスタN7
5がオン状態になってもイネーブル信号入力端子２に与
えられる信号が“L"レベルであるかぎり出力端子８から
トランジスタP14→N74→N75→N76という順路で接地端子
７にリーク電流が流れてしまうことはありえない。

つぎにイネーブル信号入力端子２に入力信号として
“H"レベルの信号が入力された場合、信号入力端子１に
入力信号として“L"レベルの信号が入力されると２入力
NAND回路４の出力は“H"レベルとなりPMOSトランジスタ
P1はオフ状態となる。２入力NOR回路５はどちらの入力
端子にも“L"レベルの信号が入力されるため、出力は
“H"レベルとなりNMOSトランジスタN1はオン状態とな
る。その結果出力端子８は“L"レベルの信号を出力す
る。

信号入力端子１に入力信号として“H"レベルの信号が
入力されると２入力NAND回路４の出力は“L"レベルとな
りPMOSトランジスタP1はオン状態となる。２入力NOR回
路５の出力は“L"レベルとなりNMOSトランジスタN1はオ
フ状態となる。またNMOSトランジスタN11はオン状態で
あるためPMOSトランジスタP12、P13のゲート電極には２
入力NAND回路４の出力である“L"レベルの信号が与えら
れている。PMOSトランジスタP12、P13のソース−基板間
のダイオードによりPMOSトランジスタP12、P13、P14の
基板であるＮウェルは3V付近まで上昇しているため、PM
OSトランジスタP12、P13共にオン状態となる。その結果
出力端子８は“H"レベル（3V）の信号を出力する。

ここでイネーブル信号入力端子２に入力信号として
“H"レベルの信号が与えられており、信号入力端子１に
与えられる入力信号が“L"から“H"レベルへと変化する
場合を考えて、NMOSトランジスタN74は常にオン状態、N
MOSトランジスタN75のゲート電位は入力信号INの変化に
応じて“L"→“H"レベルへと変化する。またNMOSトラン
ジスタN76はイネーブル信号入力端子２に与えられてい
る信号が“H"レベルのためオン状態である。NMOSトラン
ジスタN75のゲート電位が“H"レベルへと変化するとNMO
SトランジスタN75はオン状態となりNMOSトランジスタN7
4、N75共にオン状態となるためPMOSトランジスタP13の
ゲートに与えられる電位が２入力NAND回路４、NMOSトラ
ンジスタN11を介さずに“H"→“L"レベルへと変化す
る。つまりネーブル信号入力端子２に入力信号として
“H"レベルの信号が与えられており、信号入力端子１に
与えられる入力信号が“L"から“H"レベルへと変化する
場合、PMOSトランジスタP13のオフ状態→オン状態の動
作が第１、第２の実施の形態よりも高速になる。

以上本発明第３の実施の形態による出力回路によれ
ば、各入力端子に与えられる入力信号に対しては従来の
出力回路と同様の出力信号を出力端子８に出力する。ま
た出力端子８に電源端子６の電位（3V）よりも高い電位
（5V）が外部回路などより入力されてもPMOSトランジス
タP12、P13、P14の基板であるＮウェル（B1）が5V付近
まで上昇することによりPMOSトランジスタP12、P13がオ
フ状態となり出力端子８から電源端子６へリーク電流が
流れてしまうことを防ぐことができる。またNMOSトラン
ジスタN11によって２入力NAND回路４を通してリーク電
流が流れてしまう恐れもなくなる。

またイネーブル入力信号端子２に与えられる信号が
“H"レベルで、信号入力端子１に与えられる入力信号が
“L"→“H"レベルへと変化する（つまり出力レベルが
“L"→“H"レベルへと変化する）場合、PMOSトランジス
タP13のゲートに与えられる電位が２入力NAND回路４、N
MOSトランジスタN11を介さずに“H"→“L"レベルへと変
化するのでPMOSトランジスタP13のオフからオン状態へ
の変化がより速くなり出力信号の変化もより高速にな
る。

またこの回路構成ではイネーブル信号端子２に与えら
れる信号が“L"レベルの場合、NMOSトランジスタN76は
常にオフ状態となっている。そのため入力信号端子１に
与えられる信号が“H"レベルに変化してもイネーブル信
号端子２に与えられる信号が“L"レベルであるかぎり出
力端子８から接地端子７にリーク電流が流れてしまうこ
とはあり得ない。

なお本発明の実施の形態は本文中説明したようなトラ
イステートの出力回路に限定されるものではなく、通常
のプッシュプル出力回路に用いても同様の効果を奏する
ものである。また第１図、第２図におけるNMOSトランジ
スタN12及び第７図におけるNMOSトランジスタN12、N74
は出力端子８への5Vの電圧印加により他の端子が破壊さ
れる恐れを防ぐためのもので、他の素子が5Vで破壊され
る恐れがなければ、削除してもリーク電流を抑える効果
は何ら支障はない。

産業上の利用性 このように本発明にかかる発明は半導体装置の出力回
路として、特に5V系−3V系のインターフェース部分等に
用いられる出力回路として用いるのに適している。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−65135（ＪＰ，Ａ) 特開 平７−202678（ＪＰ，Ａ) 特開 平７−297701（ＪＰ，Ａ) 特開 平８−8715（ＪＰ，Ａ) 特開 平６−216752（ＪＰ，Ａ) 特開 平８−237102（ＪＰ，Ａ) 特開2001−211064（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/00

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】第１のノードに接続されたゲートと、第１
   の電源端子に接続された一方の端子と、第２のノードに
   接続された他方の端子と、前記第１の電源端子に接続さ
   れた基板端子を有する第１のMOSトランジスタと、 第３のノードに接続されたゲートと、前記第２のノード
   に接続された一方の端子と、出力端子に接続された他方
   の端子と、フローティング状態である第４のノードに接
   続された基板端子を有する第２のMOSトランジスタと、 前記第１の電源端子に接続されたゲートと、前記第３の
   ノードに接続された一方の端子と、前記出力端子に接続
   された他方の端子と、前記第４のノードに接続された基
   板端子を有する第３のMOSトランジスタと、 前記第１の電源端子に接続されたゲートと、前記第１の
   ノードに接続された一方の端子と、前記第３のノードに
   接続された他方の端子とを有する第４のMOSトランジス
   タとを有することを特徴とする出力回路。
2. 【請求項２】前記第３のノードに接続されたゲートと、
   前記第２のノードに接続された一方の端子と、前記第４
   のノードに接続された他方の端子と、前記第４のノード
   に接続された基板端子を有する第５のMOSトランジスタ
   を有することを特徴とする請求項１記載の出力回路。
3. 【請求項３】前記第１の電源端子に接続されたゲート
   と、前記第４のノードに接続された一方の端子と、前記
   出力端子に接続された他方の端子と、前記第４のノード
   に接続された基板端子を有する第５のMOSトランジスタ
   を有することを特徴とする請求項１記載の出力回路。
4. 【請求項４】前記第３のノードに接続されたゲートと、
   前記第２のノードに接続された一方の端子と、前記第４
   のノードに接続された他方の端子と、前記第４のノード
   に接続された基板端子を有する第５のMOSトランジスタ
   と、前記第１の電源端子に接続されたゲートと、前記第
   ４のノードに接続された一方の端子と、前記出力端子に
   接続された他方の端子と、前記第４のノードに接続され
   た基板端子を有する第６のMOSトランジスタとを有する
   ことを特徴とする請求項１記載の出力回路。
5. 【請求項５】第１の入力信号が与えられる第１の入力信
   号端子と、第２の入力信号が与えられる第２の入力信号
   端子と、第１のノードに接続されたゲートと、第１の電
   位を持つ第１の電源端子に接続された一方の端子と、第
   ２のノードに接続された他方の端子と、前記第１の電位
   を持つ第１の電源端子に接続された基板端子を有する第
   １のMOSトランジスタと、 第３のノードに接続されたゲートと、前記第２のノード
   に接続された一方の端子と、出力端子に接続された他方
   の端子と、フローティング状態の第４のノードに接続さ
   れた基板端子を有する第２のMOSトランジスタと、 前記第１の電位を持つ第１の電源端子に接続されたゲー
   トと、前記第３のノードに接続された一方の端子と、前
   記出力端子に接続された他方の端子と、前記第４のノー
   ドに接続された基板端子を有する第３のMOSトランジス
   タと、 前記第１の電源端子に接続されたゲートと、前記第１の
   ノードに接続された一方の端子と、前記第３のノードに
   接続された他方の端子とを有する第４のMOSトランジス
   タと、 前記第１の入力端子に接続されたゲートと、前記第３の
   ノードに接続された一方の端子と、第５のノードに接続
   された他方の端子と、第２の電位を持つ第２の電源端子
   に接続された基板端子とを有する第５のMOSトランジス
   タと、 前記第２の入力端子に接続されたゲートと、前記第５の
   ノードに接続された一方の端子と、前記第２の電位を持
   つ第２の電源端子に接続された他方の端子と、前記第２
   の電位を持つ第２の電源端子に接続された基板端子とを
   有する第６のMOSトランジスタを有することを特徴とす
   る出力回路。
6. 【請求項６】前記第３のノードに接続されたゲートと、
   第２のノードに接続された一方の端子と、前記第４のノ
   ードに接続された他方の端子と、該第４のノードに接続
   された基板端子を有する第７のMOSトランジスタを有す
   ることを特徴とする請求項５記載の出力回路。
7. 【請求項７】前記第１の電位を持つ第１の電源端子に接
   続されたゲートと、前記第４のノードに接続された一方
   の端子と、前記出力端子に接続された他方の端子と、前
   記第４のノードに接続された基板端子を有する第７のMO
   Sトランジスタを有することを特徴とする請求項５記載
   の出力回路。
8. 【請求項８】前記第３のノードに接続されたゲートと、
   前記第２のノードに接続された一方の端子と、前記第４
   のノードに接続された他方の端子と、前記第４のノード
   に接続された基板端子を有する第７のMOSトランジスタ
   と、前記第１の電位を持つ第１の電源端子に接続された
   ゲートと、前記第４のノードに接続された一方の端子
   と、前記出力端子に接続された他方の端子と、前記第４
   のノードに接続された基板端子を有する第８のMOSトラ
   ンジスタを有することを特徴とする請求項５記載の出力
   回路。
9. 【請求項９】第１のノードに接続されたゲートと、第１
   の電源端子に接続された一方の端子と、第２のノードに
   接続された他方の端子を有する第１のMOSトランジスタ
   と、 前記第１の電源端子に接続されたゲートと、前記第１の
   ノードに接続された一方の端子と、第３のノードに接続
   された他方の端子とを有する第２のMOSトランジスタと 前記第３のノードに接続されたゲートと、前記第２のノ
   ードに接続された一方の端子と、出力端子に接続された
   他方の端子とを有するフローティング状態のウェル内に
   形成された第３のMOSトランジスタと、 前記第１の電源端子に接続されたゲートと、前記第３の
   ノードに接続された一方の端子と、前記出力端子に接続
   された他方の端子を有する前記フローティング状態のウ
   ェル内に形成された第４のMOSトランジスタとを有する
   ことを特徴とする出力回路。
10. 【請求項１０】前記第３のノードに接続されたゲート
    と、前記第２のノードに接続された一方の端子と、前記
    フローティング状態のウェルに接続された他方の端子と
    を有する前記フローティング状態のウェル内に形成され
    た第５のMOSトランジスタを有することを特徴とする請
    求項９記載の出力回路。
11. 【請求項１１】前記第１の電源端子に接続されたゲート
    と、前記フローティング状態のウェルに接続された一方
    の端子と、前記出力端子に接続された他方の端子とを有
    する前記フローティング状態のウェル内に形成された第
    ５のMOSトランジスタを有することを特徴とする請求項
    ９記載の出力回路。
12. 【請求項１２】前記第３のノードに接続されたゲート
    と、前記第２のノードに接続された一方の端子と、前記
    フローティング状態のウェルに接続された他方の端子と
    を有する前記フローティング状態のウェル内に形成され
    た第５のMOSトランジスタと、前記第１の電源端子に接
    続されたゲートと、前記フローティング状態のウェルに
    接続された一方の端子と、前記出力端子に接続された他
    方の端子とを有する前記フローティング状態のウェル内
    に形成された第６のMOSトランジスタを有することを特
    徴とする請求項９記載の出力回路。
13. 【請求項１３】第１の入力信号が与えられる第１の入力
    信号端子と、第２の入力信号が与えられる第２の入力信
    号端子と、第１のノードに接続されたゲートと、第１の
    電位を持つ第１の電源端子に接続された一方の端子と、
    第２のノードに接続された他方の端子とを有する第１の
    MOSトランジスタと、 前記第１の電源端子に接続されたゲートと、前記第１の
    ノードに接続された一方の端子と、第３のノードに接続
    された他方の端子とを有する第２のMOSトランジスタ
    と、 前記第３のノードに接続されたゲートと、前記第２のノ
    ードに接続された一方の端子と、出力端子に接続された
    他方の端子とを有する前記フローティング状態のウェル
    内に形成された第３のMOSトランジスタと、 前記第１の電位を持つ第１の電源端子に接続されたゲー
    トと、前記第３のノードに接続された一方の端子と、前
    記出力端子に接続された他方の端子とを有する前記フロ
    ーティング状態のウェル内に形成された第４のMOSトラ
    ンジスタと、 前記第１の入力端子に接続されたゲートと、前記第３の
    ノードに接続された一方の端子と、第４のノードに接続
    された他方の端子とを有する第５のMOSトランジスタ
    と、 前記第２の入力端子に接続されたゲートと、前記第４の
    ノードに接続された一方の端子と、前記第２の電位を持
    つ第２の電源端子に接続された他方の端子とを有する第
    ６のMOSトランジスタを有することを特徴とする出力回
    路。
14. 【請求項１４】前記第３のノードに接続されたゲート
    と、第２のノードに接続された一方の端子と、前記フロ
    ーティング状態のウェル内に接続された他方の端子とを
    有する前記フローティング状態のウェル内に形成された
    第７のMOSトランジスタを有することを特徴とする請求
    項13記載の出力回路。
15. 【請求項１５】前記第１の電位を持つ第１の電源端子に
    接続されたゲートと、前記フローティング状態のウェル
    に接続された一方の端子と、前記出力端子に接続された
    他方の端子とを有する前記フローティング状態のウェル
    内に形成された第７のMOSトランジスタを有することを
    特徴とする請求項13記載の出力回路。
16. 【請求項１６】前記第３のノードに接続されたゲート
    と、前記第２のノードに接続された一方の端子と、前記
    フローティング状態のウェルに接続された他方の端子と
    を有する前記フローティング状態のウェル内に形成され
    た第７のMOSトランジスタと、前記第１の電位を持つ第
    １の電源端子に接続されたゲートと、前記フローティン
    グ状態のウェルに接続された一方の端子と、前記出力端
    子に接続された他方の端子とを有する前記フローティン
    グ状態のウェル内に形成された第８のMOSトランジスタ
    を有することを特徴とする請求項13記載の出力回路。