JP3395470B2 - Method for manufacturing thin film semiconductor device - Google Patents
Method for manufacturing thin film semiconductor deviceInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明はボトムゲート型の薄
膜トランジスタを集積形成した薄膜半導体装置の製造方
法に関する。より詳しくは、薄膜トランジスタに設けら
れるソース領域及びドレイン領域の保護技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film semiconductor device in which bottom gate type thin film transistors are integrated. More specifically, the present invention relates to a technique for protecting a source region and a drain region provided in a thin film transistor.
【0002】[0002]
【従来の技術】図5を参照して、従来の薄膜半導体装置
に形成されたボトムゲート型の薄膜トランジスタを簡潔
に説明する。ガラス等からなる絶縁基板201の上に金
属又はドープトシリコンからなるゲート電極202がパ
タニング形成されている。このゲート電極202を被覆
する様に酸化シリコン等からなるゲート絶縁膜203が
形成されている。ゲート絶縁膜203の上にはアイラン
ド状にパタニングされた多結晶シリコン等からなる半導
体薄膜204が形成されており、ボトムゲート型薄膜ト
ランジスタの活性層となる。半導体薄膜204の上には
チャネル領域Chを被覆する様にエッチングストッパ2
05がパタニング形成されている。このエッチングスト
ッパ205は例えば酸化シリコンからなる。さらに半導
体薄膜204に重ねて不純物を高濃度に含むシリコン
(ドープトシリコン)を成膜し、これを所定の形状にパ
タニングしてソース電極206及びドレイン電極207
に加工する。エッチングストッパ205はドープトシリ
コンをエッチングする際、その直下に位置するチャネル
領域Chを保護する。2. Description of the Related Art A bottom gate type thin film transistor formed in a conventional thin film semiconductor device will be briefly described with reference to FIG. A gate electrode 202 made of metal or doped silicon is patterned on an insulating substrate 201 made of glass or the like. A gate insulating film 203 made of silicon oxide or the like is formed so as to cover the gate electrode 202. On the gate insulating film 203, a semiconductor thin film 204 made of polycrystalline silicon or the like which is patterned in an island shape is formed and becomes an active layer of a bottom gate type thin film transistor. The etching stopper 2 is formed on the semiconductor thin film 204 so as to cover the channel region Ch.
The pattern 05 is formed. The etching stopper 205 is made of, for example, silicon oxide. Further, silicon (doped silicon) containing a high concentration of impurities is formed on the semiconductor thin film 204 and patterned to a predetermined shape to form a source electrode 206 and a drain electrode 207.
To process. The etching stopper 205 protects the channel region Ch located immediately below it when the doped silicon is etched.
【0003】[0003]
【発明が解決しようとする課題】図5に示したボトムゲ
ート型の薄膜トランジスタでは、最終工程でソース電極
206及びドレイン電極207が形成されるまで、半導
体薄膜204の表面はチャネル領域Chを除き露出した
ままになっている。この為、後工程で行なわれる種々の
プロセス(レジスト剥離、レジストアッシング、エッチ
ング、プラズマ成膜等)によって、半導体薄膜の表面が
エッチングを受けたり酸化される。これにより、半導体
薄膜の膜厚が本来よりも薄くなりソース/ドレイン抵抗
の増加や電極とのコンタクト不良、プラズマダメージ等
が発生し、特性劣化の原因になっている。又、半導体薄
膜204にイオンインプランテーションやイオンシャワ
ーで不純物イオンをドーピングする場合には、半導体薄
膜の表面が露出している為汚染されやすくなり、同じく
薄膜トランジスタの特性劣化をもたらしていた。In the bottom gate type thin film transistor shown in FIG. 5, the surface of the semiconductor thin film 204 is exposed except for the channel region Ch until the source electrode 206 and the drain electrode 207 are formed in the final step. It remains. Therefore, the surface of the semiconductor thin film is etched or oxidized by various processes (resist stripping, resist ashing, etching, plasma film formation, etc.) performed in the subsequent steps. As a result, the thickness of the semiconductor thin film becomes thinner than it should be, causing an increase in source / drain resistance, contact failure with the electrode, plasma damage, etc., which causes characteristic deterioration. In addition, when the semiconductor thin film 204 is doped with impurity ions by ion implantation or ion shower, the surface of the semiconductor thin film is exposed, so that the semiconductor thin film is easily contaminated, and similarly the characteristics of the thin film transistor are deteriorated.
【0004】[0004]
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明によ
れば薄膜半導体装置は以下の工程により製造される。先
ず、ゲート形成工程を行ない、絶縁基板にゲート電極を
パタニング形成する。次に半導体形成工程を行ない、該
ゲート電極を被覆する様にゲート絶縁膜を成膜し、さら
にその上に半導体薄膜を成膜してボトムゲート型の薄膜
トランジスタの活性層を設ける。続いて保護工程を行な
い、該ゲート電極の直上に規定される半導体薄膜のチャ
ネル領域に整合してイオン阻止性のストッパ膜をパタニ
ング形成すると共に、該半導体薄膜の表面を被覆するイ
オン透過性の保護被膜を形成する。次いでドーピング工
程を行ない、該ストッパ膜をマスクとし且つ該保護被膜
を介して不純物イオンを電界加速で該半導体薄膜にドー
ピングし薄膜トランジスタのソース領域及びドレイン領
域を形成する。この後該半導体薄膜を該保護被膜により
物理的及び化学的に保護した状態で、該半導体薄膜のエ
ッチング処理を行ってパタニングし、個々の薄膜トラン
ジスタに分離するパタニング工程を行う。好ましくは、
前記保護工程はストッパ膜及び保護被膜としてSiO2
を用い、且つストッパ膜に対する保護被膜の膜厚比を1
/5以下に制御する。又好ましくは、前記保護工程は保
護被膜として膜厚が5nm〜50nmのSiO2を用いる。
さらに好ましくは、パタニング工程の後、該半導体薄膜
を該保護被膜により物理的及び化学的に保護した状態
で、半導体薄膜のレーザアニール処理、パシベーション
膜の成膜処理及びパシベーション膜のコンタクトホール
開口処理を含む後工程を行なう。Means for Solving the Problems In order to solve the above-mentioned problems of the conventional technique, the following means were taken. That is, according to the present invention, the thin film semiconductor device is manufactured by the following steps. First, a gate forming step is performed to form a gate electrode by patterning on an insulating substrate. Next, a semiconductor forming step is performed, a gate insulating film is formed so as to cover the gate electrode, and a semiconductor thin film is further formed thereon to provide an active layer of a bottom gate type thin film transistor. Subsequently, a protection step is performed to form an ion blocking stopper film in alignment with the channel region of the semiconductor thin film defined immediately above the gate electrode, and to protect the surface of the semiconductor thin film from ion permeability. Form a film. Then, a doping process is performed to dope the semiconductor thin film with the stopper film as a mask and through the protective film by accelerating the electric field to form a source region and a drain region of the thin film transistor. After this, the semiconductor thin film is coated with the protective coating.
While physically and chemically protected, the semiconductor thin film
Patterning is performed by applying a
Perform the patterning process to separate into transistors. Preferably,
In the protection process, SiO 2 is used as a stopper film and a protective film.
And the film thickness ratio of the protective film to the stopper film is 1
Control to / 5 or less. Further, preferably, in the protection step, SiO 2 having a film thickness of 5 nm to 50 nm is used as a protective film.
More preferably, after the patterning step, the semiconductor thin film is physically and chemically protected by the protective coating.
In, a step after including semiconductors laser annealing process of the thin film, the contact hole opening process of the film formation process and the passivation film of the passivation film.
【0005】本発明はアクティブマトリクス型表示装置
の製造方法を包含する。即ち、本発明によればアクティ
ブマトリクス型の表示装置は以下の工程により製造され
る。先ずゲート形成工程を行ない、一方の絶縁基板にゲ
ート電極をパタニング形成する。次に半導体形成工程を
行ない、該ゲート電極を被覆する様にゲート絶縁膜を予
め成膜し、さらにその上に半導体薄膜を成膜してボトム
ゲート型の薄膜トランジスタの活性層を設ける。続いて
保護工程を行ない、該ゲート電極の直上に規定される半
導体薄膜のチャネル領域に整合してイオン阻止性のスト
ッパ膜をパタニング形成すると共に、該半導体薄膜の表
面を被覆するイオン透過性の保護被膜を形成する。さら
にドーピング工程を行ない、該ストッパ膜をマスクとし
且つ該保護被膜を介して不純物イオンを電界加速で該半
導体薄膜にドーピングし該薄膜トランジスタのソース領
域及びドレイン領域を形成する。次いで該半導体薄膜を
該保護被膜により物理的及び化学的に保護した状態で、
該半導体薄膜のエッチング処理を行ってパタニングし、
個々の薄膜トランジスタに分離するパタニング工程を行
う。この後画素形成工程を行ない、該ドレイン領域に接
続して画素電極を形成する。最後に組立工程を行ない、
予め対向電極が形成された他方の絶縁基板を所定の間隙
を介して該一方の絶縁基板に接合し、且つ該間隙に電気
光学物質を配する。The present invention includes a method of manufacturing an active matrix type display device. That is, according to the present invention, the active matrix type display device is manufactured by the following steps. First, a gate forming step is performed to form a gate electrode on one insulating substrate by patterning. Next, a semiconductor forming step is performed, a gate insulating film is formed in advance so as to cover the gate electrode, and a semiconductor thin film is further formed thereon to provide an active layer of a bottom gate type thin film transistor. Subsequently, a protection step is performed to form an ion blocking stopper film in alignment with the channel region of the semiconductor thin film defined immediately above the gate electrode, and to protect the surface of the semiconductor thin film from ion permeability. Form a film. Further, a doping process is performed, and the semiconductor thin film is doped with impurity ions by electric field acceleration through the protective film using the stopper film as a mask to form a source region and a drain region of the thin film transistor. Then the semiconductor thin film
In a state of being physically and chemically protected by the protective film,
The semiconductor thin film is subjected to etching treatment and patterning,
Performs a patterning process that separates individual thin film transistors.
U After that, a pixel forming step is performed to connect to the drain region to form a pixel electrode. Finally, the assembly process is performed,
The other insulating substrate on which the counter electrode is formed in advance is bonded to the one insulating substrate through a predetermined gap, and the electro-optical material is arranged in the gap.
【0006】本発明によれば、ボトムゲート型の薄膜ト
ランジスタのソース領域及びドレイン領域を保護する様
に酸化シリコン等からなる保護被膜を形成している。こ
れにより、イオンドーピング時の汚染の防止及び後工程
で行なわれるプロセスでの耐エッチング性や耐酸化性を
向上させ、トランジスタ特性の安定化を図る。According to the present invention, the protective film made of silicon oxide or the like is formed so as to protect the source region and the drain region of the bottom gate type thin film transistor. This prevents contamination during ion doping, improves etching resistance and oxidation resistance in a process performed in a later step, and stabilizes transistor characteristics.
【0007】[0007]
【発明の実施の形態】以下図面を参照して本発明の好適
な実施形態を詳細に説明する。図1は本発明にかかる薄
膜半導体装置製造方法を示す工程図である。先ず工程
(a)で、ガラス又は石英等からなる透明な絶縁基板1
の上にゲート電極2をパタニング形成する。このゲート
電極2はモリブデンやタンタル等の金属材料からなり、
場合によっては表面を陽極酸化処理しても良い。金属材
料に代えてシリコンに不純物を高濃度で拡散し低抵抗化
した所謂ドープトシリコンを用いても良い。さらにゲー
ト電極2を被覆する様にゲート絶縁膜3を成膜する。こ
のゲート絶縁膜3は例えばプラズマCVD法によりSi
O2 やSiNx を堆積する。ゲート絶縁膜3はこれらの
絶縁材料の単層構造又は多層構造とする事ができる。ゲ
ート絶縁膜3の上に多結晶シリコンからなる半導体薄膜
4を形成する。具体的には、プラズマCVD法で非晶質
シリコンを成膜した後、エキシマレーザ光を照射して多
結晶シリコンに転換する。エキシマレーザ光は半導体薄
膜4にのみ選択的に吸収され瞬時にこれを溶融する。冷
却過程で再結晶化が生じ、非晶質シリコンは多結晶シリ
コンに転換される。この方法を用いれば低温プロセスで
高性能な多結晶シリコンからなる半導体薄膜4を絶縁基
板1上に成膜できる。さらに半導体薄膜4の上に酸化シ
リコン等からなる酸化膜5を成膜する。BEST MODE FOR CARRYING OUT THE INVENTION Preferred embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a process diagram showing a method of manufacturing a thin film semiconductor device according to the present invention. First, in step (a), a transparent insulating substrate 1 made of glass, quartz or the like is used.
The gate electrode 2 is patterned on the above. This gate electrode 2 is made of a metal material such as molybdenum or tantalum,
In some cases, the surface may be anodized. So-called doped silicon in which impurities are diffused into silicon at a high concentration to reduce resistance may be used instead of the metal material. Further, a gate insulating film 3 is formed so as to cover the gate electrode 2. The gate insulating film 3 is formed of Si by plasma CVD, for example.
Deposit O 2 and SiN x . The gate insulating film 3 can have a single layer structure or a multilayer structure of these insulating materials. A semiconductor thin film 4 made of polycrystalline silicon is formed on the gate insulating film 3. Specifically, after forming amorphous silicon by a plasma CVD method, excimer laser light is irradiated to convert the amorphous silicon into polycrystalline silicon. The excimer laser light is selectively absorbed only by the semiconductor thin film 4 and instantly melts it. Recrystallization occurs during the cooling process and the amorphous silicon is converted into polycrystalline silicon. By using this method, the semiconductor thin film 4 made of high-performance polycrystalline silicon can be formed on the insulating substrate 1 by a low temperature process. Further, an oxide film 5 made of silicon oxide or the like is formed on the semiconductor thin film 4.
【0008】工程(b)に進み、酸化膜5を所定の形状
にパタニングしてストッパ膜6に加工する。このストッ
パ膜6はゲート電極2の直上に規定される半導体薄膜4
のチャネル領域Chに整合してパタニングされる。具体
的には、透明な絶縁基板1の裏面からゲート電極2をマ
スクとしてオーバー露光を行ない、セルフアライメント
でチャネル領域Chに整合するストッパ膜6のパタンを
設ける。例えばフォトレジストを裏面露光でパタニング
し、これをマスクとして酸化膜5をエッチングすればス
トッパ膜6が得られる。ストッパ膜6は不純物イオンを
阻止する為に十分な膜厚を有している。例えば、後工程
でP+を加速電圧100kVでドーピングする場合、スト
ッパ膜6は少なくとも500nmの厚みが必要である。B
+をドーピングする場合にはこれをブロックする為少な
くとも1500nmの厚みが必要である。なお、本例では
ストッパ膜6は二酸化シリコン等の酸化膜で構成されて
いるが、本発明はこれに限られるものではない。イオン
阻止性を有する膜であれば材質は問わない。例えば、フ
ォトレジストをストッパ膜に用いる事もできる。但し、
フォトレジストを用いた場合には使用済みになった後除
去する必要がある。In step (b), the oxide film 5 is patterned into a predetermined shape to form the stopper film 6. This stopper film 6 is a semiconductor thin film 4 defined immediately above the gate electrode 2.
The patterning is performed in conformity with the channel region Ch of. Specifically, over-exposure is performed from the back surface of the transparent insulating substrate 1 using the gate electrode 2 as a mask, and a pattern of the stopper film 6 that aligns with the channel region Ch is provided by self-alignment. For example, the photoresist film is patterned by backside exposure, and the oxide film 5 is etched using this as a mask to obtain the stopper film 6. The stopper film 6 has a film thickness sufficient to prevent impurity ions. For example, when doping P + with an accelerating voltage of 100 kV in the subsequent step, the stopper film 6 needs to have a thickness of at least 500 nm. B
If + is doped, a thickness of at least 1500 nm is necessary to block this. In this example, the stopper film 6 is made of an oxide film such as silicon dioxide, but the present invention is not limited to this. The material is not limited as long as it is a film having an ion blocking property. For example, a photoresist can be used as the stopper film. However,
If a photoresist is used, it must be removed after it is used.
【0009】工程(c)に進み、半導体薄膜4の表面を
被覆する様に、イオン透過性の保護被膜7を形成する。
例えば、SiO2 ,SiNx ,SiNOx 等の絶縁物を
薄く堆積して保護被膜7とする。本例では、保護被膜7
として膜厚が5nm〜50nmのSiO2 を成膜している。
保護被膜7は半導体薄膜4の表面を保護する為少なくと
も5nm程度の厚み(好ましくは10nm以上)が必要であ
る。又、加速電圧にもよるが不純物イオンに対する透過
性を保証する為50nm以下の厚みである事が必要にな
る。本例ではストッパ膜6及び保護被膜7として何れも
SiO2 を用いている。この際、ストッパ膜6に対する
保護被膜7の膜厚比を1/5以下に制御すると、極めて
精度良く選択的なイオンドーピングが行なえる。即ち、
ストッパ膜6をマスクとし且つ保護被膜7を介して不純
物イオンを電界加速で半導体薄膜4にドーピングし、薄
膜トランジスタのソース領域S及びドレイン領域Dを形
成する。不純物イオンからブロックされたストッパ膜6
の直下にはチャネル領域Chが残される事になる。イオ
ンドーピングはイオンインプランテーション装置あるい
はイオンシャワー装置を用いて行なう事ができる。イオ
ンインプランテーションでは不純物を含む原料ガスをイ
オン化した後、質量分離にかけて目的種となる不純物イ
オンのみを抽出し、ビーム状にして半導体薄膜4を照射
する。一方、イオンシャワーでは不純物を含む原料ガス
をイオン化した後質量分離にかける事なくそのまま電界
加速して半導体薄膜4を全面に渡って照射する。イオン
インプランテーションに比べイオンシャワーは効率的に
イオンドーピングを行なえる。但し、質量分離を行なわ
ない分、目的種以外の汚染物イオンもドーピングされる
可能性がある。この点、少なくとも重金属イオンは保護
被膜7でブロックされる為、ソース領域S及びドレイン
領域Dの汚染を防げる。さらに、イオンドーピングを行
なった後エキシマレーザ光等を照射し半導体薄膜4を局
部的に加熱してドーピングされた不純物を活性化する。
この際、保護被膜7の厚みを適切に設定する事で(例え
ば50nm程度)レーザ光に対する反射防止膜として機能
する。この為、レーザ光のエネルギーを効率良く不純物
活性化に利用できる。さらに、レーザ光照射を行なうと
半導体薄膜4は瞬時に溶融する。この際、前工程のイオ
ンドーピングで水素等が半導体薄膜4に大量に注入され
ていると、これが突沸を起し所謂アブレーションが生じ
る可能性がある。保護被膜7はこのアブレーションに対
してもこれを防止する点で有効性がある。Proceeding to step (c), an ion-permeable protective film 7 is formed so as to cover the surface of the semiconductor thin film 4.
For example, an insulating material such as SiO 2 , SiN x , and SiNO x is thinly deposited to form the protective film 7. In this example, the protective film 7
As a film, SiO 2 having a film thickness of 5 nm to 50 nm is formed.
The protective film 7 needs to have a thickness of at least about 5 nm (preferably 10 nm or more) in order to protect the surface of the semiconductor thin film 4. Further, depending on the acceleration voltage, it is necessary to have a thickness of 50 nm or less in order to guarantee the permeability to impurity ions. In this example, SiO 2 is used for both the stopper film 6 and the protective film 7. At this time, if the film thickness ratio of the protective film 7 to the stopper film 6 is controlled to ⅕ or less, selective ion doping can be performed with extremely high accuracy. That is,
Impurity ions are doped into the semiconductor thin film 4 by electric field acceleration through the protective film 7 using the stopper film 6 as a mask to form a source region S and a drain region D of the thin film transistor. Stopper film 6 blocked from impurity ions
The channel region Ch will be left immediately below. Ion doping can be performed using an ion implantation device or an ion shower device. In the ion implantation, after the source gas containing impurities is ionized, only the impurity ions that are the target species are extracted by mass separation, and the semiconductor thin film 4 is irradiated with a beam. On the other hand, in the ion shower, the source gas containing impurities is ionized and then subjected to electric field acceleration without being subjected to mass separation to directly irradiate the semiconductor thin film 4 over the entire surface. Ion shower can perform ion doping more efficiently than ion implantation. However, since mass separation is not performed, contaminant ions other than the target species may be doped. In this respect, at least heavy metal ions are blocked by the protective film 7, so that contamination of the source region S and the drain region D can be prevented. Further, after performing ion doping, excimer laser light or the like is irradiated to locally heat the semiconductor thin film 4 to activate the doped impurities.
At this time, by appropriately setting the thickness of the protective film 7 (for example, about 50 nm), it functions as an antireflection film for laser light. Therefore, the energy of the laser light can be efficiently used for activating the impurities. Further, when the laser light irradiation is performed, the semiconductor thin film 4 is instantly melted. At this time, if a large amount of hydrogen or the like is injected into the semiconductor thin film 4 by the ion doping in the previous step, this may cause bumping and so-called ablation. The protective film 7 is effective in preventing this ablation as well.
【0010】工程(d)に進み、半導体薄膜4をアイラ
ンド状にパタニングし、個々の薄膜トランジスタを素子
領域毎に分離する。このアイランド化の為、半導体薄膜
4はエッチング処理に晒される。この際、保護被膜7は
エッチング液からソース領域及びドレイン領域Dを保護
可能である。さらに、ボトムゲート型の薄膜トランジス
タを被覆する様に酸化シリコン又は窒化シリコン等から
なるパシベーション膜8をプラズマCVD等で成膜す
る。この後半導体薄膜4の水素化の為所定のアニールを
施した後、フォトリソグラフィでパシベーション膜8の
上にコンタクトホールのパタンを形成する。このパタン
に沿ってパシベーション膜8及び保護被膜7をエッチン
グし、ソース領域S及びドレイン領域Dに連通するコン
タクトホール9を開口する。In step (d), the semiconductor thin film 4 is patterned in an island shape to separate individual thin film transistors into element regions. Due to this island formation, the semiconductor thin film 4 is exposed to an etching process. At this time, the protective film 7 can protect the source region and the drain region D from the etching solution. Further, a passivation film 8 made of silicon oxide or silicon nitride is formed by plasma CVD or the like so as to cover the bottom gate type thin film transistor. After that, after performing a predetermined annealing for hydrogenating the semiconductor thin film 4, a pattern of a contact hole is formed on the passivation film 8 by photolithography. The passivation film 8 and the protective film 7 are etched along this pattern, and contact holes 9 communicating with the source region S and the drain region D are opened.
【0011】最後に工程(e)に進み、パシベーション
膜8の上にアルミニウム、モリブデン、チタン、タング
ステン等の金属を成膜した後、所定の形状にパタニング
して配線電極10に加工する。この配線電極10は前述
したコンタクトホールを介して薄膜トランジスタのソー
ス領域Sに接続している。さらに、パシベーション膜8
の上にITO等の透明導電膜を成膜し、フォトリソグラ
フィ及びエッチングで所定の形状にパタニングし画素電
極11に加工する。以上により、表示用の薄膜半導体装
置が完成する。この後、アクティブマトリクス型の表示
パネルを組み立てる場合には、予め対向電極が形成され
た別の絶縁基板を所定の間隙を介して絶縁基板1に接合
し、且つこの間隙に液晶等の電気光学物質を配すれば良
い。Finally, in step (e), a metal such as aluminum, molybdenum, titanium, or tungsten is formed on the passivation film 8, and then patterned into a predetermined shape to form the wiring electrode 10. The wiring electrode 10 is connected to the source region S of the thin film transistor via the contact hole described above. Furthermore, the passivation film 8
A transparent conductive film such as ITO is formed on the above, patterned into a predetermined shape by photolithography and etching, and processed into the pixel electrode 11. As described above, the thin film semiconductor device for display is completed. After that, when assembling an active matrix type display panel, another insulating substrate having counter electrodes formed in advance is bonded to the insulating substrate 1 through a predetermined gap, and an electro-optical material such as liquid crystal is provided in the gap. Should be distributed.
【0012】以上の様に、本発明では薄い保護被膜7を
形成する事で、イオンドーピング時における半導体薄膜
4の汚染を防止する。汚染源としてはイオンインプラン
テーション装置やイオンシャワー装置のチャンバを構成
するアルミニウムやSUSが考えられる。又、これらの
装置のイオン源から直接汚染物質が打ち込まれる場合も
ある。さらに、保護被膜7を形成する事で、後工程での
ソース領域やドレイン領域のエッチングによる半導体薄
膜の膜厚減少、汚染、酸化等を防止する事ができる。As described above, in the present invention, the thin protective film 7 is formed to prevent the semiconductor thin film 4 from being contaminated during ion doping. As the pollution source, aluminum or SUS that constitutes the chamber of the ion implantation apparatus or the ion shower apparatus can be considered. Also, contaminants may be driven directly from the ion source of these devices. Further, by forming the protective film 7, it is possible to prevent the film thickness of the semiconductor thin film from being reduced, contamination, oxidation and the like due to the etching of the source region and the drain region in the subsequent process.
【0013】図2は薄膜半導体装置製造方法の参考例を
示す工程図である。先ず工程(a)で絶縁基板20の上
にゲート電極21を形成し、さらにその上にゲート絶縁
膜22、半導体薄膜23、酸化膜24を順に堆積する。
工程(b)に進み、酸化膜24をフォトリソグラフィ及
びエッチングでパタニングし、チャネル領域Chを保護
するストッパ25に加工する。次にイオンドーピングを
行ない、PやB等の不純物イオンを半導体薄膜23に打
ち込み、ソース領域S及びドレイン領域Dを形成する。
この後エキシマレーザ光を照射してソース領域S及びド
レイン領域Dにドーピングされた不純物を活性化する。
工程(c)に進み、半導体薄膜23をアイランド状にパ
タニングし、個々の薄膜トランジスタを素子領域毎に分
離する。さらにパシベーション膜26を成膜した後、フ
ォトリソグラフィ及びエッチングでコンタクトホール2
7を開口する。最後に工程(d)で、ソース領域Sに電
気接続する配線電極28及びドレイン領域Dに電気接続
する画素電極29をパタニング形成する。FIG. 2 is a process diagram showing a reference example of a method for manufacturing a thin film semiconductor device. First, in step (a), a gate electrode 21 is formed on an insulating substrate 20, and a gate insulating film 22, a semiconductor thin film 23, and an oxide film 24 are sequentially deposited on the gate electrode 21.
Proceeding to step (b), the oxide film 24 is patterned by photolithography and etching to be processed into the stopper 25 that protects the channel region Ch. Next, ion doping is performed and impurity ions such as P and B are implanted into the semiconductor thin film 23 to form the source region S and the drain region D.
Then, excimer laser light is irradiated to activate the impurities doped in the source region S and the drain region D.
Proceeding to step (c), the semiconductor thin film 23 is patterned in an island shape, and individual thin film transistors are separated for each element region. After forming the passivation film 26, the contact hole 2 is formed by photolithography and etching.
Open 7. Finally, in step (d), the wiring electrode 28 electrically connected to the source region S and the pixel electrode 29 electrically connected to the drain region D are formed by patterning.
【0014】しかしながら、上述した参考例では、ソー
ス領域S及びドレイン領域Dが保護被膜で覆われておら
ず、多結晶シリコン等からなる半導体薄膜23が剥き出
しの状態にある。この為、種々の問題が生じる。第1
に、イオンドーピング時に剥き出しの半導体薄膜に対
し、目的種となる不純物イオン以外にもイオンドーピン
グ装置の内部構造物の材料(アルミニウム、SUS等)
が副次的に打ち込まれ、汚染が生じる。第2に、ボトム
ゲート型の薄膜トランジスタを完成させるまで種々なプ
ロセスを経る為、剥き出しの半導体薄膜の表面が、レジ
スタ剥離剤やエッチング液、成膜時のプラズマ等によ
り、エッチングされたり、酸化したり、ダメージが入る
事で、薄膜トランジスタの電気特性を劣化させる。本発
明では、この様な2つの問題を解決する為、保護被膜で
半導体薄膜を覆う様にしている。However, in the above-described reference example, the source region S and the drain region D are not covered with the protective film, and the semiconductor thin film 23 made of polycrystalline silicon or the like is exposed. Therefore, various problems occur. First
In addition to the impurity ions that are the target species for the semiconductor thin film exposed during ion doping, the material of the internal structure of the ion doping apparatus (aluminum, SUS, etc.)
Is secondarily driven in and pollution occurs. Secondly, since various processes are performed until the bottom gate type thin film transistor is completed, the exposed surface of the semiconductor thin film may be etched or oxidized by a resist stripping agent, an etching solution, plasma at the time of film formation or the like. The damage causes deterioration of the electrical characteristics of the thin film transistor. In the present invention, in order to solve these two problems, the semiconductor thin film is covered with a protective film.
【0015】図3は、イオンドーピングに用いられるイ
オンシャワー装置の一例を示す模式図である。このイオ
ンシャワー装置はイオン源52と加速電極53とチャン
バ55とを備えている。チャンバ55内にはイオンドー
ピングの対象となる絶縁基板51が投入されている。絶
縁基板51の表面には半導体薄膜が予め成膜されてい
る。イオン源52から放射された不純物イオン54は加
速電極53で電界加速された後、質量分離を行なう事な
くシャワー状に広がって絶縁基板51の表面に照射され
る。この際、目的種となる不純物以外の汚染物質が半導
体薄膜に打ち込まれる可能性がある。これを防止する
為、本発明では半導体薄膜の表面を保護被膜で覆った状
態で、不純物イオン54をドーピングしている。FIG. 3 is a schematic view showing an example of an ion shower device used for ion doping. This ion shower device includes an ion source 52, an acceleration electrode 53, and a chamber 55. An insulating substrate 51 to be ion-doped is placed in the chamber 55. A semiconductor thin film is previously formed on the surface of the insulating substrate 51. The impurity ions 54 radiated from the ion source 52 are accelerated by the electric field by the acceleration electrode 53, and then spread in a shower shape without mass separation to be applied to the surface of the insulating substrate 51. At this time, contaminants other than the target species, such as impurities, may be implanted into the semiconductor thin film. In order to prevent this, according to the present invention, the impurity ions 54 are doped with the surface of the semiconductor thin film covered with a protective film.
【0016】最後に図4は、本発明に従って製造された
表示用薄膜半導体装置を駆動基板として組み立てられた
アクティブマトリクス表示装置の一例を示す模式的な斜
視図である。図示する様に、アクティブマトリクス表示
装置は、透明な絶縁基板101と同じく透明な対向絶縁
基板102と両者の間に保持された液晶103とを備え
たパネル構造を有する。絶縁基板101には画面部10
4と周辺部とが集積形成されている。周辺部は垂直駆動
回路105と水平駆動回路106とを含んでいる。又、
絶縁基板101の周辺部上端には外部接続用の端子部1
07が形成されている。端子部107は配線108を介
して垂直駆動回路105及び水平駆動回路106に接続
している。画面部104は行列状に交差したゲート配線
109及び信号配線110を含んでいる。各交差部には
画素電極111とこれをスイッチング駆動する薄膜トラ
ンジスタ112が形成されている。ゲート配線109は
垂直駆動回路105に接続し、信号配線110は水平駆
動回路106に接続している。薄膜トランジスタ112
のドレイン領域は対応する画素電極111に接続し、ソ
ース領域は対応する信号配線110に接続し、ゲート電
極は対応するゲート配線109に連続している。Finally, FIG. 4 is a schematic perspective view showing an example of an active matrix display device assembled using the thin film semiconductor device for display manufactured according to the present invention as a driving substrate. As shown in the figure, the active matrix display device has a panel structure including a transparent insulating substrate 101, a transparent opposite insulating substrate 102, and a liquid crystal 103 held between them. The screen portion 10 is provided on the insulating substrate 101.
4 and the peripheral portion are integrally formed. The peripheral portion includes a vertical drive circuit 105 and a horizontal drive circuit 106. or,
A terminal portion 1 for external connection is provided on the upper edge of the peripheral portion of the insulating substrate 101.
07 are formed. The terminal portion 107 is connected to the vertical drive circuit 105 and the horizontal drive circuit 106 via the wiring 108. The screen portion 104 includes gate wirings 109 and signal wirings 110 that intersect in a matrix. A pixel electrode 111 and a thin film transistor 112 for switching and driving the pixel electrode 111 are formed at each intersection. The gate wiring 109 is connected to the vertical driving circuit 105, and the signal wiring 110 is connected to the horizontal driving circuit 106. Thin film transistor 112
The drain region is connected to the corresponding pixel electrode 111, the source region is connected to the corresponding signal wiring 110, and the gate electrode is continuous to the corresponding gate wiring 109.
【0017】[0017]
【発明の効果】以上説明した様に、本発明によれば、ゲ
ート電極の直上に規定される半導体薄膜のチャネル領域
に接合してイオン阻止性のストッパ膜をパタニング形成
すると共に、この半導体薄膜の表面を被覆するイオン透
過性の保護被膜を形成する。このストッパ膜をマスクと
し且つ保護被膜を介して不純物イオンを電界加速で半導
体薄膜にドーピングし、ボトムゲート型の薄膜トランジ
スタのソース領域及びドレイン領域を形成している。こ
の様に、保護被膜を介してイオンドーピングを行なう事
で、半導体薄膜の汚染を防止でき、ソース領域及びドレ
イン領域の抵抗が安定化し、トランジスタ特性のばらつ
きが小さくなる。又、ソース領域及びドレイン領域の耐
エッチング性が向上し、半導体薄膜の膜厚が一定とな
り、同じくトランジスタ特性のばらつきを小さくでき
る。さらに、ソース領域及びドレイン領域と金属等から
なる配線電極のコンタクトが良好になる。As described above, according to the present invention, the ion blocking stopper film is formed by patterning by joining to the channel region of the semiconductor thin film defined immediately above the gate electrode. An ion-permeable protective coating is formed to cover the surface. Impurity ions are doped into the semiconductor thin film through electric field acceleration through the protective film using the stopper film as a mask to form a source region and a drain region of a bottom gate type thin film transistor. As described above, by performing ion doping through the protective film, it is possible to prevent the semiconductor thin film from being contaminated, stabilize the resistance of the source region and the drain region, and reduce the variation in transistor characteristics. In addition, the etching resistance of the source region and the drain region is improved, the thickness of the semiconductor thin film becomes constant, and the variation in transistor characteristics can be reduced. Further, the contact between the source region and the drain region and the wiring electrode made of metal becomes good.
【図1】本発明にかかる薄膜半導体装置製造方法を示す
工程図である。FIG. 1 is a process drawing showing a method of manufacturing a thin film semiconductor device according to the present invention.
【図2】薄膜半導体装置製造方法の参考例を示す工程図
である。FIG. 2 is a process drawing showing a reference example of a method for manufacturing a thin film semiconductor device.
【図3】本発明にかかる薄膜半導体装置製造方法に用い
るイオンシャワー装置の一例を示すブロック図である。FIG. 3 is a block diagram showing an example of an ion shower device used in the method of manufacturing a thin film semiconductor device according to the present invention.
【図4】本発明に従って製造された薄膜半導体装置を用
いて組み立てられたアクティブマトリクス表示装置の一
例を示す斜視図である。FIG. 4 is a perspective view showing an example of an active matrix display device assembled using a thin film semiconductor device manufactured according to the present invention.
【図5】従来の薄膜半導体装置の一例を示す模式的な断
面図である。FIG. 5 is a schematic cross-sectional view showing an example of a conventional thin film semiconductor device.
1 絶縁基板 2 ゲート電極 3 ゲート絶縁膜 4 半導体薄膜 6 ストッパ膜 7 保護被膜 8 パシベーション膜 9 コンタクトホール 10 配線電極 11 画素電極 1 Insulation board 2 Gate electrode 3 Gate insulation film 4 Semiconductor thin film 6 Stopper film 7 protective film 8 passivation film 9 contact holes 10 wiring electrodes 11 Pixel electrode
Claims (5)
するゲート形成工程と、 該ゲート電極を被覆する様にゲート絶縁膜を成膜し、さ
らにその上に半導体薄膜を成膜してボトムゲート型の薄
膜トランジスタの活性層を設ける半導体形成工程と、 該ゲート電極の直上に規定される半導体薄膜のチャネル
領域に整合してイオン阻止性のストッパ膜をパタニング
形成すると共に、該半導体薄膜の表面を被覆するイオン
透過性の保護被膜を形成する保護工程と、 該ストッパ膜をマスクとし且つ該保護被膜を介して不純
物イオンを電界加速で該半導体薄膜にドーピングし薄膜
トランジスタのソース領域及びドレイン領域を形成する
ドーピング工程と、 該半導体薄膜を該保護被膜により物理的及び化学的に保
護した状態で、該半導体薄膜のエッチング処理を行って
パタニングし、個々の薄膜トランジスタに分離するパタ
ニング工程と を行なう薄膜半導体装置の製造方法。1. A bottom gate type step of forming a gate electrode on an insulating substrate by patterning, forming a gate insulating film so as to cover the gate electrode, and further forming a semiconductor thin film on the gate insulating film. A step of forming a semiconductor in which an active layer of a thin film transistor is provided, and an ion blocking stopper film is formed by patterning in conformity with a channel region of the semiconductor thin film defined immediately above the gate electrode, and ions covering the surface of the semiconductor thin film are formed. A protective step of forming a transparent protective film, and a doping step of doping the semiconductor thin film with the stopper film as a mask and accelerating electric field through the protective film to form a source region and a drain region of the thin film transistor. , The semiconductor thin film is physically and chemically protected by the protective film.
In the protected state, the semiconductor thin film is etched.
A pattern for patterning and separating into individual thin film transistors.
A thin film semiconductor device manufacturing method, which comprises:
してSiO2を用い、且つストッパ膜に対する保護被膜
の膜厚比を1/5以下に制御する事を特徴とする請求項
1記載の薄膜半導体装置の製造方法。2. The thin film semiconductor according to claim 1, wherein in the protection step, SiO 2 is used as the stopper film and the protective film, and the film thickness ratio of the protective film to the stopper film is controlled to 1/5 or less. Device manufacturing method.
nm〜50nmのSiO2を用いる事を特徴とする請求項2
記載の薄膜半導体装置の製造方法。3. The protective step comprises forming a protective film having a thickness of 5
claim, characterized in that SiO 2 is used for Nm~50nm 2
A method for manufacturing a thin film semiconductor device according to claim 1.
保護被膜により物理的及び化学的に保護した状態で、半
導体薄膜のレーザアニール処理、パシベーション膜の成
膜処理及びパシベーション膜のコンタクトホール開口処
理を含む後工程を行なう事を特徴とする請求項1記載の
薄膜半導体装置の製造方法。4. After the patterning step, in a state where the semiconductor thin film is physically and chemically protected by the protective coating, a semiconductor thin film is subjected to laser annealing, a passivation film is formed, and a passivation film is formed. 2. The method for manufacturing a thin film semiconductor device according to claim 1, wherein a post-process including the contact hole opening process is performed.
グ形成するゲート形成工程と、 該ゲート電極を被覆する様にゲート絶縁膜を成膜し、さ
らにその上に半導体薄膜を成膜してボトムゲート型の薄
膜トランジスタの活性層を設ける半導体形成工程と、 該ゲート電極の直上に規定される半導体薄膜のチャネル
領域に整合してイオン阻止性のストッパ膜をパタニング
形成すると共に、該半導体薄膜の表面を被覆するイオン
透過性の保護被膜を形成する保護工程と、 該ストッパ膜をマスクとし且つ該保護被膜を介して不純
物イオンを電界加速で該半導体薄膜にドーピングし薄膜
トランジスタのソース領域及びドレイン領域を形成する
ドーピング工程と、該半導体薄膜を該保護被膜により物理的及び化学的に保
護した状態で、該半導体薄膜のエッチング処理を行って
パタニングし、個々の薄膜トランジスタに分離するパタ
ニング工程と、 該ドレイン領域に接続して画素電極を形成する画素形成
工程と、 予め対向電極が形成された他方の絶縁基板を所定の間隙
を介して該一方の絶縁基板に接合し、且つ該間隙に電気
光学物質を配する組立工程とを行なうアクティブマトリ
クス型表示装置の製造方法。5. A gate forming step of patterning a gate electrode on one insulating substrate, a gate insulating film is formed so as to cover the gate electrode, and a semiconductor thin film is further formed thereon to form a bottom gate. Forming step of forming an active layer of a thin film transistor, and patterning an ion blocking stopper film in alignment with the channel region of the semiconductor thin film defined immediately above the gate electrode and covering the surface of the semiconductor thin film. And a step of forming a source region and a drain region of the thin film transistor by doping impurity ions into the semiconductor thin film by electric field acceleration through the protective film using the stopper film as a mask. Process and the semiconductor thin film is physically and chemically protected by the protective film.
In the protected state, the semiconductor thin film is etched.
A pattern for patterning and separating into individual thin film transistors.
And a pixel forming step of forming a pixel electrode by connecting to the drain region, and bonding the other insulating substrate on which the counter electrode is formed in advance to the one insulating substrate through a predetermined gap, and A method of manufacturing an active matrix type display device, which comprises an assembly step of disposing an electro-optical material in a gap.
Priority Applications (1)
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---|---|---|---|
JP20658095A JP3395470B2 (en) | 1995-07-19 | 1995-07-19 | Method for manufacturing thin film semiconductor device |
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JPH0936368A JPH0936368A (en) | 1997-02-07 |
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