JP3380651B2 - 可変分周器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、可変分周器に関し、特
に、シリアル通信における通信クロックを生成するボー
レートジェネレータなどに用いられる可変分周器に関す
る。

【０００２】

【従来の技術】図１４は、従来の可変分周器の一例のブ
ロック図である。この可変分周器１００はボーレートジ
ェネレータに用いられるものであり、所定周波数の基準
クロックを生成する基準クロック発生器１２と、この基
準クロックによりカウントアップされ、カウント信号Ｃ
を出力するアップカウンタ５０と、ＣＰＵ（中央演算装
置）２２により設定される設定値Ｎを出力するレジスタ
１４と、カウント信号Ｃと設定値Ｎとを比較する一致検
出器５２と、この一致検出器５２から出力される信号を
２分周して分周クロックを出力するトグルフリップフロ
ップ１０２とから構成される。

【０００３】この可変分周器１００において、まず、レ
ジスタ１４にはＣＰＵ２２から設定値Ｎが設定され、こ
の設定値Ｎはそのまま一致検出器５２に入力される。一
方、アップカウンタ５０には基準クロック発生器１２に
より生成された基準クロックが入力される。図１６に示
すように、アップカウンタ５０において、カウント信号
Ｃは基準クロックの立ち上がりに同期して１つづつ、設
定値Ｎに応じて‘０’から‘Ｎ’までカウントアップさ
れ、このカウント信号Ｃも一致検出器５２に入力され
る。

【０００４】続いて、一致検出器５２において、設定値
Ｎおよびカウント信号Ｃが比較され、一致が検出された
場合、一致検出器５２から一致検出信号が出力され、こ
の一致検出信号はアップカウンタ５０およびトグルフリ
ップフロップ１０２に入力される。図１６に示すよう
に、アップカウンタ５０に一致検出信号が入力される
と、カウント信号Ｃはクリアされて‘０’に戻される。
また、トグルフリップフロップ１０２においては分周ク
ロックが反転され、以後、上述する動作を繰り返し行う
ことにより、基準クロックから分周クロックを得てい
る。

【０００５】また、図１５は、従来の可変分周器の別の
例のブロック図である。この可変分周器１０４は、可変
分周器１００と比較して、アップカウンタ５０の代わり
に、基準クロックによりカウントダウンされるカウント
信号Ｃを出力するダウンカウンタ５８を用いる点と、一
致検出器５２の代わりに、カウント信号Ｃが‘０’にな
るとゼロ検出信号を出力するゼロ検出器６０を用いる点
とが相違するだけであるから、同一の構成要素には同一
の符号を付し、その説明を省略する。

【０００６】即ち、この可変分周器１０４においては、
ゼロ検出信号により、レジスタ１４に設定された設定値
Ｎがダウンカウンタ５８に設定（ロード）されると、ダ
ウンカウンタ５８により、カウント信号Ｃは‘Ｎ’から
‘０’までカウントダウンされる。そして、ゼロ検出器
６０により、カウント信号Ｃが‘０’になったことが検
出されてゼロ検出信号が出力されると、トグルフリップ
フロップ１０２により分周クロックが反転されるととも
に、ダウンカウンタ５８に設定値Ｎが再設定される。

【０００７】これらの可変分周器１００，１０４におい
て、カウンタ５０，５８は（Ｎ＋１）進カウンタとして
機能し、レジスタ１４に設定される設定値Ｎに応じて、
基準クロックの周波数を２×（Ｎ＋１）分周した分周ク
ロックを得ることができる。このように、たとえ基準ク
ロックの周波数が固定であっても、レジスタ１４に設定
される設定値Ｎを変更することにより、得られる分周ク
ロックの周波数を適宜変更することができる。

【０００８】ところで、シリアル通信では、一般的に、
上述する可変分周器１００，１０４の分周クロックをさ
らに１／１６または１／６４に分周して、これをボーレ
ートとしている。例えば、従来は可変分周器１００，１
０４に８〜１２ビットのカウンタ５０，５８を備え、基
準クロックの周波数として１〜１０ＭＨｚを与えること
により、分周クロックの周波数として４．８〜１９．２
ＫＨｚ、即ち、分周クロックを１／１６に分周したボー
レートを使用する場合、ボーレートとして３００〜１２
００ｂｐｓが良く使用されていた。

【０００９】この場合、分周比（＝基準クロックの周波
数ｆ_sys ／分周クロックの周波数ｆ _baud）は２桁強と大
きいため、即ち、分周比が大きければボーレートから要
求される分周クロックの周波数と、可変分周器１００，
１０４から出力される分周クロックの周波数との誤差を
小さくすることができるため、可変分周器１００，１０
４から出力される分周クロックの周波数の精度は充分得
られていた。

【００１０】ところが、近年、基準クロックの高速化や
通信スピードの高速化、例えば基準クロックとして５〜
３０ＭＨｚ、ボーレートとして２４００〜３８４００ｂ
ｐｓというように高速化されると、これらの可変分周器
１００，１０４では、基準クロックを２×（Ｎ＋１）分
周してしまうため、即ち、整数値でしか分周することが
できないため、分周比が小さくなると、ボーレートから
要求される分周クロックの周波数に対して、可変分周器
１００，１０４から出力される分周クロックの周波数の
誤差が大きくなる場合があるという問題点があった。

【００１１】例えば、分周クロックを１／１６に分周し
たボーレートとして３８４００ｂｐｓを使用する場合、
要求される分周クロックの周波数は６１４．４ＫＨｚと
なるため、基準クロックの周波数として１０ＭＨｚ，８
ＭＨｚおよび５ＭＨｚが与えられると、要求される分周
比はそれぞれ１６．２８（＝１０ＭＨｚ／６１４．４Ｋ
Ｈｚ），１３．０２（＝８ＭＨｚ／６１４．４ＫＨｚ）
および８．１４（＝５ＭＨｚ／６１４．４ＫＨｚ）とな
る。

【００１２】これに対して、図１４および図１５に示す
可変分周器１００，１０４の分周比は２×（Ｎ＋１）で
表されるため、基準クロックの周波数が１０ＭＨｚ，８
ＭＨｚおよび５ＭＨｚの場合、その分周比をそれぞれ１
６，１４および８としかすることができず、その結果、
可変分周器１００，１０４から出力される分周クロック
はそれぞれ６２５ＫＨｚ，５７１．４３ＫＨｚおよび６
２５ＫＨｚとなる。このため、要求される分周クロック
の周波数に対して生成される分周クロックの周波数の誤
差、即ち、生成されるボーレートの誤差は、それぞれ
１．７％，７．０％および１．７％となる。

【００１３】一般的に、シリアル通信においてボーレー
トの誤差は２％程度が限界と考えられている。即ち、ボ
ーレートの誤差が大きいと通信エラーを生じる可能性が
高いため、上述する例において、基準クロックの周波数
を８ＭＨｚとして可変分周器１００，１０４を使用する
ことはできない。このため、システムクロックを基準ク
ロックとして使用している場合には、シリアル通信に使
用するボーレートに応じて、システムクロックの周波数
を小さく変更したり、あるいは分周比を大きくするため
に、システムクロックを使用せずにボーレート専用の基
準クロック発生器１２を設け、この基準クロックの周波
数を大きくするなどしていた。

【００１４】しかしながら、例えばシステムに許容され
る基準クロックの最大周波数が８ＭＨｚである場合に、
シリアル通信に使用されるボーレートの誤差を解消する
ために、システムクロックの周波数を５ＭＨｚに落とし
てしまうと、システム全体の性能が低下されるという問
題点があった。また、基準クロック発生器１２を設ける
場合には、シリアル通信に専用の発振器を用意しなけれ
ばならないため、コストが高くなるという問題点があっ
た。

【００１５】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、基準クロ
ックから高精度に分周クロックを得ることができる可変
分周器を提供することにある。

【００１６】

【課題を解決するための手段】上述するように、ボーレ
ートジェネレータに用いられる従来の可変分周器によれ
ば、得られる分周比は整数値であった。このため、近年
の通信系の高速化に伴って要求される分周比が小さくな
ると、充分な周波数精度を得ることが困難となり、その
ために様々な制限を強いられていた。また、従来は精度
を１〜２％以内に収め、かつ分周クロックのデューティ
（パルスのハイレベル幅とローレベル幅との比）５０％
を得ることを前提としていた。しかし、実際にはシリア
ル通信において精度は厳密に要求されるが、デューティ
の偏りは厳密には要求されていなかった。本発明者らは
この点に着目し、デューティを僅かにずらすことによ
り、基準クロックから要求される分周クロックを高精度
に生成することができることを見い出した。

【００１７】即ち、上記目的を達成するために、本発明
の第１態様は、設定された設定値を出力するレジスタ
と、所定周波数の基準クロック毎に、前記レジスタより
出力される設定値を累算し、桁あふれ信号を出力する少
なくとも２ビットの累算器と、この累算器より出力され
る桁あふれ信号をカウントし、少なくとも１ビットのカ
ウント信号を出力するカウンタとを備えることを特徴と
する可変分周器を提供する。

【００１８】また、本発明の第２態様は、上記可変分周
器であって、さらに、検出信号により再設定され、前記
基準クロック毎にカウントされる少なくとも１ビットの
第２のカウント信号を出力する第２のカウンタと、この
第２のカウンタが前記レジスタより出力される設定値に
相当する計数値をカウントした時、前記検出信号を出力
する検出器と、前記累算器より出力される桁あふれ信号
と前記検出器より出力される検出信号とを切替信号によ
り前記カウンタに選択出力する切替器とを備えることを
特徴とする可変分周器を提供する。

【００１９】さらに、本発明の第３態様は、設定された
設定値を出力するレジスタと、切替信号および検出信号
に応じて、前記レジスタより出力される設定値と所定値
とを選択出力する第１の切替器と、所定周波数の基準ク
ロック毎に前記第１の切替器の出力信号を累算し、累算
信号および桁あふれ信号を出力する少なくとも２ビット
の累算器と、この累算器が前記レジスタより出力される
設定値に相当する計数値を累算した時、前記検出信号を
出力する検出器と、前記切替信号に応じて、前記累算器
より出力される桁あふれ信号と前記検出器より出力され
る検出信号とを選択出力する第２の切替器と、この第２
の切替器の出力信号をカウントし、少なくとも１ビット
のカウント信号を出力するカウンタとを備えることを特
徴とする可変分周器を提供する。

【００２０】ここで、前記第１の切替器より出力される
所定値は、１または−１であるのが好ましい。

【００２１】また、前記第２の切替器は、前記切替信号
に応じて、前記累算器より出力される桁あふれ信号と前
記検出器より出力される検出信号とを選択出力する代わ
りに、前記切替信号に応じて、前記累算器より出力され
る桁あふれ信号の極性を反転するのが好ましい。

【００２２】また、前記切替信号は、前記レジスタより
出力される設定値の上位ビットの１つであるのが好まし
い。

【００２３】さらに、前記少なくとも１ビットのカウン
ト信号が２ビット以上のカウント信号である時、そのカ
ウント信号の中の１ビットを選択信号により分周クロッ
クとして選択出力するセレクタを備えるのが好ましい。

【００２４】

【作用】本発明の第１態様の可変分周器は、累算器によ
りレジスタから出力される設定値を基準クロック毎に累
算、即ち、累積加算または累積減算し、所定時間毎に桁
あふれ信号、即ち、累積加算の場合には桁上げ信号（キ
ャリー信号）、累積減算の場合には桁借り信号（ボロー
信号）をカウンタに対して出力し、カウンタによりこの
桁あふれ信号をカウント、即ち、カウントアップまたは
カウントダウンすることにより、基準クロックを分周し
て分周クロックを出力するものである。

【００２５】また、本発明の第２態様の可変分周器は、
従来の可変分周器の機能と、本発明の第１態様の可変分
周器の機能とを併せ持つものである。ここで、従来の可
変分周器とは、従来技術において説明した可変分周器１
００，１０４などのことである。

【００２６】また、本発明の第３態様の可変分周器は、
本発明の第２態様の可変分周器と同様に、従来の可変分
周器の機能と、本発明の第１態様の可変分周器の機能と
を併せ持つもので、さらに従来の可変分周器の構成要素
と、本発明の第１態様の可変分周器の構成要素とを共通
利用することにより、その回路規模が削減された構造を
有するものである。

【００２７】従って、本発明の可変分周器においては、
累算器のビット数およびレジスタに設定される設定値を
適宜決定することにより、あたかも分周比を小数点以下
の値を有する値として基準クロックを分周することがで
きる。また、本発明の第２態様の可変分周器のように、
従来の可変分周器の機能と本発明の第１態様の可変分周
器の機能とを併せ持つことにより、高周波数および低周
波数のいずれにおいても高精度な分周クロックを得るこ
とができる。さらに、本発明の第３態様の可変分周器の
ように、構成要素を共用することにより、回路規模を削
減することができる。このため、本発明の可変分周器に
よれば、基準クロックや通信速度が高速化されて要求さ
れる分周比が小さくなっても、基準クロックから高精度
な分周クロックを、小さな回路規模で、プログラマブル
に、しかも容易に得ることができる。

【００２８】

【実施例】以下に、添付の図面に示す好適実施例に基づ
いて、本発明の可変分周器を詳細に説明する。

【００２９】図１は、本発明の第１態様の可変分周器の
一実施例のブロック図である。この可変分周器１０は、
基準クロックを出力する基準クロック発生器１２と、Ｃ
ＰＵ２２により設定される設定値を出力するレジスタ１
４と、桁あふれ信号を出力する累算器１６と、カウント
信号を出力するカウンタ１８と、分周クロックを出力す
るセレクタ２０とから構成される。この可変分周器１０
において、累算器１６には基準クロックおよび設定値が
入力され、カウンタ１８には桁あふれ信号が入力され、
セレクタ２０にはカウント信号および選択信号が入力さ
れる。

【００３０】ここで、基準クロック発生器１２は所定周
波数を有する基準クロックを生成するものであり、例え
ば水晶発振回路などを挙げることができる。なお、本発
明の第１態様の可変分周器１０によれば、システムクロ
ックから最適な分周クロックを得ることができるため、
この可変分周器１０に専用の基準クロック発生器１２を
備える必要は全くない。従って、基準クロック発生器１
２を備えても良いが、基準クロックとしてシステムクロ
ックを使用するのがコストや実装面積の削減などの点に
おいて好ましい。

【００３１】また、レジスタ１４は、設定される設定値
を累算器１６に供給するものであり、例えば複数個のフ
リップフロップにより構成される一般的なレジスタ等を
挙げることができる。なお、同図においては、ＣＰＵ２
２によりソフトウェア的に設定値が設定される例を示し
ているが、これに限定されるわけではなく、例えばスイ
ッチなどを利用して、ハードウェア的に設定値が設定さ
れるよう構成しても良い。

【００３２】続いて、累算器１６は、レジスタ１４から
出力される設定値を基準クロック毎に累算して桁あふれ
信号を出力するものである。累算器１６としては、例え
ば桁あふれ信号として桁上げ信号を出力する累積加算器
や、桁あふれ信号として桁借り信号を出力する累積減算
器などを挙げることができる。なお、レジスタ１４およ
び累算器１６は少なくとも１ビットあれば良いが、これ
らのビット数は同数であるのが好ましい。

【００３３】また、カウンタ１８は、累算器１６から出
力される桁あふれ信号をカウントして、少なくとも１ビ
ットのカウント信号を出力するものである。このカウン
タ１８は、例えばアップカウンタまたはダウンカウンタ
のいずれであっても良いし、桁あふれ信号をクロック信
号としてカウントされる非同期カウンタ、または桁あふ
れ信号を許可信号として基準クロックによりカウントさ
れる同期カウンタのいずれであっても良い。

【００３４】最後に、セレクタ２０は、カウンタ１８か
ら出力されるカウント信号の中の１ビットを選択信号に
より選択し、これを分周クロックとして出力するもので
ある。なお、カウンタ１８から出力されるカウント信号
が１ビットだけの場合、このセレクタ２０は必ずしも必
要ではないことは言うまでもないことである。

【００３５】次に、図２に、上述する本発明の第１態様
の可変分周器を構成する累算器およびカウンタの一実施
例の構成回路図を示す。同図において、累算器はｍビッ
トの累積加算ユニット２４（２４ａ，２４ｂ）からなる
累積加算器１６であり、カウンタはｎビットのカウンタ
ユニット４０（４０ａ，４０ｂ）からなるアップカウン
タ１８である。

【００３６】累積加算器１６において、それぞれの累積
加算ユニット２４ａは、ＥＸＯＲゲート２６，２８およ
びＡＮＤ−ＯＲ複合ゲート３０から構成される全加算器
３２と、この全加算器３２の出力を基準クロック信号の
立ち上がりに同期して保持するフリップフロップ３４と
から構成される。なお、最下位ビットの累積加算ユニッ
ト２４ｂの全加算器３２に相当する部分は、下位ビット
からの桁上げ信号が入力されないため、ＥＸＯＲゲート
２６およびＡＮＤゲート３６からなる半加算器３８によ
り構成される。また、それぞれの累積加算ユニット２４
には、図示していないレジスタ１４から設定値が入力さ
れ、最上位ビットの累積加算ユニット２４ａからは桁上
げ信号が出力される。

【００３７】また、カウンタ１８において、それぞれの
カウンタユニット４０ａは、カウント信号を反転するＥ
ＸＯＲゲート４２と、上位ビットへの桁上げ信号を生成
するＡＮＤゲート４４と、カウント信号を基準クロック
信号の立ち上がりに同期して保持するフリップフロップ
４６とから構成される。なお、最上位ビットのカウンタ
ユニット４０ｂは上位ビットへ桁上げ信号を出力する必
要がないため、桁上げ信号を生成するＡＮＤゲート４４
は有していない。また、累積加算器１６の最上位ビット
の累積加算ユニット２４ａから出力される桁上げ信号
は、このカウンタ１８の最下位ビットのカウンタユニッ
ト４０ａに入力され、それぞれのカウンタユニット４０
からはカウント信号が出力される。本発明の第１態様の
可変分周器を構成する累算器１６およびカウンタ１８
は、例えばこのように構成される。

【００３８】次に、このように構成される本発明の第１
態様の可変分周器１０において、図２に示すように、累
算器１６はｍビットの累積加算器であり、カウンタ１８
はｎビットのアップカウンタである場合を例に挙げて、
その動作を説明する。

【００３９】この可変分周器１０において、まず、レジ
スタ１４にはＣＰＵ２２から設定値Ｒが設定され、この
設定値Ｒはそのまま累算器１６に入力される。累算器１
６において、この設定値Ｒは、基準クロック発生器１２
により生成される基準クロックの立ち上がりに同期して
累積加算される。そして、累算器１６のビット数および
設定値Ｒに応じて累積加算値が累算器１６のビット数ｍ
を超えた時、累算器１６から桁上げ信号が出力され、こ
の桁上げ信号はカウンタ１８に入力される。

【００４０】続いて、カウンタ１８に桁上げ信号が入力
されると、カウンタ１８において、カウント信号は基準
クロックの立ち上がりに同期して１つづつ、‘０’から
‘２ ⁿ −１’までカウントアップされ、このカウント信
号はセレクタ２０に入力される。カウンタ１８から出力
されるカウント信号は、セレクタ２０において選択信号
により、カウント信号の中の１ビットが選択され、これ
が分周クロックとして出力される。以後、上述する動作
を繰り返し行うことにより、基準クロックから分周クロ
ックを得ている。

【００４１】この可変分周器１０において、桁あふれ信
号の周波数ｆ_c は、 ｆ_c ＝ｆ_sys ×Ｒ／２^m により表される。ここで、ｆ_sys は基準クロックの周波
数、Ｒは設定値、ｍは累算器１６のビット数である。

【００４２】また、分周クロックの周波数ｆ_baudは、 ｆ_baud＝ｆ_c ／２^j+1 ＝ｆ_sys ×Ｒ／２^j+m+1 により表される。ここで、ｊ（＝０，１，２，…，ｎ−
１）はセレクタ２０により選択されるカウント信号のビ
ットに対応するものである。

【００４３】これにより、分周比は、 分周比＝ｆ_sys ／ｆ_baud＝２^j+m+1 ／Ｒ により表される。

【００４４】従って、本発明の第１態様の可変分周器１
０によれば、レジスタ１４に設定される設定値Ｒに応じ
て、基準クロックの周波数を（２^j+m+1 ／Ｒ）分周した
分周クロックを得ることができる。即ち、本発明の第１
態様の可変分周器１０においては、整数値は勿論のこ
と、小数点以下の値を有する数値で基準クロックを分周
することもできるため、レジスタ１４に設定される設定
値Ｒおよび累算器１６のビット数ｍを適宜変更すること
により、基準クロックをより最適な分周比で分周して、
所望の周波数を有する分周クロックを得ることが可能で
ある。

【００４５】従来の可変分周器１００，１０４におい
て、設定値Ｎを１つ変化させた場合の分周クロックの周
波数の変化分は、 ｆ_sys ／（２×（Ｎ＋１））−ｆ_sys ／（２×（（Ｎ＋
１）＋１）） ＝ｆ_sys ／（２×（Ｎ＋２）×（Ｎ＋１）） となる。即ち、設定値Ｎを１つ変化させることにより、
分周クロックの周波数が設定値Ｎに依存して変化するた
め、分周クロックの周波数の調整が困難であった。

【００４６】これに対し、本発明の第１態様の可変分周
器１０において、設定値Ｒを１つ変化させた場合の分周
クロックの周波数の変化分は、 ｆ_sys ×（Ｒ＋１）／２^j+m+1 −ｆ_sys ×Ｒ／２^j+m+1 ＝ｆ_sys ／２^j+m+1 となる。即ち、設定値Ｒを１つ変化させることにより、
分周クロックの周波数が累積値Ｒに関係のない所定値
（固定値）づつ変化されるため、従来の可変分周器１０
０，１０４と比較して分周クロックの周波数の調整が容
易であり、さらに累算器１６のビット数ｍを増加すれば
する程、より細かく分周クロックの周波数を調整するこ
とができることは一目瞭然である。

【００４７】例えば、従来技術の説明において述べたよ
うに、分周クロックを１／１６に分周したボーレートと
して３８４００ｂｐｓを使用する場合、基準クロックの
周波数として８ＭＨｚが与えられると、要求される分周
比は１３．０２である。本発明の第１態様の可変分周器
１０によれば、例えば累算器１６のビット数ｍを７ビッ
ト、設定値Ｒを２０（１０進数）とし、カウンタ１８の
カウント信号のビット０を分周クロックとして選択すれ
ば、その分周比は、 分周比＝２^j+m+1 ／Ｒ＝２⁰⁺⁷⁺¹ ／２０＝１２．８ となる。従って、要求される分周クロックの周波数に対
して生成される分周クロックの周波数の誤差、即ち、生
成されるボーレートの周波数の誤差を１．７％にするこ
とができる。

【００４８】次に、カウンタ１８および累算器１６とし
て、それぞれ３ビットのアップカウンタおよび５ビット
の累積加算器を用い、分周クロックとしてセレクタ２０
によりカウント信号のビット０を選択し、設定値Ｒとし
てレジスタ１４に‘０１０１１（２進数）’を設定して
いるものとして、本発明の第１態様の可変分周器１０の
動作を、図３（ａ）および（ｂ）を参照しながら説明す
る。

【００４９】なお、図３（ａ）および（ｂ）は連続する
可変分周器１０の状態を分割表示したものであり、（基
準クロック数）：（カウンタのカウント信号）＿（累積
加算器の累積加算値）の形式で、基準クロック０から基
準クロック６８までのカウント信号および累積加算値の
状態が示されている。なお、カウント信号および累積加
算値は２進数表示であり、ともに右側を下位ビット、左
側を上位ビットとしている。

【００５０】既に述べたように、累積加算器１６は設定
値Ｒを基準クロック毎に累積加算する。同図に示すよう
に、例えば基準クロック０における累積加算値を‘００
０００’として、基準クロック１における累積加算値は
‘０１０１１’となり、以下同様に、基準クロック２で
は‘１０１１０’、基準クロック３では‘００００１’
となる。また、基準クロック４以後も同様である。

【００５１】基準クロック３において、累積加算値が
‘００００１’になると、累積加算器１６からカウンタ
１８に対して桁上げ信号が出力され、カウンタ１８のカ
ウント信号が１つ増加する。即ち、カウンタ１８から出
力されるカウント信号は‘００１’となり、分周クロッ
クは反転する。以後、上述する動作が繰り返し行われ、
図３（ａ）および（ｂ）に示すように、基準クロック
３，６，９，１２，１５，１８，２１，２４，２７，３
０において、即ち、３基準クロックごとに同様にカウン
タ１８のカウント信号が１つづつ増加していき、分周ク
ロックは反転する。

【００５２】なお、基準クロック３２において、累積加
算値は‘０００００’となり、分周クロック、即ち、カ
ウント信号のビット０は２基準クロックで反転する。こ
れは設定値のビット数ｍが５ビット、即ち、累算器１６
の周期が３２基準クロックであり、設定値Ｒが‘０１０
１１’、即ち、１１（１０進数）であるため、３２／１
１＝２余り１０となり、累算器１６から２または３基準
クロック毎に桁上げ信号が出力されるためである。ま
た、このことは、基準クロック６４においても同様であ
り、以後、３２基準クロック毎に繰り返される。

【００５３】ここで、この実施例における分周比は、 分周比＝２^j+m+1 ／Ｒ＝６４／１１ となる。図３（ａ）および（ｂ）に示されるように、本
発明の第１態様の可変分周器１０によれば、分周クロッ
クがデューティ５０％にならない場合もあり得るが、小
数点以下の値を有する数値で基準クロックを分周するこ
とが可能になる。

【００５４】なお、上述するように、累算器１６から出
力される桁あふれ信号は、累算器１６のビット数ｍおよ
び設定値Ｒがどのような値であっても、１基準クロック
周期（＝１／ｆ_sys ）の違いを生じる場合があるだけで
ある。また、従来技術の説明において既に述べたよう
に、基準クロックは高速クロック化される傾向にあるた
め、その周期は短くなる傾向にあるし、シリアル通信に
おいては、ボーレート、即ち、分周クロックの周波数精
度は厳密に要求されるものの、デューティの偏りは厳密
には要求されていない。このため、分周クロックのデュ
ーティの偏りは実用上何ら問題とはならないことは言う
までもないことである。

【００５５】次に、図４および図５は、本発明の第２態
様の可変分周器の一実施例のブロック図である。可変分
周器４８は、本発明の第１態様の可変分周器１０におい
て、さらに図１４の従来の可変分周器１００に示すアッ
プカウンタ５０および一致検出器５２と、切替器５４と
を有するものであり、可変分周器５６は、本発明の第１
態様の可変分周器１０において、さらに図１５の従来の
可変分周器１０４に示すダウンカウンタ５８およびゼロ
検出器６０と、切替器５４とを有するものであるから、
同一の構成要素には同一の符号を付し、その詳細な説明
は省略する。

【００５６】即ち、可変分周器４８は、本発明の第１態
様の可変分周器１０の機能と、図１４に示す従来の可変
分周器１００の機能とを有し、同様に、可変分周器５６
は、本発明の第１態様の可変分周器１０の機能と、図１
５に示す従来の可変分周器１０４の機能とを有し、これ
ら両方の機能を切替器５４に入力される切替信号により
切り替えて使用することができる。

【００５７】既に述べたように、本発明の第１態様の可
変分周器１０において、得られる分周比は２^j+m+1 ／Ｒ
であり、得られる分周クロックの周波数はｆ_sys ×Ｒ／
２^{j+ m+1} であり、設定値Ｒを１つ変化させた場合の分周
クロックの周波数の変化分はｆ_sys ／２^j+m+1 である。
例えばカウント信号のビットｊ＝０、累算器１６のビッ
ト数ｍ＝８とし、０≦設定値Ｒ≦２５５（＝２⁸ −１）
とすると、得られる分周比は２，５１２／２５５，…，
２５６，５１２であり、得られる分周クロックの周波数
はｆ_sys ／２，２５５×ｆ_sys ／５１２，…，ｆ_sys ／
２５６，ｆ_sys／５１２となる。

【００５８】一方、従来の可変分周器１００，１０４に
おいて、得られる分周比は２×（Ｎ＋１）であり、得ら
れる分周クロックの周波数はｆ_sys ×（Ｎ＋１）／２で
あり、設定値Ｎを１つ変化させた場合の分周クロックの
周波数の変化分はｆ_sys ／（２×（Ｎ＋２）×（Ｎ＋
１））である。同様に、０≦設定値Ｎ≦２５５とする
と、得られる分周比は２，４，…，５１０，５１２であ
り、得られる分周クロックの周波数はｆ_sys ／２，ｆ
_sys ／４，…，ｆ_sys ／５１０，ｆ_sys ／５１２とな
る。

【００５９】即ち、本発明の第１態様の可変分周器１０
においては、分周クロックの周波数の変化分は設定値Ｒ
にかかわらず常に一定であり、従来の可変分周器１０
０，１０４と比べて高周波数においても分周クロックの
周波数の調整が容易であるという利点を有している。こ
れに対し、従来の可変分周器１００，１０４において
は、設定値Ｎが小さくなるほど、即ち、分周クロックの
周波数が高くなるほど、その変化分が大きく調整が困難
であるという欠点を有している反面、設定値Ｎが大きく
なるほど、即ち、分周クロックが低周波数になるほど、
分周クロックの周波数の変化分も小さくなり、微調整が
可能であるという利点を有している。

【００６０】言い換えれば、本発明の第１態様の可変分
周器１０と従来の可変分周器１００，１０４との両方に
おいて、共通に得られる分周比（分周クロックの周波
数）はあるものの、それぞれの可変分周器によってのみ
得られる分周比も存在するため、これらの可変分周器を
組み合わせることにより、さらに広い周波数範囲で高精
度な分周クロックを得ることができる。即ち、本発明の
第２態様の可変分周器４８，５６は、本発明の第１態様
の可変分周器１０と、従来の可変分周器１００，１０４
との両方の機能を有しているため、高周波数および低周
波数のいずれにおいても分周クロックの周波数をさらに
容易に調整可能であるという特徴を有している。

【００６１】次に、図６は、本発明の第３態様の可変分
周器の一実施例のブロック図である。この可変分周器６
２は、回路規模を増大させることなく、本発明の第１態
様の可変分周器１０の機能（以下、第１モードと記述す
る）と、図１５に示す従来の可変分周器１０４の機能
（以下、第２モードと記述する）の両方の機能を有する
もので、本発明の第１態様の可変分周器１０において、
さらに第１の切替器６４と、第２の切替器５４と、検出
器６６とを有するものであるから、同一の構成要素には
同一の符号を付し、その詳細な説明は省略する。

【００６２】なお、図示例においては、本発明の第１態
様の可変分周器１０の機能と、図１５に示す従来の可変
分周器１０４の機能の両方の機能を有する可変分周器６
２が示されているが、本発明の第３態様の可変分周器は
これに限定されるものではなく、本発明の第１態様の可
変分周器１０の機能と、図１４に示す従来の可変分周器
１００の機能の両方の機能を有する可変分周器であって
も同様に構成可能なことは言うまでもないことである。

【００６３】即ち、検出器６６には、累算器１６より出
力される累算信号（累積値）が入力され、この検出器６
６からは検出信号が出力される。また、第１の切替器６
４には、レジスタ１４より出力される設定値と、検出器
６６より出力される検出信号と、第１モードと第２モー
ドとを切り替える切替信号とが入力され、その出力信号
は累算器１６に入力される。また、第２の切替器５４に
は、累算器１６より出力される桁あふれ信号と、検出器
６６より出力される検出信号と、切替信号とが入力さ
れ、その出力信号はカウンタ１８に入力される。

【００６４】ここで、検出器６６は、第２モードにおい
てのみ使用されるもので、図１５に示す従来の可変分周
器１０４のゼロ検出器６０、または図１４に示す従来の
可変分周器１００の一致検出器５２に相当するものであ
る。即ち、累算器１６がダウンカウンタとして使用され
る場合、検出器６６には累算器１６より出力される累算
信号が入力され、累積減算される累算器１６より出力さ
れる累算信号が‘０’になると、ゼロ検出器６０より出
力されるゼロ検出信号に相当する検出信号を出力する。
また、累算器１６がアップカウンタとして使用される場
合、検出器６６には累算器１６より出力される累算信号
と、レジスタ１４より出力される設定値とが入力され、
累積加算される累算器１６より出力される累算信号がレ
ジスタ１４より出力される設定値になると、一致検出器
５２より出力される一致検出信号に相当する検出信号を
出力する。

【００６５】また、第１の切替器６４は、検出器６６よ
り出力される検出信号と切替信号とに応じて、レジスタ
１４より出力される設定値と所定値とを選択出力するも
のである。即ち、切替信号により第１モードが選択され
た場合、累算器１６により累算される値として、第１の
切替器６４からはレジスタ１４より出力される設定値が
出力される。一方、切替信号により第２モードが選択さ
れ、累算器１６がダウンカウンタとして使用される場
合、検出信号がアクティブ状態の時は、累算器１６に設
定される初期値として、第１の切替器６４からはレジス
タ１４より出力される設定値が出力され、逆に、検出信
号が非アクティブ状態の時は、累算器１６によりカウン
トダウンされる値として所定値が出力される。

【００６６】また、切替信号により第２モードが選択さ
れ、累算器１６がアップカウンタとして使用される場
合、累算器１６によりカウントアップされる値として、
第１の切替器６４からは所定値が出力される。なお、第
１の切替器６４から出力される所定値は特に限定される
ものではないが、従来の可変分周器１００，１０４のア
ップカウンタ５０やダウンカウンタ５８の機能を実現す
るために、‘＋１’または‘−１’であるのが好まし
い。

【００６７】さらに、第２の切替器５４は、切替信号に
応じて、累算器１６より出力される桁あふれ信号と、検
出器６６より出力される検出信号とを選択出力するもの
である。即ち、切替信号により第１モードが選択された
場合、第２の切替器５４からは累算器１６より出力され
る桁あふれ信号が出力される。一方、切替信号により第
２モードが選択された場合、第２の切替器５４からは検
出器６６より出力される検出信号が出力される。

【００６８】なお、後述するように、第１の切替器６４
より出力される所定値が２の補数などのマイナス表現で
表されている場合、検出器６６より出力される検出信号
の代わりに、累算器１６より出力される桁あふれ信号の
反転信号を使用可能な場合もある。この場合、第２の切
替器５４の回路規模をさらに削減することができ、より
好ましい。次に、本発明の第１態様の可変分周器１０と
従来の可変分周器１０４とを組み合わせる場合を例に挙
げて、本発明の第３態様の可変分周器６２のより好まし
い構成について説明する。

【００６９】まず、図７は本発明の第１態様の可変分周
器の別の実施例のブロック図である。このブロック図
は、図１に示す本発明の第１態様の可変分周器１０のブ
ロック図において、累算器１６をさらに詳細に図示する
ものである。即ち、累算器１６は、レジスタ６８と、レ
ジスタ１４より出力される設定値とレジスタ６８より出
力される累算信号とを加算して、レジスタ６８に出力す
る加算器７０とから構成される。

【００７０】また、図１７は従来の可変分周器の別の例
のブロック図である。このブロック図は、図１５に示す
従来の可変分周器１０４のブロック図において、ダウン
カウンタ５８をさらに詳細に図示するものである。即
ち、ダウンカウンタ５８は、レジスタ６８と、このレジ
スタ６８より出力される累算信号から‘１’を減算する
デクリメンタ（減算器）７２と、ゼロ検出器６０より出
力されるゼロ検出信号によって、レジスタ１４より出力
される設定値とデクリメンタ７２の出力信号とをレジス
タ６８に選択出力するセレクタ７３とから構成される。

【００７１】ここで、図８は、図７に示す本発明の第１
態様の可変分周器１０と、図１７に示す従来の可変分周
器１０４とを組み合わせて構成された可変分周器のブロ
ック図である。この可変分周器７４は、基準クロックを
出力する基準クロック発生器１２と、ＣＰＵ２２により
設定される設定値を出力するレジスタ１４と、このレジ
スタ１４より出力される設定値とレジスタ６８より出力
される累算信号とを加算する加算器７０と、レジスタ６
８より出力される累算信号を減算するデクリメンタ７２
と、レジスタ１４より出力される設定値、加算器７０の
出力信号およびデクリメンタ７２の出力信号のいずれか
を選択出力するセレクタ７６と、このセレクタ７６の出
力信号を保持するレジスタ６８と、レジスタ６８より出
力される累算信号が‘０’になったことを検出するゼロ
検出器６０と、レジスタ６８より出力される桁上げ信号
とゼロ検出器６０より出力されるゼロ検出信号のいずれ
かを選択出力するセレクタ８０と、このセレクタ８０の
出力信号を分周するカウンタ１８とから構成される。

【００７２】この可変分周器７４において、従来の可変
分周器１０４のレジスタ１４と、本発明の第１態様の可
変分周器１０のレジスタ１４とは共用され、従来の可変
分周器１０４のトグルフリップフロップ１０２と、本発
明の第１態様の可変分周器１０のカウンタ１８とは共用
され、従来の可変分周器１０４のダウンカウンタ５８を
構成するレジスタ６８と、本発明の第１態様の可変分周
器１０の累算器１６を構成するレジスタ６８とは共用さ
れる。このように、本発明の第１態様の可変分周器１０
の構成要素と従来の可変分周器１０４の構成要素とを共
用することにより、可変分周器７４の回路規模を削減す
ることができる。

【００７３】また、図９は、図８に示す可変分周器７４
の一部を変更した部分ブロック図である。図８に示す可
変分周器７４において、レジスタ１４より出力され、セ
レクタ７６に直接入力される設定値は、第２モードにお
いて、レジスタ１４より出力される設定値をレジスタ６
８に設定（ロード）するための経路である。なお、この
経路を通して設定値がレジスタ６８に設定されるのは、
レジスタ６８より出力される累算信号が‘０’になった
時だけである。

【００７４】この場合、加算器７０の一方の入力端には
‘０’が入力されるため、加算器７０の出力信号はレジ
スタ１４より出力される設定値に等しくなる。このた
め、図９の可変分周器８２に示すように、レジスタ１４
より出力される設定値をレジスタ６８に設定するための
経路を省略することができ、さらにセレクタ７６の入力
端を２つに削減することができる。なお、可変分周器８
２の動作開始前にレジスタ６８より出力される累算信号
を‘０’に初期化しておくのが好ましい。

【００７５】また、図１０は、図９に示す可変分周器８
２の一部を変更した部分ブロック図である。デクリメン
タ７２は、レジスタ６８より出力される累算信号から
‘１’を減算するものであり、レジスタ６８の出力信号
に‘−１’を加算することによっても実現することがで
きる。さらに、図９に示す可変分周器８２において、加
算器７０の出力信号とデクリメンタ７２の出力信号と
は、セレクタ７６によりいずれか一方だけが使用される
ため、図１０の可変分周器８４に示すように、デクリメ
ンタ７２を削減することができる。

【００７６】さらに、図１１は、図１０に示す可変分周
器８４の一部を変更した部分ブロック図である。図１０
の可変分周器８４において、セレクタ７６に入力される
‘−１’は定数であり、さらに‘−１’が２の補数表現
で‘１１１ … １１１’（オール１）になることか
ら、図１１の可変分周器８８に示すように、セレクタ７
６を使用する代わりにＯＲゲート９０を使用することが
でき、さらに回路規模を削減することができる。なお、
ＯＲゲート９０を制御するＮＯＲゲート９２には、検出
信号および切替信号が入力される。

【００７７】次に、図１２に、本発明の第３態様の可変
分周器を構成する累算器１６、カウンタ１８、検出器６
６、第１および第２の切替器６４，５４の一実施例の構
成回路図を示す。なお、累算器１６およびカウンタ１８
は、ビット数が異なる点を除いて図２に示す本発明の第
１態様の可変分周器１０を構成する累算器１６およびカ
ウンタ１８と同一であるから、同一の構成要素には同一
の符号を付し、その詳細な説明は省略する。

【００７８】同図において、検出器６６は、図１５に示
す従来の可変分周器１０４を構成するゼロ検出器６０に
相当するもので、ＮＯＲゲート９４から構成される。こ
のＮＯＲゲート９４には、それぞれの累積加算ユニット
２４を構成するフリップフロップ３４より出力される累
算信号が入力され、ＮＯＲゲート９４からは検出信号
（ゼロ検出信号）が出力される。

【００７９】また、第１の切替器６４は、ＯＲゲート９
０と、ＮＯＲゲート９２とから構成される。ＯＲゲート
９０の一方の入力端には、レジスタ１４より出力される
設定値がそれぞれ入力され、他方の入力端には共通にＮ
ＯＲゲート９２の出力信号が入力され、ＯＲゲート９０
の出力端はそれぞれ累積加算ユニット２４の入力端に接
続されている。また、ＮＯＲゲート９２の入力端には、
検出信号および切替信号が入力されている。

【００８０】さらに、第２の切替器５４は、ＸＮＯＲ
（イクスクルーシブノア）ゲート９６から構成される。
ＸＮＯＲゲート９６の一方の入力端には、最上位ビット
の累積加算ユニット２４ａから出力される桁上げ信号が
入力され、他方の入力端には切替信号が入力され、ＸＮ
ＯＲゲート９６の出力端は、最下位ビットのカウンタユ
ニット４０ａに入力されている。本発明の第３態様の可
変分周器を構成する累算器１６、カウンタ１８、検出器
６６、第１および第２の切替器６４，５４は、例えばこ
のように構成される。

【００８１】次に、この可変分周器の動作について説明
する。まず、切替信号により第１モードが選択された場
合、即ち、図示例においては切替信号としてハイレベル
が入力された場合、検出信号の状態にかかわらず第１の
切替器６４を構成するＮＯＲゲート９２の出力信号はロ
ーレベルとなり、それぞれのＯＲゲート９０からはレジ
スタ１４より出力される設定値がそのまま出力される。

【００８２】また、第２の切替器５４を構成するＸＮＯ
Ｒゲート９６からは、最上位ビットの累積加算ユニット
２４ａから出力される桁上げ信号がそのまま出力され
る。即ち、切替信号により第１モードが選択された場
合、この可変分周器は、本発明の第１態様の可変分周器
１０と同一構成になり、本発明の第１態様の可変分周器
１０と同様に動作するため、その動作説明は省略する。

【００８３】次に、切替信号により第２モードが選択さ
れた場合、即ち、図示例においては切替信号としてロー
レベルが入力された場合、第１の切替器６４を構成する
ＮＯＲゲート９２の出力信号は、検出信号の状態に応じ
て決定される。検出信号がアクティブ状態の場合、即
ち、図示例においてはハイレベルの場合、ＮＯＲゲート
９２の出力信号はローレベルとなり、それぞれのＯＲゲ
ート９０からはレジスタ１４より出力される設定値が出
力され、累算器１６にはレジスタ１４より出力される設
定値が設定（ロード）される。

【００８４】また、検出信号がローレベルの場合、第１
の切替器６４を構成するＮＯＲゲート９２の出力信号は
ハイレベルとなり、それぞれのＯＲゲート９０からはハ
イレベルが出力される。即ち、検出信号がローレベルの
場合、累算器１６には２の補数表現の‘−１’が入力さ
れ、累積加算器１６によって‘−１’を累積加算するこ
とにより、減算が行われることになり、累算器１６はダ
ウンカウンタとして使用される。

【００８５】また、第２の切替器５４を構成するＸＮＯ
Ｒゲート９６からは、最上位ビットの累積加算ユニット
２４ａから出力される桁上げ信号の反転信号が出力され
る。第２モードが選択された場合、第２の切替器５４か
らは検出器６６より出力される検出信号が選択出力され
るよう回路を構成しても良いが、この実施例の回路構成
の場合、２の補数表現の‘−１’、即ち、‘１１１ …
１１１’（オール１）を累積加算しているため、フリ
ップフロップ３４より出力される累算信号（累積加算
値）が‘０００ … ０００’（オール０）の場合を除
いて常にアクティブ状態の桁上げ信号が出力される。即
ち、この桁上げ信号の反転信号は、検出器６６より出力
される検出信号と同一タイミングでアクティブ状態にな
るため、この桁上げ信号の反転信号を検出器６６より出
力される検出信号の代わりに使用することができ、さら
に回路規模を削減することができる。

【００８６】即ち、第２モードにおいて、レジスタ１４
にはＣＰＵ２２により設定値が設定され、累算器１６を
構成するフリップフロップ３４より出力される累算信号
は、例えばリセット信号などにより、動作開始前に全て
‘０’に初期化される。この時、検出器６６より出力さ
れる検出信号がアクティブ状態であるハイレベルになる
と、累算器１６には第１の切替器６４を通してレジスタ
１４より出力される設定値が入力されるとともに、累算
器１６より出力される桁上げ信号はローレベル、即ち、
第２の切替器５４の出力信号はアクティブ状態であるハ
イレベルになる。

【００８７】続いて、次の基準クロックの立ち上がりに
同期して、累算器１６を構成するフリップフロップ３４
にレジスタ１４より出力される設定値が設定されると、
検出器６６より出力される検出信号が非アクティブ状態
であるローレベルになり、累算器１６の全ての入力端に
は第１の切替器６４を通してハイレベル、即ち、２の補
数表現の‘−１’が入力され、累算器１６より出力され
る桁上げ信号がハイレベル、即ち、第２の切替器５４の
出力信号が非アクティブ状態であるローレベルになると
ともに、カウンタ１８より出力されるカウント信号はカ
ウントアップされない（設定値がゼロ以外の時）。

【００８８】そして、次の基準クロックから、累算器１
６を構成するフリップフロップ３４の出力信号は、基準
クロックの立ち上がりに同期して１つづつ、設定値から
‘０’までカウントダウンされる。フリップフロップ３
４の出力信号が全て‘０’になると上述する動作が繰り
返し行われ、第２の切替器５４の出力信号がアクティブ
状態であるハイレベルになる毎にカウンタ１８より出力
されるカウント信号がカウントアップされる。

【００８９】このように、この可変分周器によれば、切
替信号により第１モードが選択されると、本発明の第１
態様の可変分周器１０と同様に動作させることができ、
切替信号により第２モードが選択されると、従来の可変
分周器１０４と同様に動作させることができる。また、
この可変分周器は、デクリメンタ７２を使用することな
く、累算器１６を使用して従来の可変分周器１０４の構
成要素であるダウンカウンタ５８を実現しているため、
回路規模の増加を極めて小さく抑えることができるとい
う利点がある。

【００９０】例えば、この実施例のように、累算器１６
のビット数が８ビットの場合、本発明の第３態様の可変
分周器６２は、本発明の第２態様の可変分周器５６と比
較して、デクリメンタ７２、８個のセレクタ７６、セレ
クタ８０が削減され、逆に、８個のＯＲゲート９０、Ｘ
ＮＯＲゲート９６、ＮＯＲゲート９２が追加されてい
る。削減されたゲート数は概算で約８０ゲートであり、
本発明の第２態様の可変分周器５６の回路規模が約２５
０ゲート程度と考えられるため、本発明の第３態様の可
変分周器６２は、本発明の第２態様の可変分周器５６よ
りも、回路規模を約３０％削減することができた。

【００９１】なお、本発明の可変分周器において切替信
号は、例えば外部から入力されても良いし、あるいはフ
リップフロップ等を用いて保持するようにしたり、スイ
ッチにより設定できるように構成するなどしても良い。
また、既に述べたように、次第に要求される分周クロッ
クの周波数は高くなり、分周比は小さくなる傾向にある
ため、即ち、例えば切替信号をハイレベルとして第１モ
ードを選択し、レジスタ１４に設定される設定値も大き
な値となるため、例えばレジスタ１４より出力される設
定値の上位ビットの１つを切替信号として使用すること
もできる。

【００９２】ここで、図１３は、本発明の第３態様の可
変分周器の別の実施例の構成回路図である。この可変分
周器は、図１２に示す本発明の第３態様の可変分周器と
比較して、レジスタ１４より出力される設定値の最上位
ビット、即ち、ビット７が切替信号として使用されてい
る点が相違するだけであるから、同一の構成要素には同
一の符号を付し、その詳細な説明は省略する。なお、同
図においては、図面の簡略化のために全加算器３２およ
び半加算器３８をブロック表示している。

【００９３】このように、レジスタ１４より出力される
設定値の上位ビットを切替信号として使用することによ
り、第１モードと第２モードを有効に使い分けることが
できるとともに、切替信号を設定するための外部端子、
記憶素子、スイッチなどが不要になるという利点があ
る。なお、レジスタ１４の最上位ビットを切替信号とし
て使用する場合、第１モードにおいて得られる分周比は
２⁸⁺¹ ／Ｒ（但し、１２８≦Ｒ≦２５５）となり、第２
モードにおいて得られる分周比は２×（Ｎ＋１）（但
し、０≦Ｒ≦１２７）となる。

【００９４】

【発明の効果】以上詳細に説明した様に、本発明の可変
分周器は、累算器により基準クロック毎に設定値を累算
し、カウンタにより累算器から出力される桁あふれ信号
をカウントすることにより、基準クロックを分周して分
周クロックを出力するものであり、従来の可変分周器と
比較して高周波数においても分周クロックの周波数の調
整が容易である。また、本発明の可変分周器は、小さな
回路規模で、さらに従来の可変分周器の機能を備えるこ
とにより、低周波数においても分周クロックの微調整が
可能である。このため、本発明の可変分周器によれば、
低周波数での対応に加えて、高周波数において累算器の
ビット数および設定値を適宜決定することにより、基準
クロックを小数点以下の数値を有する値の分周比で分周
することができるため、たとえ基準クロックや通信速度
が高速化されて要求される分周比が小さくなっても高精
度にプログラマブルに、しかも容易に分周クロックを得
ることができる。

【図面の簡単な説明】

【図１】本発明の第１態様の可変分周器の一実施例のブ
ロック図である。

【図２】本発明の第１態様の可変分周器を構成する累算
器およびカウンタの一実施例の構成回路図である。

【図３】（ａ）および（ｂ）は、ともに本発明の第１態
様の可変分周器において、基準クロックとカウント信号
と累積加算値との関係を示す図の一実施例である。

【図４】本発明の第２態様の可変分周器の一実施例のブ
ロック図である。

【図５】本発明の第２態様の可変分周器の別の実施例の
ブロック図である。

【図６】本発明の第３態様の可変分周器の一実施例のブ
ロック図である。

【図７】本発明の第１態様の可変分周器の別の実施例の
ブロック図である。

【図８】本発明の第３態様の可変分周器の別の実施例の
ブロック図である。

【図９】図８の本発明の第３態様の可変分周器に対する
変更部分を示す一実施例の部分ブロック図である。

【図１０】図９に示す本発明の第３態様の可変分周器の
一部を変更した部分ブロック図である。

【図１１】図１０に示す本発明の第３態様の可変分周器
の一部を変更した部分ブロック図である。

【図１２】本発明の第３態様の可変分周器を構成する累
算器、カウンタ、検出器、第１および第２の切替器の一
実施例のブロック図である。

【図１３】本発明の第３態様の可変分周器を構成する累
算器、カウンタ、検出器、第１および第２の切替器の別
の実施例のブロック図である。

【図１４】従来の可変分周器の一例のブロック図であ
る。

【図１５】従来の可変分周器の別の例のブロック図であ
る。

【図１６】従来の可変分周器の動作を示す一例のタイミ
ングチャートである。

【図１７】従来の可変分周器のさらに別の例のブロック
図である。

【符号の説明】

１０，４８，５６，６２，７４，８２，８４，８８，１
００，１０４ 可変分周器 １２ 基準クロック発生器 １４，６８ レジスタ １６ 累算器 １８，５０，５８ カウンタ ２０，７３，７６，８０ セレクタ ２２ ＣＰＵ（中央演算装置） ２４，２４ａ，２４ｂ 累積加算ユニット ２６，２８，４２ ＥＸＯＲゲート ３０ ＡＮＤ−ＯＲ複合ゲート ３２，３８，７０ 加算器 ３４，４６ フリップフロップ ３６，４４ ＡＮＤゲート ４０，４０ａ，４０ｂ カウンタユニット ５２，６０，６６ 検出器 ５４，６４ 切替器 ７２ デクリメンタ（減算器） ９０ ＯＲゲート ９２，９４ ＮＯＲゲート ９６ ＸＮＯＲゲート １０２ トグルフリップフロップ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 23/64

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】設定された設定値を出力するレジスタと、
   所定周波数の基準クロック毎に、前記レジスタより出力
   される設定値を累算し、桁あふれ信号を出力する少なく
   とも２ビットの累算器と、この累算器より出力される桁
   あふれ信号をカウントし、少なくとも１ビットのカウン
   ト信号を出力するカウンタと、検出信号により再設定さ
   れ、前記基準クロック毎にカウントされる少くとも１ビ
   ットの第２のカウント信号を出力する第２のカウンタ
   と、この第２のカウンタが前記レジスタより出力される
   設定値に相当する計数値をカウントした時、前記検出信
   号を出力する検出器と、前記累算器より出力される桁あ
   ふれ信号と前記検出器より出力される検出信号とを切替
   信号により前記カウンタに選択出力する切替器とを備え
   ることを特徴とする可変分周器。
2. 【請求項２】設定された設定値を出力するレジスタと、
   切替信号および検出信号に応じて、前記レジスタより出
   力される設定値と所定値とを選択出力する第１の切替器
   と、所定周波数の基準クロック毎に前記第１の切替器の
   出力信号を累算し、累算信号および桁あふれ信号を出力
   する少なくとも２ビットの累算器と、この累算器が前記
   レジスタより出力される設定値に相当する計数値を累算
   した時、前記検出信号を出力する検出器と、前記切替信
   号に応じて、前記累算器より出力される桁あふれ信号と
   前記検出器より出力される検出信号とを選択出力する第
   ２の切替器と、この第２の切替器の出力信号をカウント
   し、少なくとも１ビットのカウント信号を出力するカウ
   ンタとを備えることを特徴とする可変分周器。
3. 【請求項３】前記第１の切替器より出力される所定値
   は、１または−１である請求項２に記載の可変分周器。
4. 【請求項４】前記第２の切替器は、前記切替信号に応じ
   て、前記累算器より出力される桁あふれ信号と前記検出
   器より出力される検出信号とを選択出力する代わりに、
   前記切替信号に応じて、前記累算器より出力される桁あ
   ふれ信号の極性を反転する請求項２に記載の可変分周
   器。
5. 【請求項５】前記切替信号は、前記レジスタより出力さ
   れる設定値の上位ビットの１つである請求項２〜４のい
   ずれかに記載の可変分周器。
6. 【請求項６】請求項１〜５のいずれかに記載の可変分周
   器であって、 さらに、前記少なくとも１ビットのカウント信号が２ビ
   ット以上のカウント信号である時、そのカウント信号の
   中の１ビットを選択信号により分周クロックとして選択
   出力するセレクタを備えることを特徴とする可変分周
   器。