JP3380344B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、Ｔ形ゲート電極のように
上側が広く形成された庇部を有するゲート電極を有する
化合物半導体トランジスタを有する半導体装置及びその
製造方法に関する。
造方法に関し、より詳しくは、Ｔ形ゲート電極のように
上側が広く形成された庇部を有するゲート電極を有する
化合物半導体トランジスタを有する半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】化合物半導体を使用した電界効果トラン
ジスタは、高周波特性が良いことからマイクロ波デバイ
スとして広く使用されている。特に、携帯電話や衛星放
送の普及により、化合物半導体を用いたGaAsＭＥＳＦＥ
ＴやＨＥＭＴ等をＭＭＩＣ（monolithic microwave IC)
に作り込むことが盛んになっており、この場合、トラン
ジスタの閾値電圧の安定化及び閾値電圧の制御が重要と
なっている。
ジスタは、高周波特性が良いことからマイクロ波デバイ
スとして広く使用されている。特に、携帯電話や衛星放
送の普及により、化合物半導体を用いたGaAsＭＥＳＦＥ
ＴやＨＥＭＴ等をＭＭＩＣ（monolithic microwave IC)
に作り込むことが盛んになっており、この場合、トラン
ジスタの閾値電圧の安定化及び閾値電圧の制御が重要と
なっている。
【０００３】GaAsＭＥＳＦＥＴは、例えば図８に示すよ
うに、半絶縁性の化合物半導体基板101 の上に形成され
た不純物含有の動作半導体層102 と、動作半導体層102
上に形成されたゲート電極103 と、ゲート電極103 の両
側の動作半導体層102 上にコンタクト層105 を介して形
成されたソース電極106 とドレイン電極107 を有してい
る。そして、ゲート電極103 、動作半導体層102 、コン
タクト層105 などは酸化シリコン、窒化シリコンのよう
な保護膜108 によって覆われている。
うに、半絶縁性の化合物半導体基板101 の上に形成され
た不純物含有の動作半導体層102 と、動作半導体層102
上に形成されたゲート電極103 と、ゲート電極103 の両
側の動作半導体層102 上にコンタクト層105 を介して形
成されたソース電極106 とドレイン電極107 を有してい
る。そして、ゲート電極103 、動作半導体層102 、コン
タクト層105 などは酸化シリコン、窒化シリコンのよう
な保護膜108 によって覆われている。
【０００４】化合物半導体基板を使用したそのような電
界効果トランジスタではゲート電極103 と動作半導体層
102 のそれぞれに応力が働いて化合物半導体層の電気分
極を起こし、これにより半導体結晶に分極電荷が現れ、
ピエゾ効果が生じる。その分極電荷が存在する場合に
は、ゲート電圧の閾値が不安定となる。そのピエゾ効果
による閾値電圧の変動は、ゲート電極103 のチャネル長
方向の長さ（ゲート長）が短いほど大きくなる。
界効果トランジスタではゲート電極103 と動作半導体層
102 のそれぞれに応力が働いて化合物半導体層の電気分
極を起こし、これにより半導体結晶に分極電荷が現れ、
ピエゾ効果が生じる。その分極電荷が存在する場合に
は、ゲート電圧の閾値が不安定となる。そのピエゾ効果
による閾値電圧の変動は、ゲート電極103 のチャネル長
方向の長さ（ゲート長）が短いほど大きくなる。
【０００５】その閾値電圧を安定化するために、ゲート
電極103 を覆う保護膜108 の膜質の均一化や、ゲート電
極103 及び保護膜108 の応力制御が必要になる。例え
ば、閾値電圧調整のために、ゲート電極中に不純物を注
入してゲート電極自身の応力を調整することが特開昭61
-95573号公報に記載され、また、ゲート電極を覆う絶縁
膜の応力によりゲート電極の応力を打ち消すことが特開
昭64-20629号、特開平2-257618号公報に記載されてい
る。その絶縁膜による応力は膜厚を変えることにより制
御が可能であり、また、タングステンシリサイドのみか
らなるゲート電極の応力はスパッタ条件を変えることに
よってある程度制御が可能である。
電極103 を覆う保護膜108 の膜質の均一化や、ゲート電
極103 及び保護膜108 の応力制御が必要になる。例え
ば、閾値電圧調整のために、ゲート電極中に不純物を注
入してゲート電極自身の応力を調整することが特開昭61
-95573号公報に記載され、また、ゲート電極を覆う絶縁
膜の応力によりゲート電極の応力を打ち消すことが特開
昭64-20629号、特開平2-257618号公報に記載されてい
る。その絶縁膜による応力は膜厚を変えることにより制
御が可能であり、また、タングステンシリサイドのみか
らなるゲート電極の応力はスパッタ条件を変えることに
よってある程度制御が可能である。
【０００６】また、ゲート電極側方の半導体層を無機絶
縁膜により覆い、その無機絶縁膜を酸素プラズマ又は窒
素プラズマに曝して応力を調整することが特開平4-2828
41号公報において記載されている。
縁膜により覆い、その無機絶縁膜を酸素プラズマ又は窒
素プラズマに曝して応力を調整することが特開平4-2828
41号公報において記載されている。
【０００７】
【発明が解決しようとする課題】しかし上記特許公報で
は、セルファライン又はリフトオフ法によって形成され
た断面が四角のゲート電極を絶縁膜で覆うことによっ
て、ピエゾ効果による閾値電圧のズレを調整している
が、断面が略Ｔ形のゲート電極（以下、Ｔ形ゲート電極
という）の場合には上記した技術をそのまま適用するこ
とはできない。
は、セルファライン又はリフトオフ法によって形成され
た断面が四角のゲート電極を絶縁膜で覆うことによっ
て、ピエゾ効果による閾値電圧のズレを調整している
が、断面が略Ｔ形のゲート電極（以下、Ｔ形ゲート電極
という）の場合には上記した技術をそのまま適用するこ
とはできない。
【０００８】Ｔ形ゲート電極は、幅の狭い下部が半導体
層とショットキー接触を形成し、その下部はゲート長の
短縮化にともなって短くなる。また、Ｔ形ゲート電極の
上部は低抵抗化のために広く形成されて下部に対して庇
状に張出し、しかもその上には材料の異なる低抵抗層が
重ねられる場合が多い。このように庇部を有するゲート
電極では、単一の絶縁膜によりＴ形ゲート電極の上部と
下部にかかる応力が不均一となって応力を安定に調整す
ることができず、ひいては閾値電圧の調整が難しくなる
という問題がある。
層とショットキー接触を形成し、その下部はゲート長の
短縮化にともなって短くなる。また、Ｔ形ゲート電極の
上部は低抵抗化のために広く形成されて下部に対して庇
状に張出し、しかもその上には材料の異なる低抵抗層が
重ねられる場合が多い。このように庇部を有するゲート
電極では、単一の絶縁膜によりＴ形ゲート電極の上部と
下部にかかる応力が不均一となって応力を安定に調整す
ることができず、ひいては閾値電圧の調整が難しくなる
という問題がある。
【０００９】本発明はこのような問題に鑑みてなされた
ものであって、Ｔ形ゲート電極と化合物半導体層との応
力差により生じる閾値電圧の変動を容易に調整できる半
導体装置及びその製造方法を提供することを目的とす
る。
ものであって、Ｔ形ゲート電極と化合物半導体層との応
力差により生じる閾値電圧の変動を容易に調整できる半
導体装置及びその製造方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記した課題は、図５、
図６に例示するように、チャネルとなる化合物半導体層
２１の上に、ソース領域とドレイン領域に第１、第２の
開口部２５ｓ，２５ｄを有する第１の絶縁膜２６を形成
する工程と、前記第１の絶縁膜２５上と前記第１及び第
２の開口部２５ｓ，２５ｄ内に第２の絶縁膜２６を形成
する工程と、前記第１及び第２の絶縁膜２５，２６のう
ちゲート電極形成領域に第３の開口部２６ａを形成する
工程と、前記化合物半導体層２１との界面でショットキ
ー障壁を作る第１の導電膜２７を前記第３の開口部２６
ａ内と前記第２の絶縁膜２６の上に堆積する工程と、前
記第１の導電膜２７をパターニングして前記第３の開口
部２６ａ内とその両側周辺に残存させて前記第３の開口
部２６ａより前記ソース領域方向及び前記ドレイン領域
方向に広い庇部２９ａを有するゲート電極２９を形成す
る工程と、前記第２の絶縁膜２６をパターニングして前
記ゲート電極２９側部の前記庇部２９ａの下に選択的に
残存させる工程と、前記化合物半導体層２１の前記ソー
ス領域、前記ドレイン領域に抵抗接触するソース電極３
１ｓ及びドレイン電極３１ｄを前記第１、第２の開口２
５ｓ，２５ｄを通して形成する工程と、前記ソース領域
と前記ドレイン領域の間において前記第２の絶縁膜２６
の側面及び前記第１の絶縁膜２５の上面に接し、前記ゲ
ート電極２９の上面及び側面を覆う第３の絶縁膜３２を
形成する工程とを有することを特徴とする半導体装置の
製造方法により解決される。
図６に例示するように、チャネルとなる化合物半導体層
２１の上に、ソース領域とドレイン領域に第１、第２の
開口部２５ｓ，２５ｄを有する第１の絶縁膜２６を形成
する工程と、前記第１の絶縁膜２５上と前記第１及び第
２の開口部２５ｓ，２５ｄ内に第２の絶縁膜２６を形成
する工程と、前記第１及び第２の絶縁膜２５，２６のう
ちゲート電極形成領域に第３の開口部２６ａを形成する
工程と、前記化合物半導体層２１との界面でショットキ
ー障壁を作る第１の導電膜２７を前記第３の開口部２６
ａ内と前記第２の絶縁膜２６の上に堆積する工程と、前
記第１の導電膜２７をパターニングして前記第３の開口
部２６ａ内とその両側周辺に残存させて前記第３の開口
部２６ａより前記ソース領域方向及び前記ドレイン領域
方向に広い庇部２９ａを有するゲート電極２９を形成す
る工程と、前記第２の絶縁膜２６をパターニングして前
記ゲート電極２９側部の前記庇部２９ａの下に選択的に
残存させる工程と、前記化合物半導体層２１の前記ソー
ス領域、前記ドレイン領域に抵抗接触するソース電極３
１ｓ及びドレイン電極３１ｄを前記第１、第２の開口２
５ｓ，２５ｄを通して形成する工程と、前記ソース領域
と前記ドレイン領域の間において前記第２の絶縁膜２６
の側面及び前記第１の絶縁膜２５の上面に接し、前記ゲ
ート電極２９の上面及び側面を覆う第３の絶縁膜３２を
形成する工程とを有することを特徴とする半導体装置の
製造方法により解決される。
【００１１】または、図５、図６に例示するように、チ
ャネルとなる化合物半導体層２２の上に第１の絶縁膜２
６を形成する工程と、前記第１の絶縁膜２６のうちゲー
ト電極形成領域に開口部２６ａを形成する工程と、前記
化合物半導体層２２との界面でショットキー障壁を作る
第１の導電膜２７を前記開口部２６ａ内と前記第１の絶
縁膜２６の上に堆積する工程と、前記第１の導電膜２７
をパターニングして前記開口部２６ａ内とその周辺に残
存させて前記開口部２６ａより広い庇部を有するゲート
電極２９を形成する工程と、前記化合物半導体層２２の
ソース領域とドレイン領域に窓３０ａ，３０ｂを有する
レジスト３０を前記第１の絶縁膜２６及び前記ゲート電
極２９の上に形成する工程と、前記窓３０ａ，３０ｂか
らエッチャントを供給することにより前記第１の絶縁膜
２６を等方性エッチングして前記ゲート電極２９側部の
前記庇部の下に残存させるとともにゲート電極２９の周
辺から前記ソース領域と前記ドレイン領域にかけた領域
の前記第１の絶縁膜２６をサイドエッチングにより除去
する工程と、前記ソース領域、前記ドレイン領域で露出
した前記化合物半導体層２２上と前記レジスト３０上に
第２の導電膜３１を形成して、前記化合物半導体層２２
上の該第２の導電膜３１をソース電極３１ｓ、ドレイン
電極３１ｄとする工程と、前記レジスト３０を除去する
ことによって前記ドレイン領域と前記ドレイン領域以外
の前記第２の導電膜３１を除去する工程と、前記第１の
絶縁膜２６の側面及び前記化合物半導体層２２に接する
第２の絶縁膜３２を形成する工程とを有することを特徴
とする半導体装置の製造方法により解決される。
ャネルとなる化合物半導体層２２の上に第１の絶縁膜２
６を形成する工程と、前記第１の絶縁膜２６のうちゲー
ト電極形成領域に開口部２６ａを形成する工程と、前記
化合物半導体層２２との界面でショットキー障壁を作る
第１の導電膜２７を前記開口部２６ａ内と前記第１の絶
縁膜２６の上に堆積する工程と、前記第１の導電膜２７
をパターニングして前記開口部２６ａ内とその周辺に残
存させて前記開口部２６ａより広い庇部を有するゲート
電極２９を形成する工程と、前記化合物半導体層２２の
ソース領域とドレイン領域に窓３０ａ，３０ｂを有する
レジスト３０を前記第１の絶縁膜２６及び前記ゲート電
極２９の上に形成する工程と、前記窓３０ａ，３０ｂか
らエッチャントを供給することにより前記第１の絶縁膜
２６を等方性エッチングして前記ゲート電極２９側部の
前記庇部の下に残存させるとともにゲート電極２９の周
辺から前記ソース領域と前記ドレイン領域にかけた領域
の前記第１の絶縁膜２６をサイドエッチングにより除去
する工程と、前記ソース領域、前記ドレイン領域で露出
した前記化合物半導体層２２上と前記レジスト３０上に
第２の導電膜３１を形成して、前記化合物半導体層２２
上の該第２の導電膜３１をソース電極３１ｓ、ドレイン
電極３１ｄとする工程と、前記レジスト３０を除去する
ことによって前記ドレイン領域と前記ドレイン領域以外
の前記第２の導電膜３１を除去する工程と、前記第１の
絶縁膜２６の側面及び前記化合物半導体層２２に接する
第２の絶縁膜３２を形成する工程とを有することを特徴
とする半導体装置の製造方法により解決される。
【００１２】または、前記第１の導電膜２７は、前記第
１の導電膜２７の上にメッキにより形成された金属パタ
ーン２８をマスクにしてエッチングされることを特徴と
する半導体装置の製造方法により解決される。または、
前記第１の絶縁膜２６を形成する前に、前記ソース領域
と前記ドレイン領域に開口部２５ｓ，２５ｄを有する第
３の絶縁膜２５を前記化合物半導体層２２上に形成する
工程を有し、前記第２の絶縁膜３２は少なくとも前記ゲ
ート電極２９の周辺において前記第３の絶縁膜２５上に
形成されてなることを特徴とする半導体装置の製造方法
によって解決される。
１の導電膜２７の上にメッキにより形成された金属パタ
ーン２８をマスクにしてエッチングされることを特徴と
する半導体装置の製造方法により解決される。または、
前記第１の絶縁膜２６を形成する前に、前記ソース領域
と前記ドレイン領域に開口部２５ｓ，２５ｄを有する第
３の絶縁膜２５を前記化合物半導体層２２上に形成する
工程を有し、前記第２の絶縁膜３２は少なくとも前記ゲ
ート電極２９の周辺において前記第３の絶縁膜２５上に
形成されてなることを特徴とする半導体装置の製造方法
によって解決される。
【００１３】または、前記第１の絶縁膜２６は、前記第
２の絶縁膜３２よりも応力が小さいことを特徴とする半
導体装置の製造方法により解決される。
２の絶縁膜３２よりも応力が小さいことを特徴とする半
導体装置の製造方法により解決される。
【００１４】または、図６(d) に例示するように、化合
物半導体層２２（２１ｂ）上にショットキー接合状態で
形成され、且つ上側が広く形成されて両側に庇部２９ａ
を有するゲート電極２９と、前記ゲート電極２９の前記
庇部２９ａの下に選択的に形成された第１の絶縁膜２６
と、前記第１の絶縁膜２６の側面に接し、かつ前記ゲー
ト電極２９の上面及び側面及び前記化合物層を覆う第２
の絶縁膜３２と、前記ゲート電極２９の両側方において
前記化合物半導体層２２と前記第２の絶縁膜３２の間と
前記化合物半導体層２２と前記第１の絶縁膜２６の間に
形成される第３の絶縁膜２５と、前記ゲート電極２９の
両側方に前記第３の絶縁膜２５を介して形成され且つ前
記化合物半導体層２２のソース領域、ドレイン領域とな
る部分に抵抗接触して形成されるソース電極３１ｓ及び
ドレイン電極３１ｄとを有することを特徴とする半導体
装置によって解決される。または、前記化合物半導体層
２１ｂの下にはアンドープの第２の化合物半導体層２１
ａが形成されていることを特徴とする半導体装置によっ
て解決される。または、前記第１の絶縁膜２６は、前記
ゲート電極２９の前記庇部から前記化合物半導体層２２
にかけてテーパ状に広がっていることを特徴とする半導
体装置によって解決される。
物半導体層２２（２１ｂ）上にショットキー接合状態で
形成され、且つ上側が広く形成されて両側に庇部２９ａ
を有するゲート電極２９と、前記ゲート電極２９の前記
庇部２９ａの下に選択的に形成された第１の絶縁膜２６
と、前記第１の絶縁膜２６の側面に接し、かつ前記ゲー
ト電極２９の上面及び側面及び前記化合物層を覆う第２
の絶縁膜３２と、前記ゲート電極２９の両側方において
前記化合物半導体層２２と前記第２の絶縁膜３２の間と
前記化合物半導体層２２と前記第１の絶縁膜２６の間に
形成される第３の絶縁膜２５と、前記ゲート電極２９の
両側方に前記第３の絶縁膜２５を介して形成され且つ前
記化合物半導体層２２のソース領域、ドレイン領域とな
る部分に抵抗接触して形成されるソース電極３１ｓ及び
ドレイン電極３１ｄとを有することを特徴とする半導体
装置によって解決される。または、前記化合物半導体層
２１ｂの下にはアンドープの第２の化合物半導体層２１
ａが形成されていることを特徴とする半導体装置によっ
て解決される。または、前記第１の絶縁膜２６は、前記
ゲート電極２９の前記庇部から前記化合物半導体層２２
にかけてテーパ状に広がっていることを特徴とする半導
体装置によって解決される。
【００１５】
【作 用】本発明によれば、上部が広く形成されるゲー
ト電極の庇部の下に選択的に第１の絶縁膜を形成し、さ
らに閾値電圧調整のために第２の絶縁膜によって第１の
絶縁膜の側部とチャネルとなる化合物半導体層表面とを
覆うようにしている。このため、第２の絶縁膜は等価的
に断面四角のゲート電極を覆う状態となり、第２の絶縁
膜によってゲート電極の側部に加わる応力が均一にな
り、閾値電圧の調整が容易になる。
ト電極の庇部の下に選択的に第１の絶縁膜を形成し、さ
らに閾値電圧調整のために第２の絶縁膜によって第１の
絶縁膜の側部とチャネルとなる化合物半導体層表面とを
覆うようにしている。このため、第２の絶縁膜は等価的
に断面四角のゲート電極を覆う状態となり、第２の絶縁
膜によってゲート電極の側部に加わる応力が均一にな
り、閾値電圧の調整が容易になる。
【００１６】これに対して、第１の絶縁膜の形成領域を
ゲート電極の庇部の下から大きく張り出させて化合物半
導体層表面に形成すると、第２の絶縁膜の応力がゲート
電極の幅の狭い下部にかからなくなって閾値電圧の調整
が困難になる。また、その第１の絶縁膜を完全に除去し
た後に、上部が広いゲート電極を第２の絶縁膜で覆うよ
うにすれば、ゲート電極の庇部の下が空洞になり易く、
第２の絶縁膜の応力がゲート電極の幅の狭い下部にかか
らなくなって閾値電圧の調整が難しくなる。さらに、そ
の庇部の下を第２の絶縁膜で充填したとすると、Ｔ形ゲ
ート電極の下部と上部に外部から加わる応力が不均一に
なって第２の絶縁膜による閾値電圧の調整が難しくな
る。
ゲート電極の庇部の下から大きく張り出させて化合物半
導体層表面に形成すると、第２の絶縁膜の応力がゲート
電極の幅の狭い下部にかからなくなって閾値電圧の調整
が困難になる。また、その第１の絶縁膜を完全に除去し
た後に、上部が広いゲート電極を第２の絶縁膜で覆うよ
うにすれば、ゲート電極の庇部の下が空洞になり易く、
第２の絶縁膜の応力がゲート電極の幅の狭い下部にかか
らなくなって閾値電圧の調整が難しくなる。さらに、そ
の庇部の下を第２の絶縁膜で充填したとすると、Ｔ形ゲ
ート電極の下部と上部に外部から加わる応力が不均一に
なって第２の絶縁膜による閾値電圧の調整が難しくな
る。
【００１７】また、本発明の製造方法によれば、１つの
レジストをマスクに使用して、ソース領域とドレイン領
域からその周辺にかけて第１の絶縁膜を等方的にエッチ
ングするとともに第１の絶縁膜をゲート電極の庇部の下
に残し、ついで、そのレジストをマスクに使用するリフ
トオフ法により化合物半導体層上にソース電極とドレイ
ン電極を形成するようにしている。
レジストをマスクに使用して、ソース領域とドレイン領
域からその周辺にかけて第１の絶縁膜を等方的にエッチ
ングするとともに第１の絶縁膜をゲート電極の庇部の下
に残し、ついで、そのレジストをマスクに使用するリフ
トオフ法により化合物半導体層上にソース電極とドレイ
ン電極を形成するようにしている。
【００１８】即ち、そのレジストは、第１の絶縁膜のパ
ターニング用のマスクに使用されるだけでなくソース電
極及びドレイン電極を形成するためのマスクにも使用さ
れるので、マスク形成の工程が簡略化される。
ターニング用のマスクに使用されるだけでなくソース電
極及びドレイン電極を形成するためのマスクにも使用さ
れるので、マスク形成の工程が簡略化される。
【００１９】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （第１実施例）図１は、本発明の第１実施例に係るGaAs
ＭＥＳＦＥＴの製造工程を示す断面図である。
いて説明する。 （第１実施例）図１は、本発明の第１実施例に係るGaAs
ＭＥＳＦＥＴの製造工程を示す断面図である。
【００２０】次に、図１(a) に示すような状態を得るま
での工程を説明する。まず、GaAsよりなる半絶縁性の化
合物半導体基板１の素子形成領域にシリコンをイオン注
入し、続いて素子形成領域の両側に再びシリコンを注入
する。次に、アニールにより不純物（シリコン）を活性
化してｎ型不純物拡散領域２とその両側にｎ+ 型不純物
拡散領域３，４を形成する。ｎ型不純物拡散領域２とｎ
+ 型不純物拡散領域３，４は動作半導体層となり、ｎ型
不純物拡散領域２はチャネル領域となる。ｎ型不純物拡
散領域２を形成するためのシリコンイオンの注入条件
は、加速エネルギー６０keV 、ドーズ量４×１０cm-2と
する。
での工程を説明する。まず、GaAsよりなる半絶縁性の化
合物半導体基板１の素子形成領域にシリコンをイオン注
入し、続いて素子形成領域の両側に再びシリコンを注入
する。次に、アニールにより不純物（シリコン）を活性
化してｎ型不純物拡散領域２とその両側にｎ+ 型不純物
拡散領域３，４を形成する。ｎ型不純物拡散領域２とｎ
+ 型不純物拡散領域３，４は動作半導体層となり、ｎ型
不純物拡散領域２はチャネル領域となる。ｎ型不純物拡
散領域２を形成するためのシリコンイオンの注入条件
は、加速エネルギー６０keV 、ドーズ量４×１０cm-2と
する。
【００２１】続いて、プラズマＣＶＤ法によってSiO2よ
りなる絶縁性のスペーサ層５を化合物半導体基板１上に
３００nmの厚さに形成する。次に、図１(b) に示すよう
に、スペーサ層５上にレジスト６を塗布し、これを露
光、現像してｎ型不純物拡散領域２のほぼ中央を横切る
第１のゲート用窓６ａをレジスト６に形成する。なお、
ゲート用窓６ａはｎ形不純物拡散領域２の中央でなく、
ソース領域寄りに形成してドレイン耐圧を向上すること
もある。
りなる絶縁性のスペーサ層５を化合物半導体基板１上に
３００nmの厚さに形成する。次に、図１(b) に示すよう
に、スペーサ層５上にレジスト６を塗布し、これを露
光、現像してｎ型不純物拡散領域２のほぼ中央を横切る
第１のゲート用窓６ａをレジスト６に形成する。なお、
ゲート用窓６ａはｎ形不純物拡散領域２の中央でなく、
ソース領域寄りに形成してドレイン耐圧を向上すること
もある。
【００２２】続いて、レジスト６をマスクに使用して第
１のゲート用窓６ａの下のスペーサ層５を反応性イオン
エッチング（ＲＩＥ）により除去し、これにより第１の
ゲート用窓６ａの下に開口部５ａを形成する。スペーサ
層５と開口部５ａは、後述するゲート電極の下部の形状
を規定するマスクとなる。レジスト６を除去した後に、
図１(c) に示すように、化合物半導体基板１とショット
キー接触する膜、例えばタングステンシリサイド（ WS
i）膜７をスパッタによりスペーサ層５上と開口部５ａ
内に１００nmの厚さに形成する。続いて、図１(d) に示
すように、 WSi膜７の上に第２のレジスト８を塗布し、
これを露光及び現像して開口部５ａよりも広い第２のゲ
ート用窓８ａを開口部５ａの上に形成する。
１のゲート用窓６ａの下のスペーサ層５を反応性イオン
エッチング（ＲＩＥ）により除去し、これにより第１の
ゲート用窓６ａの下に開口部５ａを形成する。スペーサ
層５と開口部５ａは、後述するゲート電極の下部の形状
を規定するマスクとなる。レジスト６を除去した後に、
図１(c) に示すように、化合物半導体基板１とショット
キー接触する膜、例えばタングステンシリサイド（ WS
i）膜７をスパッタによりスペーサ層５上と開口部５ａ
内に１００nmの厚さに形成する。続いて、図１(d) に示
すように、 WSi膜７の上に第２のレジスト８を塗布し、
これを露光及び現像して開口部５ａよりも広い第２のゲ
ート用窓８ａを開口部５ａの上に形成する。
【００２３】続いて、 WSi膜７をメッキ電極に使用し
て、電解メッキにより第２のゲート用窓８ａ内に金を７
００nmの厚さに成長する。第２のレジスト８を除去した
後に、金層９に覆われない WSi膜７を反応性イオンエッ
チング（ＲＩＥ）により除去すると、図２(a) に示すよ
うに、 WSi膜７は断面が略Ｔ字状になり、その上に重ね
てＴ字状の金層９が存在した状態になる。これらの WSi
膜７と金層９によりＴ形のゲート電極１０が構成され
る。続いて、図２(b) に示すように、金層９に覆われな
いスペーサ層５をＲＩＥにより除去してゲート電極１０
の庇１０ａの下にのみ残存させる。なお、 WSi膜７のエ
ッチングガスとしてSF6 を使用し、また、スペーサ層５
のエッチングガスとしてCF4 とCHF3の混合ガスを使用す
る。この状態では、ＲＩＥなどの反応性エッチングに対
しても安定であって反応し難い金層９により WSi膜７が
覆われているので、マスクとなるＴ形のゲート電極１０
の膜減りが起きにくくなっている。
て、電解メッキにより第２のゲート用窓８ａ内に金を７
００nmの厚さに成長する。第２のレジスト８を除去した
後に、金層９に覆われない WSi膜７を反応性イオンエッ
チング（ＲＩＥ）により除去すると、図２(a) に示すよ
うに、 WSi膜７は断面が略Ｔ字状になり、その上に重ね
てＴ字状の金層９が存在した状態になる。これらの WSi
膜７と金層９によりＴ形のゲート電極１０が構成され
る。続いて、図２(b) に示すように、金層９に覆われな
いスペーサ層５をＲＩＥにより除去してゲート電極１０
の庇１０ａの下にのみ残存させる。なお、 WSi膜７のエ
ッチングガスとしてSF6 を使用し、また、スペーサ層５
のエッチングガスとしてCF4 とCHF3の混合ガスを使用す
る。この状態では、ＲＩＥなどの反応性エッチングに対
しても安定であって反応し難い金層９により WSi膜７が
覆われているので、マスクとなるＴ形のゲート電極１０
の膜減りが起きにくくなっている。
【００２４】次に、図２(c) に示すまでの工程を説明す
る。高感度のレジスト１１と低感度のレジスト１２を化
合物半導体基板１上に順に塗布する。この後に、ｎ+ 型
不純物拡散領域３，４の上の高感度のレジスト１１に低
照射量で光を照射する。続いて、光照射領域を狭くし且
つ光照射量を高くして低感度のレジスト１２を露光す
る。そして、２層のレジスト１１，１２を現像してｎ+
型不純物拡散領域３，４上に２つの窓１３ａ，１３ｂを
形成する。この場合、低露光量では低感度のレジスト１
２は露光されないので、それらの窓１３ａ，１３ｂの断
面は、低感度のレジスト１２が張り出した庇状になる。
る。高感度のレジスト１１と低感度のレジスト１２を化
合物半導体基板１上に順に塗布する。この後に、ｎ+ 型
不純物拡散領域３，４の上の高感度のレジスト１１に低
照射量で光を照射する。続いて、光照射領域を狭くし且
つ光照射量を高くして低感度のレジスト１２を露光す
る。そして、２層のレジスト１１，１２を現像してｎ+
型不純物拡散領域３，４上に２つの窓１３ａ，１３ｂを
形成する。この場合、低露光量では低感度のレジスト１
２は露光されないので、それらの窓１３ａ，１３ｂの断
面は、低感度のレジスト１２が張り出した庇状になる。
【００２５】この後に、レジスト１２及び２つのｎ+ 型
不純物拡散領域３，４の上に金ゲルマニウム合金（AuG
e）と金（Au）からなる二層構造の金属膜１４をスッパ
ッタにより形成する。ついで、２層のレジスト１１，１
２を剥離すると、金属層１４は２つのｎ+ 不純物拡散層
３，４の上にのみ残存するので、一方をソース電極１４
ｓ、他方をドレイン電極１４ｄとして使用する。金属膜
１４はレジスト１１，１２の庇形状によって膜切れが良
くなる。なお、金属層１４を構成するAuGeは、GaAsより
なる化合物半導体基板１にオーミック（抵抗）接触す
る。
不純物拡散領域３，４の上に金ゲルマニウム合金（AuG
e）と金（Au）からなる二層構造の金属膜１４をスッパ
ッタにより形成する。ついで、２層のレジスト１１，１
２を剥離すると、金属層１４は２つのｎ+ 不純物拡散層
３，４の上にのみ残存するので、一方をソース電極１４
ｓ、他方をドレイン電極１４ｄとして使用する。金属膜
１４はレジスト１１，１２の庇形状によって膜切れが良
くなる。なお、金属層１４を構成するAuGeは、GaAsより
なる化合物半導体基板１にオーミック（抵抗）接触す
る。
【００２６】このようにして化合物半導体基板１に形成
されたトランジスタの特性の評価を行って閾値電圧を測
定する。その後に、図２(d) に示すように、窒化シリコ
ンよりなる閾値調整用絶縁膜１５によりトランジスタを
覆う。この場合、予め調べておいた閾値調整用絶縁膜１
５の膜厚と閾値電圧の関係、又は閾値調整用絶縁膜１５
の膜厚とソース・ドレイン間電流の関係に基づいて、閾
値調整用絶縁膜１５の厚さによって閾値電圧を所望の値
に調整する。
されたトランジスタの特性の評価を行って閾値電圧を測
定する。その後に、図２(d) に示すように、窒化シリコ
ンよりなる閾値調整用絶縁膜１５によりトランジスタを
覆う。この場合、予め調べておいた閾値調整用絶縁膜１
５の膜厚と閾値電圧の関係、又は閾値調整用絶縁膜１５
の膜厚とソース・ドレイン間電流の関係に基づいて、閾
値調整用絶縁膜１５の厚さによって閾値電圧を所望の値
に調整する。
【００２７】なお、ソース電極１４ｓ、ドレイン電極１
４ｄには、閾値調整用絶縁膜１５に形成されたビアホー
ル１５ｓ，１５ｄを介して配線が接続される。閾値調整
用絶縁膜１５に用いる窒化シリコンの応力をパラメータ
として閾値電圧の変化量ΔＶthと閾値調整用絶縁膜１５
の厚さとの関係の一例を図３に示す。図において、ゲー
ト長Ｌｇはチャネル長方向のゲート電極の長さを示し、
ゲート幅Ｗｇはゲート長に直交する方向のゲート電極の
長さを示している。なお、閾値調整用絶縁膜１５の単位
面積当たりのストレスは膜厚に依存せずにほぼ一定であ
るが、膜厚が増えるにつれてゲート電極１０にかかる応
力は大きくなる。
４ｄには、閾値調整用絶縁膜１５に形成されたビアホー
ル１５ｓ，１５ｄを介して配線が接続される。閾値調整
用絶縁膜１５に用いる窒化シリコンの応力をパラメータ
として閾値電圧の変化量ΔＶthと閾値調整用絶縁膜１５
の厚さとの関係の一例を図３に示す。図において、ゲー
ト長Ｌｇはチャネル長方向のゲート電極の長さを示し、
ゲート幅Ｗｇはゲート長に直交する方向のゲート電極の
長さを示している。なお、閾値調整用絶縁膜１５の単位
面積当たりのストレスは膜厚に依存せずにほぼ一定であ
るが、膜厚が増えるにつれてゲート電極１０にかかる応
力は大きくなる。
【００２８】閾値調整用絶縁膜１５として窒化シリコン
を使用し、ゲート長Ｌg が０．５μｍ、ゲート幅Ｗｇが
２０μｍの場合に、閾値調整用絶縁膜１５の応力によっ
てトランジスタの閾値電圧を０．１Ｖ以上ＯＦＦ側へ変
化させるためには、閾値調整用絶縁膜１５の単位面積当
たりのストレスとその膜厚との積が１×１０5dyn/cm以
上になる必要がある。例えば、窒化シリコンの膜厚が１
６０nmの場合に、閾値電圧を０．１Ｖ以上シフトさせる
ためには単位面積当たりのストレスは−６．２×１０9
dyn/cm2以上の窒化シリコンを形成する必要がある。
を使用し、ゲート長Ｌg が０．５μｍ、ゲート幅Ｗｇが
２０μｍの場合に、閾値調整用絶縁膜１５の応力によっ
てトランジスタの閾値電圧を０．１Ｖ以上ＯＦＦ側へ変
化させるためには、閾値調整用絶縁膜１５の単位面積当
たりのストレスとその膜厚との積が１×１０5dyn/cm以
上になる必要がある。例えば、窒化シリコンの膜厚が１
６０nmの場合に、閾値電圧を０．１Ｖ以上シフトさせる
ためには単位面積当たりのストレスは−６．２×１０9
dyn/cm2以上の窒化シリコンを形成する必要がある。
【００２９】ところで、上記した工程では、SiO2よりな
るスペーサ層５をゲート電極１０をマスクに使用してパ
ターニングしているので、ゲート電極１０の両脇の庇の
下に入り込んだスペーサ層５がゲート電極１０からはみ
出すことはない。従って、閾値調整用絶縁膜１５の応力
は、スペーサ層５によってあまり減衰されずにゲート電
極１０の下部に加わるため、閾値調整用絶縁膜１５によ
る応力の調整が極めて容易になる。しかも、閾値調整用
絶縁膜１５は等価的に断面四角のゲート電極を覆う状態
となるので、Ｔ形ゲート電極１０に加わる応力が均一に
なり、閾値電圧の調整が容易になる。
るスペーサ層５をゲート電極１０をマスクに使用してパ
ターニングしているので、ゲート電極１０の両脇の庇の
下に入り込んだスペーサ層５がゲート電極１０からはみ
出すことはない。従って、閾値調整用絶縁膜１５の応力
は、スペーサ層５によってあまり減衰されずにゲート電
極１０の下部に加わるため、閾値調整用絶縁膜１５によ
る応力の調整が極めて容易になる。しかも、閾値調整用
絶縁膜１５は等価的に断面四角のゲート電極を覆う状態
となるので、Ｔ形ゲート電極１０に加わる応力が均一に
なり、閾値電圧の調整が容易になる。
【００３０】これに対して、図４(a) に示すように、ス
ペーサ層５をゲート電極１０の庇の下から大きくはみ出
させた場合には、閾値調整用絶縁膜１５によりゲート電
極１０の下部に加わる力はスペーサ層５による応力が支
配的になり、閾値調整用絶縁膜１５の応力による閾値電
圧の調整が難しくなる。即ち、閾値調整用絶縁膜１５の
応力はスペーサ層５を介してゲート電極１０の下部にか
からなくなる。一方、図４(b) に示すように、スペーサ
層５を完全に除去し、ゲート電極１０の庇の下が空洞と
なると、ゲート電極１０の下部には閾値調整用絶縁膜１
５による応力がかからないので、閾値電圧調整ができな
くなる。
ペーサ層５をゲート電極１０の庇の下から大きくはみ出
させた場合には、閾値調整用絶縁膜１５によりゲート電
極１０の下部に加わる力はスペーサ層５による応力が支
配的になり、閾値調整用絶縁膜１５の応力による閾値電
圧の調整が難しくなる。即ち、閾値調整用絶縁膜１５の
応力はスペーサ層５を介してゲート電極１０の下部にか
からなくなる。一方、図４(b) に示すように、スペーサ
層５を完全に除去し、ゲート電極１０の庇の下が空洞と
なると、ゲート電極１０の下部には閾値調整用絶縁膜１
５による応力がかからないので、閾値電圧調整ができな
くなる。
【００３１】また、全てのスペーサ層５を除去した後
に、成長条件を変えて閾値調整用絶縁膜１５をゲート電
極１９の庇の下に充填することも考えられるが、単一層
の閾値調整用絶縁膜１５による応力をゲート電極１０の
上部と下部に均等にかけることが難しくなる。ゲート電
極１０の全体の応力の決定による応力が閾値調整用絶縁
膜１５と異なる膜、或いは応力が閾値調整用絶縁膜１５
と逆（例えば、閾値調整用絶縁膜が引張応力の場合には
圧縮応力）の膜によりスペーサ層５を形成するという手
段を採用することもできる。例えば、スペーサ層５とし
てSiO2又はSiON（窒化酸化シリコン）を使用し、閾値調
整用絶縁膜１５としてSiON又はSiO2膜を使用する。
に、成長条件を変えて閾値調整用絶縁膜１５をゲート電
極１９の庇の下に充填することも考えられるが、単一層
の閾値調整用絶縁膜１５による応力をゲート電極１０の
上部と下部に均等にかけることが難しくなる。ゲート電
極１０の全体の応力の決定による応力が閾値調整用絶縁
膜１５と異なる膜、或いは応力が閾値調整用絶縁膜１５
と逆（例えば、閾値調整用絶縁膜が引張応力の場合には
圧縮応力）の膜によりスペーサ層５を形成するという手
段を採用することもできる。例えば、スペーサ層５とし
てSiO2又はSiON（窒化酸化シリコン）を使用し、閾値調
整用絶縁膜１５としてSiON又はSiO2膜を使用する。
【００３２】SiONはその上に形成される絶縁膜の応力を
抑制する作用がある。例えば図８に示すＭＥＳＦＥＴの
保護膜108 として窒化シリコンを使用し、動作半導体層
102 と保護膜108 の間にSiON膜を介在させたところ、保
護膜108 の応力による閾値電圧の変化が小さくなった。
実験によれば、ゲート長を０．８μｍとし、動作半導体
層102 上にSiON膜を設けない場合には、窒化シリコンの
保護膜108 により閾値電圧が０．１５Ｖだけプラス側に
シフトしたが、保護膜108 と動作半導体層102 の間にSi
ON膜を介在させたところ閾値電圧は０．０２Ｖと小さく
変化した。また、ゲート長を１．２μｍとし、SiON膜を
介在させない場合には閾値電圧が０．０９Ｖだけプラス
側にシフトしたが、保護膜108 と動作半導体層102 の間
にSiON膜を介在させたところ閾値電圧は変化しなかっ
た。
抑制する作用がある。例えば図８に示すＭＥＳＦＥＴの
保護膜108 として窒化シリコンを使用し、動作半導体層
102 と保護膜108 の間にSiON膜を介在させたところ、保
護膜108 の応力による閾値電圧の変化が小さくなった。
実験によれば、ゲート長を０．８μｍとし、動作半導体
層102 上にSiON膜を設けない場合には、窒化シリコンの
保護膜108 により閾値電圧が０．１５Ｖだけプラス側に
シフトしたが、保護膜108 と動作半導体層102 の間にSi
ON膜を介在させたところ閾値電圧は０．０２Ｖと小さく
変化した。また、ゲート長を１．２μｍとし、SiON膜を
介在させない場合には閾値電圧が０．０９Ｖだけプラス
側にシフトしたが、保護膜108 と動作半導体層102 の間
にSiON膜を介在させたところ閾値電圧は変化しなかっ
た。
【００３３】なお、ゲート電極１０を構成する WSi層７
は成長条件（例えばスパッタの際のガス圧力）によって
引張応力と圧縮応力のいずれにもなるので、閾値電圧の
大きさによっては、スペーサ層５を SiN膜或いはSiON膜
より構成し、閾値調整用絶縁膜１５として圧縮応力のSi
O2膜を用いてもよい。 （第２実施例）本実施例では、スペーサ層として多層構
造を採用し、スペーサ層をパターニングするためのマス
クとしてレジストを使用している。
は成長条件（例えばスパッタの際のガス圧力）によって
引張応力と圧縮応力のいずれにもなるので、閾値電圧の
大きさによっては、スペーサ層５を SiN膜或いはSiON膜
より構成し、閾値調整用絶縁膜１５として圧縮応力のSi
O2膜を用いてもよい。 （第２実施例）本実施例では、スペーサ層として多層構
造を採用し、スペーサ層をパターニングするためのマス
クとしてレジストを使用している。
【００３４】図５、図６は、本発明の第２実施例のＭＥ
ＳＦＥＴの製造工程を示す断面図である。まず、図５
(a) に示す断面となるまでの工程を説明する。GaAsより
なる半絶縁性の化合物半導体基板２１には、第１実施例
と同じ方法によりｎ型不純物拡散領域（動作半導体領
域）２２とｎ+ 型不純物拡散領域（コンタクト領域）２
３，２４が形成されている。そして、化合物半導体基板
２１の上にＣＶＤにより窒化シリコン（SiN ）膜２５を
５０nmの厚さに形成した後に、フォトリソグラフィー技
術を用いて SiN膜２５のソース領域とドレイン領域に第
１及び第２の開口部２５ｓ，２５ｄを形成する。フォト
リソグラフィーに使用するエッチングガスとしてSF6 を
使用する。さらに、第１及び第２の開口部２５ｓ，２５
ｄ内と SiN膜２５上に、プラズマＣＶＤ法によって酸化
シリコン（SiO2）よりなるスペーサ層２６を３００nmの
厚さに形成する。
ＳＦＥＴの製造工程を示す断面図である。まず、図５
(a) に示す断面となるまでの工程を説明する。GaAsより
なる半絶縁性の化合物半導体基板２１には、第１実施例
と同じ方法によりｎ型不純物拡散領域（動作半導体領
域）２２とｎ+ 型不純物拡散領域（コンタクト領域）２
３，２４が形成されている。そして、化合物半導体基板
２１の上にＣＶＤにより窒化シリコン（SiN ）膜２５を
５０nmの厚さに形成した後に、フォトリソグラフィー技
術を用いて SiN膜２５のソース領域とドレイン領域に第
１及び第２の開口部２５ｓ，２５ｄを形成する。フォト
リソグラフィーに使用するエッチングガスとしてSF6 を
使用する。さらに、第１及び第２の開口部２５ｓ，２５
ｄ内と SiN膜２５上に、プラズマＣＶＤ法によって酸化
シリコン（SiO2）よりなるスペーサ層２６を３００nmの
厚さに形成する。
【００３５】次に、図５(b) に示すように、ＲＩＥ法と
レジストマスクを使用するフォトリソグラフィー技術に
より SiN膜２５とスペーサ層２６をパターニングしてｎ
型不純物拡散領域２２表面の中央を通る第３の開口部２
６ａを形成する。さらに、第３の開口部２６ａ内とスペ
ーサ層２６上に、スパッタにより WSi膜２７を１００nm
の厚さに形成する。
レジストマスクを使用するフォトリソグラフィー技術に
より SiN膜２５とスペーサ層２６をパターニングしてｎ
型不純物拡散領域２２表面の中央を通る第３の開口部２
６ａを形成する。さらに、第３の開口部２６ａ内とスペ
ーサ層２６上に、スパッタにより WSi膜２７を１００nm
の厚さに形成する。
【００３６】この後に、第１実施例と同様に、レジスト
（不図示）と電解メッキ法を使用して第３の開口部２６
ａの内部とその周辺に断面Ｔ字形のAu膜２８を形成する
（図５(c))。そして、レジスト（不図示）を除去した後
に、図５(d) に示すように、第１実施例と同様に、Au膜
２８に覆われない WSi膜２７を除去する。これにより、
WSi膜２７は断面略Ｔ字形となってAu膜２８とともにゲ
ート電極２９を構成する。
（不図示）と電解メッキ法を使用して第３の開口部２６
ａの内部とその周辺に断面Ｔ字形のAu膜２８を形成する
（図５(c))。そして、レジスト（不図示）を除去した後
に、図５(d) に示すように、第１実施例と同様に、Au膜
２８に覆われない WSi膜２７を除去する。これにより、
WSi膜２７は断面略Ｔ字形となってAu膜２８とともにゲ
ート電極２９を構成する。
【００３７】次に、図６(a) に示すように、SiO2膜２
６、ゲート電極２９の上にレジスト３０を塗布した後
に、レジスト３０を露光、現像してソース領域とドレイ
ン領域にそれぞれ窓３０ａ，３０ｂを形成する。続い
て、図６(b) に示すように、緩衝フッ酸をエッチング液
に使用し、窓３０ａ，３０ｂから露出したSiO2膜２６を
緩衝フッ酸により等方的にエッチングするとともに、レ
ジスト３０の下のSiO2膜２６も横方向にエッチングす
る。この場合、エッチング時間、フッ酸濃度を調整して
サイドエッチング量をコントロールし、これによりゲー
ト電極２９からはみ出さない程度にＴ形のゲート電極２
９の庇２９ａの下にSiO2膜２６を残すとともに、第１及
び第２の開口部２５ｓ，２５ｄからｎ+ 形不純物拡散領
域３，４を露出させる。なお、SiO2膜２６は、ゲート電
極２９の庇２９ａからSiO2膜２６の底面にかけてテーパ
状に広がったり、或いは庇２９ａの縁から２００nm程度
の誤差ではみ出したり入り込んだりすることは許容され
る。
６、ゲート電極２９の上にレジスト３０を塗布した後
に、レジスト３０を露光、現像してソース領域とドレイ
ン領域にそれぞれ窓３０ａ，３０ｂを形成する。続い
て、図６(b) に示すように、緩衝フッ酸をエッチング液
に使用し、窓３０ａ，３０ｂから露出したSiO2膜２６を
緩衝フッ酸により等方的にエッチングするとともに、レ
ジスト３０の下のSiO2膜２６も横方向にエッチングす
る。この場合、エッチング時間、フッ酸濃度を調整して
サイドエッチング量をコントロールし、これによりゲー
ト電極２９からはみ出さない程度にＴ形のゲート電極２
９の庇２９ａの下にSiO2膜２６を残すとともに、第１及
び第２の開口部２５ｓ，２５ｄからｎ+ 形不純物拡散領
域３，４を露出させる。なお、SiO2膜２６は、ゲート電
極２９の庇２９ａからSiO2膜２６の底面にかけてテーパ
状に広がったり、或いは庇２９ａの縁から２００nm程度
の誤差ではみ出したり入り込んだりすることは許容され
る。
【００３８】このエッチングはフッ酸を用いているの
で、 SiN膜２５は殆どエッチングされずに化合物半導体
基板２１の表面を保護する機能を有する。なお、 SiN膜
２５の代わりにSiONを使用してもよく、また、SiO2膜２
６の代わりにSiONを使用してもよい。即ち、化合物半導
体基板２１の表面をエッチングレートが遅い絶縁膜で覆
い、その上のスペーサ層２６をエッチングレートが速い
絶縁膜から形成する。続いて、レジスト３０を残したま
までAuGe、Auの二層構造の金属層３１をスパッタにより
連続的に形成すると、レジスト３０の上だけでなくレジ
スト３０の窓３０ａ，３０ｂの下のｎ+ 形不純物拡散領
域３，４上にも金属層３１が形成される。この後に、レ
ジスト３０を溶剤により剥離すると、金属層３１はｎ+
形不純物拡散領域３，４上にだけ残るので、これらをソ
ース電極３１ｓ、ドレイン電極３１ｄとして使用する。
で、 SiN膜２５は殆どエッチングされずに化合物半導体
基板２１の表面を保護する機能を有する。なお、 SiN膜
２５の代わりにSiONを使用してもよく、また、SiO2膜２
６の代わりにSiONを使用してもよい。即ち、化合物半導
体基板２１の表面をエッチングレートが遅い絶縁膜で覆
い、その上のスペーサ層２６をエッチングレートが速い
絶縁膜から形成する。続いて、レジスト３０を残したま
までAuGe、Auの二層構造の金属層３１をスパッタにより
連続的に形成すると、レジスト３０の上だけでなくレジ
スト３０の窓３０ａ，３０ｂの下のｎ+ 形不純物拡散領
域３，４上にも金属層３１が形成される。この後に、レ
ジスト３０を溶剤により剥離すると、金属層３１はｎ+
形不純物拡散領域３，４上にだけ残るので、これらをソ
ース電極３１ｓ、ドレイン電極３１ｄとして使用する。
【００３９】このように、レジスト３０をマスクにして
SiO2膜２６を等方性エッチングすると、レジスト３０の
窓３０ａ，３０ｂはSiO2膜２６に対して庇状に迫り出す
ので、ソース電極３１ｓ、ドレイン電極３１ｄを構成す
る金属膜３１が窓３０ａ，３０ｂの縁部で確実に切断さ
れ、しかも第１実施例のような二層構造のレジストが不
要になり、露光も１度で済むので、工程が簡略化され
る。
SiO2膜２６を等方性エッチングすると、レジスト３０の
窓３０ａ，３０ｂはSiO2膜２６に対して庇状に迫り出す
ので、ソース電極３１ｓ、ドレイン電極３１ｄを構成す
る金属膜３１が窓３０ａ，３０ｂの縁部で確実に切断さ
れ、しかも第１実施例のような二層構造のレジストが不
要になり、露光も１度で済むので、工程が簡略化され
る。
【００４０】これによりＭＥＳＦＥＴの基本的な構造が
得られるので、そのトランジスタ特性を測定し、閾値電
圧を測定する。その後、第１実施例と同様な方法により
全体に所定の応力を有する例えば SiNよりなる絶縁性の
閾値調整用絶縁膜３２を形成する（図６(d))。ソース電
極３１ｓ、ドレイン電極３１ｄには、閾値調整用絶縁膜
３２に形成されたビアホール３２ａ，３２ｂを介して配
線が接続される。
得られるので、そのトランジスタ特性を測定し、閾値電
圧を測定する。その後、第１実施例と同様な方法により
全体に所定の応力を有する例えば SiNよりなる絶縁性の
閾値調整用絶縁膜３２を形成する（図６(d))。ソース電
極３１ｓ、ドレイン電極３１ｄには、閾値調整用絶縁膜
３２に形成されたビアホール３２ａ，３２ｂを介して配
線が接続される。
【００４１】閾値調整用絶縁膜３２の応力は、材料、成
長条件、膜厚によって調整する。例えば、閾値調整用絶
縁膜３２としてプラズマＣＶＤにより５×１０9 dyn/cm
2 のSiN膜を形成したところ、ゲート長が０．５μｍ、
ゲート幅が２０μｍのゲート電極２９を有するＭＥＳＦ
ＥＴは、ドレイン・ソース電圧Ｖdsを３(V) 印加した時
にソース・ドレイン電流がマイナス側に１０mA/mm 変化
した。
長条件、膜厚によって調整する。例えば、閾値調整用絶
縁膜３２としてプラズマＣＶＤにより５×１０9 dyn/cm
2 のSiN膜を形成したところ、ゲート長が０．５μｍ、
ゲート幅が２０μｍのゲート電極２９を有するＭＥＳＦ
ＥＴは、ドレイン・ソース電圧Ｖdsを３(V) 印加した時
にソース・ドレイン電流がマイナス側に１０mA/mm 変化
した。
【００４２】この実施例においても、スペーサ層２６は
ゲート電極２９よりも殆どはみ出さないように、ゲート
電極２９の両脇の庇の下に残存させているので、閾値調
整用絶縁膜３２によるゲート電極２９の下部の応力調整
が容易である。また、スペーサ層２６の下層に薄い SiN
膜２５を用いたのは、動作半導体層２２の表面に引張応
力を加えて閾値電圧を調整するためと、 SiNはスペーサ
層SiO2のエッチングの際、殆どエッチングされないの
で、ソース電極及びドレイン電極を再現性よく形成でき
るためである。（その他の実施例） 上記した実施例ではＭＥＳＦＥＴについて例を挙げて説
明したが、図７(a) 又は図７(b) に示すように、化合物
半導体基板１，２１の上にアンドープGaAsよりなる電子
走行層１ａ、２１ａを形成し、その上にｎ型AlGaAsより
なる電子供給層１ｂ，２１ｂを形成し、その上に既に説
明した工程を経てゲート電極１０，２９、ソース電極１
５ｓ，３１ｓ及びドレイン電極１５ｄ，３１ｄを形成す
ることになる。なお、図中破線は二次元電子ガスを示し
ている。
ゲート電極２９よりも殆どはみ出さないように、ゲート
電極２９の両脇の庇の下に残存させているので、閾値調
整用絶縁膜３２によるゲート電極２９の下部の応力調整
が容易である。また、スペーサ層２６の下層に薄い SiN
膜２５を用いたのは、動作半導体層２２の表面に引張応
力を加えて閾値電圧を調整するためと、 SiNはスペーサ
層SiO2のエッチングの際、殆どエッチングされないの
で、ソース電極及びドレイン電極を再現性よく形成でき
るためである。（その他の実施例） 上記した実施例ではＭＥＳＦＥＴについて例を挙げて説
明したが、図７(a) 又は図７(b) に示すように、化合物
半導体基板１，２１の上にアンドープGaAsよりなる電子
走行層１ａ、２１ａを形成し、その上にｎ型AlGaAsより
なる電子供給層１ｂ，２１ｂを形成し、その上に既に説
明した工程を経てゲート電極１０，２９、ソース電極１
５ｓ，３１ｓ及びドレイン電極１５ｄ，３１ｄを形成す
ることになる。なお、図中破線は二次元電子ガスを示し
ている。
【００４３】ところで、上記した化合物半導体基板、ゲ
ート電極、ソース電極、ドレイン電極、スペーサ層、閾
値調整用絶縁膜を構成する材料は、上記した材料に限定
するものではない。化合物半導体基板の材料として二元
又は三元の化合物半導体、例えばGaAs、InP のような二
元化合物半導体、InGaAs、AlGaAsのような三元化合物半
導体を用いてもよい。また、ゲート電極としては化合物
半導体層との界面でショットキー障壁が形成される材料
として WSiの他にWN，TiN, TiWN, WSiN, WAl,Al, Ti, P
t, Ni, Pd, W, Mo を使用し、また、ソース電極、ドレ
イン電極としては化合物半導体層との界面でオーミック
コンタクトを作る材料としてAuGeの他にAuGe／NiやAuSn
を使用してもよい。
ート電極、ソース電極、ドレイン電極、スペーサ層、閾
値調整用絶縁膜を構成する材料は、上記した材料に限定
するものではない。化合物半導体基板の材料として二元
又は三元の化合物半導体、例えばGaAs、InP のような二
元化合物半導体、InGaAs、AlGaAsのような三元化合物半
導体を用いてもよい。また、ゲート電極としては化合物
半導体層との界面でショットキー障壁が形成される材料
として WSiの他にWN，TiN, TiWN, WSiN, WAl,Al, Ti, P
t, Ni, Pd, W, Mo を使用し、また、ソース電極、ドレ
イン電極としては化合物半導体層との界面でオーミック
コンタクトを作る材料としてAuGeの他にAuGe／NiやAuSn
を使用してもよい。
【００４４】なお、上記した実施例ではＴ形の形状を有
するゲート電極について説明したが、これは、Ｙ型ある
いはマッシュルーム型ゲートとも呼ばれるものであり、
要はショットキー接触面より張り出した庇を有するゲー
ト電極であれば、同様の作用、効果を奏することができ
る。
するゲート電極について説明したが、これは、Ｙ型ある
いはマッシュルーム型ゲートとも呼ばれるものであり、
要はショットキー接触面より張り出した庇を有するゲー
ト電極であれば、同様の作用、効果を奏することができ
る。
【００４５】
【発明の効果】以上述べたように本発明によれば、上部
が広く形成されるゲート電極の庇部の下に選択的に第１
の絶縁膜を形成し、さらに閾値電圧調整のために第２の
絶縁膜によって第１の絶縁膜の側部とチャネルとなる化
合物半導体層表面とを覆うようにしたので、第２の絶縁
膜は等価的に断面四角のゲート電極を覆う状態となり、
第２の絶縁膜によってゲート電極の側部に加わる応力が
均一になり、閾値電圧を容易に調整できる。
が広く形成されるゲート電極の庇部の下に選択的に第１
の絶縁膜を形成し、さらに閾値電圧調整のために第２の
絶縁膜によって第１の絶縁膜の側部とチャネルとなる化
合物半導体層表面とを覆うようにしたので、第２の絶縁
膜は等価的に断面四角のゲート電極を覆う状態となり、
第２の絶縁膜によってゲート電極の側部に加わる応力が
均一になり、閾値電圧を容易に調整できる。
【００４６】また、本発明の製造方法によれば、１つの
レジストをマスクに使用して、ソース領域とドレイン領
域からその周辺にかけて第１の絶縁膜を等方的にエッチ
ングするとともに第１の絶縁膜をゲート電極の庇部の下
に残し、ついで、そのレジストをマスクに使用するリフ
トオフ法により化合物半導体層上にソース電極とドレイ
ン電極を形成するようにしたので、１つのレジストを第
１の絶縁膜のパターニング用のマスクに使用するととも
に、ソース電極及びドレイン電極のパターンを形成する
ためのマスクにも使用することができ、この結果、マス
ク形成の工程を簡略化してスループットを向上できる。
レジストをマスクに使用して、ソース領域とドレイン領
域からその周辺にかけて第１の絶縁膜を等方的にエッチ
ングするとともに第１の絶縁膜をゲート電極の庇部の下
に残し、ついで、そのレジストをマスクに使用するリフ
トオフ法により化合物半導体層上にソース電極とドレイ
ン電極を形成するようにしたので、１つのレジストを第
１の絶縁膜のパターニング用のマスクに使用するととも
に、ソース電極及びドレイン電極のパターンを形成する
ためのマスクにも使用することができ、この結果、マス
ク形成の工程を簡略化してスループットを向上できる。
【図１】図１(a) 〜図１(d) は、本発明の第１実施例に
係るトランジスタの製造工程を示す断面図（その１）で
ある。
係るトランジスタの製造工程を示す断面図（その１）で
ある。
【図２】図２(a) 〜図２(d) は、本発明の第１実施例に
係るトランジスタの製造工程を示す断面図（その２）で
ある。
係るトランジスタの製造工程を示す断面図（その２）で
ある。
【図３】図３は、本発明の第１実施例に用いる閾値調整
用絶縁膜の膜厚と閾値電圧のシフト量との関係を示す特
性図である。
用絶縁膜の膜厚と閾値電圧のシフト量との関係を示す特
性図である。
【図４】図４(a) は、Ｔ形ゲート電極の庇下の絶縁膜を
広げたトランジスタ、図４(b)は、その絶縁膜を除去し
たトランジスタを示す断面図である。
広げたトランジスタ、図４(b)は、その絶縁膜を除去し
たトランジスタを示す断面図である。
【図５】図５(a) 〜図５(d) は、本発明の第２実施例に
係るトランジスタの製造工程を示す断面図（その１）で
ある。
係るトランジスタの製造工程を示す断面図（その１）で
ある。
【図６】図６(a) 〜図６(d) は、本発明の第２実施例に
係るトランジスタの製造工程を示す断面図（その２）で
ある。
係るトランジスタの製造工程を示す断面図（その２）で
ある。
【図７】図７(a) 、図７(b) は、本発明の他の実施例に
係るトランジスタを示す断面図である。
係るトランジスタを示す断面図である。
【図８】図８は、化合物半導体層に形成された従来のト
ランジスタの一例を示す断面図である。
ランジスタの一例を示す断面図である。
１、２１ 化合物半導体基板
２、２２ ｎ形不純物拡散層
５、２６ スペーサ層
７、２７ WSi膜
５ａ，２６ａ 開口部
８、１１、１２、３０ レジスト
９、２８ 金膜
１０，２９ ゲート電極
１４ｓ、３１ｓ ソース電極
１４ｄ、３１ｄ ドレイン電極
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭62−57256（ＪＰ，Ａ)
特開 平６−260509（ＪＰ，Ａ)
特開 平５−235056（ＪＰ，Ａ)
特開 平２−143537（ＪＰ，Ａ)
特開 平１−120073（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/812
Claims (8)
- 【請求項１】チャネルとなる化合物半導体層の上に、ソ
ース領域とドレイン領域に第１、第２の開口部を有する
第１の絶縁膜を形成する工程と、前記第１の絶縁膜上と前記第１及び第２の開口部内に第
２の絶縁膜を形成する工程と、 前記第１及び第２の絶縁膜のうちゲート電極形成領域に
第３の開口部を形成する工程と、 前記化合物半導体層との界面でショットキー障壁を作る
第１の導電膜を前記第３の開口部内と前記第２の絶縁膜
の上に堆積する工程と、 前記第１の導電膜をパターニングして前記第３の開口部
内とその両側周辺に残存させて前記第３の開口部より前
記ソース領域方向及び前記ドレイン領域方向に広い庇部
を有するゲート電極を形成する工程と、 前記第２の絶縁膜をパターニングして前記ゲート電極側
部の前記庇部の下に選択的に残存させる工程と、 前記化合物半導体層の前記ソース領域、前記ドレイン領
域に抵抗接触するソース電極及びドレイン電極を前記第
１、第２の開口を通して形成する工程と、前記ソース領域と前記ドレイン領域の間において 前記第
２の絶縁膜の側面及び前記第１の絶縁膜上面に接し、前
記ゲート電極の上面及び側面を覆う第３の絶縁膜を形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項２】チャネルとなる化合物半導体層の上に第１
の絶縁膜を形成する工程と、 前記第１の絶縁膜のうちゲート電極形成領域に開口部を
形成する工程と、 前記化合物半導体層との界面でショットキー障壁を作る
第１の導電膜を前記開口部内と前記第１の絶縁膜の上に
堆積する工程と、 前記第１の導電膜をパターニングして前記開口部内とそ
の周辺に残存させて前記開口部より広い庇部を有するゲ
ート電極を形成する工程と、 前記化合物半導体層のソース領域とドレイン領域に窓を
有するレジストを前記第１の絶縁膜及び前記ゲート電極
の上に形成する工程と、 前記窓からエッチャントを供給することにより前記第１
の絶縁膜を等方性エッチングして前記ゲート電極側部の
前記庇部の下に残存させるとともにゲート電極の周辺か
ら前記ソース領域と前記ドレイン領域にかけた領域の前
記第１の絶縁膜をサイドエッチングにより除去する工程
と、 前記ソース領域、前記ドレイン領域で露出した前記化合
物半導体層上と前記レジスト上に第２の導電膜を形成し
て、前記化合物半導体層上の該第２の導電膜をソース電
極、ドレイン電極とする工程と、 前記レジストを除去することによって前記ドレイン領域
と前記ドレイン領域以外の前記第２の導電膜を除去する
工程と、 前記第１の絶縁膜の側面及び前記化合物半導体層に接す
る第２の絶縁膜を形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項３】前記第１の導電膜は、前記第１の導電膜の
上にメッキにより形成された金属パターンをマスクにし
てエッチングされることを特徴とする請求項１又は請求
項２記載の半導体装置の製造方法。 - 【請求項４】前記第１の絶縁膜を形成する前に、前記ソ
ース領域と前記ドレイン領域に開口部を有する第３の絶
縁膜を前記化合物半導体層上に形成する工程を有し、前
記第２の絶縁膜は少なくとも前記ゲート電極の周辺にお
いて前記第３の絶縁膜上に形成されてなることを特徴と
する請求項２記載の半導体装置の製造方法。 - 【請求項５】前記第１の絶縁膜は、前記第２の絶縁膜よ
りも応力が小さいことを特徴とする請求項２記載の半導
体装置の製造方法。 - 【請求項６】化合物半導体層上にショットキー接合状態
で形成され、且つ上側が広く形成されて両側に庇部を有
するゲート電極と、 前記ゲート電極の前記庇部の下に選択的に形成された第
１の絶縁膜と、 前記第１の絶縁膜の側面に接し、かつ前記ゲート電極の
上面及び側面及び前記化合物半導体層を覆う第２の絶縁
膜と、前 記ゲート電極の両側方において前記化合物半導体層と
前記第２の絶縁膜の間と前記化合物半導体層と前記第１
の絶縁膜の間に形成される第３の絶縁膜と、前記ゲート電極の両側方に前記第３の絶縁膜を介して形
成され且つ 前記化合物半導体層のソース領域、ドレイン
領域となる部分に抵抗接触して形成されるソース電極及
びドレイン電極とを有することを特徴とする半導体装
置。 - 【請求項７】前記化合物半導体層の下にはアンドープの
第２の化合物半導体層が形成されていることを特徴とす
る請求項６に記載の半導体装置。 - 【請求項８】前記第１の絶縁膜は、前記ゲート電極の前
記庇部から前記化合物半導体層にかけてテーパ状に広が
っていることを特徴とする請求項６に記載の半導体装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29696094A JP3380344B2 (ja) | 1994-11-30 | 1994-11-30 | 半導体装置及びその製造方法 |
| US08/531,981 US5686325A (en) | 1994-11-30 | 1995-09-21 | Method for forming MESFET having T-shaped gate electrode |
| DE69536130T DE69536130D1 (de) | 1994-11-30 | 1995-09-21 | Halbleiterbauelement und dessen Herstellungsverfahren |
| DE69531228T DE69531228T2 (de) | 1994-11-30 | 1995-09-21 | Verfahren zur Herstellung eines MESFETS mit einer T-förmigen Gate-Elektrode und dadurch hergestelltes Bauelement |
| EP02012182A EP1249862B1 (en) | 1994-11-30 | 1995-09-21 | Semiconductor device and method for forming the same |
| EP95306668A EP0715346B1 (en) | 1994-11-30 | 1995-09-21 | Method of forming a MESFET with a T-shaped gate electrode and device formed thereby |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29696094A JP3380344B2 (ja) | 1994-11-30 | 1994-11-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162476A JPH08162476A (ja) | 1996-06-21 |
| JP3380344B2 true JP3380344B2 (ja) | 2003-02-24 |
Family
ID=17840427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29696094A Expired - Lifetime JP3380344B2 (ja) | 1994-11-30 | 1994-11-30 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5686325A (ja) |
| EP (2) | EP0715346B1 (ja) |
| JP (1) | JP3380344B2 (ja) |
| DE (2) | DE69536130D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10199896A (ja) * | 1997-01-07 | 1998-07-31 | Fujitsu Ltd | 半導体装置の製造方法および半導体装置 |
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| US6524937B1 (en) * | 2000-08-23 | 2003-02-25 | Tyco Electronics Corp. | Selective T-gate process |
| DE10220999A1 (de) * | 2003-02-06 | 2003-11-20 | United Monolithic Semiconduct | Verfahren zur Herstellung eines Halbleiterbauelements und danach hergestelltes Halbleiterelement |
| DE10304722A1 (de) | 2002-05-11 | 2004-08-19 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements |
| US7205228B2 (en) * | 2003-06-03 | 2007-04-17 | Applied Materials, Inc. | Selective metal encapsulation schemes |
| US7045404B2 (en) * | 2004-01-16 | 2006-05-16 | Cree, Inc. | Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof |
| JP5397825B2 (ja) * | 2007-05-18 | 2014-01-22 | サンケン電気株式会社 | 電界効果半導体装置 |
| US8264048B2 (en) * | 2008-02-15 | 2012-09-11 | Intel Corporation | Multi-gate device having a T-shaped gate structure |
| CN101789377B (zh) * | 2009-01-23 | 2012-07-25 | 中芯国际集成电路制造(上海)有限公司 | 增大引入沟道中的应力的方法和半导体器件 |
| WO2010122628A1 (ja) | 2009-04-20 | 2010-10-28 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP2011238805A (ja) * | 2010-05-11 | 2011-11-24 | Nec Corp | 電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置 |
| US8754421B2 (en) * | 2012-02-24 | 2014-06-17 | Raytheon Company | Method for processing semiconductors using a combination of electron beam and optical lithography |
| JP2019050344A (ja) | 2017-09-12 | 2019-03-28 | 住友電工デバイス・イノベーション株式会社 | 高電子移動度トランジスタの製造方法 |
| US11177216B2 (en) * | 2018-09-06 | 2021-11-16 | Raytheon Company | Nitride structures having low capacitance gate contacts integrated with copper damascene structures |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145161A (ja) * | 1982-02-23 | 1983-08-29 | Nec Corp | 半導体装置の製造方法 |
| JPS6195573A (ja) | 1984-10-16 | 1986-05-14 | Nec Corp | ゲ−ト電極薄膜形成法 |
| JPS6352479A (ja) * | 1986-08-22 | 1988-03-05 | Toshiba Corp | ＧａＡｓ電界効果型トランジスタ及びその製造方法 |
| DE3751219T2 (de) * | 1986-11-20 | 1995-08-03 | Sumitomo Electric Industries | Verfahren zur Herstellung eines Schottky-Barriere- Feldeffekttransistors. |
| JPS63155671A (ja) * | 1986-12-18 | 1988-06-28 | Nec Corp | 半導体装置の製造方法 |
| FR2613134B1 (fr) * | 1987-03-24 | 1990-03-09 | Labo Electronique Physique | Dispositif semiconducteur du type transistor a effet de champ |
| JPS6420629A (en) * | 1987-07-16 | 1989-01-24 | Nec Corp | Compound semiconductor integrated circuit device |
| DE3731645A1 (de) * | 1987-09-19 | 1989-03-30 | Thomson Brandt Gmbh | Schaltnetzteil |
| JPH0787195B2 (ja) * | 1987-10-22 | 1995-09-20 | 三菱電機株式会社 | ショットキゲート電界効果トランジスタの製造方法 |
| JP2508818B2 (ja) * | 1988-10-03 | 1996-06-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH02247618A (ja) | 1989-03-20 | 1990-10-03 | Toshiba Corp | 液晶表示装置 |
| JPH02257618A (ja) * | 1989-03-29 | 1990-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH02312244A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH04282841A (ja) | 1991-03-12 | 1992-10-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0513462A (ja) * | 1991-07-03 | 1993-01-22 | Fujitsu Ltd | 化合物半導体構造 |
| JP3200917B2 (ja) * | 1992-02-20 | 2001-08-20 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPH05299441A (ja) * | 1992-04-24 | 1993-11-12 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPH0786310A (ja) * | 1993-09-20 | 1995-03-31 | Mitsubishi Electric Corp | 高融点金属ゲート電極の形成方法 |
| US5484740A (en) * | 1994-06-06 | 1996-01-16 | Motorola, Inc. | Method of manufacturing a III-V semiconductor gate structure |
-
1994
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-
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