JP3360418B2

JP3360418B2 - 強誘電体半導体記憶装置

Info

Publication number: JP3360418B2
Application number: JP12489194A
Authority: JP
Inventors: 孝之江守
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-06-07
Filing date: 1994-06-07
Publication date: 2002-12-24
Anticipated expiration: 2017-12-24
Also published as: JPH07335767A

Description

【発明の詳細な説明】

【産業上の利用分野】本発明は、メモリセルの電荷蓄積
手段として強誘電体膜を用いた強誘電体半導体記憶装置
に関するものである。

【０００１】

【従来の技術】半導体記憶装置は、一般的な汎用メモリ
として大型計算機やミニコンクラスのメインフレームを
はじめ、パーソナルコンピュータなどの多くの情報機器
に用いられており、特にＤＲＡＭ(Dynamic Random Acce
ss Memory)は、高集積化、高歩留り、低消費電力である
という特徴を有し、また低価格ということからその需要
は大きい。ＤＲＡＭは、ＳｉＯ₂などの絶縁膜で構成さ
れるキャパシタに電荷を蓄積してデータを記憶するた
め、リークなどによりデータが短時間で失われやすい揮
発性のメモリである。その結果、一定時間ごとにデータ
をビット線ＢＬに読み出し補強して再格納する、いわゆ
るリフレッシュ動作が必要となり、電源を切った場合に
は記憶内容が消去される。最近では、ＳｉＯ₂などの絶
縁膜の代わりに、PbTiO₃，ＰＺＴ(Pb(Zr_0.4Ti_0.6)O₃)あ
るいはＰＬＺＴ((Pb,La)(Zr,Ti)0₃)などの強誘電体膜で
構成される強誘電体キャパシタを用いて、ＤＲＡＭとし
ての機能にプラスして、不揮発性メモリとしての用いる
ことができるメモリセル（以下、ＦＲＡＭとも記す）が
提案されている。図７は、従来のＦＲＡＭに用いられる
ＦＲＡＭセルの構成図である。図７に示すように、従来
のＦＲＡＭに用いられるＦＲＡＭセルは、ｎＭＯＳトラ
ンジスタＴｒと強誘電体キャパシタＦＣ（以下、単にＦ
Ｃとも記す）とを有する。ｎＭＯＳトランジスタＴｒ
は、ドレイン（Ｄ）がビット線ＢＬに接続され、ゲート
（Ｇ）がワード線ＷＬに接続され、ソース（Ｓ）が強誘
電体キャパシタＦＣの一方の電極に接続されている。キ
ャパシタＦＣの他方の電極はプレート線ＰＬに接続され
ている。

【０００２】図８は、図７に示すｎＭＯＳトランジスタ
Ｔｒのしきい電圧Ｖｔｈを無視した場合に、強誘電体キ
ャパシタＦＣに印加される電圧（Ｖ）とＦＣに蓄積され
る蓄積電荷（Ｑ）との関係を示すヒステリシスループで
ある。図７に示すＦＲＡＭセルでは、”１”を書き込む
場合に、強誘電体キャパシタＦＣに対して「Ｖｃｃ」を
印加する。強誘電体キャパシタＦＣの両端に「Ｖｃｃ」
が印加されると、強誘電体キャパシタＦＣの分極状態は
図８に示す分極状態「Ｐ１」となる。そして、強誘電体
キャパシタＦＣに印加される電圧が「０」になったとき
に、強誘電体キャパシタＦＣの分極状態は図８に示す
「Ｐ２」となる。一方、”０”を書き込む場合には、強
誘電体キャパシタＦＣに「−Ｖｃｃ」の電圧を印加す
る。その結果、強誘電体キャパシタＦＣの分極状態は図
８に示す「Ｐ３」となる。そして、強誘電体キャパシタ
ＦＣに印加される電圧が「０」になったときに、強誘電
体キャパシタＦＣの分極状態は図８に示す「Ｐ４」とな
る。

【０００３】図７に示すＦＲＡＭセルから記憶情報を読
み出す場合には、強誘電体キャパシタＦＣに電圧「−Ｖ
ｃｃ」を印加する。強誘電体キャパシタＦＣに電圧「−
Ｖｃｃ」が印加されると、強誘電体キャパシタＦＣの分
極状態は図８に示すヒステリシスループｌｏｏｐに沿っ
て変化し、最終的に「Ｐ３」となる。このとき、ＦＲＡ
Ｍセルに”１”が記憶されている場合には、ＦＣの分極
状態が「Ｐ２」から「Ｐ３」に変化し、スイッチ蓄積電
荷ＳＣがビット線ＢＬに放出される。一方、ＦＲＡＭセ
ルに”０”が記憶されている場合には、ＦＣの分極状態
が「Ｐ４」から「Ｐ３」に変化し、アンスイッチ蓄積電
荷ＵＳＣがビット線ＢＬに放出される。

【０００４】図７に示すＦＲＡＭセルでは、読み取り動
作において、例えば、スイッチ蓄積電荷ＳＣとアンスイ
ッチ蓄積電荷ＵＳＣとの差分に相当する信号電荷をセン
スアンプで検出することで、ＦＲＡＭセルに”１”ある
いは”０”のいずれが記憶されているかを判断する。従
って、図７に示すＦＲＡＭセルでは、スイッチ蓄積電荷
ＳＣとアンスイッチ蓄積電荷ＵＳＣとの差分が大きいほ
ど読み取り動作の高感度化および高速化が図れ、読み取
り動作が容易になる。

【０００５】

【発明が解決しようとする課題】しかし、従来のＦＲＡ
Ｍでは、実際には、”１”を書き込む際に図７に示す強
誘電体キャパシタＦＣには、ビット線ＢＬに印加される
電圧「Ｖｃｃ」がそのまま印加されることはなく、電圧
「Ｖｃｃ−Ｖｔｈ」が印加されていた。ここで、「Ｖｔ
ｈ」はｎＭＯＳトランジスタＴｒのしきい電圧である。
従って、従来のＦＲＡＭでは、スイッチ蓄積電荷ＳＣは
実際には図９に示すようになり、図８を用いて説明した
ｎＭＯＳトランジスタＴｒのしきい電圧を考慮しない場
合に比べて小さくなる。

【０００６】以下、この理由を図７、図９を参照しなが
ら説明する。図９は、ｎＭＯＳトランジスタＴｒのしき
い電圧を考慮した場合における図７に示す強誘電体キャ
パシタＦＣに印加される電圧（Ｖ）とＦＣに蓄積される
蓄積電荷（Ｑ）との関係を示すヒステリシスループであ
る。図９に示すｌｏｏｐ（０）は”０”の書き込み動作
における強誘電体キャパシタＦＣのヒステリシスループ
である。また、図９に示すｌｏｏｐ（１）は”１”の書
き込み動作および読み取り動作における強誘電体キャパ
シタＦＣのヒステリシスループである。

【０００７】図７に示すＦＲＡＭセルでは、ｎＭＯＳト
ランジスタＴｒのソースから強誘電体キャパシタＦＣの
一方の電極に電圧を供給している。図７に示すＦＲＡＭ
セルでは、”１”を書き込む際に、ビット線ＢＬおよび
ワード線ＷＬに電圧「Ｖｃｃ」を印加し、プレート線Ｐ
Ｌに電圧「０」を印加する。ｎＭＯＳトランジスタＴｒ
のドレイン／ソース間は、ゲートとソースとの間にしき
い電圧「Ｖｔｈ」以上の電圧が生じたときに導通状態に
なる。従って、ｎＭＯＳトランジスタＴｒのソースの電
圧の最大値は「Ｖｃｃ−Ｖｔｈ」になる。

【０００８】そのため、”１”が書き込まれる場合に
は、ＦＲＡＭセルの強誘電体キャパシタＦＣには電圧
「Ｖｃｃ−Ｖｔｈ」が印加され、ＦＣの分極状態は書き
込み動作および読み取り動作において図９に示すヒステ
リシスループｌｏｏｐ（１）に沿って変化する。このと
き、「Ｖｃｃ」は「Ｖｃｃ−Ｖｔｈ」よりも大きいた
め、図９に示すヒステリシスループｌｏｏｐ（１）は図
８に示す理論上のヒステリシスループｌｏｏｐの内側に
位置し、図９に示すスイッチ蓄積電荷ＳＣは、図８に示
すスイッチ蓄積電荷ＳＣに比べて小さい。

【０００９】一方、図７に示すＦＲＡＭセルでは、”
０”を書き込む際には、ビット線ＢＬの電圧は「０」で
あり、プレート線ＰＬおよびワード線ＷＬに電圧「Ｖｃ
ｃ」が印加される。従って、強誘電体キャパシタＦＣに
は電圧「−Ｖｃｃ」が印加され、強誘電体キャパシタＦ
Ｃの分極状態は書き込み動作および読み取り動作におい
て図９に示すヒステリシスループｌｏｏｐ（０）に沿っ
て変化する。図９に示すヒステリシスループｌｏｏｐ
（０）は図８に示す理論上のヒステリシスループｌｏｏ
ｐと等しい。そのため、図９に示すアンスイッチ蓄積電
荷ＵＳＣは図８に示すアンスイッチ蓄積電荷ＵＳＣと等
しくなる。

【００１０】従って、ＦＲＡＭでは、実際には、スイッ
チ蓄積電荷ＳＣとアンスイッチ蓄積電荷ＵＳＣとの差分
は、図８を用いて説明した場合に比べて小さくなる。そ
の結果、実際の読み取り動作時において信号電荷をセン
スアンプを用いて検出する際に、当該検出が困難にな
り、読み取り動作の高感度化および高速化が図れないお
それがあった。

【００１１】本発明は、上述した従来技術の問題点に鑑
みてなされ、強誘電体膜を用いたメモリセルの読み取り
の感度向上および高速化を図ることができる強誘電体半
導体記憶装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】上述した従来技術の問題
を解決し、上述した目的を達成するために、本発明の強
誘電体記憶装置は、極性の異なる電圧が選択的に印加さ
れ、当該印加された電圧による分極状態に応じて情報を
記憶し、マトリクス状に配置された複数のメモリセルの
それぞれに対応して設けられた強誘電体膜と、前記強誘
電体膜に前記極性が異なる電圧を選択的に印加し、前記
強誘電体膜の一方の電極にソースが接続されたｐＭＯＳ
トランジスタと、前記ｐＭＯＳトランジスタのドレイン
に接続されたビット線と、前記ｐＭＯＳトランジスタの
ゲートに接続されたワード線と、前記強誘電体膜の他方
の電極に接続されるプレートとを有し、前記強誘電体膜
にデータ「１」を書き込む場合に、前記ワード線に前記
ｐＭＯＳトランジスタのしきい電圧より低い基準電圧を
印加し前記ビット線に、前記しきい電圧より高い基準電
圧を印加した状態で、前記前記プレート線に印加する電
圧を前記しきい電圧より高い基準電圧から前記しきい電
圧より低い基準電圧に切り換える。

【００１３】また、本発明の強誘電体記憶装置は、好ま
しくは、前記強誘電体膜に記憶されたデータを読み出す
場合に、前記ワード線に前記しきい電圧より低い基準電
圧を印加し、プレート線に前記しきい電圧より高い基準
電圧を印加する。また、本発明の強誘電体記憶装置は、
好ましくは、前記強誘電体膜にデータ「０」を書き込む
場合に、前記ワード線に前記しきい電圧より低い基準電
圧を印加し、前記ビット線に前記しきい電圧より低い基
準電圧を印加し、前記プレート線に前記しきい電圧より
高い基準電圧を印加した状態で、前記ビット線に印加す
る電圧を前記しきい電圧より高い基準電圧から前記しき
い電圧より低い基準電圧に切り換える。

【００１４】

【作用】本発明の強誘電体半導体記憶装置では、例え
ば、書き込み動作において、ｐＭＯＳトランジスタのゲ
ートにはワード線から基準電圧「０」が印加され、ドレ
イン／ソース間は導通状態になっている。先ず、本発明
の強誘電体半導体記憶装置にデータ”１”を書き込む場
合における作用について述べる。ドレインにはビット線
から前記基準電圧「Ｖｃｃ」が印加されており、ソース
の電圧は基準電圧「Ｖｃｃ」になっている。この状態
で、プレート線に印加される電圧を基準電圧「Ｖｃｃ」
から基準電圧「０」に立ち下げると、強誘電体膜にはソ
ースからの電圧「Ｖｃｃ」とプレート線からの電圧
「０」との差分に相当する電圧「Ｖｃｃ」（第１の電
圧）が印加される。すなわち、本発明の強誘電体半導体
記憶装置では、ｐＭＯＳトランジスタを用いることでソ
ースに、ビット線からの基準電圧「Ｖｃｃ」の電圧をそ
のまま発生させることができ、強誘電体膜に電圧「Ｖｃ
ｃ」を印加することができる。

【００１５】強誘電体膜は、電圧「Ｖｃｃ」が印加され
ると、それに応じて分極し、その後、第１のヒステリシ
スループに沿って変化する。強誘電体膜に印加される電
圧が低下すると（例えば「０」になると）、強誘電体膜
の第１のヒステリシスループに応じた分極状態になる。

【００１６】次に、本発明の強誘電体半導体記憶装置に
データ”０”を書き込む場合における作用について述べ
る。ドレインにはビット線から前記基準電圧「Ｖｃｃ」
が印加されており、ソースの電圧は基準電圧「Ｖｃｃ」
になっている。また、プレート線に印加される電圧は基
準電圧「Ｖｃｃ」になっている。この状態で、ビット線
に印加される電圧を基準電圧「Ｖｃｃ」から基準電圧
「０」に立ち下げると、ソースの電圧も基準電圧「Ｖｃ
ｃ」から「０」に向かって立ち下がる。この立ち下がり
の過程で、ソースの電圧がｐＭＯＳトランジスタのしき
い電圧「Ｖｔｈ」に達すると、ソース／ソレイン間が非
導通状態になり、ソースの電圧は前記しきい電圧「Ｖｔ
ｈ」に保持される。

【００１７】これによって、強誘電体膜には、ソースか
らの電圧「Ｖｔｈ」とプレート線からの電圧「Ｖｃｃ」
との差分に相当する電圧「Ｖｔｈ−Ｖｃｃ」（第２の電
圧）が印加される。このとき、電圧「Ｖｔｈ−Ｖｃｃ」
は、電圧「Ｖｃｃ」（第１の電圧）と異なる極性を有
し、その絶対値は電圧「Ｖｃｃ」よりも小さい。このよ
うに、本発明の強誘電体半導体記憶装置では、”０”を
書き込む際に、強誘電体膜にはビット線から電圧「０」
とプレート線からの電圧「Ｖｃｃ」の差分に相当する電
圧「−Ｖｃｃ」はそのまま印加されれず、電圧「Ｖｔｈ
−Ｖｃｃ」が印加される。強誘電体膜は、電圧「Ｖｔｈ
−Ｖｃｃ」が印加されると、それに応じて分極し、その
後、第２のヒステリシスループに沿って変化する。強誘
電体膜に印加される電圧が低下すると（例えば「０」に
なると）、強誘電体膜の第２のヒステリシスループに応
じた分極状態になる。

【００１８】本発明の強誘電体半導体記憶装置では、読
み取り動作において、ｐＭＯＳトランジスタのゲートお
よびビット線に基準電圧「０」を印加した状態で、プレ
ート線に印加する電圧を基準電圧「０」から基準電圧
「Ｖｃｃ」に立ち上げる。これによって、強誘電体膜に
は電圧「−Ｖｃｃ」が印加され、強誘電体膜からビット
線に分極状態に応じた蓄積電荷が放出され、この放出さ
れた電荷を例えばセンスアンプを用いて増幅して検出す
ることで、前記強誘電体膜の分極状態を判断し、この判
断結果に基づいて記憶された情報を読み取る。

【００１９】

【実施例】以下、本発明の強誘電体半導体記憶装置の実
施例に係わるＦＲＡＭについて説明する。第１実施例図１は、本実施例のＦＲＡＭに用いられるＦＲＡＭセル
の構成図である。本実施例のＦＲＡＭでは、図１に示す
ＦＲＡＭセルがマトリクス状に配置されている。図１に
示すように、本実施例のＦＲＡＭに用いられるＦＲＡＭ
セルは、ｐＭＯＳトランジスタＴｒ１，Ｔｒ２と強誘電
体キャパシタＦＣ１，ＦＣ２（以下、単にＦＣ１，ＦＣ
２とも記す）とでメモリセルを構成する。このように、
２つの強誘電体キャパシタＦＣ１，ＦＣ２を用いてメモ
リセルを構成することから、ＦＣ１，ＦＣ２に記憶され
る情報は相互に逆である。ｐＭＯＳトランジスタＴｒ１
は、ドレイン（Ｄ）がビット線ＢＬ１に接続され、ゲー
ト（Ｇ）がワード線ＷＬに接続され、ソース（Ｓ）が強
誘電体キャパシタＦＣ１の一方の電極に接続されてい
る。キャパシタＦＣ１の他方の電極はプレート線ＰＬに
接続されている。また、ｐＭＯＳトランジスタＴｒ２
は、ドレイン（Ｄ）がビット線ＢＬ０に接続され、ゲー
ト（Ｇ）がワード線ＷＬに接続され、ソース（Ｓ）が強
誘電体キャパシタＦＣ２の一方の電極に接続されてい
る。キャパシタＦＣ２の他方の電極はプレート線ＰＬに
接続されている。

【００２０】ワード線ＷＬおよびプレート線ＰＬに印加
される電圧は行デコーダによって制御される。また、ビ
ット線ＢＬ１，ＢＬ０に印加される電圧は書込回路によ
って制御される。書込回路には２値データである￣ＷＥ
信号およびＩ／Ｏ信号が入力される。

【００２１】図１に示すＦＲＡＭセルの書き込み動作例
について説明する。図２は、図１に示す強誘電体キャパ
シタＦＣ１，ＦＣ２に印加される電圧（Ｖ）とＦＣ１，
ＦＣ２に蓄積される蓄積電荷（Ｑ）との関係を示すヒス
テリシスループである。図３は、図１に示すＦＲＡＭセ
ルの書き込み動作においてワード線ＷＬ、プレート線Ｐ
Ｌおよびビット線ＢＬ１，ＢＬ０に印加される信号のタ
イミングチャートであり、横軸は時間を示し、縦軸は電
圧を示す。

【００２２】先ず、図１に示すＦＲＡＭセルにデータ”
１”を書き込む場合について説明する。図３に示すよう
に、ワード線ＷＬに印加される電圧は、期間Ｔ１〜Ｔ３
において「０」である。また、ビット線ＢＬ１に印加さ
れる電圧は期間Ｔ０〜Ｔ３において「Ｖｃｃ」である。
ビット線ＢＬ０に印加される電圧は期間Ｔ０，Ｔ１にお
いて「Ｖｃｃ」であり、期間Ｔ２，Ｔ３において「０」
である。

【００２３】先ず、図３に示す期間Ｔ０では、ワード線
ＷＬ、ビット線ＢＬ１，ＢＬ０およびプレート線ＰＬに
印加される電圧は「Ｖｃｃ」であることから、ｐＭＯＳ
トランジスタＴｒ１，Ｔｒ２のドレイン／ソース間は非
導通状態である。

【００２４】次に、図３に示す期間Ｔ１では、ワード線
ＷＬが「Ｖｃｃ」から「０」に立ち下がる。これによっ
て、ｐＭＯＳトランジスタＴｒ１，Ｔｒ２のゲート／ソ
ース間にしきい電圧「Ｖｔｈ」以上の電圧が生じ、ドレ
イン／ソース間は導通状態になる。このとき、ビット線
ＢＬ１，ＢＬ０には電圧「Ｖｃｃ」が印加されているた
め、ｐＭＯＳトランジスタＴｒ１，Ｔｒ２のソースの電
圧は「Ｖｃｃ」になる。ここで、プレート線ＰＬの電圧
は「Ｖｃｃ」であるため、ＦＣ１およびＦＣ２には共に
電圧「０」が印加される。このとき、ＦＣ１，ＦＣ２に
は以前記憶されていたデータに応じた分極状態になって
いる。例えば、ＦＲＡＭセルに以前にデータ”０”が記
憶されている場合には、ＦＣ１の分極状態は図２に示す
「Ｐ１１」になっており、ＦＣ２の分極状態は「Ｐ１
０」になっている。

【００２５】次に、図３に示す期間Ｔ２では、ビット線
ＢＬ０の電圧が「Ｖｃｃ」から「０」に立ち下がる。ビ
ット線ＢＬ０の電圧が「Ｖｃｃ」から「０」に立ち下が
る過程で、ｐＭＯＳトランジスタＴｒ２のソースの電圧
も「Ｖｃｃ」から「０」に向かって低下する。そして、
ｐＭＯＳトランジスタＴｒのソースの電圧がしきい電圧
「Ｖｔｈ」より低下すると、ｐＭＯＳトランジスタＴｒ
２のドレイン／ソース間が非導通状態になることから、
ｐＭＯＳトランジスタＴｒ２のソースの電圧は「Ｖｔ
ｈ」になる。このとき、プレート線ＰＬの電圧は「Ｖｃ
ｃ」であるため、ＦＣ２には「−（Ｖｃｃ−Ｖｔｈ）」
の電圧が印加される。これによって、図１に示すＦＣ２
の分極状態は図２に示す「Ｐ１２」になり、ＦＣ２に
は”０”が記憶される。上述したように期間Ｔ２では、
ＦＣ２に「−（Ｖｃｃ−Ｖｔｈ）」が印加されるため、
以後、ＦＣ２の分極状態は図２に示すヒステリシスルー
プｌｏｏｐ（０）に応じて変化する。

【００２６】一方、図３に示す期間Ｔ２では、ワード線
ＷＬ、プレート線ＰＬおよびＢＬ１の状態は期間Ｔ１と
変わらないため、図１に示すＦＣ１には期間Ｔ１におけ
る状態がそのまま保持される。すなわち、図１に示すｐ
ＭＯＳトランジスタＴｒ１のソースの電圧は「Ｖｃｃ」
に保持され、ＦＣ１に印加される電圧は「０」のままで
あり、ＦＣ１の分極状態は図２に示す「Ｐ１１」に保持
される。

【００２７】次に、図３に示す期間Ｔ３では、プレート
線ＰＬの電圧が「Ｖｃｃ」から「０」に立ち下がる。こ
のとき、期間Ｔ２におけるｐＭＯＳトランジスタＴｒ１
のドレイン／ソース間は導通状態であり、ソースの電圧
は「Ｖｃｃ」であるため、ＦＣ１には「Ｖｃｃ」が印加
される。これによって、図１に示すＦＣ１の分極状態は
図２に示す「Ｐ１３」になり、ＦＣ１には”１”が記憶
される。

【００２８】上述したように、期間Ｔ３では、ＦＣ１に
「Ｖｃｃ」が印加されるため、以後、ＦＣ１の分極状態
は図２に示すヒステリシスループｌｏｏｐ（１）に応じ
て変化する。電圧「Ｖｃｃ」は電圧「（Ｖｃｃ−Ｖｔ
ｈ）」より大きいことから、ヒステリシスループｌｏｏ
ｐ（１）はヒステリシスループｌｏｏｐ（０）を囲むよ
うに位置する。一方、期間Ｔ３では、プレート線ＰＬが
「Ｖｃｃ」から「０」に立ち下がったことで、ＦＣ２に
印加される電圧は「０」になり、図２に示すように、Ｆ
Ｃ２の分極状態はヒステリシスループｌｏｏｐ（０）に
沿って「Ｐ１２」から「Ｐ１１」に変化する。

【００２９】以上説明したように、ＦＲＡＭセルに”
１”を書き込む場合には、ＦＣ１，ＦＣ２の分極状態
は、それぞれｌｏｏｐ（１），ｌｏｏｐ（０）に応じて
変化する。すなわち、ＦＣ１，ＦＣ２に印加される電圧
が「０」になったときでも、ＦＣ１およびＦＣ２の分極
状態はそれぞれ図２に示す「Ｐ１０」および「Ｐ１１」
になる。これによって、ＦＣ１には”１”が記憶され、
ＦＣ２には”０”が記憶される。一方、ＦＲＡＭセル
に”０”を書き込む場合には、図１に示すＦＣ１および
ＦＣ２について上述した動作を逆にして行い、ＦＣ１に
は”０”が記憶され、ＦＣ２には”１”が記憶される。

【００３０】次に、上述した図３に示す動作例によって
書き込まれたデータ”１”を読み取る場合の動作例につ
いて説明する。図４は、上述した図３に示す動作例によ
って書き込まれたデータを読み取る際に、ワード線Ｗ
Ｌ、プレート線ＰＬおよびビット線ＢＬ１，ＢＬ０に印
加される信号のタイミングチャートであり、横軸は時間
を示し、縦軸は電圧を示す。

【００３１】図４に示す期間Ｔ０’では、ワード線ＷＬ
に印加される電圧が「Ｖｃｃ」から「０」に立ち下が
り、ｐＭＯＳトランジスタＴｒ１，Ｔｒ２のドレイン／
ソース間が導通状態になる。このとき、プレート線ＰＬ
に印加される電圧は「０」であり、ビット線ＢＬ１，Ｂ
Ｌ０に印加される電圧は共に「０」である。従って、Ｆ
Ｃ１，ＦＣ２に印加される電圧は共に「０」である。そ
のため、ＦＣ１およびＦＣ２の分極状態はそれぞれ図２
に示す「Ｐ１０」および「Ｐ１１」である。

【００３２】次に、図４に示す期間Ｔ１’では、期間Ｔ
０’の場合と同様に、図１に示すｐＭＯＳトランジスタ
Ｔｒ１，Ｔｒ２のドレイン／ソース間は導通状態であ
り、プレート線ＰＬに印加される電圧が「０」から「Ｖ
ｃｃ」に立ち上がる。これによって、ＦＣ１の分極状態
は図２に示すヒステリシスループｌｏｏｐ（１）の「Ｐ
１４」となり、ＦＣ２の分極状態はヒステリシスループ
ｌｏｏｐ（０）の「Ｐ１２」となる。このとき、ＦＣ
１，ＦＣ２に蓄積されていたスイッチ蓄積電荷ＳＣおよ
びアンスイッチ蓄積電荷ＵＳＣがそれぞれビット線ＢＬ
１，ＢＬ０に向かって放出され、ビット線ＢＬ１，ＢＬ
０には、それぞれ放出された電荷の差分の電位差（電
圧）が生じ、それによりセンスアンプを活性化させ情報
を読み取る。

【００３３】「Ｖｃｃ」が同じ電圧と仮定すると、図２
に示すスイッチ蓄積電荷ＳＣは従来の図９に示すスイッ
チ蓄積電荷ＳＣより大きい。また、図２に示すアンスイ
ッチ蓄積電荷ＵＳＣは従来の図９に示すアンスイッチ蓄
積電荷ＵＳＣより小さい。

【００３４】次に、図４に示す期間Ｔ２’では、プレー
ト線ＰＬに印加される電圧が「Ｖｃｃ」から「０」に立
ち下がる。このとき、ビット線ＢＬ１の電圧は「Ｖｃ
ｃ」であり、ビット線ＢＬ０の電圧は「０」である。従
って、ＦＣ１には電圧「Ｖｃｃ」が印加され、ＦＣ１の
分極状態は図２に示すヒステリシスループｌｏｏｐ
（１）に沿って「Ｐ１４」から「Ｐ１３」に変化する。
また、ＦＣ２には電圧「０」が印加され、分極状態は図
２に示すヒステリシスループｌｏｏｐ（０）に沿って
「Ｐ１２」から「Ｐ１１」に変化する。以上の動作によ
って、ＦＣ１に”１”が再書き込みされ、ＦＣ２に”
０”が再書き込みされる。すなわち、期間Ｔ２’におい
てデータの再書き込みがなされる。

【００３５】次に、図１４に示す期間Ｔ３’では、ワー
ド線ＷＬに印加される電圧が「０」から「Ｖｃｃ」に立
ち上がる。これによって、ＦＣ１，ＦＣ２のドレイン／
ソース間は非導通状態になり、ＦＣ１，ＦＣ２の分極状
態は最終的にそれぞれ図２に示す「Ｐ１０」，「Ｐ１
１」になる。

【００３６】以上は、図１に示すＦＲＡＭセルにデー
タ”１”を書き込み、そのデータを読み取る動作につい
て説明したが、データ”０”を書き込む場合には、ＦＣ
１とＦＣ２とに印加される電圧を全て逆にすることで同
様にして行うことができる。

【００３７】上述したように、本実施例のＦＲＡＭによ
れば、図９を用いて説明した従来のＦＲＡＭと比較する
と、スイッチ蓄積電荷ＳＣを大きく、アンスイッチアン
スイッチ蓄積電荷ＵＳＣを小さくすることができる。そ
の結果、本実施例のＦＲＡＭによれば、スイッチ蓄積電
荷ＳＣとアンスイッチ蓄積電荷ＵＳＣとの差分に相当す
る信号電荷は、図９を用いて説明した従来のＦＲＡＭに
比べて大きくなり、読み取りが容易になる。従って、本
実施例のＦＲＡＭによれば、読み取り動作の高感度化お
よび高速化が図れる。また、本実施例のＦＲＡＭによれ
ば、信号電荷を大きくできるため、「Ｖｃｃ」などの基
準電圧の低電圧化を図ることも可能になる。

【００３８】第２実施例本実施例のＦＲＡＭは図１に示す前述した第１実施例に
係わるＦＲＡＭと同じ構成であるが、書き込み動作にお
いてビット線ＢＬ０に印加する信号が第１実施例に係わ
るＦＲＡＭとは異なる。図５は、本実施例のＦＲＡＭに
おける書き込み動作においてワード線ＷＬ、プレート線
ＰＬおよびビット線ＢＬ１，ＢＬ０に印加される信号の
タイミングチャートであり、横軸は時間を示し、縦軸は
電圧を示す。

【００３９】図５に示すように、本実施例のＦＲＡＭで
は、ビット線ＢＬ０に印加される電圧を常に「０」にし
ており、期間Ｔ２’の時には、ｐＭＯＳトランジスタＴ
ｒ２のソースの電圧は「０」〜「Ｖｔｈ」になり、ＦＣ
２には「−Ｖｃｃ」〜「−（Ｖｃｃ−Ｖｔｈ）」の電圧
が印加される。これによって、ＦＣ２に”０”が書き込
まれる。そのため、本実施例では、図２において、ＦＣ
２のヒステリシスループは、ヒステリシスループｌｏｏ
ｐ（０）とヒステリシスループｌｏｏｐ（１）との間に
位置する。

【００４０】本実施例のＦＲＡＭでは、ＦＣ１について
の動作は前述した第１実施例と同じである。

【００４１】本実施例のＦＲＡＭでは、アンスイッチ蓄
積電荷ＵＳＣは、ｐＭＯＳトランジスタＴｒ２のソース
の電圧がしきい電圧「Ｖｔｈ」である場合には第１実施
例のＦＲＡＭにおける場合と等しくなるが、ｐＭＯＳト
ランジスタＴｒ２のソースの電圧が「０」である場合に
は、第１実施例と異なり、アンスイッチ蓄積電荷ＵＳＣ
を小さくすることができず、スイッチ蓄積電荷ＳＣの増
大のみを図ることになる。

【００４２】本実施例のＦＲＡＭによっては、スイッチ
蓄積電荷ＳＣを従来に比べて大きくすることにより、ス
イッチ蓄積電荷ＳＣとアンスイッチ蓄積電荷ＵＳＣとの
差分を大きくでき、読み取りが容易になる。従って、本
実施例のＦＲＡＭによっても、読み取り動作の高感度化
および高速化が図れる。また、本実施例のＦＲＡＭによ
れば、信号電荷を大きくできるため、「Ｖｃｃ」などの
基準電圧の低電圧化を図ることも可能になる。

【００４３】本発明の強誘電体半導体記憶装置は、上述
した実施例には限定されない。例えば、上述した実施例
では、図１に示すようにそれぞれ２個のｐＭＯＳトラン
ジスタ、強誘電体キャパシタおよびビット線で構成され
るＦＲＡＭセルを例示したが、図６に示すように１個の
ｐＭＯＳトランジスタ、強誘電体キャパシタおよびビッ
ト線で構成されるＦＲＡＭセルを用いてもよい。

【００４４】また、本発明の強誘電体半導体記憶装置
は、上述した実施例に係わるＦＲＡＭの他、強誘電体膜
をキャパシタとして用いることで反転電流を検出するそ
の他の記憶装置などにも適用できる。

【００４５】

【発明の効果】以上説明したように、本発明の強誘電体
半導体記憶装置によれば、読み取り動作において用いら
れる、スイッチ蓄積電荷とアンスイッチ蓄積電荷との差
分に相当する信号電荷を大きくすることができる。その
ため、強誘電体膜に蓄積された電荷を用いてデータの読
み出しを行う際に、読み取り動作の高感度化および高速
化が図れ、読み出し動作を容易にすることができる。ま
た、本発明の強誘電体半導体記憶装置によれば、低電圧
化を図れる。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施例に係わるＦＲＡＭ
に用いられるＦＲＡＭセルの構成図である。

【図２】図２は、図１に示すＦＲＡＭセルの強誘電体キ
ャパシタＦＣ１，ＦＣ２の蓄積電荷（Ｑ）−電圧（Ｖ）
特性曲線を示すグラフである。

【図３】図３は、図１に示すＦＲＡＭセルの書き込み動
作においてワード線ＷＬ、プレート線ＰＬおよびビット
線ＢＬ１，ＢＬ０に印加される信号のタイミングチャー
トである。

【図４】図４は、図１に示すＦＲＡＭセルの読み取り動
作においてワード線ＷＬ、プレート線ＰＬおよびビット
線ＢＬ１，ＢＬ０に印加される信号のタイミングチャー
トである。

【図５】図５は、本発明の第２実施例に係わるＦＲＡＭ
の読み取り動作においてワード線ＷＬ、プレート線ＰＬ
およびビット線ＢＬ１，ＢＬ０に印加される信号のタイ
ミングチャートである。

【図６】本発明の実施例に係わるＦＲＡＭに用いられる
ＦＲＡＭセルのその他の例を説明するための図である。

【図７】一般的なＦＲＡＭセルの構成図である。

【図８】図７に示すＦＲＡＭセルの読み取り動作および
書き込み動作において、ｎＭＯＳトランジスタのゲート
／ソース間のしきい電圧Ｖｔｈを考慮しない場合の強誘
電体キャパシタに関する蓄積電荷（Ｑ）−電圧（Ｖ）と
の関係を表すヒステリシスループを示す図である。

【図９】図７に示すＦＲＡＭセルの読み取り動作および
書き込み動作において、ｎＭＯＳトランジスタのゲート
／ソース間のしきい電圧Ｖｔｈを考慮した場合の強誘電
体キャパシタに関する蓄積電荷（Ｑ）−電圧（Ｖ）との
関係を表すヒステリシスループを示す図である。

【符号の説明】

ＦＣ，ＦＣ１，ＦＣ２・・・強誘電体キャパシタＢＬ１，ＢＬ０・・・ビット線ＷＬ・・・ワード線ＰＬ・・・プレート線Ｔｒ・・・ｎＭＯＳトランジスタＴｒ１，Ｔｒ２・・・ｐＭＯＳトランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】極性の異なる電圧が選択的に印加され、当
該印加された電圧による分極状態に応じて情報を記憶
し、マトリクス状に配置された複数のメモリセルのそれ
ぞれに対応して設けられた強誘電体膜と、前記強誘電体膜に前記極性が異なる電圧を選択的に印加
し、前記強誘電体膜の一方の電極にソースが接続された
ｐＭＯＳトランジスタと、前記ｐＭＯＳトランジスタのドレインに接続されたビッ
ト線と、前記ｐＭＯＳトランジスタのゲートに接続されたワード
線と、前記強誘電体膜の他方の電極に接続されるプレートとを
有し、前記強誘電体膜にデータ「１」を書き込む場合に、前記ワード線に前記ｐＭＯＳトランジスタのしきい電圧
より低い基準電圧を印加し前記ビット線に、前記しきい
電圧より高い基準電圧を印加した状態で、前記前記プレ
ート線に印加する電圧を前記しきい電圧より高い基準電
圧から前記しきい電圧より低い基準電圧に切り換える強
誘電体半導体記憶装置。
【請求項２】前記強誘電体膜に記憶されたデータを読み
出す場合に、前記ワード線に前記しきい電圧より低い基
準電圧を印加し、プレート線に前記しきい電圧より高い
基準電圧を印加する請求項１に記載の強誘電体半導体記
憶装置。
【請求項３】前記強誘電体膜にデータ「０」を書き込む
場合に、前記ワード線に前記しきい電圧より低い基準電圧を印加
し、前記ビット線に前記しきい電圧より低い基準電圧を
印加し、前記プレート線に前記しきい電圧より高い基準
電圧を印加した状態で、前記ビット線に印加する電圧を
前記しきい電圧より高い基準電圧から前記しきい電圧よ
り低い基準電圧に切り換える請求項１に記載の強誘電体
半導体記憶装置。